KR20010092411A - 반도체 기억 장치 및 그 테스트 방법 - Google Patents

반도체 기억 장치 및 그 테스트 방법 Download PDF

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Abstract

패턴 면적의 증가를 최저한으로 억제하여 리던던시 구제 정보를 취득하는 것이 가능한 BIST 회로를 실현하고, 간이한 알고리즘을 사용하여 BIST 회로 자체의 고장율을 내리는 것이 가능한 반도체 기억 장치 및 그 테스트 방법을 제공한다.
통상의 메모리 셀의 어레이(11) 및 리던던시 셀의 어레이(12)를 갖는 메모리 회로(10)와, 외부로부터 기억 데이터를 프로그램 가능하며 재기입 불가능한 불휘발성 소자로 이루어지는 리던던시 데이터 기억용의 기억 소자(16)와, 전원 투입 후에 기억 소자의 데이터를 저장하는 레지스터(15)와, 레지스터에 저장된 데이터와 외부로부터 입력되는 어드레스를 비교하여 리던던시 셀을 사용하는지의 여부를 결정하는 리던던시 판정 회로(14)와, 레지스터에 기억 소자 이외로부터 다른 리던던시 데이터를 재입력 가능하며, 저장하고 있는 리던던시 데이터를 재기입 가능한 리던던시 데이터 재기입 회로(17)를 구비한다.

Description

반도체 기억 장치 및 그 테스트 방법{A SEMICONDUCTOR MEMORY DEVICE AND TEST METHOD THEREOF}
본 발명은, 반도체 기억 장치 및 그 테스트 방법에 관한 것으로, 특히 퓨즈 소자에 프로그램한 데이터를 변경하는 퓨즈 데이터 변경 회로 및 조립식 자동 테스트 회로에 관한 것으로, 예를 들면 다이내믹형 반도체 메모리(DRAM)에 사용되는 것이다.
최근, 반도체 메모리 상에 조립식 자동 테스트 회로(BIST 회로)를 탑재하고, 외부의 메모리 테스터를 대신하여 BIST 회로를 이용하여 테스트 비용을 삭감한다고 하는 기술이 주목받고 있다. 특히, 메모리의 기능(메모리 매크로)을 포함하는 복수의 기능을 1칩에 집적하고, 1칩 내에 특정한 시스템을 형성한 소위 메모리 혼재논리 LSI(시스템 LSI)에 있어서는, 메모리 테스터를 사용하지 않고 테스트할 수 있는 수법으로서 요구되고 있다.
한편, 최근의 반도체 메모리는, 고집적화가 진행하여, 용장 회로를 구비하고 놓아, 불량 셀을 용장 셀로 치환함으로써 수율을 향상시키고 있다. 그 때문에, 셀의 치환 정보(리던던시 정보)를 취득하는 BIST 회로의 기술이 고려되어 왔다. (JSSCC Vol.33 No.11 November, 1998 p.p 1731-1740)
그러나, 구제 효율을 높이기 위해서는 용장 셀 수를 늘리지 않으면 안되고, 리던던시 정보량이 많아져서 리던던시 정보 저장용의 레지스터나 BIST 회로의 패턴 면적이 증대된다고 하는 문제점이 있었다.
또한, 구제 효율을 높이기 위해 용장 셀 수를 늘리면, 리던던시 정보를 취득하기 위해 필요한 복잡한 치환 판정 알고리즘 및 복잡한 패턴 시퀀스가 필요하게 되어, 그것을 실행하는 논리 회로를 복잡하게 되기 때문에, BIST 회로 자체의 고장율을 높이게 되어, 실제 사용 상에 곤란한 점이 많았다.
상기한 바와 같이 종래의 반도체 메모리의 BIST 회로는, 구제 효율을 높이기 위해 용장 셀 수를 늘리면, 리던던시 정보 저장용의 레지스터 등의 패턴 면적이 증대된다고 하는 문제점이 있고, 복잡한 치환 판정 알고리즘 및 복잡한 패턴 시퀀스가 필요하게 되고, 그것을 실행하는 논리 회로를 복잡하게 하므로, BIST 회로 자체의 고장율을 내리게 되어, 실제 사용 상 곤란하다고 하는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 패턴 면적의 증가를 최저한으로 억제하여 리던던시 구제 정보를 취득 가능한 BIST 회로를 실현할 수 있고, 간이한 알고리즘을 사용하여 BIST 회로 자체의 고장율을 내리는 것이 가능한 반도체 기억 장치 및 그 테스트 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 전기적으로 기억 데이터의 재기록이 불가능한 기억 소자의 데이터에 관계 없이, 필요에 따라서 다른 데이터를 후단 회로로 전송하는 것이 가능하게 되어, 후단 회로에 대한 입력 상태에 유연성을 갖게 하는 것이 가능하게 되는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 반도체 메모리의 제1 실시예에 따른 DRAM의 일부를 개략적으로 나타내는 블록도.
도 2는 도 1 중의 리던던시 데이터 기억 소자(16), 레지스터(15) 및 리던던시 데이터 재기입 회로(17)를 추출하여 구체 예를 나타내는 회로도 및 그 동작예를 나타내는 타이밍 파형도.
도 3은 도 1 중의 리던던시 데이터 기억 소자(16), 레지스터(15) 및 리던던시 데이터 재기입 회로(17)를 추출하여 구체 예를 나타내는 회로도 및 그 동작 예를 나타내는 타이밍 파형도.
도 4는 도 1의 DRAM의 변형 예를 개략적으로 나타내는 블록도.
도 5는 본 발명의 반도체 메모리의 제2 실시예에 따른 DRAM의 일부를 개략적으로 나타내는 블록도.
도 6은 도 5의 DRAM에 대한 테스트 방법을 나타내는 플로우차트.
도 7은 본 발명의 반도체 메모리의 제3 실시예에 따른 DRAM에 있어서의 테스트 동작의 시퀀스의 일례를 나타내는 플로우 차트.
도 8은 도 7의 시퀀스를 실행하기 위한 메모리 회로부의 일부 및 BIST 회로의 일부를 나타내는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 회로
11 : 통상의 셀 어레이
12 : 용장 셀 어레이
14 : 리던던시 판정 회로
15 : 레지스터
16 : 리던던시 데이터 기억 소자
17 : 리던던시 데이터 재기입 회로
본 발명의 반도체 기억 장치는 통상의 메모리 셀의 어레이 및 리던던시 셀의 어레이를 갖는 메모리 회로와, 외부로부터 기억 데이터를 프로그램 가능이며 재기입 불가능한 불휘발성 소자로 이루어지는 리던던시 데이터 기억용의 기억 소자와, 전원 투입 후에 상기 기억 소자의 데이터를 저장하는 레지스터와, 상기 레지스터에 저장된 데이터와 외부로부터 입력되는 어드레스를 비교하여 상기 리던던시 셀을 사용하는지의 여부를 결정하는 리던던시 판정 회로와, 상기 레지스터에 상기 기억 소자 이외로부터 다른 리던던시 데이터를 재입력 가능하고, 저장하고 있는 리던던시 데이터를 재기입 가능한 리던던시 데이터 재기입 회로를 구비하는 것을 특징으로 한다.
상기 반도체 기억 장치에 있어서, 상기 리던던시 데이터 재기입 회로를, 해당 반도체 기억 장치의 칩에 탑재되거나, 또는 칩밖의 테스트 회로로부터의 신호에 의해 제어하는 것이 가능하다. 이 경우, 테스트 회로로서, 스스로 테스트 패턴을발생 가능한 조립식 테스트 회로를 칩에 탑재하고, 리던던시 데이터 재기입 회로를 조립식 테스트 회로로부터의 신호에 의해 제어하는 것이 가능하다.
상기 조립식 테스트 회로로서, 상기 메모리 회로로 기입하는 데이터의 패턴을 발생하는 데이터 발생 회로, 상기 메모리 회로의 어드레스를 지정하는 어드레스 패턴을 발생하는 어드레스 발생 회로, 상기 메모리 회로의 출력 데이터에 대한 기대치 데이터를 발생하는 기대치 발생 회로, 상기 출력 데이터와 기대치 데이터를 비교하는 데이터 비교 회로, 및, 상기 데이터 발생 회로와 상기 어드레스 발생 회로의 출력을 받아 상기 리던던시 셀의 할당을 결정하는 리던던시 할당 회로를 지니고, 상기 리던던시 할당 회로의 출력에 의해 상기 리던던시 데이터 재기입 회로를 제어하는 것이 가능하다.
또한, X, Y의 2차원의 어드레스 공간과 2차원의 리던던시 셀을 갖는 반도체 기억 장치에 있어서는, 상기 조립식 테스트 회로로서, 한쪽의 어드레스 Y를 고정하여, 다른쪽의 어드레스 X를 구제 단위로 변화시켜 테스트를 행하고, X의 리던던시 셀에서 구제할 수 없는 경우에는 Y의 리던던시를 사용하여, X의 리던던시 셀에서 구제할 수 있던 경우에는 X의 리던던시 셀에서 구제하고, 구제된 상태에서 다시 상기 X 어드레스에 대하여 테스트를 행하여, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하여, 불량이 없어진 시점에서 다음의 구제 단위의 X 어드레스를 마찬가지로 구제하면서 테스트를 계속하여 최종 단위까지 테스트를 하는 일련의 X 방향 테스트를 행하며, 다음에 Y 공간을 변화시켜 상기 X 방향 테스트를 행하여, Y 방향의 최종의 구제 단위 단위까지 테스트를 행한 경우에는 패스 신호를 출력하고, 또한, 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 갖게 하는 것이 가능하다.
또한, 본 발명의 반도체 기억 장치의 테스트 방법은, 통상의 메모리 셀의 어레이 및 구제용의 리던던시 셀의 어레이를 갖는 반도체 기억 장치에 탑재된 조립식 테스트 회로에 의해 상기 반도체 기억 장치의 테스트를 행할 때, 리던던시 구제 단위로 어드레스를 변화시켜 불량이 없게 되도록 구제 셀을 사용하여 구제하고, 구제 정보를 레지스터에 입력하고, 구제된 상태에서 다시 상기 어드레스에 대하여 테스트를 행하고, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하여 불량이 없어진 시점에서 다음의 리던던시 구제 단위의 어드레스에서 마찬가지로 구제하면서 테스트를 계속하는 시퀀스를 실행하는 스텝과, 최후의 리던던시 구제 단위의 테스트를 끝낸 경우에는 패스 신호를 출력하고, 또한, 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 스텝을 갖게 하는 것을 특징으로 한다.
또한, 본 발명의 반도체 기억 장치의 테스트 방법은, X, Y의 2차원의 어드레스 공간과 2차원의 리던던시 셀을 지니고, 상기 반도체 기억 장치의 칩에 탑재된 조립식 테스트 회로에 의해 상기 반도체 기억 장치의 테스트를 행할 때, 한쪽의 어드레스 Y를 고정하고, 다른쪽의 어드레스 X를 구제 단위로 변화시켜 테스트를 행하여, X의 리던던시 셀에서 구제할 수 없는 경우에는 Y의 리던던시를 사용하며, X의 리던던시 셀에서 구제할 수 있던 경우에는 X의 리던던시 셀에서 구제하고, 구제된상태에서 다시 상기 X 어드레스에 대하여 테스트를 행하며, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하고, 불량이 없어진 시점에서 다음의 구제 단위의 X 어드레스를 마찬가지로 구제하면서 테스트를 계속하여 최종 단위까지 테스트를 하는 일련의 X 방향 테스트를 행하고, 다음에 Y 공간을 변화시켜 상기 X 방향 테스트를 행하고, Y 방향의 최종의 구제 단위 단위까지 테스트를 행한 경우에는 패스 신호를 출력하며, 또한, 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 실행하는 것을 특징으로 한다.
또한, 본 발명의 반도체 기억 장치는, 기억하여야 할 데이터를 프로그램 가능함과 함께 전기적으로 기억 데이터의 재기록이 불가능한 기억 소자와, 상기 기억 소자의 기억 데이터를 후단 회로로 전송 가능한 전송 수단과, 상기 전송 수단에 포함되며, 전송 데이터의 내용을 선택적으로 변경 가능한 변경 수단을 구비하는 것을 특징으로 한다.
상기 반도체 기억 장치의 전송 수단은, 상기 기억 소자의 기억 데이터를 보유하는 데이터 보유 수단을 더 구비하고, 상기 변경 수단은, 상기 데이터 보유 수단의 보유 데이터를 파괴하여 다른 데이터로 변경하도록 하여도 좋다. 또한, 상기 변경 수단은, 상기 기억 소자의 데이터의 전송 내용을 무효로 하여 다른 데이터로 변경하도록 하여도 좋다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
<제1 실시예>
도 1은, 본 발명의 반도체 메모리의 제1 실시예에 따른 DRAM의 일부를 개략적으로 나타내고 있다.
도 1에 있어서, 메모리 회로(10)는 통상의 메모리 셀이 매트릭스 배열된 어레이(통상의 셀 어레이: 11)와, 이 통상의 셀 어레이의 셀이 불량일 때 로우 단위 혹은 컬럼 단위로 치환하여 구제하기 위한 리던던시 셀의 어레이(용장 셀 어레이: 12)와, 어드레스 데이터를 디코드하여 상기 통상의 셀 어레이 또는 용장 셀 어레이중 어느 한쪽의 셀을 선택하기 위한 어드레스 디코더(13) 등의 일반적인 구성을 갖는다.
리던던시 데이터 기억 소자(16)는 리던던시 데이터(리던던시 구제 정보, 셀의 치환 정보)를 기억하기 위한 것으로, 기억 데이터는 치환 데이터 프로그래밍 수단에 의해 프로그램된다. DRAM에서는 상기 리던던시 데이터 기억 소자(16)로서, 기억하여야 할 데이터를 외부로부터 프로그램 가능함과 함께 전기적으로 기억 데이터의 재기록이 불가능한 불휘발성 소자, 통상은 퓨즈 소자가 사용되며, 이 퓨즈 소자가 레이저 가공(레이저 빔에 의한 용단)에 의해 프로그래밍된다.
레지스터(15)는 리던던시 데이터를 저장하는 것으로, DRAM의 전원 투입 시에는 상기 리던던시 데이터 기억 소자(16)의 기억 데이터를 저장한다. 상기 리던던시 데이터 기억 소자(16) 및 레지스터(15)는 DRAM의 리던던시 시스템으로서 기본적으로 필요한 부분이다.
리던던시 데이터 재기입 회로(17)는, 상기 레지스터(15)에 저장된 리던던시 데이터를 재기입하기 위해, 상기 리던던시 기억 소자(16) 이외로부터 상기 레지스터(15)에 리던던시 데이터를 재입력하는 것이다.
리던던시 판정 회로(14)는 외부로부터 입력되는 어드레스를 상기 레지스터(15)에 저장된 리던던시 데이터와 비교하여, 적합하지 않은 경우에는 외부 입력 어드레스를 그대로 어드레스 디코더(13)로 보내고, 적합한 경우에는 본래 사용하여야 할 외부 입력 어드레스를 대신하여 사용하는 리던던시 어드레스를 어드레스 디코더(13)로 보낸다. 즉, 리던던시 판정 회로(14)는 입력 어드레스에서 지정되는 셀을 대신하여 리던던시 셀을 사용하는지의 여부를 결정하는 것이다.
어드레스 디코더(13)는 리던던시 판정 회로(14)로부터의 어드레스 데이터에 따라서 상기 메모리 셀 어레이(11)의 선택선 또는 리던던시 셀 어레이(12)의 선택선을 활성화한다. 이에 따라 선택된 메모리 셀 어레이(11) 또는 리던던시 셀 어레이(12)의 셀의 데이터가 데이터 출력으로 된다.
도 2의 (a)는, 도 1 중의 리던던시 데이터 기억 소자(16), 레지스터(15) 및 리던던시 데이터 재기입 회로(17)를 추출하여 구체 예를 나타내고 있다.
도 2의 (a)에 있어서, 참조 번호(21)는 리던던시 데이터 기억 소자(도면 중의 16)인 퓨즈 소자를 나타내고 있고, 이 퓨즈 소자(21)를 레이저컷트하고 있는지의 여부에 따라 데이터의 "1"/"0"을 구별하고 있다.
참조 번호(22, 24, 27)는 PMOSFET(PM0S 트랜지스터: 23, 25, 26, 28, 29)는 MOSFET(NMOS 트랜지스터)를 나타내고 있다. 이들 중, PMOS 트랜지스터(22)의 소스는 전원 전위(VDD) 노드에 접속되어 있고, PMOS 트랜지스터(22)와 NMOS 트랜지스터(23)의 각 드레인은, 노드 FCt에 공통으로 접속되어 있으며, NMOS 트랜지스터(23)의 소스와 접지 전위(VSS) 노드 사이에는 퓨즈 소자(21)가 접속되어 있다. 그리고, 상기 PMOS 트랜지스터(22)의 게이트에는 프리차지 제어 신호 FCLRn이 입력되고, NMOS 트랜지스터(23)의 게이트에는 프즈 셋트 신호 FSETp가 입력되어 있다.
한편, PMOS 트랜지스터(24, 27) 및 NMOS 트랜지스터(25, 26, 28)는 상기 레지스터(15)를 구성하고 있다. 즉, PM0S 트랜지스터(24)의 소스는 VDD 노드에 접속되고, NMOS 트랜지스터(26)의 소스는 접지 노드에 접속되고, PM0S 트랜지스터(24)와 NMOS 트랜지스터(26)의 각 드레인 사이에 NMOS 트랜지스터(25)의 드레인·소스 사이가 접속되어 있고, 이 NMOS 트랜지스터(25)의 게이트에는 상기 신호 FCLRn이 입력되어 있다. 또한, PMOS 트랜지스터(27)의 소스는 VDD 노드에 접속되어 있고, NMOS 트랜지스터(28)의 소스는 접지 노드에 접속되어 있다.
상기 PMOS 트랜지스터(27)와 NMOS 트랜지스터(28)의 각 게이트 및 상기 PMOS 트랜지스터(24)와 NMOS 트랜지스터(25)의 각 드레인은 공통으로 접속되고, 상기 노드 FCt에 접속되어 있다.
또한, 상기 PMOS 트랜지스터(24)와 NMOS 트랜지스터(26)의 각 게이트 및 상기 PMOS 트랜지스터(27)와 NMOS 트랜지스터(28)의 각 드레인은 공통으로 접속되어 레지스터 출력 노드 FCc로 되어 있다.
또한, 본 실시예에서는, 1개의 리던던시 데이터 기억 소자(16)에 대하여 1개의 리던던시 데이터 재기입 회로(17)가 추가되어 있다. 이 리던던시 데이터 재기입 회로(17)로서, 상기 노드 FCt와 VSS 노드 사이에 드레인·소스 사이가 접속된 1개의 NMOS 트랜지스터(29)가 이용되어 있고, 그 게이트에는 재기입 제어 신호 RDATc가 입력되어 있다.
도 2의 (b)는, 도 2의 (a)의 동작예를 나타내는 타이밍 파형도이다. 도 2 의 (b)의 횡축은 시간을 나타내고 있고, A 점보다 앞에는 전원 투입 시에 있어서의 레지스터(15)로의 데이터 저장 동작, A 점보다 뒤에는 레지스터(15)로의 리던던시 데이터 기입 동작을 나타내고 있다.
우선, 전원 투입 시에 있어서의 레지스터(15)로의 데이터 저장 동작을 설명한다. 전원 투입 시에는, 프리차지 제어 신호 FCLRn이 "H"로부터 "L"로 되고, PM0S 트랜지스터(22)를 온시켜 노드 FCt를 "H"로 프리차지한다. 이에 따라 NM0S 트랜지스터(28)가 온하여, 레지스터 출력 노드 FCc가 "L"로 프리차지된다. 이 후, 상기 신호 FCLRn이 "H"로 되돌아가더라도, 노드 FCt, FCc의 전위는 변화하지 않는다.
그 후, 퓨즈 셋트 신호 FSETp가 "L"로부터 "H"가 됨으로써 NMOS 트랜지스터(23)가 온한다. 이 때, PMOS 트랜지스터(24)와 NMOS 트랜지스터(23)의 양쪽이 온하여, 이들 구동 능력의 밸런스에 의해 노드 FCt의 전위가 결정되지만, NM0S 트랜지스터(23)의 구동 능력이 강해지도록 설계해 놓는다.
이에 따라, 이 때, 퓨즈 소자(21)가 절단되어 있는 경우에는, 노드 FCt가 "H"인 상태 그대로이며, 레지스터 출력 노드 FCc가 "L"인 상태 그대이다. 이것에 대하여, 퓨즈 소자(21)가 절단되어 있지 않은 경우에는, 노드 FCt가 "L"로 되어, 이에 따라 PM0S 트랜지스터(27)가 온하고, 레지스터 노드 FCc가 "H"로 된다. 후단에서는, 상기 퓨즈 소자(21)가 절단되어 있는 상태를 "H"로서 취급하도록 하면, 상기 노드 FCc의 반전 논리를 신호로서 사용한다.
이 후, 상기 신호 FSETp가 "L"로 되어도, 노드 FCt, FCc의 전위는 변화하지않는다. 일단, 이와 같이 설정되면, 전원이 차단되거나, 다음의 리던던시 데이터 기입 동작을 행하는 이외에 노드 FCt, FCc의 논리치를 바꾸는 방법은 없다. 또, 상기 전원 투입 시에 있어서의 레지스터(15)로의 데이터 저장 동작 사이는, 재기입 제어 신호 RDATc는 "L"이다.
한편, 레지스터(15)로의 리던던시 데이터 기입 시는, 프리차지 제어 신호 FCLRn이 "H"로부터 "L"로 되어, 노드 FCt를 "H", 노드 FCc를 "L"로 프리차지한다. 그 시점에서, 퓨즈 소자(21)에 프로그래밍한 정보는 손실된다. 그 후, 신호 FCLRn이 "H"로 되돌아가더라도 노드 FCt, FCc는 변화하지 않는다.
그 후, 리던던시 데이터로서 "H"를 기입하기 [퓨즈 소자(21)가 절단되어 있는 경우와 마찬가지의 상태로 하기] 위해서는, 재기입 제어 신호 RDATc를 "L"인 상태 그대로 해 두면, 노드 FCt는 "H"인 상태 그대로이며, 노드 FCc는 "L"인 상태 그대로이다.
이것에 대하여, 리던던시 데이터로서 "L"을 기입하기 [퓨즈 소자(21)가 절단되어 있지 않은 경우와 마찬가지의 상태로 하기] 위해서는, 재기입 제어 신호 RDATc를 "H"로 하면, NM0S 트랜지스터(29)가 온한다. 이 때, PNMOS 트랜지스터(24)와 NMOS 트랜지스터(29)의 양방이 온하고, 이들 구동 능력의 밸런스에 의해 노드 FCt의 전위가 결정되지만, NMOS 트랜지스터(29)의 구동 능력이 강해지도록 설계해 놓는다. 이에 따라, 이 때, 노드 FCt가 "L", 노드 FCc가 "H"로 된다.
이 후, 신호 RDATc가 "L"로 되어도, 노드 FCt, FCc의 전위에 변화는 없고, 일단, 이와 같이 설정되면, 전원이 차단되거나, 상기한 시퀀스로 재설정되는 이외에 노드 FCc, FCt의 값을 바꾸는 것은 불가능하다.
상기한 제1 실시예의 DRAM에서는, 구체적으로는, DRAM의 전원 투입 시에 퓨즈 소자(21)로부터 레지스터(15)로 저장된 리던던시 데이터를, 테스트 시에 리던던시 데이터 재기입 회로(17)에 의해 재기입하는 것이 가능하게 되고 있다. 이 데이터 재기입 회로(17)는 1개의 퓨즈 소자(21)에 대하여 1개의 NMOS 트랜지스터(29)를 부가하는 구성으로, 새롭게 리던던시 정보분의 레지스터를 설치하는 것보다 회로의 패턴 면적을 많이 삭감시킬 수가 있다.
종래의 DRAM의 제조에 있어서는, 웨이퍼 공정에서의 프리·다이소트에 있어서 리던던시 데이터를 취득하기 위해 리던던시 셀의 테스트와 통상 셀의 테스트를 개별로 행하고 있다. 그리고, 취득된 리던던시 데이터에 기초하여 퓨즈 소자(21)에 프로그래밍을 행하여 불량 셀의 구제를 행하고, 이 후, 파이널·다이소트를 행하여 불량 칩을 선별한다.
이것에 대하여, 상기한 제1 실시예의 DRAM에서는, 상기한 바와 같이 테스트시에 레지스터(15)의 값을 재기입하는 것이 가능하게 되어 있으므로, 리던던시 셀의 테스트를 개별로 하지 않고, 리던던시 셀 사용 상태에서 테스트할 수가 있어, 테스트 커버리지를 향상시키는 것이 가능하게 된다.
또, 테스트 시에 리던던시 데이터 재기입 회로(17)에 의해 재기입하기 때문에, DRAM 칩에 탑재된 테스트 회로, 또는 칩밖의 테스트 회로에서의 신호에 의해 제어하도록 하여도 좋다. 이 경우, 칩에 탑재하는 테스트 회로로서는, 스스로 테스트 패턴을 발생 가능한 조립식 테스트 회로, 예를 들면 외부로부터의 클럭만으로 자동적으로 메모리 회로부를 테스트하는 조립식 테스트 회로를 이용하는 것이 가능하다.
또한, 본 발명의 반도체 기억 장치는, 상기한 제1 실시예에서 설명한 바와 같이, 기억하여야 할 데이터를 프로그램 가능함과 동시에 전기적으로 기억 데이터의 재기록이 불가능한 기억 소자에 프로그래밍한 데이터를 후단 회로에 전송 가능한 전송 수단 내에, 전송 데이터의 내용을 선택적으로 변경 가능한 변경 수단을 구비하고 있는 점에서도 특징을 갖는다. 상기한 제1 실시예에서는, 퓨즈 소자(21)의 기억 데이터를 전송하는 수단 내에, 퓨즈 소자(21)의 기억 데이터를 보유하는 데이터보유 수단[레지스터(15)]과, 이 레지스터(15)의 보유 데이터를 파괴하여 다른 데이터로 변경하는 재기입 회로(17)를 더 구비하고 있다.
따라서, 전기적으로 기억 데이터의 재기록이 불가능한 기억 소자의 데이터(예를 들면 리던던시 데이터)에 관계 없이, 필요에 따라서(예를 들면 리던던시에 관한 테스트에 있어서) 다른 데이터를 후단 회로에 전송하는 것이 가능하게 되어, 후단 회로에 대한 입력 상태에 유연성을 갖게 할 수 있다.
또, 상기 기억 소자의 데이터를 후단 회로로 전송 가능한 전송 수단 내에 구비하는 변경 수단으로서는, 퓨즈 소자(21)의 데이터의 전송을 무효(데이터를 비파괴 상태)로 하여 다른 데이터로 변경하도록 하는 것도 가능하고, 이 경우에도 상기와 마찬가지의 효과가 얻어진다.
다음에, 통상, 도 2의 (a)의 회로(퓨즈 셋트)를 복수조 설치하고, 어드레스 신호에 의해 퓨즈 셋트마다 선택하여 재기입 가능하게 하는 경우에 대하여, 1조의 퓨즈 셋트를 대표적으로 추출하여 도 3의 (a)에 도시한다.
도 3의 (a)의 회로는, 도 2의 (a)를 참조하여 상술한 회로와 비교하여, (1) 상기 신호 FCLRn의 반전 신호인 입력 신호 FCLRp와 퓨즈 세트의 어드레스를 나타내는 예를 들면 3비트의 신호 FSAt[0:2]가 입력하는 NAND 회로 NAND가 부가되고, 그 출력 신호가 상기 신호 FCLRn을 대신하여 트랜지스터(22, 25)의 게이트에 입력하는 점, (2) 상기 신호 RDAT와 상기 신호 FSAt[0:2]가 입력하는 AND 회로 AND가 부가되고, 그 출력 신호가 상기 신호 RDAT를 대신하여 트랜지스터(29)의 게이트에 입력하는 점이 다르며, 그 밖에는 동일하기 때문에 동일 부호를 부기하고 있다.
도 3의 (b)는, 도 3의 (a)의 회로의 전원 투입 시에 있어서의 레지스터(15)로의 데이터 저장 동작(A점보다 앞), 레지스터(15)로의 리던던시 데이터 기입 동작(A점보다 뒤)에 대하여, 2조의 퓨즈 셋트를 대표적으로 추출하여 나타낸다. 여기서, 제1 퓨즈 셋트[111]의 어드레스 신호 FSAt[0:2] 를 FSAt[*]로 나타내고, 제2 퓨즈 셋트[000]의 어드레스 신호 FSAt[0:2]를 FSAct[*]로 나타낸다.
우선, 전원 투입 시에는, 프리차지 제어 신호 FCLRp가 "L"로부터 "H"로 된다. 이 전원 투입 시에는, 신호 FSAt[*] 및 FSAc[*]의 각 비트로서 각각 "H"가 입력된다. 따라서, 각조의 퓨즈 셋트 [111], [000]에 있어서, NAND 회로 NAND의 출력 신호가 "L"로 되어, PMOS 트랜지스터(22)를 온시켜 노드 FCt를 "H"로 프리차지한다. 이에 따라 NM0S 트랜지스터(28)가 온하고, 레지스터 출력 노드 FCc가 "L"로 프리차지된다. 이 후, 상기 신호 FCLRp가 "L"로 되돌아가더라도, 노드 FCt, FCc의 전위는 변화되지 않는다.
그 후, 퓨즈 셋트 신호 FSETp가 "L"로부터 "H"가 됨으로써 NMOS 트랜지스터(23)가 온한다. 이 때, PMOS 트랜지스터(24)와 NMOS 트랜지스터(23)의 양쪽이 온하고, 이들 구동 능력의 밸런스에 의해 노드 FCt의 전위가 결정되지만, NMOS 트랜지스터(23)의 구동 능력이 강해지도록 설계해 놓는다.
이에 따라, 이 때, 퓨즈 소자(21)가 절단되어 있는 경우에는, 노드 FCt가 "H"인 상태 그대로이며, 레지스터 출력 노드 FCc가 "L"인 상태" 그대로이다. 이에 대하여, 퓨즈 소자(21)가 절단되어 있지 않은 경우에는, 노드 FCt가 "L"로 되고, 이것에 의해 PM0S 트랜지스터(27)가 온하여, 레지스터 노드 FCc가 "H"로 된다. 후단에서는, 상기 퓨즈 소자(21)가 절단되어 있는 상태를 "H"로서 취급하도록 하면, 상기 노드 FCc의 반전 논리를 신호로서 사용한다.
이 후, 상기 신호 FSETp가 "L"로 되어도, 노드 FCt, FCc의 전위는 변화하지않는다. 일단, 이와 같이 설정되면, 전원이 차단되거나, 다음의 리던던시 데이터 기입 동작을 행하는 이외에 노드 FCt, FCc의 논리치를 바꾸는 방법은 없다. 또, 상기 전원 투입 시에 있어서의 레지스터(15)로의 데이터 저장 동작의 사이는, 재기입 제어 신호 RDATc는 "L"이며, AND 회로 AND의 출력 신호는 "L"이다.
한편, 레지스터(15)로의 리던던시 데이터 기입 시에는, 프리차지 제어 신호FCLRp가 "L"로부터 "H"가 된다. 이 때, 제2 퓨즈 셋트[000]는 신호 FSAc[*]에 의해 선택되지 않고, 리던던시 데이터 기입 동작 전의 데이터를 계속해서 보유한다.
이것에 대하여, 제1 퓨즈 셋트[111]는 신호 FSAt[*]에 의해 선택되고, 리던던시 데이터 기입 동작을 행한다. 즉, 제1 퓨즈 셋트[111]에 있어서, NAND 회로 NAND의 출력 신호가 "L"로 되고, 노드 FCt를 "H", 노드 FCc를 "L"로 프리차지한다. 그 시점에서, 퓨즈 소자(21)에 프로그래밍한 정보는 손실된다. 그 후, 신호 FCLRp가 "L"로 되돌아가더라도 노드 FCt, FCc는 변화하지 않는다.
그 후, 리던던시 데이터로서 "H"를 기입하기 [퓨즈 소자(21)가 절단되어 있는 경우와 마찬가지의 상태로 하기] 위해서는, 재기입 제어 신호 RDATc를 "L"인 상태 그대로 놓아 두면, AND 회로 AND의 출력 신호는 "L" 인 상태 그대로이고, 노드 FCt는 "H"인 상태 그대로이며, 노드 FCc는 "L"인 상태 그대로이다.
이것에 대하여, 리던던시 데이터로서 "L"을 기입하기 [퓨즈 소자(21)가 절단되어 있지 않은 경우와 마찬가지인 상태로 하기] 위해서는, 재기입 제어 신호 RDATc를 "H"로 하면, AND 회로 AND의 출력 신호는 "H"로 되어, NM0S 트랜지스터(29)가 온한다. 이 때, PMOS 트랜지스터(24)와 NMOS 트랜지스터(29)의 양쪽이 온하고, 이들 구동 능력의 밸런스에 의해 노드 FCt의 전위가 결정되지만, NMOS 트랜지스터(29)의 구동 능력이 강해지도록 설계해 놓는다. 이에 따라, 이 때, 노드 FCt가 "L", 노드 FCc가 "H"로 된다.
이 후, 신호 RDATc가 "L"로 되어도, 노드 FCt, FCc의 전위에 변화는 없고, 일단, 이와 같이 설정되면, 전원이 차단되거나, 상기한 시퀀스로 재설정되는 이외에는 노드 FCc, FCt의 값을 바꾸는 것은 불가능하다.
<제1 실시예의 변형예>
도 4는, 도 1의 DRAM의 변형예를 개략적으로 나타내고 있다.
도 3에 있어서, 참조 번호(11∼17)는 도 1 중과 마찬가지의 것이다. 리던던시 데이터 판독 회로(31)는 레지스터(15)에 저장된 데이터를 판독하고, 리던던시 데이터 출력으로서 외부 단자(예를 들면 패드: 32)로 출력하는 것이다. 또, 레지스터(15)로부터 판독한 리던던시 데이터를 외부로 출력하는 방법은 여러가지 있으며, 통상의 데이터선을 통해 리던던시 데이터를 출력하는 것도 가능하다.
이와 같이 레지스터(15)의 값을 판독함으로써, 테스트 시의 리던던시 상태를 확인할 수 있음과 함께 구제 데이터를 판독할 수 있게 된다.
<제2 실시예>
도 5는, 본 발명의 반도체 메모리의 제2 실시예에 따른 DRAM의 일부를 개략적으로 나타내고 있다. 도 5에 있어서, 참조 번호(11∼17, 31, 32)는, 도 4 중과 마찬가지의 것이다. 참조 번호(58)는 어드레스 멀티플렉서, 참조 번호(59)는 데이터 멀티플렉서이고, 각각 테스트모드 신호에 의해 제어된다.
상기 어드레스 멀티플렉서(58)는 테스트 모드 신호가 비활성 상태의 통상 모드 시에는 외부 입력 어드레스를 선택하여 리던던시 판정 회로(14)에 공급하고, 테스트 모드 시에 상기 테스트 모드 신호가 활성화되면, BIST 회로(51)로부터의 어드레스를 선택하여 리던던시 판정 회로(14)에 공급한다.
상기 데이터 멀티플렉서(59)는 테스트 모드 신호가 비활성 상태의 통상 모드시에는 내부 데이터를 선택하여 메모리 회로부로 공급하고, 테스트 모드 시에 상기 테스트 모드 신호가 활성화되면, BIST 회로(51)로부터의 테스트 데이터를 선택하여 메모리 회로부로 공급한다.
도 5 중의 BIST 회로(51)는 시퀀서인 BIST 제어 회로(52), 메모리 회로부로의 입력 데이터(데이터 패턴)를 발생하는 데이터 발생 회로(53), 메모리 회로부로의 입력 어드레스를 발생하는 어드레스 발생 회로(54), 어드레스 발생 회로(54)에 의해 기대치를 만들어내는 기대치 발생 회로(55), 기대치 발생 회로(55)의 출력과 메모리 회로부로부터의 데이터 출력을 비교하여 데이터 출력의 양부(패스/페일)를 판정하는 데이터 비교 회로(56), 데이터 비교 회로(56)의 결과가 페일 시에 리던던시의 할당을 행하는 리던던시 할당 판정 회로(57)로 이루어진다.
상기 리던던시 할당 판정 회로(57)는 메모리 회로부 내의 리던던시 치환 회로(17)를 통해 리던던시 정보 저장용의 레지스터(15)를 직접 제어할 수가 있다.
다음에, 상기 BIST 회로(51)의 동작을 설명한다. 우선, 리던던시 구제 단위에 어드레스를 변화시켜 불량이 없어지도록 구제하고, 그 구제 정보를 레지스터(15)에 입력하고, 구제된 상태에서 다시 상기 어드레스에 대하여 테스트를 행하고, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속한다. 그리고, 불량이 없어진 시점에서 다음의 구제 단위의 어드레스를 변화시키고, 상기와 같이 구제하면서 테스트를 계속하여, 최후의 구제 단위의 구제 동작을 끝내면, 패스 신호 Pass를 출력하거나, 또는, 도중에서, 구제 셀을 전부 사용하게 되면, 페일 신호 Fail을 출력하여 테스트 동작을 종료하는 시퀀스 동작을 행하게 함으로써, 리던던시 셀에 개별로 테스트할 필요가 없고, 구제 정보 취득 및 치환을 간이한 논리의 BIST 회로에서 실현할 수가 있다.
다음에, 도 5의 DRAM에 대한 테스트 방법에 대하여 도 6을 참조하여 설명한다.
BIST 회로(51)는 리던던시 셀을 사용하여 테스트를 행할 때, 테스트가 패스할 때까지 리던던시 정보를 재기입하면서 테스트를 행하기 때문에, 테스트 종료 시의 리던던시 정보는 레지스터(15)에 저장되어 있게 된다. BIST 회로(51)에 의한 테스트 종료 후, 프로그램 모드에 들어 가 레지스터(15)의 정보(리던던시 데이터)를 외부로 판독하고, 그 정보에 기초하여 치환 데이터 프로그래밍 수단을 이용하여 리던던시 데이터 기억 소자(16)를 프로그래밍한다. 이 프로그램 모드에서는, 레지스터(15)의 내용을 스캔 방식에 의해 직렬로 판독함으로써 회로를 간략화할 수가 있어 여분의 패턴 면적을 필요로 하지 않게 된다.
상기한 제2 실시예의 DRAM에 따르면, BIST 회로(51)는 BIST 제어 회로(52), 데이터 발생 회로(53), 어드레스 발생 회로(54), 기대치 발생 회로(55), 데이터 비교 회로(56), 리던던시 할당 판정 회로(57)로 이루어지며, 외부로부터의 클럭만으로 자동적으로 메모리 회로부를 테스트할 수가 있다. 이 때, 리던던시 할당 판정 회로(57)의 출력에 의해 리던던시 데이터 재기입 회로(17)를 제어하여 메모리 회로부의 레지스터(15)를 직접 제어함으로써, BIST 회로(51)가 리던던시 데이터를 보존하는 레지스터를 새롭게 설치할 필요가 없고, 메모리 회로부의 기존의 레지스터(15)를 유용하는 것이 가능하게 되어 칩 상의 BIST 회로(51)의 영역(패턴면적)을 대폭 삭감시킬 수가 있다.
또한, 리던던시를 실사용에 가까운 상태에서 테스트할 수 있기 때문에, 테스트 커버리지를 향상시킬 수 있다. 또한, 리던던시만의 개별 테스트를 행하고, 불량 어드레스를 기억할 필요가 없고, 통상 셀로 치환하여 액세스하기 때문에 리던던시 셀도 포함시킨 테스트를 단순화할 수 있어 BIST 회로(51)를 간략화할 수가 있다.
<제3 실시예>
도 7은, 본 발명의 반도체 메모리의 제3 실시예에 따른 DRAM에서의 테스트 동작의 시퀀스의 일례를 나타내는 플로우차트이다. 또, 이 DRAM은 X, Y의 2차원의 어드레스 공간을 갖고 있으며, 기본적인 구성은 도 4를 참조하여 상술한 DRAM과 마찬가지이다.
테스트는, DRAM의 2차원의 어드레스 공간의 우선 X 방향으로 스캔하는 방식으로 행한다. 우선, 2차원의 어드레스 공간의 Y를 고정하여, X를 구제 단위분 변화시켜 테스트한다. 이 때, 우선, Y 불량의 판정을 행하여, Y 불량이 없으면 X 불량의 판정을 행하고, X 불량이 없으면 X 구제 단위를 인크리먼트하여 다음의 X의 구제 단위의 테스트로 진행한다.
상기 과정에 있어서, X의 리던던시 셀에서의 구제 수를 넘고 있을 때, Y의 리던던시 셀을 사용하여 구제를 행한다. 그 때, 지금까지 사용한 Y의 구제 셀수를 카운트하고 있고, 이 카운트치의 판정을 행하며, 카운트치가 구제 불가능한 수가 된 때에는, 바로 페일 플래그(Fail Flag)를 세워 시퀀스를 중지(Test End)한다.
이것에 대하여, Y의 리던던시 셀에서 구제할 수 있을 때에는, Y로 치환하도록 Y의 구제 정보 저장용의 레지스터에 Y의 불량 어드레스를 기입하여 구제한 상태에서, 또 한번 동일 X의 구제 단위분을 테스트한다.
또한, X의 리던던시 셀 수를 넘고 있지 않을 때에는, X의 리던던시 셀에서 치환하도록 X의 구제 정보 저장용의 레지스터에 X의 불량 어드레스를 기입한다. 그 후, 또 한번 동일 X 구제 단위를 테스트한다.
이와 같이 하여, X 또는 Y의 리던던시 셀을 치환하면서 테스트를 행하고, 페일하지 않게 되면, X 구제 단위를 인크리먼트하여, 다음의 X의 구제 단위의 테스트로 진행한다.
이들 동작을 반복하여, 모든 X의 구제 단위의 테스트를 행하면, Y 어드레스를 인크리먼트시켜 상기와 마찬가지의 과정을 행한다. 모든 Y 어드레스의 테스트가 종료하면, 패스 플래그(Pass Flag)를 세워 시퀀스를 종료(Test End)한다.
도 8은, 도 7의 시퀀스를 실행하기 위한 메모리 회로부의 일부 및 BIST 회로의 일부를 나타내고 있다.
도 8 중의 메모리 회로부에 있어서, 참조 번호(15X)는 X 리던던시 데이터용의 레지스터, 참조 번호(15Y)는 Y 리던던시 데이터용의 레지스터, 참조 번호(716)는 X 리던던시 데이터 판독 회로, 참조 번호(717)는 Y 리던던시 데이터 판독 회로, 참조 번호(32)는 외부 단자이다.
상기 X 리던던시 데이터용의 레지스터(15X)는, X 리던던시 어드레스 레지스터(77), X 리던던시 사용 플래그 레지스터(78), X 리던던시 카운터(79)를 갖는다.
상기 Y 리던던시 데이터용의 레지스터(15Y)는, 리던던시 어드레스 레지스터(713), Y 리던던시 카운터(714)를 갖는다.
BIST 회로에 있어서, 참조 번호(71)는 BIST 회로의 모든 제어를 담당하는 시퀀서(BIST 제어 회로), 참조 번호(72)는 X 어드레스 발생 회로, 참조 번호(56)는 데이터 비교 회로, 참조 번호(57X)는 X 어드레스의 리던던시 할당 판정 회로, 참조 번호(710)는 Y 어드레스 발생 회로, 참조 번호(57Y)는 Y 어드레스의 리던던시 할당 판정 회로이고, 리던던시 데이터 재기입하여 회로는 도시를 생략하고 있다. 또, 상기 리던던시 할당 판정 회로(57X, 57Y)는 칩에 대하여 1개 있으면 좋다.
X 어드레스 발생 회로(72)는 시퀀서(71)의 신호를 받아 X 방향의 어드레스를 발생하는 것으로, X 구제 단위 종료 시에 X 구제 단위 종료 신호(도시하지 않음)를, X 구제 단위의 인크리먼트 종료 시에 X 구제 단위 인크리먼트 종료 신호(도시하지 않음)를 시퀀서(71)에 대하여 출력한다.
X 어드레스 레지스터(73)는 X 어드레스 발생 회로(72)에서 발생된 어드레스를 데이터 비교 회로(56)에서 데이터 비교가 행해질 때까지 보유해 놓는 것이다. X 불량 어드레스 레지스터(74)는 구제 단위 내 테스트 중에서 페일된 로우 어드레스를 기억해 놓은 것이다. X 불량 카운터(75)는 X 구제 단위 내 테스트의 시작으로 리세트(Reset)되어, X 구제 단위 내 테스트 중에서의 페일한 수(불량수)를 카운트하는 것으로, 구제 가능 수까지밖에 카운트할 수 없는 것이다. 이 X 불량 카운터(75)의 출력이 "0"인 것을 나타내는 제로 신호 Nul1는 시퀀서(71)로 출력된다.
X 페일 회로(76)는 상기 데이터 비교 회로(56)로부터 페일 신호 Fail이 보내져오면, X 불량 카운터(75)를 카운트업한다. 또한, 불량 시의 X 어드레스의 값을 X 어드레스 레지스터(73)로 참조하여, X 불량 어드레스 레지스터(74)에 저장한다.
Y 어드레스 발생 회로(710)는 시퀀서(71)의 신호를 받아 Y 방향의 어드레스를 발생하는 것으로, Y 구제 단위 종료 시에 Y 구제 단위 종료 신호(도시하지 않음)를, Y 구제 단위의 인크리먼트 종료 시에 Y 구제 단위 인크리먼트 종료 신호(도시하지 않음)를 시퀀서(71)에 대하여 출력한다.
시퀀서(71)는 X 구제 단위 내 테스트가 종료했을 때 X 어드레스 발생 회로(72)로부터 보내지는 X 구제 단위 내 테스트 종료 신호를 받은 시점에서, X 불량 카운터(75)의 출력 신호가 Null인 경우에는, 다음의 시퀀스인 다음의 X 구제 단위의 테스트로 진행한다. 상기 시점에서 X 불량 카운터(75)의 출력 신호가 Null이 아닌 경우에는, 리던던시 치환 동작을 대기, X 페일 회로(76) 또는 Y 페일 회로(712)로부터의 리던던시 치환 동작 종료 신호를 대기하고, 그 신호를 받으면, 동일 X 구제 단위의 테스트를 다시 행한다.
X 페일 회로(76)는 X 구제 단위 내 테스트가 종료했을 때 X 어드레스 발생 회로(72)로부터 보내지는 X 구제 단위 내 테스트 종료 신호를 받으면, X 불량 카운터(75)의 값과 상기 X 리던던시 데이터용의 레지스터(15X) 내의 X 리던던시 카운터(79)의 남은 값(사용할 수 있는 X의 스페어 수를 나타낸다)을 비교한다.
이 결과, X 리던던시 카운터(79)의 남은 값이 X 불량 카운터(75)의 값 이상이면, X치환으로서, X 불량 어드레스 레지스터(74)의 값을 X 불량 카운터(75)가 나타내는 갯수만큼, 상기 X 리던던시 데이터용의 레지스터(15X) 내의 X 리던던시 어드레스 레지스터(77)에 입력한다.
이것에 대하여, X 불량 카운터(75)의 값이 X 리던던시 카운터(79)의 남은 값(사용할 수 있는 X의 스페어 수)보다 크면, Y 불량이라 인정하여, YF(Y Fail) 신호를 출력한다.
Y 페일 회로(712)는 상기 YF 신호가 입력되면, 현재 테스트하고 있는 Y 어드레스를 Y 어드레스 레지스터(711)에 의해 취득하여, 상기 Y 리던던시 데이터용의 레지스터(15Y) 내의 Y 리던던시 어드레스 레지스터(713)에 기입하고, Y 리던던시 카운터(714)를 카운트업한다.
Y 리던던시 카운터(713)의 값이 가득한 상태로 된 것이 있으면, 그것을 나타내는 풀 신호 Full은 페일 정지 신호 Fail Stop으로서 출력하고, 시퀀서(71)의 동작을 정지시킨다. 상기 신호 Fail Stop은 후에 패드를 통해 판독된다.
구제가 진행하여 테스트 패턴이 최후까지 종료했을 때는, Y 어드레스 발생 회로(71O)가 인크리먼트 종료 신호(Pass 종료 신호)를 출력하고, 이 Pass 종료 신호 신호도 후에 패드를 통해 판독된다.
테스트 종료 후, 상기 X 리던던시 데이터용의 레지스터(15X) 및 Y 리던던시 데이터용의 레지스터(15Y)에 기록된 어드레스를 X 리던던시 판독 회로(716) 및 Y 리던던시 판독 회로(717)를 이용하여 판독하고, 이 판독 출력에 기초하여 레이저 등을 사용하여 리던던시 데이터 기억 소자에 프로그래밍을 행한다.
또한, X 페일 회로(76) 및 Y 페일 회로(712)는 각각 대응하여 X 어드레스 발생 회로(72) 및 Y 어드레스 발생 회로(710)의 어드레스를 참조하여, 조작하여야할[X 리던던시 어드레스 레지스터(77), X 리던던시 카운터(79)] 및 [Y 리던던시 어드레스 레지스터(713), Y 리던던시 카운터(714)]의 위치를 판정한다.
상술한 바와 같이 본 발명에 따르면, 패턴 면적의 증가를 최저한으로 억제하여 리던던시 구제 정보를 취득 가능한 BIST 회로를 실현할 수 있으며, 간이한 알고리즘을 사용하여 BIST 회로 자체의 고장율을 내리는 것이 가능한 반도체 기억 장치 및 그 테스트 방법을 제공할 수가 있다.
또한, 본 발명의 반도체 기억 장치에 의하면, 전기적으로 기억 데이터의 재기록이 불가능한 기억 소자의 데이터에 관계 없이, 필요에 따라 다른 데이터를 후단 회로에 전송하는 것이 가능하게 되어 후단 회로에 대한 입력 상태에 유연성을 갖게 할 수 있다.

Claims (14)

  1. 통상의 메모리 셀의 어레이 및 리던던시 셀의 어레이를 갖는 메모리 회로와,
    기억하여야 할 데이터를 외부로부터 프로그램 가능함과 함께 전기적으로 기억 데이터의 재기록이 불가능한 불휘발성 소자로 이루어지는 리던던시 데이터 기억용의 기억 소자와,
    전원 투입 후에 상기 기억 소자의 데이터를 저장하는 레지스터와,
    상기 레지스터에 저장된 데이터와 외부로부터 입력되는 어드레스를 비교하여 상기 리던던시 셀을 사용할 지의 여부를 결정하는 리던던시 판정 회로와,
    상기 레지스터에 상기 기억 소자 이외로부터 다른 리던던시 데이터를 재입력 가능하고, 저장되어 있는 리던던시 데이터를 재기입 가능한 리던던시 데이터 재기입 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 레지스터의 데이터를 외부로 판독하는 리던던시 데이터 판독 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 리던던시 데이터 재기입 회로는, 상기 반도체 기억 장치의 칩에 탑재된테스트 회로, 또는 칩밖의 테스트 회로의 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3항에 있어서, 반도체 기억 장치의 칩에 탑재되는 테스트 회로는 스스로 테스트 패턴을 발생시키는 것이 가능한 조립식 테스트 회로인 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 조립식 테스트 회로는,
    상기 메모리 회로로 기입하는 데이터의 패턴을 발생하는 데이터 발생 회로, 상기 메모리 회로의 어드레스를 지정하는 어드레스 패턴을 발생하는 어드레스 발생 회로, 상기 메모리 회로의 출력 데이터에 대한 기대치 데이터를 발생하는 기대치 발생 회로, 상기 출력 데이터와 기대치 데이터를 비교하는 데이터 비교 회로, 및 상기 데이터 발생 회로와 상기 어드레스 발생 회로의 출력을 받아 상기 리던던시 셀의 할당을 정하는 리던던시 할당 회로를 구비하고, 상기 리던던시 할당 회로의 출력에 의해 상기 리던던시 데이터 재기입 회로를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 조립식 테스트 회로는,
    리던던시 구제 단위로 어드레스를 변화시켜 불량이 없어지도록 구제 셀을 사용하여 구제하고, 구제 정보를 상기 리던던시 데이터 재기입 회로를 사용하여 상기 레지스터에 입력하고, 구제된 상태에서 다시 상기 어드레스에 대하여 테스트를 행하여, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하여, 불량이 없어진 시점에서 다음의 리던던시 구제 단위의 어드레스에서 마찬가지로 구제하면서 테스트를 계속하여, 최후의 리던던시 구제 단위의 테스트를 끝낸 경우에는 패스 신호를 출력하고 또한 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 4항에 있어서, X, Y의 2차원의 어드레스 공간과 2차원의 리던던시 셀을 구비하고 상기 반도체 기억 장치의 칩에 탑재된 조립식 테스트 회로는,
    한쪽의 어드레스 Y를 고정하여, 다른쪽의 어드레스 X를 구제 단위로 변화시켜 테스트를 행하고, X의 리던던시 셀에서 구제할 수 없는 경우에는 Y의 리던던시를 사용하며, X의 리던던시 셀에서 구제할 수 있는 경우에는 X의 리던던시 셀에서 구제하고, 구제된 상태에서 다시 상기 X 어드레스에 대하여 테스트를 행하여, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하여, 불량이 없어진 시점에서 다음의 구제 단위의 X 어드레스를 마찬가지로 구제하면서 테스트를 계속하여 최종 단위까지 테스트를 하는 일련의 X 방향 테스트를 행하고, 다음에 Y 공간을 변화시켜 상기 X 방향 테스트를 행하며, Y 방향의 최종의 구제 단위 단위까지 테스트를행한 경우에는 패스 신호를 출력하고 또한 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 5항에 있어서, X, Y의 2차원의 어드레스 공간과 2차원의 리던던시 셀을 구비하고 상기 반도체 기억 장치의 칩에 탑재된 조립식 테스트 회로는,
    한쪽의 어드레스 Y를 고정하고, 다른쪽의 어드레스 X를 구제 단위로 변화시켜 테스트를 행하며, X의 리던던시 셀에서 구제할 수 없는 경우에는 Y의 리던던시를 사용하고, X의 리던던시 셀에서 구제할 수 있던 경우에는 X의 리던던시 셀에서 구제하고, 구제된 상태에서 다시 상기 X 어드레스에 대하여 테스트를 행하며, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하여, 불량이 없어진 시점에서 다음의 구제 단위의 X 어드레스를 마찬가지로 구제하면서 테스트를 계속하여 최종 단위까지 테스트를 하는 일련의 X 방향 테스트를 행하고, 다음에 Y 공간을 변화시켜 상기 X 방향 테스트를 행하고, Y 방향의 최종의 구제 단위 단위까지 테스트를 행한 경우에는 패스 신호를 출력하며, 또한, 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 갖는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 6 항에 있어서, X, Y의 2차원의 어드레스 공간과 2차원의 리던던시 셀을 구비하고 상기 반도체 기억 장치의 칩에 탑재된 조립식 테스트 회로는,
    한쪽의 어드레스 Y를 고정하여, 다른쪽의 어드레스 X를 구제 단위로 변화시켜 테스트를 행하고, X의 리던던시 셀에서 구제할 수 없는 경우에는 Y의 리던던시를 사용하며, X의 리던던시 셀에서 구제할 수 있던 경우에는 X의 리던던시 셀에서 구제하고, 구제된 상태에서 다시 상기 X 어드레스에 대하여 테스트를 행하며, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하고, 불량이 없어진 시점에서 다음의 구제 단위의 X 어드레스를 마찬가지로 구제하면서 테스트를 계속하여 최종 단위까지 테스트를 하는 일련의 X 방향 테스트를 행하고, 다음에 Y 공간을 변화시켜 상기 X 방향 테스트를 행하고, Y 방향의 최종의 구제 단위 단위까지 테스트를 행한 경우에는 패스 신호를 출력하며, 또한, 상기 패스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 갖는 것을 특징으로 하는 반도체 기억 장치.
  10. 반도체 기억 장치의 테스트 방법에 있어서,
    통상의 메모리 셀의 어레이 및 구제용의 리던던시 셀의 어레이를 구비한 반도체 기억 장치에 탑재된 조립식 테스트 회로에 의해 상기 반도체 기억 장치의 테스트를 행할 때,
    리던던시 구제 단위로 어드레스를 변화시켜 불량이 없어지도록 구제 셀을 사용하여 구제하고, 구제 정보를 레지스터에 입력하여, 구제된 상태에서 다시 상기 어드레스에 대하여 테스트를 행하고, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하여, 불량이 없어진 시점에서 다음의 리던던시 구제 단위의 어드레스에서 마찬가지로 구제하면서 테스트를 계속하는 시퀀스를 실행하는 단계와,
    최후의 리던던시 구제 단위의 테스트를 끝낸 경우에는 버스 신호를 출력하고 또한 상기 버스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용한 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 단계
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  11. 반도체 기억 장치의 테스트 방법에 있어서,
    X, Y의 2차원의 어드레스 공간과 2차원의 리던던시 셀을 구비하고 상기 반도체 기억 장치의 칩에 탑재된 조립식 테스트 회로에 의해 상기 반도체 기억 장치의 테스트를 행할 때,
    한쪽의 어드레스 Y를 고정하여, 다른쪽의 어드레스 X를 구제 단위로 변화시켜 테스트를 행하고, X의 리던던시 셀로 구제할 수 없는 경우에는 Y의 리던던시를 사용하며, X의 리던던시 셀에서 구제할 수 있던 경우에는 X의 리던던시 셀에서 구제하고, 구제된 상태에서 다시 상기 X 어드레스에 대하여 테스트를 행하여, 불량이 없어질 때까지 테스트를 하여 구제하는 동작을 계속하고, 불량이 없어진 시점에서 다음의 구제 단위의 X 어드레스를 마찬가지로 구제하면서 테스트를 계속하여 최종 단위까지 테스트를 하는 일련의 X 방향 테스트를 행하고, 다음에 Y 공간을 변화시켜 상기 X 방향 테스트를 행하며, Y 방향의 최종의 구제 단위 단위까지 테스트를 행한 경우에는 버스 신호를 출력하고 또한 상기 버스 신호를 출력하기 전의 도중에서 구제 셀을 전부 사용하게 된 경우에는 페일 신호를 출력하여 테스트 동작을 종료하는 시퀀스를 실행하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
  12. 기억하여야 할 데이터를 프로그램 가능함과 함께 전기적으로 기억 데이터의 재기록이 불가능한 기억 소자와,
    상기 기억 소자의 기억 데이터를 후단 회로에 전송 가능한 전송 수단과,
    상기 전송 수단에 포함되며 전송 데이터의 내용을 선택적으로 변경 가능한 변경 수단
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 전송 수단은 상기 기억 소자의 기억 데이터를 보유하는 데이터 보유 수단을 더 구비하며,
    상기 변경 수단은 상기 데이터 보유 수단의 보유 데이터를 파괴하여 다른 데이터로 변경하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 변경 수단은, 상기 기억 소자의 기억 데이터의 전송을 무효로 하여 다른 데이터로 변경하는 것을 특징으로 하는 반도체 기억 장치.
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