JPH07254297A - メモリ冗長回路 - Google Patents

メモリ冗長回路

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JPH07254297A
JPH07254297A JP7064744A JP6474495A JPH07254297A JP H07254297 A JPH07254297 A JP H07254297A JP 7064744 A JP7064744 A JP 7064744A JP 6474495 A JP6474495 A JP 6474495A JP H07254297 A JPH07254297 A JP H07254297A
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JP
Japan
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memory
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main memory
defective
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JP7064744A
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Jean Devin
ドゥヴァン ジャン
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STMicroelectronics SA
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SA
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Publication date
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    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 本発明は、メモリ冗長回路に関するものであ
る。 【構成】 主メモリは、欠陥区域（例えば、欠陥列）が
あれば冗長メモリによって置換される。欠陥アドレスメ
モリは、主メモリのテストの間に初期化される。主メモ
リへのアクセスに関する正常な動作中、各主メモリアド
レスは冗長メモリで主メモリ区域を置換するために全欠
陥アドレスと比較される。主メモリのテスト中、通常、
欠陥アドレスメモリの各アドレスを初期化することが必
要である。これは、主メモリが欠陥がない場合時間の損
失の原因となる。本発明は、欠陥アドレスメモリを作動
させないまたはその動作を無効にし、それを恒久的に実
施するために使用される禁止回路を提供する。 【効果】 集積回路メモリに適用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特に集積回路の形態に
製造されたメモリに適用されるメモリ冗長回路に関する
ものである。
【０００２】
【従来の技術】メモリアドレッシング技術において、主
メモリの一部（列）に欠陥があることが分かった時バッ
クアップメモリすなわち冗長メモリによって置換する方
法が知られている。一般的には、主メモリは行及び列に
組織化されている。行または列内で検出された欠陥に対
処するために、各々冗長行または冗長列が備えられてい
る。
【０００３】例えば、主メモリの列に欠陥がある時、次
のようにして冗長列で置換する。すなわち、欠陥列のア
ドレスを欠陥アドレスメモリに記憶する。この欠陥アド
レスメモリは、内容アドレス可能メモリ(Content Addre
ssable Memory 、ＣＡＭ）として知られている内容アド
レス可能型のメモリである。アドレスが主メモリに入力
するといつでも、このアドレスはＣＡＭにも入力され
る。入力されたアドレスが記憶されたアドレスと同じな
らば、冗長回路が作動され、欠陥列の接続を切り、その
代わりにユーザには見えないように冗長列に接続するよ
うに働く。
【０００４】実際には、主メモリの構成により、１列に
欠陥がある場合、この欠陥列を含む列の組がある冗長列
の組によって置換される。一般的に、列の組が大容量メ
モリのアドレスビットによって決定される時、全体とし
て置換されるのはこの列の組である。以下の記載では、
説明を簡単にするために列の組の置換よりむしろ単一の
列の置換を考える。
【０００５】数メガビットの主メモリでは、数個の欠陥
を修復する可能性が予想される。従って、修復すること
が可能である欠陥列または行が存在するのと同数の冗長
列が存在する。各冗長列には、欠陥列のアドレスを含む
ＣＡＭが各々組み合わされている。Ｎ個の欠陥を修復し
なければならない時、Ｎ個の冗長列とＮ個のＣＡＭが必
要である。典型的には、４メガビットまたは16メガビッ
トメモリの場合、Ｎ＝36である。主メモリの列がＭビッ
トアドレス（例えば、Ｍ＝５）で指定されるとすると、
その時各ＣＡＭは少なくともＭ＋１ビットを含む。すな
わち、欠陥列のアドレスを示すＭビットと、欠陥アドレ
スがＣＡＭに入力された時このＣＡＭに対応する冗長回
路が実際にアクティブにされなければならないことを示
す１つの有効化ビットである。
【０００６】従って、主メモリのテスト及び欠陥の検出
中、ＣＡＭを適切に記録することが必要であり、その結
果、後に主メモリの欠陥部分を使用しようと試みると、
これらのＣＡＭは自動的に主メモリの欠陥部分を冗長メ
モリによって置換するであろう。しかしながら、あるシ
ステムでは、ＣＡＭは相補形メモリセルを含むメモリセ
ルによって形成される。そのような素子に１または０を
記録するかどうかによって、１つのメモリセルはまた別
の素子をプログラムしなければならない。従って、それ
らが使用されていてもいなくても、全素子をプログラム
しなければならない。それは、プログラミングが存在し
ない時、これらのＣＡＭはそれにもかかわらず誤って情
報要素（欠陥アドレス情報要素）を与える危険性がある
からである。ＣＡＭを使用しなければならないか、使用
しなくてもよいかを知ることを可能にするために様々な
方法が考案されている。
【０００７】
【発明が解決しようとする課題】例えば、このＣＡＭが
使用されているかいないかを有効化ビットを示す各ＣＡ
Ｍに組み合わせて備えることが可能である。しかしなが
ら、テスト中これらの手段を、この場合は各ＣＡＭの有
効化ビットを、各ＣＡＭの使用または非使用に対応する
ポジションに設定することが必要になる。従って、やは
りこれらのＣＡＭが初期化される際に、余分なテスト時
間が必要になる。本発明の目的は、場合によっては、Ｃ
ＡＭの初期化動作を防止し、従って、この初期化時間を
短くすることにある。特に、主メモリに欠陥が検出され
ないと、ＣＡＭを使用する必要はなく、この主メモリに
関する全ＣＡＭを包括的に処理することができる。この
目的のため、本発明では、追加メモリ素子が追加されて
おり、そのメモリ素子はその状態によってＣＡＭの状態
を考慮すべきかどうかについて情報を与える。従って、
各メモリのテストに平均３秒の利得がある。これは、極
めて重要である。
【０００８】
【課題を解決するための手段】従って、本発明は、メモ
リアドレスによって各々アクセスできる複数のメモリ区
域を備える主メモリ用のメモリ冗長回路であって、この
冗長回路は各々主メモリの欠陥区域に対応する各欠陥ア
ドレスを含むためのものであり、主メモリのアドレッシ
ング動作のたびに主メモリアドレスを各欠陥アドレスと
比較して、その結果、一致した際には、主メモリのアド
レッシングを禁止し、冗長メモリの区域にアドレスする
欠陥アドレスメモリによってアドレス可能な冗長メモリ
を備え、上記冗長回路は欠陥アドレスメモリの動作を禁
止しまたはそれを無効にするために欠陥アドレスメモリ
に禁止信号を出力する少なくとも１つの第１の状態を有
する禁止回路を備え、従って、主メモリのアドレッシン
グは正常に実行されることを特徴とするメモリ冗長回路
に関するものである。
【０００９】本発明は、また、欠陥アドレス回路によっ
てアクセス可能な冗長メモリを備える主メモリの初期化
方法であって、それによって、主メモリのテストが実行
され、主メモリに欠陥が検出されるとき、欠陥アドレス
回路の作動は無効にされることを特徴とする方法に関す
るものである。ＣＡＭを形成するために、最初に物理的
なヒューズが使用された。これらのヒューズは電気的に
飛ばされたり、またはレーザビームによって飛ばされ、
各ヒューズは、アドレスビットまたは有効化ビットを示
す。これらのヒューズには欠点（信頼性、必要なスペー
ス、消費電力及びプログラミングの困難に関して）があ
り、消去できない不揮発性メモリセルにすぐに代えられ
た。しかし、この不揮発性メモリセルもまた欠点を有し
（高い電流消費）、次第に各アドレスビットまたは有効
化ビットのための２個のフローティングゲートトランジ
スタを備えるプログラム可能な双安定性フリップフロッ
プ回路に代えられた。
【００１０】図１は、欠陥アドレスビット（または有効
化ビット）の記憶用セルを構成し、従って、欠陥アドレ
スＣＡＭのＭ＋１個のセルを１つを構成する従来技術の
不揮発性のプログラム可能な双安定フリップフロップ回
路を図示したものである。このセルの出力ＯＵＴは、フ
リップフロップ回路がプログラムされているかどうかに
よって論理レベル０または１の状態にある。従って、こ
の出力はアドレスビットの値（または有効化ビットの
値）を決定する。
【００１１】セルがＭ個の欠陥アドレスビットの１個に
対応する時、これらのＭ個のアドレスビットの各セルの
出力は排他的ＯＲゲート（図示せず）の入力に入力され
る。排他的ＯＲゲートは、もう１個の入力に主メモリが
受けた対応するアドレスビットを受ける。１個の同じ欠
陥アドレスメモリの他のアドレスビットに対応する排他
的ＯＲゲートの出力は、ＮＯＲゲート（図示せず）の入
力に入力される。このＮＯＲゲートの出力は、入力され
た全てのアドレスビットと欠陥アドレスメモリの全ての
対応するビットが一致する時だけ論理レベル１を出力す
る。ＮＯＲゲートの出力は、例えばＡＮＤゲート（図示
せず）によって有効化ビットに対応するメモリセルの出
力によって有効化される。ＡＮＤゲートの出力はＣＡＭ
の出力であり、主メモリに入力されたアドレスが記録さ
れた欠陥アドレスに対応する時、冗長パスを動作させる
ために使用される。
【００１２】一般的に、Ｎ個の欠陥アドレスメモリが存
在し、例えば、Ｎ＝36である。主メモリのテスト中、欠
陥列を検出するとＣＡＭの１個にこの列のアドレスが記
憶される。このように、各ＣＡＭは、欠陥が検出される
につれて順番にプログラムされる。主メモリの正常な動
作では、このメモリのアドレスは同時に全ＣＡＭに入力
される。入力されたアドレスとそれらの１個に記憶され
たアドレスとが一致する時、このアドレスに対応する冗
長パスがアクティブにされる。従って、ＣＡＭに欠陥ア
ドレスをプログラミングすることを可能にするために、
主メモリの各アドレスビットはＣＡＭの各セルに入力さ
れる。テスト中のアドレスで欠陥が検出された場合、テ
スト装置の命令によってプログラミングが実行される。
【００１３】図１に示した各メモリセルは、２個のアー
ムを有し、各アームにフローティングゲートトランジス
タＴＧＦ１、ＴＧＦ２を備える。アームは、これらの２
個のトランジスタの内の１個がプログラムされるとすぐ
に双安定フリップフロップ回路を形成するように配置さ
れている。その時、出力ＯＵＴによって示され、アドレ
スビットまたは有効化ビットに対応するフリップフロッ
プ回路の状態は、２個のトランジスタの内のプログラム
されている方の関数である。最初は、２個のトランジス
タはプログラムされていない状態または空白状態であ
る。メモリのテスト中、２個のトランジスタの内の１個
はセルの出力ＯＵＴで０または１を得るようにプログラ
ムされており、それにより、セルの永久的な安定状態０
または１を決定する。
【００１４】より正確には、図１のセルは、電源端子Ａ
（約３Ｖの電位Ｖcc）と端子Ｂとの間に並列接続された
２個の同じアームを有する。端子Ｂの電位ＶＳは、読出
モードまたはプログラミングモードで零であり、また消
去モードが設計されている時（フラッシュＥＰＲＯＭ）
消去モードで高電位（12Ｖ）にされる。各アームと直列
に、Ｐチャネルトランジスタ（Ｔ１、Ｔ２）、Ｎチャネ
ルトランジスタ（Ｔ３、Ｔ４）及びフローティングゲー
トトランジスタ（ＴＧＦ１、ＴＧＦ２）がある。一方の
アームのＰチャネルトランジスタ（Ｔ１、Ｔ２）のゲー
トは、もう一方のアームのＰチャネルトランジスタ（Ｔ
２、Ｔ１）のドレインに接続される。Ｎチャネルトラン
ジスタ（Ｔ３、Ｔ４）のゲートは共通電位ＶＢに共に接
続され、その値は動作モードによって変わる（読出モー
ドでは約1.8 Ｖ、読出モードのセルのドレインで１Ｖを
得るためにプログラミングまたは消去モードでは０
Ｖ）。トランジスタＴ３及びＴ４は絶縁トランジスタで
あり、プログラミングまたは消去モードでフローティン
グゲートトランジスタに印加される比較的高い電圧がト
ランジスタＴ１及びＴ２に伝送されることを防ぐ。フロ
ーティングゲートトランジスタＴＧＦ１、ＴＧＦ２のゲ
ートは共通電位ＶＧＦに接続されており、その電位は動
作によって変わる（読出モードでは約３Ｖ、プログラミ
ングモードでは約12Ｖ）。これらのトランジスタのソー
スは、ノードＢ（電位ＶＳ）に接続されている。フロー
ティングゲートトランジスタのドレイン電位は各々トラ
ンジスタＴ５及びＴ６によって制御されており、プログ
ラミング電位ＶＰＲＧへドレインの接続（トランジスタ
Ｔ５またはＴ６をオンにする）するか、またはドレイン
を高インピーダンス状態にする（トランジスタＴ５また
Ｔ６をオフにする）ことを可能にする。プログラミング
モードでは、トランジスタＴ５のゲートはプログラミン
グ信号ＰＲＯＧによって、トランジスタＴ６のゲートは
相補信号ＮＰＲＯＧによって制御される。従って、信号
ＰＲＯＧの状態によって、２個のフローティングトラン
ジスタの内のプログラムしなければならない方と、空白
のままにしておかなければならない方との選択を行な
う。読出モードでは、トランジスタＴ５及びＴ６のドレ
インは高インピーダンス状態のままであり、電圧ＶＰＲ
Ｇはこれらのドレインに印加されない。
【００１５】セルは、２個の可能な安定状態のうち１個
の安定状態を有するので双安定と呼ばれ、そのセルがと
る安定状態は２個のトランジスタの内のプログラムされ
た１個による。セルの状態は１個のＰチャネルトランジ
スタ（例えば、Ｔ２）のドレインで読み出される。この
ドレインは、第１のインバータＩＮＶ１の入力に接続さ
れ、第１のインバータＩＮＶ１には第２のインバータＩ
ＮＶ２が続く。ＩＮＶ２の出力は、セルの出力ＯＵＴで
ある。ＩＮＶ１の出力は、その必要があれば相補出力Ｎ
ＯＵＴとして使用される。最後に、補充トランジスタＴ
７によって、テストモードのときだけではあるが、Ｔ３
またはＴ４がオフの時フローティングノードを排除する
ために一時的にインバータＩＮＶ１の入力をアースにす
ることができる（パワーオンリセット動作毎のセルの状
態の初期化のため）。このトランジスタのゲートは、標
準的なパワーオンリセット回路（図示せず）によって生
成される初期化方形波信号ＩＮＩＴによって制御され
る。
【００１６】本発明は、図１に図示した型のＣＡＭを備
えるシステムに適用できる。従って、本発明は、欠陥ア
ドレスメモリが、双安定回路を形成する型の２個のフロ
ーティングゲートトランジスタを有する冗長回路にも利
用される。この双安定回路の状態は２個のトランジスタ
の内の１個のプログラミングによって決定され、その２
個のトランジスタの内の１個のドレイン（またはソー
ス）に接続された出力の状態によって示される。この出
力は比較回路に接続され、その比較回路はさらに主メモ
リのアドレス情報要素を受け、主メモリのアドレス要素
と欠陥アドレスメモリの内容が一致した場合には一致検
出信号を出力する。一致検出回路は、複数の比較回路の
出力に接続された複数の入力を有し、メモリアドレスの
一致を検出すると信号を出力する。さらに、この一致検
出回路はイネーブル信号または禁止信号の逆を受けるた
めの追加入力を有する。
【００１７】
【実施例】図２を参照して、まず最初に、本発明による
装置の単純化した１実施例の説明を行なう。主メモリＭ
Ｐは、図面には詳細に示していない多数のメモリ区域を
有する。これらの区域は、標準的には行及び列に配置さ
れている。各区域は、アドレッシング装置ＤＥＣ（また
はアドレスデコーダ）によって選択される（またはアド
レスされる）。アドレッシング装置ＤＥＣは、アドレス
ＡＤＤを受け、主メモリＭＰの特定区域へのアクセスを
可能にする。１つまたは複数の区域に欠陥があるが発見
されることがある。それらの区域は、スタンバイ区域に
よって置換されなければならず、その区域は冗長メモリ
ＭＲと呼ばれるものの内部にある。欠陥ありと検出され
た主メモリＭＰの区域は、それらのアドレスを有する
が、そのアドレスは下記の説明では、説明を簡単にする
ために上記のＣＡＭのようなメモリに記憶される欠陥ア
ドレスと呼ぶ。
【００１８】本発明によると、例えば主メモリＭＰ全体
に欠陥がない時、ＣＡＭは使用する必要がない。このた
め、禁止回路ＩＮからＣＡＭに信号ＩＮＨを送ることに
より、ＣＡＭの動作を非アクティブにする。この信号が
伝送されない時、それはＣＡＭが使用されることを意味
する。例えば、イネーブル信号ＶＡＬは、回路ＩＮによ
って出力される。次に、アドレスＡＤＤをデコーダＤＥ
Ｃに伝送する時、そのアドレスはＣＡＭにも伝送され、
ＣＡＭは、アドレスＡＤＤをＣＡＭが記憶した全欠陥ア
ドレスと比較する。アドレスが一致すると、ＣＡＭは信
号ＡＤＲを出力し、この信号により主メモリのアドレス
メモリ区域ＡＤＤのアドレシッングを防止し、代わり
に、冗長メモリＭＲの区域のアドレッシングを実行す
る。これは、主メモリＭＰのアドレシング手段と互換性
のあるいずれの手段によっても実行できる。図２では、
そのような一致の際、回路ＮＡＤＤはデコーダＤＥＣが
メモリＭＰをアドレッシングすることを防止する信号を
出力する。逆に、回路ＩＮがイネーブル信号ＶＡＬの代
わりに禁止信号ＩＮＨを出力する時、アドレスの比較
（すなわち、主メモリと欠陥アドレスの比較）は実行で
きず、無効にされ、メモリＭＰのアドレッシングが正常
に実行できる。
【００１９】図３は、図２の装置の１実施例を図示した
ものである。欠陥アドレスメモリＭＡＤ自体は、ＡＮＤ
一致検出回路ＡＮＤＣから分離したものとして図示され
ており、回路ＡＮＤＣは各アドレスビットＡＤＤがメモ
リＭＡＤに内蔵されるアドレスビットと同じであること
を確実にすることができる。アドレスＡＤＤを受けると
常にこのアドレスは各アドレスビットについて排他的Ｏ
Ｒ演算を実施することによってメモリＭＡＤに含まれる
各アドレスＡＤＥ１〜ＡＤＥｎに比較される。比較によ
り一致が検出されると、ＡＮＤ回路は第１にアドレスＡ
ＤＤでメモリＭＰのアドレッシングを禁止するために、
第２に冗長メモリＭＲの区域にアドレスするために信号
ＡＤＲ１〜ＡＤＲＮを順番に出力する。禁止信号ＩＮＨ
がない時または図３には図示していないイネーブル信号
ＶＡＬ（上記を参照）がＡＮＤ回路に出力される場合、
この動作が可能である。
【００２０】逆に、禁止回路ＩＮが禁止信号を出力する
と（または前記のイネーブル信号ＶＡＬを出力しない場
合）、ＡＮＤ回路はアドレス信号ＡＤＲ１〜ＡＤＲｍを
出力することができず、主メモリのアドレッシングは正
常に実施される。図４に示したように、一致検出回路
は、メモリＭＡＤによって出力される１欠陥アドレスに
つき１個の一致検出回路ＥＴ１、ＥＴ２を備える。図４
に図示した実施例によると、各回路ＥＴ１、ＥＴ２の入
力に与えられるのは信号ＩＮＨではなく、回路ＥＴ１、
ＥＴ２のＡＮＤ型での一致検出動作を可能にする反転信
号ＶＡＬである。
【００２１】より正確に、図５は欠陥アドレスメモリＭ
ＡＤ１がアドレスＡＤＤ１を受けることを図示してい
る。このメモリＭＡＤ１は、アドレスＡＤＤ１とメモリ
ＭＡＤ１に含まれる欠陥アドレスとの１ビットごとの比
較を実行する。この比較は、例えば、排他的ＯＲ論理ゲ
ートによって実施される。各比較回路の出力は、一致検
出回路、図示した実施例では回路ＥＴ１の入力に接続さ
れる。比較した２つのアドレスが同じである時、回路の
入力は論理レベル１であり、回路ＥＴ１は命令信号ＡＤ
Ｒ１を出力する。さらに、本発明によると、一致検出回
路ＥＴ１の追加入力は、回路ＥＴ１が信号ＡＤＲ１を出
力することを可能にするイネーブル信号を受ける。本発
明において規定されているようなイネーブル信号がＶＡ
Ｌがない時、ＡＮＤ回路ＥＴ１は禁止され、いかなる命
令信号ＡＤＲも出力しない。
【００２２】本発明は、図１に図示した上述のような種
類のＣＡＭの実施例にも利用できる。この場合、図６に
よると、図５のメモリＭＡＤ１及び回路ＥＴ１に対応す
るＣＡＭは、出力回路としてメモリＭＡＤ１の各アドレ
スビットのインバータＩＮＶ２を有する。排他的ＯＲゲ
ートは２組ごとに主メモリアドレスビットＡＤＤ１と欠
陥アドレスメモリビットの比較を行う。また、一致検出
回路、図示した実施例における回路ＥＴ１の入力は、同
一のメモリＭＡＤ１の複数の排他的ＯＲゲートの出力に
接続されている。回路ＥＴ１の別の入力は、イネーブル
信号ＶＡＬを受ける。
【００２３】図４〜６の実施例では、回路ＩＮはＡＮＤ
一致検出回路の作動を可能にするイネーブル信号ＶＡＬ
を出力するように設計されている。しかし、本発明の範
囲内で、他の型の論理を備えることによって、ＡＮＤ回
路の作動を禁止するために禁止信号ＩＮＨを使用し、ま
たは、信号ＩＮＨがない場合にＡＮＤ回路の作動を可能
にすることができる。
【００２４】別の実施例によると、また、ＣＡＭの作動
をその電源を切ることによって禁止することが考えられ
る。従って、図７では、電位Ｖccの電源供給線路上に位
置する電源カットオフ回路ＣＣが備えられている。回路
ＣＣは信号ＩＮＨによって制御され、ＣＡＭを回路から
切り離すことが決定された時電位Ｖccの供給を中止す
る。また、本発明によると、禁止回路は、ＣＡＭ回路と
同種である。それは、例えば、フローティングゲートト
ランジスタを有する図１の回路のように構成される。こ
の時、図１の信号ＯＵＴは例えば禁止信号ＩＮＨを示
し、信号ＮＯＵＴはイネーブル信号ＶＡＬを示す。
【００２５】従って、本発明の方法は、主メモリ（Ｍ
Ｐ）をテストすることからなる。欠陥が検出されない
時、禁止回路ＩＮは禁止信号ＩＮＨを出力し、もはやイ
ネーブル信号ＶＡＬを出力しないような状態にされる。
禁止信号ＩＮＨまたは逆に信号ＶＡＬの入力は、冗長メ
モリのアドレッシング回路を動作しないようにする。こ
のアドレッシング回路は、ＣＡＭの動作の禁止か、また
はその操作の抑止により動作を止められる。
【図面の簡単な説明】
【図１】従来のメモリアドレッシングセルを図示したも
のである。
【図２】本発明による回路の一般的な概略図を図示した
ものである。
【図３】本発明の回路が主メモリのアドレス及び欠陥メ
モリアドレスの比較回路を作動させる１実施例を示した
ものである。
【図４】図３の回路の一部を詳細に示したものである。
【図５】図４の回路の一部を詳細に示したものである。
【図６】図１のメモリ回路への本発明の適用を図示した
ものである。
【図７】図１の回路に応用した本発明の別の実施例を図
示したものである。
【符号の説明】
Ａ 電源端子 Ｂ 端子 Ｔ１〜Ｔ７ トランジスタ ＴＧＦ１、ＴＧＦ２ フローティングゲートトランジス
タ ＩＮＶ１、ＩＮＶ２ インバータ ＭＰ 主メモリ ＭＲ 冗長メモリ ＤＥＣ アドレッシング装置 ＡＤＤ アドレスメモリ区域 ＭＡＤ 欠陥アドレスメモリ ＡＮＤＣ ＡＮＤ一致検出回路 ＥＴ１、ＥＴ２ 一致検出回路 ＩＮ 禁止回路 ＩＮＨ 禁止信号 ＶＡＬ イネーブル信号

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 メモリアドレスによって各々アクセスで
    きる複数のメモリ区域を備える主メモリ用のメモリ冗長
    回路であって、各々主メモリの欠陥区域に対応する各欠
    陥アドレスを含むための欠陥アドレスメモリによってア
    ドレス可能な冗長メモリで、主メモリのアドレッシング
    動作のたびに主メモリアドレスを各欠陥アドレスと比較
    し、一致した場合に主メモリのアドレッシングを禁止し
    て冗長メモリの区域にアドレスする冗長メモリと、少な
    くとも１つの第１の状態を有する禁止回路で、第１の状
    態で欠陥アドレスメモリの動作を禁止するか、または無
    効にするために欠陥アドレスメモリに禁止信号を出力
    し、それにより主メモリのアドレッシングが正常に実行
    される禁止回路とを備えることを特徴とするメモリ冗長
    回路。
  2. 【請求項２】 上記禁止回路が、欠陥アドレスメモリの
    動作を許可するか、または可能にする第２の状態を有す
    ることを特徴とする請求項１に記載の回路。
  3. 【請求項３】 上記禁止回路が、双安定回路であること
    を特徴とする請求項１に記載の回路。
  4. 【請求項４】 上記欠陥アドレスメモリが、主メモリの
    アドレスと欠陥メモリのアドレスとの比較のための少な
    くとも１つの比較信号を受けるＡＮＤ一致検出回路を備
    え、禁止回路はその状態によって該ＡＮＤ一致検出回路
    の動作を禁止するか、または可能にすることを特徴とす
    る請求項１に記載の回路。
  5. 【請求項５】 上記ＡＮＤ一致検出回路は、アドレスご
    とに１つのＡＮＤ型論理機能を実行し、欠陥アドレス情
    報要素の比較に関する１つの比較ビットにつき少なくと
    も１つの入力と、イネーブル信号または禁止信号の反転
    用の追加入力とを有する論理回路を備えることを特徴と
    する請求項５に記載の回路。
  6. 【請求項６】 １つの欠陥アドレスにつき１つの一致検
    出回路を備えることを特徴とする請求項５に記載の回
    路。
  7. 【請求項７】 上記欠陥アドレスメモリが、双安定フリ
    ップフロップ回路を構成する型の２個のフローティング
    ゲートトランジスタを有する少なくとも１つの回路を備
    え、双安定フリップフロップ回路の状態が、該フローテ
    ィングゲートトランジスタの内の１個のプログラミング
    によって決定され、双安定フリップフロップ回路の状態
    が、該フローティングゲートトランジスタの１個のドレ
    イン（またはソース）に接続された出力の状態によって
    示され、この出力がさらに主メモリアドレス情報要素を
    受けて比較信号を出力する比較回路に接続され、ＡＮＤ
    一致検出回路が比較回路の複数の出力に接続された入力
    を有し、欠陥アドレスと主メモリアドレスの一致を検出
    すると信号を出力し、該一致検出回路が、禁止信号の反
    転信号を受ける追加入力をさらに有することを特徴とす
    る請求項１に記載の回路。
  8. 【請求項８】 上記禁止回路が、欠陥アドレスメモリの
    電源（Ｖcc）回路に作用して、欠陥アドレスメモリの動
    作を禁止することを特徴とする請求項１に記載の回路。
  9. 【請求項９】 上記禁止回路が、双安定フリップフロッ
    プ回路を構成する型の２個のフローティングゲートトラ
    ンジスタを備え、双安定フリップフロップ回路の状態が
    該トランジスタの内の１個のプログラミングによって決
    定され、該トランジスタの１個のドレイン（またはソー
    ス）に接続された出力によって示され、この出力に禁止
    信号またはその反転信号が出力されることを特徴とする
    請求項３に記載の回路。
  10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    回路に適用できる主メモリの使用方法であって、主メモ
    リのテスト後、メモリに欠陥がない時、禁止回路を欠陥
    アドレスメモリの作動を禁止するか、または無効にする
    状態にすることを特徴とする方法。
  11. 【請求項１１】 欠陥アドレス回路によってアクセス可
    能な冗長メモリを備え、該欠陥アドレス回路によって主
    メモリのテストが実施される主メモリの初期化方法であ
    って、主メモリに欠陥が検出されない場合、欠陥アドレ
    ス回路の作動が無効にされることを特徴とする方法。
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