JPH0822699A - メモリ冗長回路用の、あらかじめ決定された初期状態にある不揮発性でプログラム可能な双安定マルチバイブレータ - Google Patents

メモリ冗長回路用の、あらかじめ決定された初期状態にある不揮発性でプログラム可能な双安定マルチバイブレータ

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JPH0822699A
JPH0822699A JP3453195A JP3453195A JPH0822699A JP H0822699 A JPH0822699 A JP H0822699A JP 3453195 A JP3453195 A JP 3453195A JP 3453195 A JP3453195 A JP 3453195A JP H0822699 A JPH0822699 A JP H0822699A
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memory
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arm
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JP3453195A
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Jean-Michel Mirabel
ミラベル ジャン−ミシェル
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SGS THOMSON MICROELECTRONICS
STMicroelectronics SA
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SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SA
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Publication date
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
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    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】双安定セルを改良して、メモリ冗長回路への使
用を容易にする。 【構成】双安定型のプログラム可能な不揮発性メモリセ
ルはセルの２つのフローティングゲートトランジスタの
ＴＧＦ１，ＴＧＦ２うちいずれかがプログラムされたか
否かによって、１つの安定状態または別の安定状態を取
ることができる。初期状態で、セルの出力によって制御
されてセル内に不均衡を作り出し（従ってセルはトラン
ジスタがプログラムされなくとも明確に定義された状態
をとることができるようになる）、同時にこの場合でも
セルによる電流消費がないことを確実にする追加のトラ
ンジスタＴ９が具備されている。欠陥アドレスを記憶す
るために大容量メモリの冗長回路に適用される。それに
よって、メモリが欠陥アドレスを持たない場合にセルを
プログラムしなくても良い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路に関するもの
である。本発明は不揮発性の電気的にプログラム可能な
双安定マルチバイブレータを対象とするものである。こ
れは、これに限られるものではないが、主に集積回路型
のメモリの冗長回路で使用されるように構成されてい
る。
【０００２】
【従来の技術】発明された背景における本発明がよく理
解されるように、最初に大容量メモリで現在使用されて
いる冗長回路の原理を簡単に説明する。メモリの冗長回
路は、行（メモリをアドレスするために使用されるワー
ド線）または列（読み出すべきまたはメモリに書込むべ
きデータ要素を転送するビット線）に欠陥がある時使用
される。例えば、列に欠陥がある時、下記のように冗長
列によって置換される：欠陥列のアドレスが欠陥アドレ
スメモリに記憶される。この欠陥アドレスメモリは、そ
の内容によってアドレス可能な型のメモリである（以下
の説明でＣＡＭ(contents addressable memory) と呼
ぶ) 。アドレスが主メモリに入力されると常にこのアド
レスはまたＣＡＭに入力される。入力されたアドレスが
記憶されたアドレスと同じである時、冗長回路が動作
し、欠陥列の接続を切り、その場所に冗長列をユーザに
見えないように接続するように動作する。
【０００３】実際には、主メモリの構成に従うと、１列
に欠陥がある場合、この欠陥列を含む列の組がある冗長
列の組によって置換される。一般的に、列の組が大容量
メモリのアドレスビットによって決定される時、全体と
して置換されるのはこの列の組である。以下の記載で
は、説明を簡単にするために列の組の置換よりむしろ単
一の列の置換を考える。
【０００４】数メガビットの主メモリでは、数個の欠陥
を修復する可能性が予想される。従って、修復すること
が可能である欠陥列または行が存在するのと同数の冗長
列が存在する。各冗長列には、欠陥列のアドレスを含む
ＣＡＭが各々組み合わされている。Ｎ個の欠陥を修復し
なければならない時、Ｎ個の冗長列とＮ個のＣＡＭが必
要である。典型的には、４メガビットまたは16メガビッ
トメモリの場合、Ｎ＝36である。主メモリの列がＭビッ
トアドレス（例えば、Ｍ＝５）で指定されるとすると、
その時各ＣＡＭは少なくともＭ＋１ビットを含む。すな
わち、欠陥列のアドレスを示すＭビットと、欠陥アドレ
スがＣＡＭに入力された時このＣＡＭに対応する冗長回
路が実際にアクティブにされなければならないことを示
す１つの有効化ビットである。
【０００５】ＣＡＭを形成するために、使用される第１
の装置は電気的にヒューズが飛ばされるまたはレーザビ
ームによってヒューズが飛ばされる物理的なヒューズで
あった。各ヒューズは、アドレスビットまたは有効化ビ
ットを示す。これらのヒューズには欠点（信頼性、大き
さ、消費電力及びプログラミングの困難に関して）があ
り、消去できない不揮発性メモリセルにすぐに置換され
た。しかし、この不揮発性メモリセルもまた欠点を有し
（かなりの電流を消費する）、次第に各アドレスビット
または有効化ビットのための２個のフローティングゲー
トトランジスタを備えるプログラム可能な双安定マルチ
バイブレータを使用する傾向がある。
【０００６】図１は、欠陥アドレスビット（または有効
化ビット）の記憶セルを構成し、従って、アドレスＣＡ
ＭのＭ＋１個のセルの１個を構成している従来技術の不
揮発性のプログラム可能な双安定マルチバイブレータを
図示したものである。このセルの出力ＯＵＴは、双安定
マルチバイブレータがプログラムされている状態によっ
て論理レベル０または１にある。従って、この出力は、
１個のアドレスビットの値（または有効化ビットの値）
を決定する。
【０００７】セルがＭ個の欠陥アドレスビットの１個に
対応する時、これらのＭ個のアドレスビットの各セルの
出力は排他的ＯＲゲート（図示せず）の入力に入力され
る。排他的ＯＲゲートは、もう１個の入力に主メモリが
受けた対応するアドレスビットを受ける。１個の同じ欠
陥アドレスメモリの他のアドレスビットに対応する排他
的ＯＲゲートの出力は、ＮＯＲゲート（図示せず）の入
力に入力される。このＮＯＲゲートの出力は、入力され
た全てのアドレスビットと欠陥アドレスメモリの全ての
対応するビットが一致する時だけ論理レベル１を出力す
る。ＮＯＲゲートの出力は、例えばＡＮＤゲート（図示
せず）によって有効化ビットに対応するメモリセルの出
力によって有効化される。ＡＮＤゲートの出力はＣＡＭ
の出力であり、主メモリに入力されたアドレスが記録さ
れた欠陥アドレスに対応する時、冗長パスを動作させる
ために使用される。
【０００８】一般に、欠陥アドレスを備えるＮ個のメモ
リが存在する（例えばＮ＝36) 。主メモリのテスト中、
欠陥列を検出すると、ＣＡＭの１つにこの列のアドレス
を記憶することがアクティブになる。従って、欠陥が検
出されるにつれて各ＣＡＭは順次プログラムされる。主
メモリの正常な動作中、このメモリのアドレスは全ＣＡ
Ｍに同時に入力される。入力されたアドレスとＣＡＭの
１つに記憶されたアドレスとが対応する時、このアドレ
スに対応する冗長パスがアクティブにされる。従って、
ＣＡＭに欠陥アドレスをプログラミングすることを可能
にするために、主メモリの各アドレスビットはＣＡＭの
各セルに入力される。テスト中のアドレスで欠陥が検出
された場合、テスト装置の命令によってプログラミング
が実行される。
【０００９】図１に図示した各メモリセルは２つのアー
ムを備え、各アームには各々フローティングゲートトラ
ンジスタＴＧＦ１またはＴＧＦ２を備える。アームは、
これらの２つのトランジスタのうち１つがプログラムさ
れるとすぐに双安定マルチバイブレータを形成するよう
に構成されている。その時、出力ＯＵＴによって示さ
れ、アドレスビットまたは有効化ビットに対応する双安
定マルチバイブレータの状態は、２つのトランジスタの
うちプログラムされている方の関数である。開始時、２
つのトランジスタはプログラムされていないすなわち空
白状態である。メモリのテスト中、２つのトランジスタ
のうち１つをセルの出力ＯＵＴで０または１を得るよう
にプログラムして、これにより、セルの最終的な安定状
態０または１を決定する。
【００１０】さらに詳しく言えば、図１のセルは電源端
子Ａ（約３Ｖの電位Ｖcc) と端子Ｂとの間に並列に２つ
の同じアームを備える。端子Ｂは読み出しまたはプログ
ラミングモードで零電位ＶＳであり、消去モードがある
場合（例えばフラッシュＥＰＲＯＭ）、消去モードでは
高い電位（12Ｖ）にされることがある。各アームと直列
にＰチャネルトランジスタ（Ｔ１またはＴ２）、Ｎチャ
ネルトランジスタ（Ｔ３またはＴ４）及びフローティン
グゲートトランジスタ（ＴＧＦ１またはＴＧＦ２）があ
る。片方のアームのＰチャネルトランジスタ（Ｔ１また
はＴ２）のゲートは、もう一方のアームのＰチャネルト
ランジスタ（Ｔ２またはＴ１）のドレインに接続され
る。Ｎチャネルトランジスタ（Ｔ３またはＴ４）のゲー
トは、共に共通電位ＶＢに接続されるが、その値は動作
モードによって決定される（読み出しモードで 1.8Ｖで
あり、読み出しモードでセルのドレインで１Ｖを得るた
めにはプログラミングまたは消去モードで０Ｖであ
る）。トランジスタＴ３及びＴ４は絶縁トランジスタで
あり、プログラミングまたは消去モードでフローティン
グゲートトランジスタに印加される比較的高い電圧がト
ランジスタＴ１及びＴ２に伝送されることを防ぐ。
【００１１】フローティングゲートトランジスタＴＧＦ
１、ＴＧＦ２のゲートは、動作によって変化する共通電
位ＶＧＦに接続される（読み出しモードで約３Ｖであ
り、プログラミングモードで約12Ｖ）。これらのトラン
ジスタのソースは、ノードＢ（電位ＶＳ）に接続され
る。フローティングゲートトランジスタのドレイン電位
はトランジスタＴ５及びＴ６によって各々制御されてお
り、ドレインのプログラミング電位ＶＰＲＧへの接続
（トランジスタＴ５またはＴ６はオン）またはドレイン
を高インピーダンスにすること（トランジスタＴ５また
はＴ６はオフ）を可能にする。プログラミングモードで
は、トランジスタＴ５のゲートはプログラミング信号Ｐ
ＲＯＧによって制御され、Ｔ６のゲートは相補信号ＮＰ
ＲＯＧによって制御される。その結果、信号ＰＲＯＧの
状態に応じて、２個のフローティングトランジスタのう
ちのプログラムしなければならないトランジスタと空白
のままでなければならないトランジスタが選択される。
読み出しモードでは、トランジスタＴ５及びＴ６のドレ
インは高インピーダンスのままであり、電圧ＶＰＲＧは
これらのドレインには印加されない。
【００１２】セルは、２つの可能な状態のうち１つの安
定した状態を有するので双安定セルと呼ばれ、その安定
した状態は２つのトランジスタのうちプログラムされて
いるトランジスタによって決定される。セルの状態はＰ
チャネルトランジスタ１つ（例えばＴ２）のドレインで
読み出される。このドレインは、第１のインバータＩＮ
Ｖ１の入力に接続され、第１のインバータＩＮＶ１には
第２のインバータＩＮＶ２が続く。ＩＮＶ２の出力は、
セルの出力ＯＵＴである。ＩＮＶ１の出力は、必要な場
合、相補出力ＮＯＵＴとして使用される。最後に、補充
トランジスタＴ７によって、テストモードのときだけで
はあるが、Ｔ３またはＴ４がオフの時フローティングノ
ードを排除するために一時的にインバータＩＮＶ１の入
力をアースにすることができる（パワーオンリセット動
作毎のセルの状態の初期化のため）。このトランジスタ
のゲートは、標準的なパワーオンリセット回路（図示せ
ず）によって生成される初期化方形波信号によってアク
ティブにされる。
【００１３】
【発明が解決しようとする課題】本発明は、従来技術の
双安定セルを改良して、特に上記のような用途（メモリ
冗長）における使用を容易にすることを目的としてい
る。
【００１４】
【課題を解決するための手段】従ってここでは、２個の
フローティングゲートトランジスタを備え、この２個の
トランジスタのうちの１個のプログラミングによってそ
の状態が決定される双安定マルチバイブレータを構成す
るプログラム可能なメモリセル、つまりなされたプログ
ラミングによって２種類の安定状態を取り得るようなセ
ルを改良することを提案するものである。本発明によれ
ば、セルは、プログラムされていないセルの状態に不均
衡を生じさせてプログラミング前であっても所定の出力
状態を与え、読み出しモードで、セルがプログラムされ
ていなくても、セルの電流消費を防ぐ手段を備える。
【００１５】基本的な実施例では、セルは２本のアーム
を有することができる。アームは双安定機能を実現する
ために交差されているのが好ましい。それぞれのアーム
はフローティングゲートトランジスタを有する。２本の
アームのうちの１つはさらに、セルの出力によって導通
が制御され、プログラミング前にこのアームにおける電
流の流れを妨げ、同時に双安定マルチバイブレータを強
制的にもう一方のアームにおいて電流消費がない所定の
状態にする。
【００１６】各アームは、このアームのフローティング
ゲートトランジスタと直列のＰチャンネルトランジスタ
と、場合によってはさらに、Ｐチャンネルトランジスタ
とフローティングゲートトランジスタとの間に直列に絶
縁トランジスタを有していてもよい。片方のアームのＰ
型トランジスタのドレインは、もう一方のアームのＰチ
ャンネルトランジスタのゲートに接続されているのが好
ましい。セルの出力によってそのゲートが制御されるル
ーピングトランジスタが、フィードバック式に接続され
て、セルの出力を、プログラミング前に双安定マルチバ
イブレータが自然に取る状態に維持するようになされて
いるのが好ましい。
【００１７】本発明は、プログラミング前に指定された
状態以外の状態にしなければならないセルだけをプログ
ラムすればよいので特に有利である。図１のようなセル
では、セルをプログラムされていない状態のままにして
おくことはできない。なぜならば、その結果セルの状態
が不確定になり、また電力が消費されるからである。
【００１８】実際、図１のセルでは、プログラミング状
態が不確定である。つまり、全体として双安定マルチバ
イブレータがバランスされており、一方から他方へラン
ダムに切り換わることがある。切り換わる方向は、例え
ば、２個のフローティングゲートトランジスタの閾値電
圧のわずかな差によって決まる。さらに、このセルは２
個のフローティングゲートトランジスタの読み出しが空
白の場合に電力を消費し、従って読み出しモードで導通
状態である。その結果、セルは１方向または別方向にプ
ログラムされなければならない。つまり、ゼロビットを
記憶するためにはトランジスタのうちの１つをプログラ
ムすることが必要で、１ビットを記憶するためにはセル
のもう一方のトランジスタをプログラムすることが必要
である。しかしながら、Ｍビットにコード化されたアド
レスを有し、Ｎ個の冗長の可能性を有するメモリへの適
用では、修正すべき欠陥に関係無くＮ×（Ｍ＋１）のプ
ログラミング操作を行う必要がある。完全に欠陥のない
メモリでさえ、この不必要に時間を要するＮ×（Ｍ＋
１）のプログラミング操作を受けなければならない。
【００１９】本発明では、プログラムされるのは所定の
論理状態（例えば０）に配置されなければならない有効
化ビットだけであって初期状態（１）のままでいられる
有効化ビットはプログラムされない。同様に、プログラ
ムされるのは０状態にある欠陥アドレスビットだけであ
って１状態にあるアドレスビットはプログラムされな
い。さらに、例えセルがプログラムされていなくともこ
のセルがとる安定状態ではセルの２つのアームがオフ
（通電されていない）であるので、電力の消費がない。
以下、添付した図を参照した詳細な説明により、本発明
のその他の特徴および利点が明らかとなろう。
【００２０】
【実施例】図２に、本発明による不揮発性記憶セルを示
す。これは主に図１のセルのように構成されており、セ
ルの出力ＯＵＴによって制御される２個のトランジスタ
を余計に備えている。図１を参照してなされた説明は、
以下の変更点とともに図２についても有効である。好ま
しくはＰチャンネルトランジスタのトランジスタＴ８
が、それまで連結されていたトランジスタＴ２のドレイ
ン（図２のノードＤ）とトランジスタＴ４のドレインと
の間に挿入される。このトランジスタＴ８のゲートはセ
ルの出力ＯＵＴに接続されて、ＯＵＴが論理レベル０に
ある時にはトランジスタＴ８がオンでＯＵＴが論理レベ
ル１にある時にはＴ８がオフとなる。
【００２１】また、好ましくはＮチャンネルトランジス
タである追加のトランジスタＴ９をインバータＩＮＶ２
の入力とアースとの間に並列に接続して設けるのが好ま
しい。それによってこの入力をゼロにすることが可能と
なる。このトランジスタは出力ＯＵＴによって制御され
て、ＯＵＴが１に移行することによってＩＮＶ２の入力
がリセットされ、出力ＯＵＴを確実に１に（そして出力
ＮＯＵＴを０に）する。従って、トランジスタＴ９は、
双安定マルチバイブレータがオンされた場合にそうであ
るように、出力ＯＵＴが勝手に変化する傾向にある時に
これを１に保つために使用される。
【００２２】セルは２つの状態を有することができる。
つまりプログラムされていない状態とプログラムされた
状態である。プログラミングが行われる方法を以下に示
す。 ａ）プログラムされていないセル トランジスタＴ２と直列にトランジスタＴ８が存在する
ことによって、電圧がオンされると、つまりノードＢが
接地された状態で電圧ＶccがノードＡに印加されると、
ノードＤの電位はノードＣの電位よりも高いレベルに上
昇する傾向がある。さらに、この現象を強めるためにト
ランジスタＴ２およびＴ４に対してトランジスタＴ１の
寸法を不均衡にすることも可能である。
【００２３】次にトランジスタＴ１の導通がなくなって
きて、トランジスタＴ２の導通が増加してきて、ノード
ＣとノードＤとの間の電位不均衡がさらに増大する。双
安定マルチバイブレータは自然に出力ＯＵＴを１にする
傾向があり、従ってＴ８をオフにし易く、ノードの電位
をさらに上昇させるか、あるいはともかくはその低下を
防ぐ。出力ＯＵＴが１となれば、トランジスタＴ９がオ
ンとなって、インバータＩＮＶ２の入力を０にし、従っ
てルーピングにより出力ＯＵＴが確実に１になる。従っ
て、電源が入ると出力ＯＵＴが必ず１となる。双安定マ
ルチバイブレータの状態は、いずれのフローティングゲ
ートトランジスタのプログラミングがなくても１に設定
される。
【００２４】ｂ）プログラムされたセル セルのプログラミングは、トランジスタＴＧＦ１、つま
り追加のトランジスタＴ８を持たないアーム上のフロー
ティングゲートトランジスタをプログラミングすること
である。このプログラミングによって、トランジスタＴ
ＧＦ１は印加されるゲート電圧（読み出しモードで約３
ボルト）に関してオフとなる。２つのアームの残りのト
ランジスタは最初は全てオンである。従って、双安定マ
ルチバイブレータは不均衡状態にあって、電圧の印加が
開始されることによってノードＣの電位がノードＤの電
位よりも高いレベルまで上昇する。双安定マルチバイブ
レータは自然に安定状態ＯＵＴ＝０にされる。
【００２５】その結果、双安定マルチバイブレータは、
第１のプレプログラミング安定状態（ＯＵＴ＝１）と第
２のポストプログラミング安定状態（ＯＵＴ＝０）を有
する。トランジスタＴＧＦ２を安定状態ＯＵＴ＝１を有
するようにプログラムする必要はない。しかしながら、
もしトランジスタＴＧＦ２がプログラムされるならば、
双安定マルチバイブレータの安定状態も得られる。これ
はプログラムされていないセルと同じ状態（ＯＵＴ＝
１）である。
【００２６】さらに、２つの安定状態には、それを維持
する電力消費がない。つまりＯＵＴ＝０の状態では、図
１のセルの場合のようになる。トランジスタＴＧＦ１が
オフで第１のアーム内での電流の流れを妨げる。トラン
ジスタＴ２がオフで第２のアーム内での電流の流れを妨
げる。ＯＵＴ＝１の状態では、トランジスタＴ１はオフ
で第１のアーム内での電流の流れを妨げる。トランジス
タＴ８はオフで第２のアーム内での電流の流れを妨げ
る。
【００２７】集積回路の電力供給が断たれると、回路の
全要素の動作が不確実となり、通常パワーオンリセット
回路が具備される。図２のメモリセルに関しては、電源
がリセットされると、この回路（図示せず）が初期化方
形波信号ＩＮＩＴをトランジスタＴ７のゲートに出力す
る。この方形波信号はノードＤの電位を一次的に０に
し、従って出力ＯＵＴを０にする。その後、方形波信号
がリリースされて、双安定マルチバイブレータは、その
プログラミング状態によって指示された状態をとる。つ
まりセルがプログラムされていない、またはＴＧＦ２が
プログラムされている場合はＯＵＴ＝１、ＴＧＦ１がプ
ログラムされているならばＯＵＴ＝０をとる。
【００２８】トランジスタＴＧＦ１をプログラムするに
は、約６の電圧ＶＰＲＧがトランジスタＴ５のドレイン
に印加され、このトランジスタのゲートがＯＮ信号ＰＲ
ＯＧを受けとって、一方トランジスタＴ６のゲートがそ
れをオフのままにする相補信号ＮＰＲＯＧを受けとる。
トランジスタＴＧＦ２をプログラムするには（必要な場
合）、ＯＮ信号を受けて電圧ＶＰＲＧを送るのはトラン
ジスタＴ６のゲートであって、トランジスタＴ５のゲー
トが相補信号を受ける。一方向または別方向いずれにも
プログラムされるべきでないセルまたはセルの組は、ト
ランジスタＴ５とＴ６のドレインで電圧ＶＰＲＧを受け
ない。これらのドレインは高インピーダンス状態のまま
である。
【００２９】欠陥アドレスメモリでは、記録されるべき
欠陥アドレスがない場合にはセルのプログラミングは行
われないが、欠陥アドレスが記憶されなければならない
場合には、セルは、図１のセルのように、アドレスビッ
ト０用のトランジスタＴＧＦ１とアドレスビット１用の
トランジスタＴＧＦ２を使用することによってプログラ
ムできる。そのために、アドレスビットまたは有効化ビ
ットを示す信号ＰＲＯＧがトランジスタＴ５に印加さ
れ、相補信号ＮＰＲＯＧがトランジスタＴ６に印加され
る。
【００３０】しかしながら、主メモリ中の修正すべき欠
陥の数が使用可能な欠陥アドレスメモリの数よりも少な
ければ、未使用のアドレスメモリセルをプログラムする
必要はない。特に、欠陥のないメモリの場合には、全て
のＣＡＭセルをプログラムされていない状態のままとす
ることができる。
【００３１】本発明は、特に本出願人らによって同時に
出された特許出願（いずれも1994年１月31日出願のフラ
ンス国特許出願第94 01035号および第94 01036号；対応
する日本特許出願は平成７年１月31日出願の整理番号Ｆ
Ｍ−０００８ＫＯＳおよび整理番号ＦＭ−０００９ＫＯ
Ｓ）に記載のような変形例にも適用可能である。特に、
プログラムされなければならないフローティングゲート
トランジスタのソースに５〜７ボルトの電圧を印加し
（ゼロではない）、ドレインにゼロボルトを印加し（５
〜７ボルトではない）、もう１つのトランジスタのドレ
インを高インピーダンス状態に維持することによって、
プログラミングが行われるようにすることができる。同
様に、トランジスタＴ５とＴ６のそれぞれと対応するフ
ローティングゲートトランジスタのドレインとの間に絶
縁トランジスタを挿入することも可能である。これらの
トランジスタは、セルがプログラムされなければならな
い場合（記憶されるべき同一の欠陥アドレスに対応する
その他のセルと同時に）のみこれらのトランジスタをオ
ンにする共通の信号ＣＡＭＳＥＬによって制御される。
その他のセルの組がプログラムされなければならない
時、または操作が読み出しモードである時は、絶縁トラ
ンジスタはオフである。
【００３２】以上本発明の少なくとも１つの具体例につ
いて説明を行ったが、当業者らには各種の変更、変形お
よび改良が容易であろう。そのような変更、変形および
改良も本発明の範囲に含まれるものとする。従って、上
記の記載は単に例示のためのものであって限定的なもの
ではない。本発明は以下の請求項とその同等物によって
のみ規定されるものである。
【図面の簡単な説明】
【図１】従来技術による記憶セルを示す。
【図２】本発明のセルの具体例を示す。
【符号の説明】
Ｔ１〜Ｔ９、ＴＧＦ１、ＴＧＦ２ トランジスタ Ａ、Ｂ、Ｃ、Ｄ ノード ＩＮＶ１、ＩＮＶ２ インバータ ＯＵＴ 出力 ＮＯＵＴ 相補出力 ＩＮＩＴ 初期化方形波信号 ＰＲＯＧ プログラミング信号 ＮＰＲＯＧ 相補信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/356 Ｈ０３Ｋ 3/356 Ｂ Ｅ

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 ２個のフローティングゲートトランジス
    タを備え、この２個のトランジスタのうちの１個のプロ
    グラミングによってその状態が決定される双安定マルチ
    バイブレータを構成するプログラム可能なメモリセルで
    あって、プログラムされていないセルの状態に不均衡を
    生じさせてプログラミング前であっても所定の出力状態
    を与え、読み出しモードで、セルがプログラムされてい
    なくても、セルの電流消費を防ぐ手段を備えることを特
    徴とするメモリセル。
  2. 【請求項２】 セルの出力によってゲートが制御される
    ルーピングトランジスタがフィードバック式に接続さ
    れ、セルの出力を、プログラミング前に双安定マルチバ
    イブレータが自然にとる状態に保つように構成されてい
    ることを特徴とする請求項１に記載のメモリセル。
  3. 【請求項３】 主メモリと主メモリの欠陥を修正するた
    めの冗長回路とを備える集積回路型のメモリであって、
    主メモリの欠陥要素のアドレスを記憶するための請求項
    ２に記載のメモリセルを備えることを特徴とする集積回
    路型メモリ。
  4. 【請求項４】 主メモリと主メモリの欠陥を修正するた
    めの冗長回路とを備える集積回路型のメモリであって、
    主メモリの欠陥要素のアドレスを記憶するための請求項
    １に記載のメモリセルを備えることを特徴とする集積回
    路型メモリ。
  5. 【請求項５】 双安定機能を実現するための交差された
    ２つのアームを備えており、各アームがフローティング
    ゲートトランジスタを備え、片方のアームが、セルの出
    力によって導通が制御され、プログラミング前にこのア
    ームにおける電流の流れを妨げ、同時に双安定マルチバ
    イブレータを強制的にもう一方のアームにおいて電流消
    費がない所定の状態にするトランジスタを備えることを
    特徴とする請求項１に記載のメモリセル。
  6. 【請求項６】 セルの出力によってゲートが制御される
    ルーピングトランジスタがフィードバック式に接続さ
    れ、セルの出力を、プログラミング前に双安定マルチバ
    イブレータが自然にとる状態に保つように構成されてい
    ることを特徴とする請求項５に記載のメモリセル。
  7. 【請求項７】 主メモリと主メモリの欠陥を修正するた
    めの冗長回路とを備える集積回路型のメモリであって、
    主メモリの欠陥要素のアドレスを記憶するための請求項
    ６に記載のメモリセルを備えることを特徴とする集積回
    路型メモリ。
  8. 【請求項８】 主メモリと主メモリの欠陥を修正するた
    めの冗長回路とを備える集積回路型のメモリであって、
    主メモリの欠陥要素のアドレスを記憶するための請求項
    ５に記載のメモリセルを備えることを特徴とする集積回
    路型メモリ。
  9. 【請求項９】 各アームが、このアームのフローティン
    グゲートトランジスタと直列のＰチャンネルトランジス
    タと、Ｐチャンネルトランジスタとフローティングゲー
    トトランジスタとの間に直列に絶縁トランジスタとを有
    し、片方のアームのＰチャンネルトランジスタのドレイ
    ンが、もう一方のアームのＰチャンネルトランジスタの
    ゲートに接続されていることを特徴とする請求項５に記
    載のメモリセル。
  10. 【請求項１０】 セルの出力によってゲートが制御され
    るルーピングトランジスタがフィードバック式に接続さ
    れ、セルの出力を、プログラミング前に双安定マルチバ
    イブレータが自然にとる状態に保つように構成されてい
    ることを特徴とする請求項９に記載のメモリセル。
  11. 【請求項１１】 主メモリと主メモリの欠陥を修正する
    ための冗長回路とを備える集積回路型のメモリであっ
    て、主メモリの欠陥要素のアドレスを記憶するための請
    求項10に記載のメモリセルを備えることを特徴とする集
    積回路型メモリ。
  12. 【請求項１２】 主メモリと主メモリの欠陥を修正する
    ための冗長回路とを備える集積回路型のメモリであっ
    て、主メモリの欠陥要素のアドレスを記憶するための請
    求項９に記載のメモリセルを備えることを特徴とする集
    積回路型メモリ。
  13. 【請求項１３】 第１および第２のアームを有し、第２
    のアームが第１のアームと交差配線されているプログラ
    ム可能な不揮発性の双安定マルチバイブレータと、前記
    プログラム可能な双安定マルチバイブレータの第２のア
    ームに接続された不均衡回路とを備えることを特徴とす
    るプログラム可能なメモリセル。
  14. 【請求項１４】 第１のアームが第１のフローティング
    ゲートトランジスタを備え、第２のアームが第２のフロ
    ーティングゲートトランジスタを備えることを特徴とす
    る請求項13に記載のメモリセル。
  15. 【請求項１５】 第１および第２のアームがそれぞれ、
    そのアームのフローティングゲートトランジスタと直列
    のＰチャンネルトランジスタと、Ｐチャンネルトランジ
    スタとフローティングゲートトランジスタとの間に直列
    に絶縁トランジスタとを有し、片方のアームのＰチャン
    ネルトランジスタのドレインが、もう一方のアームのＰ
    チャンネルトランジスタのゲートに接続されていること
    を特徴とする請求項13に記載のメモリセル。
  16. 【請求項１６】 不均衡回路が、第２のアームに接続さ
    れてセルの出力によってその導通を制御されるトランジ
    スタを備えることを特徴とする請求項13に記載のメモリ
    セル。
  17. 【請求項１７】 不均衡回路が、第１のアームにおける
    電流の流れを妨げると同時に、双安定構造を強制的に第
    ２のアームにおける電力消費のない所定の状態とする手
    段を備えることを特徴とする請求項13に記載のメモリセ
    ル。
  18. 【請求項１８】 セルの出力によってゲートが制御さ
    れ、フィードバック式に接続され、セルの出力を、プロ
    グラミング前に双安定マルチバイブレータが自然にとる
    状態に保つルーピングトランジスタを含むことを特徴と
    する請求項13に記載のメモリセル。
  19. 【請求項１９】 主メモリと主メモリの欠陥を修正する
    ための冗長回路とを備える集積回路型のメモリであっ
    て、主メモリの欠陥要素のアドレスを記憶するための請
    求項13に記載のメモリセルを備えることを特徴とする集
    積回路型メモリ。
  20. 【請求項２０】 第１のアームが第１のフローティング
    ゲートトランジスタを備え、第２のアームが第２のフロ
    ーティングゲートトランジスタを備え、 不均衡回路が、第２のアームに接続されてセルの出力に
    よってその導通が制御されたトランジスタを含む、第１
    のアームにおける電流の流れを妨げると同時に、双安定
    構造を強制的に第２のアームにおける電力消費のない所
    定の状態とするため手段を備え、 第１のアームと第２のアームが、それぞれそのアームの
    フローティングゲートトランジスタと直列のＰチャンネ
    ルトランジスタと、Ｐチャンネルトランジスタとフロー
    ティングゲートトランジスタとの間に直列に絶縁トラン
    ジスタとを有し、片方のアームのＰチャンネルトランジ
    スタのドレインがもう一方のアームのＰチャンネルトラ
    ンジスタのゲートに接続され、 セルの出力によってゲートが制御され、フィードバック
    式に接続され、セルの出力を、プログラミング前に双安
    定マルチバイブレータが自然にとる状態に保つルーピン
    グトランジスタを含むことを特徴とする請求項13に記載
    のメモリセル。
  21. 【請求項２１】 主メモリと主メモリの欠陥を修正する
    ための冗長回路とを備える集積回路型のメモリであっ
    て、主メモリの欠陥要素のアドレスを記憶するための請
    求項20に記載のメモリセルを備えることを特徴とする集
    積回路型メモリ。
  22. 【請求項２２】 プログラミングに対応して２つの状態
    のうち１つを記憶する双安定マルチバイブレータ手段
    と、 セルの状態に不均衡を生じさせてプログラミング前であ
    っても所定の出力状態を与え、読み出しモードで、セル
    がプログラムされていなくても、セルの電流消費を防ぐ
    手段とを備えることを特徴とするプログラム可能なメモ
    リセル手段。
  23. 【請求項２３】 双安定マルチバイブレータ手段が、双
    安定機能を実現するための交差された２つのアーム手段
    を備えており、各アーム手段がフローティングゲートト
    ランジスタ手段を備え、片方のアーム手段が、セル手段
    の出力手段によって導通が制御され、プログラミング前
    にこのアーム手段における電流の流れを妨げ、同時に双
    安定マルチバイブレータ手段を強制的にもう一方のアー
    ム手段において電流消費がない所定の状態にするトラン
    ジスタ手段を備えることを特徴とする請求項22に記載の
    メモリセル手段。
  24. 【請求項２４】 セル手段の出力手段によってゲート手
    段が制御され、フィードバック式に接続され、セル手段
    の出力手段を、プログラミング前に双安定マルチバイブ
    レータ手段が自然にとる状態に保つルーピングトランジ
    スタ手段を含むことを特徴とする請求項22に記載のメモ
    リセル手段。
  25. 【請求項２５】 主メモリ手段と主メモリ手段の欠陥を
    修正するための冗長回路手段とを備える集積回路型のメ
    モリ手段であって、主メモリ手段の欠陥要素のアドレス
    を記憶するための請求項22に記載のメモリセルを備える
    ことを特徴とする集積回路型メモリ手段。
  26. 【請求項２６】 双安定マルチバイブレータ手段が、双
    安定機能を実現するための交差された２つのアーム手段
    を備えており、各アーム手段がフローティングゲートト
    ランジスタ手段を備え、片方のアーム手段が、セル手段
    の出力手段によって導通が制御され、プログラミング前
    にこのアーム手段における電流の流れを妨げ、同時に双
    安定マルチバイブレータ手段を強制的にもう一方のアー
    ム手段において電流消費がない所定の状態にするトラン
    ジスタ手段を備え、セル手段の出力手段によってゲート
    手段が制御され、フィードバック式に接続され、セル手
    段の出力手段を、プログラミング前に双安定マルチバイ
    ブレータ手段が自然にとる状態に保つルーピングトラン
    ジスタ手段を含むことを特徴とする請求項22に記載のメ
    モリセル手段。
  27. 【請求項２７】 主メモリ手段と主メモリ手段の欠陥を
    修正するための冗長回路手段とを備える集積回路型のメ
    モリ手段であって、主メモリ手段の欠陥要素のアドレス
    を記憶するための請求項26に記載のメモリセルを備える
    ことを特徴とする集積回路型メモリ手段。
  28. 【請求項２８】 それぞれが２つの状態のうちのいずれ
    かの状態となる一連の不揮発性双安定メモリセルの操作
    方法であって、 前記不揮発性双安定メモリセルのそれぞれを不均衡にし
    てそれらを前記セルの状態のうちの第１の状態とし、 第１のセル群に書き込みを行って第１のセル群のそれぞ
    れの状態を第１の状態から第２の状態へと変化させ、さ
    らに前記第１のセル群の状態の読み出しを行うことを含
    むことを特徴とする方法。
  29. 【請求項２９】 第２のセル群を第１の状態のままにし
    て、 前記第２のセル群の読み出しを行うことを含むことを特
    徴とする請求項28に記載の方法。
  30. 【請求項３０】 いずれのセルが必要なセルであるかを
    決定する段階を含み、 第１のセル群への書き込み段階では必要なセルにだけ書
    き込みを行い、 必要でないセルを第１の状態のままにすることを含むこ
    とを特徴とする請求項28に記載の方法。
  31. 【請求項３１】 セルに電力を供給する段階を含み、セ
    ルに電力を供給する段階が不均衡を与える段階と時間的
    に重なっていることを特徴とする請求項28に記載の方
    法。
  32. 【請求項３２】 フィードバックループによって不均衡
    を確実にする段階を含むことを特徴とする請求項28に記
    載の方法。
  33. 【請求項３３】 書き込み段階が、セル内の第１のトラ
    ンジスタのフローティングゲートをプログラミングする
    ことによって動作することを特徴とする請求項28に記載
    の方法。
  34. 【請求項３４】 不均衡を与える段階が、セルの出力に
    よってセル内の不均衡トランジスタを制御することを含
    むことを特徴とする請求項28に記載の方法。
  35. 【請求項３５】 不均衡を与える段階が、セル内の出力
    トランジスタの寸法とセル内の他のトランジスタの寸法
    との間に不均衡を与えることを含むことを特徴とする請
    求項28に記載の方法。
  36. 【請求項３６】 読み出し段階の出力に基づいて冗長メ
    モリセルにアクセスする段階を含むことを特徴とする請
    求項28に記載の方法。
  37. 【請求項３７】 第２のセル群に書き込みを行って第２
    のセル群のそれぞれの状態を第１の状態とし、第２のセ
    ル群の状態の読み出しを行うことを含むことを特徴とす
    る請求項28に記載の方法。
  38. 【請求項３８】 第２のセル群を第１の状態のままにし
    て、 第２のセル群の読み出しを行い、 いずれのセルが必要なセルかを決定し、 第１のセル群への書き込み段階では必要なセルにのみ書
    き込みを行い、 必要でないセルを第１の状態のままにし、 セルに電力を供給して、その際セルに電力を供給する段
    階が不均衡を与える段階と時間的に重なっており、 フィードバックループによって不均衡を確実にし、 読み出し段階の出力に基づいて冗長メモリセルにアクセ
    スし、 書き込み段階がセル内の第１のトランジスタのフローテ
    ィングゲートをプログラミングすることによって動作
    し、 不均衡を与える段階が、セルの出力によってセル内の不
    均衡トランジスタを制御することを含むことを特徴とす
    る請求項28に記載の方法。
  39. 【請求項３９】 第３のセル群に書き込みを行って第３
    のセル群のそれぞれの状態を第１の状態とし、第３のセ
    ル群の状態の読み出しを行う段階を含むことを特徴とす
    る請求項38に記載の方法。
  40. 【請求項４０】 不均衡を与える段階が、セル内の出力
    トランジスタの寸法とセル内の他のトランジスタの寸法
    との間に不均衡を与えることを含むことを特徴とする請
    求項39に記載の方法。
  41. 【請求項４１】 不均衡を与える段階が、セル内の出力
    トランジスタの寸法とセル内の他のトランジスタの寸法
    との間に不均衡を与えることを含むことを特徴とする請
    求項38に記載の方法。
JP3453195A 1994-01-31 1995-01-31 メモリ冗長回路用の、あらかじめ決定された初期状態にある不揮発性でプログラム可能な双安定マルチバイブレータ Withdrawn JPH0822699A (ja)

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