JP2008192287A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】基準セルトランジスタを用いることなく、高速でのデータの読み出しを可能とするＥＥＰＲＯＭを提供すること。
【解決手段】本発明の半導体メモリ装置は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に、ＥＥＰＲＯＭに関する。
ＥＥＰＲＯＭは、データを格納するための半導体メモリ装置である。半導体メモリ装置は、電源電圧の供給が中断された場合も、格納されたデータが保持されるか否かにより、揮発性メモリ装置と不揮発性メモリ装置とに区分される。揮発性メモリ装置には、ＤＲＡＭ、ＳＲＡＭなどがあり、不揮発性メモリ装置には、フラッシュメモリ装置、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭなどがある。ＥＰＲＯＭは、格納されたデータを紫外線を用いて消去するため、データの格納及び消去に不備がある。ＥＥＰＲＯＭは、電気的にデータの消去が可能なため、ＥＰＲＯＭに比べ、データの格納、保持及び消去がより便利なことから、ＥＥＰＲＯＭは幅広く利用されている。
図１は、従来技術に係る半導体メモリ装置のセルブロックの回路図である。特に、ＥＥＰＲＯＭのセルブロックを示すものである。
同図を参照して説明すると、従来技術に係るＥＥＰＲＯＭは、メモリセル１０と、センシング部２０と、センシングイネーブル制御部３０、４０とを備える。メモリセル１０は、データの格納のために配置された単位セルトランジスタＭＲＥＣと、基準データの格納のために配置された基準セルトランジスタＭＲＥＦとを備える。センシングイネーブル制御部３０、４０は、イネーブル信号ＥＮＡＢＬＥに応答してターンオンされるイネーブルトランジスタＴ１、Ｔ３をそれぞれ備える。また、センシングイネーブル制御部３０、４０は、センシング部２０の入力端に一定のバイアス電圧を提供するバイアストランジスタＴ２、Ｔ４をそれぞれ備える。
単位セルトランジスタＭＲＥＣは、格納するデータが０及び１のときにそれぞれ異なる閾値電圧を有する。基準セルトランジスタＭＲＥＦは、データが０のときにおける単位セルトランジスタＭＲＥＣの閾値電圧と、データが１のときにおける単位セルトランジスタＭＲＥＦの閾値電圧との中間レベルである閾値電圧を有する。読み出し信号ＲＥＡＤの入力により基準セルトランジスタＭＲＥＦがターンオンされた状態で、単位セルトランジスタＭＲＥＣは、格納データが０なのか１なのかにより、ターンオン又はターンオフ状態を維持する。
センシング部２０の２つのトランジスタＴ７、Ｔ８は、基準セルトランジスタＭＲＥＦからの信号と、単位セルトランジスタＭＲＥＣからの信号とを比較し、その結果に対応する比較結果信号ＶＯＵＴを出力する。単位セルトランジスタＭＲＥＣの閾値電圧が、基準セルトランジスタＭＲＥＦの閾値電圧よりも高ければ、単位セルトランジスタＭＲＥＣはターンオフされ、センシング部２０から出力される比較結果信号ＶＯＵＴは、論理ハイレベルになる。一方、単位セルトランジスタＭＲＥＣの閾値電圧が、基準セルトランジスタＭＲＥＦの閾値電圧よりも低ければ、単位セルトランジスタＭＲＥＣはターンオンされ、センシング部２０からの比較結果信号ＶＯＵＴは、論理ローレベルになる。
上述のように、従来技術に係るＥＥＰＲＯＭは、格納データを読み出すときに基準セルトランジスタＭＲＥＦが常に必要であり、センシング部２０での比較動作に必要な時間だけ、データアクセス時間が長くなる問題が発生する。
また、メモリ装置に使用される電源電圧のレベルの低下に伴い、単位セルトランジスタＭＲＥＣと基準セルトランジスタＭＲＥＦとの閾値電圧の差が減少する。したがって、センシング部２０でのセンシングに必要な時間が増加する問題が発生する。更に、センシング部は差動増幅器で構成されているため、センシング動作時において消費電流が増加する問題も発生する。
そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、基準セルトランジスタを用いることなく、高速でのデータの読み出しを可能とするＥＥＰＲＯＭを提供することにある。
本発明は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える半導体メモリ装置を提供する。
本発明は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を第３のノード及び第４のノードに提供する単位セルと、第３のノード及び第４のノードに印加された信号を前記第１のノード及び第２のノードにそれぞれ伝達し、前記センシング部の前記第１のクロスカップルされたＭＯＳトランジスタを保護するために、前記センシング部と前記単位セルとの間に配置されたセンシング保護部と、読み出し信号に応答して、前記単位セルをイネーブルさせるイネーブル部と、データ信号を受信して伝達するデータ伝達部と、該データ伝達部から伝達されたデータ信号に対応する電圧を前記第３のノード及び第４のノードに提供するプログラミング制御部とを備える半導体メモリ装置を提供する。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
図２は、本発明の実施形態に係る半導体メモリ装置の単位セルブロック１００の回路図である。
同図に示すように、本実施形態に係る半導体メモリ装置の単位セルブロック１００は、センシング部１１０と、センシング保護部１２０と、単位セル１３０と、イネーブル部１４０とを備える。センシング部１１０は、クロスカップルされた２つのＭＯＳトランジスタＴ２１、Ｔ２２を備え、ノードＡ及びノードＢに印加される電圧の差を検出して増幅する。センシング部１１０において、ＭＯＳトランジスタＴ２１は、一側が電源電圧ＶＤＤに接続され、ゲートがノードＢに接続され、他側がノードＡに接続される。また、ＭＯＳトランジスタＴ２２は、一側が電源電圧ＶＤＤに接続され、ゲートがノードＡに接続され、他側がノードＢに接続される。
単位セル１３０は、クロスカップルされた２つのＭＯＳトランジスタＴ２５、Ｔ２６を用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号をノードＣ及びノードＤに提供する。単位セル１３０において、ＭＯＳトランジスタＴ２５は、一側がノードＣに接続され、ゲートがノードＤに接続される。また、ＭＯＳトランジスタＴ２６は、一側がノードＤに接続され、ゲートがノードＣに接続される。ここで、単位セル１３０のＭＯＳトランジスタＴ２５、Ｔ２６は、センシング部１１０のＭＯＳトランジスタＴ２１、Ｔ２２よりも高い電圧に耐えられるものとなっている。
これは、単位セル１３０のＭＯＳトランジスタの閾値電圧を変更させるためには、単位セル１３０に高電圧を印加しなければならないからである。センシング部１１０のＭＯＳトランジスタは、高速でセンシング動作を行うため、通常のＭＯＳトランジスタを用いる。したがって、単位セル１３０のＭＯＳトランジスタに高電圧を印加する過程で、センシング部１１０のＭＯＳトランジスタを保護するために、センシング保護部１２０が必要である。センシング保護部１２０は、読み出し信号ＲＥＡＤをゲート入力とし、ノードＡとノードＣとの間に配置されてセンシング部１１０と単位セル１３０とを接続するＭＯＳトランジスタＴ２３と、読み出し信号ＲＥＡＤをゲート入力とし、ノードＢとノードＤとの間に配置されてセンシング部１１０と単位セル１３０とを接続するＭＯＳトランジスタＴ２４とを備える。
イネーブル部１４０は、読み出し信号ＲＥＡＤに応答して、単位セル１３０をイネーブルさせる回路である。イネーブル部１４０は、クロスカップルされた２つのＭＯＳトランジスタＴ２５、Ｔ２６のうちの１つ（ここでは、Ｔ２５）と接地電圧ＶＳＳとの間に配置されたＭＯＳトランジスタＴ２７と、クロスカップルされた２つのＭＯＳトランジスタＴ２５、Ｔ２６のうちの他の１つ（ここでは、Ｔ２６）と接地電圧ＶＳＳとの間に配置されたＭＯＳトランジスタＴ２８とを備える。ここで、ＭＯＳトランジスタＴ２３〜Ｔ２８は、ＭＯＳトランジスタＴ２１、Ｔ２２よりも高い電圧に耐えられるものとなっている。
上述のように、本実施形態に係るＥＥＰＲＯＭは、図２に示すように、１つのデータを、クロスカップルされたＭＯＳトランジスタＴ２５、Ｔ２６を用いて格納し、格納されたデータは、クロスカップルされたＭＯＳトランジスタＴ２１、Ｔ２２を用いて検出する。クロスカップルされたＭＯＳトランジスタＴ２５、Ｔ２６は、互いに異なる閾値電圧を有し、これにより、読み出し信号ＲＥＡＤがアクティブになると、ＭＯＳトランジスタＴ２５、Ｔ２６に接続されたノードＣ、Ｄの電圧レベルが異なるようになる。ノードＣ、Ｄの電圧差は、ノードＡ、Ｂの電圧差と同じであり、センシング部１１０のＭＯＳトランジスタＴ２１、Ｔ２２は、ノードＡ、Ｂの電圧差を検出して増幅する。ＭＯＳトランジスタＴ２１、Ｔ２２のいずれがより大きな閾値電圧を有するかにより、出力信号ＶＤＡＴＡ、／ＶＤＡＴＡの出力レベルが決定される。バイアス電圧ＶＰＲ０１、ＶＰＲ０２は、単位セル１３０の動作バイアスレベルを提供するための信号である。
図３は、図２の半導体素子の動作を示す表である。特に、図２の単位セルを構成するＭＯＳトランジスタのゲート、ソース、及びドレインに印加される電圧レベルが示されている。
まず、図３の表を参照して、単位セル１３０のＭＯＳトランジスタＴ２５、Ｔ２６の閾値電圧をシフトさせるためのプログラミング動作を説明する。プログラミング動作時、ＭＯＳトランジスタＴ２５、Ｔ２６は、互いに異なるモードを有する。書き込みモードは、対応するＭＯＳトランジスタの閾値電圧を低くし、消去モードは、閾値電圧を高くする。読み出し動作は、単位セル１３０を構成する２つのＭＯＳトランジスタＴ２５、Ｔ２６の閾値電圧の差値を検出し、それに対応するデータを読み出す。
図４は、図２の半導体メモリ素子の単位セルを制御する制御部の回路図である。図４における単位セルブロック１００は、図２の回路を示すものである。データ信号ＥＥＰ＜Ｎ＞、ＥＥＰＢ＜Ｎ＞は、単位セルブロック１００にデータを伝達するための信号である。読み出しコマンド信号ＶＲＥＡＤ＿ＣＥＬＬは、単位セルブロック１００の読み出し信号ＲＥＡＤとして提供され、読み出しイネーブル信号ＶＲＥＡＤは、読み出し動作を行うためのデータ伝達部２００のイネーブル信号である。同図の制御部は、単位セルブロック１００の制御のため、データ信号ＥＥＰ＜Ｎ＞、ＥＥＰＢ＜Ｎ＞を受信して伝達するデータ伝達部２００と、データ伝達部２００から伝達されたデータ信号に対応する電圧を単位セルブロック１００のノードＣ、Ｄに提供するプログラミング制御部３００とを備える。
プログラミング制御部３００は、基準電圧を有する信号ＶＲＥＤ＿ＳＷを受信し、データ信号ＥＥＰ＜Ｎ＞に応答して、それに対応する電圧レベルにシフトしてノードＣに提供する電圧レベルシフタ２１０と、電圧レベルシフタ２１０の出力信号及びデータ伝達部２００からのデータ信号に応答して、ノードＤの電圧レベルを制御するプログラミング電圧提供部２２０とを備える。イネーブル部４００は、単位セルブロック１００に提供される信号ＶＰＲ０１、ＶＰＲ０２、ＲＥＡＤの伝達を制御するための回路ブロックである。
本発明に係る半導体メモリ装置の単位セルは、クロスカップルされた２つのＭＯＳトランジスタの閾値電圧の差を用いてデータを格納するため、電源電圧の電圧レベルが低くなっても、単位セルに格納されたデータを高速で読み出すことができる。
また、センシング部及び単位セル部は、いずれもクロスカップルされたＭＯＳトランジスタを有するため、データの格納又は読み出し時の消費電流を従来より低減することができる。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体メモリ装置のセルブロックの回路図である。 本発明の実施形態に係る半導体メモリ装置の単位セルブロックの回路図である。 図２の半導体メモリ装置の動作を示す表である。 図２の半導体メモリ装置の単位セルを制御する制御部の回路図である。
符号の説明
１００ 単位セルブロック
１１０ センシング部
１２０ センシング保護部
１３０ 単位セル
１４０ イネーブル部

Claims (9)

  1. 第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、
    第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルと
    を備えることを特徴とする半導体メモリ装置。
  2. 前記第２のクロスカップルされたＭＯＳトランジスタが、前記第１のクロスカップルされたＭＯＳトランジスタよりも高い電圧に耐えられる高電圧専用のトランジスタであり、前記センシング部と前記単位セルとの間に前記センシング部の第１のクロスカップルされたＭＯＳトランジスタを保護するセンシング保護部を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 読み出し信号に応答して、前記単位セルをイネーブルさせるイネーブル部を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記センシング部が、
    一側が電源電圧に接続され、ゲートが前記第２のノードに接続され、他側が前記第１のノードに接続された第１のＭＯＳトランジスタと、
    一側が前記電源電圧に接続され、ゲートが前記第１のノードに接続され、他側が前記第２のノードに接続された第２のＭＯＳトランジスタと
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記単位セルが、
    一側が前記第１のノードに接続され、ゲートが前記第２のノードに接続された第３のＭＯＳトランジスタと、
    一側が前記第２のノードに接続され、ゲートが前記第１のノードに接続された第４のＭＯＳトランジスタと
    を備えることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記センシング保護部が、
    前記第１のノード位置に配置され、読み出し信号に応答して、前記センシング部と前記単位セルとを接続する第１のＭＯＳトランジスタと、
    前記第２のノード位置に配置され、前記読み出し信号に応答して、前記センシング部と前記単位セルとを接続する第２のＭＯＳトランジスタと
    を備えることを特徴とする請求項２に記載の半導体メモリ装置。
  7. 前記イネーブル部が、
    前記第２のクロスカップルされたＭＯＳトランジスタのうちの１つと接地電圧との間に配置された第１のＭＯＳトランジスタと、
    前記第２のクロスカップルされたＭＯＳトランジスタのうちの他の１つと前記接地電圧との間に配置された第２のＭＯＳトランジスタと
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  8. 第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、
    第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を第３のノード及び第４のノードに提供する単位セルと、
    第３のノード及び第４のノードに印加された信号を前記第１のノード及び第２のノードにそれぞれ伝達し、前記センシング部の前記第１のクロスカップルされたＭＯＳトランジスタを保護するために、前記センシング部と前記単位セルとの間に配置されたセンシング保護部と、
    読み出し信号に応答して、前記単位セルをイネーブルさせるイネーブル部と、
    データ信号を受信して伝達するデータ伝達部と、
    該データ伝達部から伝達されたデータ信号に対応する電圧を前記第３のノード及び第４のノードに提供するプログラミング制御部と
    を備えることを特徴とする半導体メモリ装置。
  9. 前記プログラミング制御部が、
    基準電圧を有する信号を受信し、前記データ信号に応答して、それに対応する電圧レベルにシフトして前記第３のノードに提供する電圧レベルシフタと、
    該電圧レベルシフタの出力信号及び前記データ伝達部から伝達されたデータ信号に応答して、前記第４のノードの電圧レベルを制御するプログラミング電圧提供部と
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
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