JP2002237191A - 相補型不揮発性記憶回路 - Google Patents
相補型不揮発性記憶回路Info
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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Abstract
(57)【要約】 （修正有）
【課題】 ＦＬＯＴＯＸ型の不揮発記憶回路において、
書き込み電圧が低く、不揮発性メモリ素子のエンハンス
メント状態とデプレッション状態のしきい値の差が小さ
くても、データを高速かつ確実に読み出すことができ、
また書き換え可能な回数の多い不揮発性記憶回路を得る
こと。 【解決手段】 １ビットのデータを互いに相補なデータ
を記憶する不揮発性メモリ素子１０６と１１２の二つの
素子を使って保持することで、二つの不揮発性メモリ素
子のしきい値電圧の差が小さくても確実にデータを読み
出しことが可能になる。読み出しには差動型のセンスア
ンプ１０１を使用しその入力ＩＮ＋とＩＮ−にそれぞれ
Ｄａｔａ線とＤａｔａＸ線の電位を入力することで、わ
ずかな電位差も検出することができるので、書き込みの
浅いすなわちデプレッション状態とエンハンスメント状
態のしきい値の差が小さな不揮発性メモリ素子対のデー
タも読み出し可能となる。
書き込み電圧が低く、不揮発性メモリ素子のエンハンス
メント状態とデプレッション状態のしきい値の差が小さ
くても、データを高速かつ確実に読み出すことができ、
また書き換え可能な回数の多い不揮発性記憶回路を得る
こと。 【解決手段】 １ビットのデータを互いに相補なデータ
を記憶する不揮発性メモリ素子１０６と１１２の二つの
素子を使って保持することで、二つの不揮発性メモリ素
子のしきい値電圧の差が小さくても確実にデータを読み
出しことが可能になる。読み出しには差動型のセンスア
ンプ１０１を使用しその入力ＩＮ＋とＩＮ−にそれぞれ
Ｄａｔａ線とＤａｔａＸ線の電位を入力することで、わ
ずかな電位差も検出することができるので、書き込みの
浅いすなわちデプレッション状態とエンハンスメント状
態のしきい値の差が小さな不揮発性メモリ素子対のデー
タも読み出し可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的に書き換
え可能な不揮発性記憶回路に関する。
え可能な不揮発性記憶回路に関する。
【０００２】
【従来の技術】従来、FLOTOX型の不揮発性メモリは図５
に示すように、それぞれNMOSトランジスタ２と３および
８と９で構成された電流負荷回路に接続された一つの実
メモリ素子６と一つのダミーメモリ素子１２の端子電圧
を電圧比較回路からなるセンスアンプ回路１で比較する
事でデータの０と１を判別していた。
に示すように、それぞれNMOSトランジスタ２と３および
８と９で構成された電流負荷回路に接続された一つの実
メモリ素子６と一つのダミーメモリ素子１２の端子電圧
を電圧比較回路からなるセンスアンプ回路１で比較する
事でデータの０と１を判別していた。
【０００３】以下、図に基づいて回路の説明を行う。
【０００４】実メモリ素子６はエンハンスメント状態と
デプレッション状態の２値をとることができ、その状態
の違いにより、センスアンプ回路１の実メモリセル側の
入力ノードであるＩＮ＋の電圧が変化するため、この電
圧をダミーセル側の入力ノードであるＩＮ−のリファレ
ンス電圧と比較する事で、０と１を判別する。
デプレッション状態の２値をとることができ、その状態
の違いにより、センスアンプ回路１の実メモリセル側の
入力ノードであるＩＮ＋の電圧が変化するため、この電
圧をダミーセル側の入力ノードであるＩＮ−のリファレ
ンス電圧と比較する事で、０と１を判別する。
【０００５】このとき実メモリセル６のコントロールゲ
ートには、実メモリセル６のエンハンスメント状態の時
のしきい値電圧とデプレッション状態の時のしきい値電
圧のほぼ中間値のバイアス電圧（ＣＧＢＩＡＳ）が印加
されている。
ートには、実メモリセル６のエンハンスメント状態の時
のしきい値電圧とデプレッション状態の時のしきい値電
圧のほぼ中間値のバイアス電圧（ＣＧＢＩＡＳ）が印加
されている。
【０００６】実メモリー素子６はメモリーアレイの中に
多数存在するメモリーセルの中から、カラムセレクタト
ランジスタ４とロウセレクトトランジスタ５により所望
の1ビットを選択する。この際、シリアル入出力の不揮
発性メモリの場合だと、さらにビットセレクトのトラン
ジスタが追加される場合がある。また、一般的にFLOTOX
型の不揮発性メモリはアレイを構成するときには、実メ
モリー素子６とロウセレクトトランジスタ５（セレクト
ゲートトランジスタ）を一対とする２素子で1ビットの
メモリセルとして機能し構成される。
多数存在するメモリーセルの中から、カラムセレクタト
ランジスタ４とロウセレクトトランジスタ５により所望
の1ビットを選択する。この際、シリアル入出力の不揮
発性メモリの場合だと、さらにビットセレクトのトラン
ジスタが追加される場合がある。また、一般的にFLOTOX
型の不揮発性メモリはアレイを構成するときには、実メ
モリー素子６とロウセレクトトランジスタ５（セレクト
ゲートトランジスタ）を一対とする２素子で1ビットの
メモリセルとして機能し構成される。
【０００７】FLOTOX型のメモリセルにデータを書き込む
場合、セルをエンハンスメント状態にする場合はコント
ロールゲートを18V〜22Vの高電圧にしドレインを0Vとす
る事で厚さが８０〜１２０Å程度のトンネル酸化膜を介
して、FNトンネル電流を利用しフローティングゲートに
電子を注入する。、デプレッション状態にするためには
コントロールゲートを0Vとしドレインを18V〜22Vの高電
圧とすることで同じくFNトンネル電流を利用してフロー
ティングゲートにホールを注入する。
場合、セルをエンハンスメント状態にする場合はコント
ロールゲートを18V〜22Vの高電圧にしドレインを0Vとす
る事で厚さが８０〜１２０Å程度のトンネル酸化膜を介
して、FNトンネル電流を利用しフローティングゲートに
電子を注入する。、デプレッション状態にするためには
コントロールゲートを0Vとしドレインを18V〜22Vの高電
圧とすることで同じくFNトンネル電流を利用してフロー
ティングゲートにホールを注入する。
【０００８】FNトンネル電流は、トンネル酸化膜の厚さ
にもよるが、おおよそ１０〜１２V程度の電界がトンネ
ル酸化膜に印加されると流れ始める。
にもよるが、おおよそ１０〜１２V程度の電界がトンネ
ル酸化膜に印加されると流れ始める。
【０００９】このとき、セルをデプレッション状態にす
るには、書き込み時のソース・ドレイン間のリークを防
ぐために一度エンハンスメント状態にしてからドレイン
に高電圧を印加する必要がある。セルにデータを書き込
む際には、その前にどのようなデータが書かれているか
わからないので、書き込みシーケンスとしては、イレー
スサイクルと称して、必ず最初に無条件にセルをエンハ
ンスメント状態とし、その後ライトサイクルと称してデ
プレッション状態にするセルのみドレインに高電圧を印
可する。
るには、書き込み時のソース・ドレイン間のリークを防
ぐために一度エンハンスメント状態にしてからドレイン
に高電圧を印加する必要がある。セルにデータを書き込
む際には、その前にどのようなデータが書かれているか
わからないので、書き込みシーケンスとしては、イレー
スサイクルと称して、必ず最初に無条件にセルをエンハ
ンスメント状態とし、その後ライトサイクルと称してデ
プレッション状態にするセルのみドレインに高電圧を印
可する。
【００１０】
【発明が解決しようとする課題】一般的にFLOTOX型の不
揮発性メモリは、データの書き換えをかさねていくとト
ンネル酸化膜の膜質が劣化し、エンハンスメント状態と
デプレッション状態のしきい値の差が小さくなってい
き、ついにトンネル酸化膜が破壊してデータの書き込み
や読み出しが出来なくなる。また、データを書き込まれ
た状態のメモリセルはわずかだがフローティングゲート
に蓄積された電荷が抜けていき、特に高温の状態では顕
著に電荷が消失しエンハンスメント状態とデプレッショ
ン状態のしきい値電圧の差が小さくなりセンスアンプで
読み出す事が出来なくなってしまう。したがって、デー
タを書き込む時は、これらを考慮して十分にエンハンス
メント状態とデプレッション状態の差が大きくなるよう
に深く書き込まなければならない。この時、書き換え可
能な回数と書き込みの深さは、書き込み時に印加する高
電圧に依存するが、書き込みの電圧を高くすると書き込
み深さは十分深くなりセンスアンプで読み出すためのマ
ージンは大きくなるが、トンネル酸化膜にかかるストレ
スは大きくなり、書き換え可能な回数は少なくなる。ま
た、書き込みの電圧を小さくすると、トンネル酸化膜に
かかるストレスが小さくなるため書き換え可能な回数は
多くなるが、書き込み深さが浅くなってしまうすなわち
デプレッション状態とエンハンスメント状態のしきい値
電圧の差が小さいため、実メモリーセル側のセンスアン
プに入力される電圧とダミーセル側の入力電圧の差が小
さくなってしまい、読み出し速度が遅くなってしまった
り、最悪の場合データの読み出しが不可能になってしま
う課題があった。
揮発性メモリは、データの書き換えをかさねていくとト
ンネル酸化膜の膜質が劣化し、エンハンスメント状態と
デプレッション状態のしきい値の差が小さくなってい
き、ついにトンネル酸化膜が破壊してデータの書き込み
や読み出しが出来なくなる。また、データを書き込まれ
た状態のメモリセルはわずかだがフローティングゲート
に蓄積された電荷が抜けていき、特に高温の状態では顕
著に電荷が消失しエンハンスメント状態とデプレッショ
ン状態のしきい値電圧の差が小さくなりセンスアンプで
読み出す事が出来なくなってしまう。したがって、デー
タを書き込む時は、これらを考慮して十分にエンハンス
メント状態とデプレッション状態の差が大きくなるよう
に深く書き込まなければならない。この時、書き換え可
能な回数と書き込みの深さは、書き込み時に印加する高
電圧に依存するが、書き込みの電圧を高くすると書き込
み深さは十分深くなりセンスアンプで読み出すためのマ
ージンは大きくなるが、トンネル酸化膜にかかるストレ
スは大きくなり、書き換え可能な回数は少なくなる。ま
た、書き込みの電圧を小さくすると、トンネル酸化膜に
かかるストレスが小さくなるため書き換え可能な回数は
多くなるが、書き込み深さが浅くなってしまうすなわち
デプレッション状態とエンハンスメント状態のしきい値
電圧の差が小さいため、実メモリーセル側のセンスアン
プに入力される電圧とダミーセル側の入力電圧の差が小
さくなってしまい、読み出し速度が遅くなってしまった
り、最悪の場合データの読み出しが不可能になってしま
う課題があった。
【００１１】これら書き換え回数と書き込み深さのトレ
ードオフにより、従来のFLOTOX型の不揮発性メモリは、
書き込みのための高電圧は18V〜22Vで書き換え回数は10
万回〜100万回までが限度であった。
ードオフにより、従来のFLOTOX型の不揮発性メモリは、
書き込みのための高電圧は18V〜22Vで書き換え回数は10
万回〜100万回までが限度であった。
【００１２】また、データを書き込むために、イレース
サイクルとライトサイクルの２つのシーケンスが必要な
ため、書き込み時間も長くなってしまっていた。
サイクルとライトサイクルの２つのシーケンスが必要な
ため、書き込み時間も長くなってしまっていた。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１にかかる不揮発性記憶回路は、FLOTOX型の
電気的に書き換え可能な不揮発性記憶素子を用いた不揮
発性記憶回路において、第一の不揮発性記憶素子のドレ
イン電極が少なくとも１つの第一の選択トランジスタを
介して接続された第一のデータ線と、第二の不揮発性記
憶素子のドレイン電極が少なくとも一つの第二の選択ト
ランジスタを介して接続された第二のデータ線を有し、
第一の不揮発性記憶素子のゲート電極は第二の不揮発性
記憶素子のドレイン電極と接続され、第二の不揮発性記
憶素子のゲート電極は第一の不揮発性記憶素子のドレイ
ン電極と接続され、第一のデータ線は第一の電流負荷回
路とセンスアンプ回路の第一の入力端子に接続され、第
二のデータ線は第二の電流負荷回路と前記センスアンプ
回路の第二の入力端子に接続され、第一の不揮発性記憶
素子と第二の不揮発性記憶素子のソース電極はそれぞれ
スイッチングトランジスタを介して接地電位に接続され
ていて、１ビットのデータを第一の不揮発性記憶素子と
第二の不揮発性記憶素子を用いて常に相補的に対となっ
た正と負の論理状態を記憶する構成とすることで、不揮
発性記憶素子のデプレッションとエンハンスメントのし
きい値電圧の差が小さくても、高速かつ確実に読み出す
事ができる。
に、請求項１にかかる不揮発性記憶回路は、FLOTOX型の
電気的に書き換え可能な不揮発性記憶素子を用いた不揮
発性記憶回路において、第一の不揮発性記憶素子のドレ
イン電極が少なくとも１つの第一の選択トランジスタを
介して接続された第一のデータ線と、第二の不揮発性記
憶素子のドレイン電極が少なくとも一つの第二の選択ト
ランジスタを介して接続された第二のデータ線を有し、
第一の不揮発性記憶素子のゲート電極は第二の不揮発性
記憶素子のドレイン電極と接続され、第二の不揮発性記
憶素子のゲート電極は第一の不揮発性記憶素子のドレイ
ン電極と接続され、第一のデータ線は第一の電流負荷回
路とセンスアンプ回路の第一の入力端子に接続され、第
二のデータ線は第二の電流負荷回路と前記センスアンプ
回路の第二の入力端子に接続され、第一の不揮発性記憶
素子と第二の不揮発性記憶素子のソース電極はそれぞれ
スイッチングトランジスタを介して接地電位に接続され
ていて、１ビットのデータを第一の不揮発性記憶素子と
第二の不揮発性記憶素子を用いて常に相補的に対となっ
た正と負の論理状態を記憶する構成とすることで、不揮
発性記憶素子のデプレッションとエンハンスメントのし
きい値電圧の差が小さくても、高速かつ確実に読み出す
事ができる。
【００１４】請求項２にかかる不揮発性記憶回路は、前
記第一の不揮発性記憶素子と第二の不揮発性記憶素子と
前記第一のデータ線と第二のデータ線を有するFLOTOX型
不揮発性記憶回路において、データを書き込むときに前
記第一のデータ線と第二のデータ線を一方が10V以上の
高電圧の時に他方が0Vとなるように互いに相補的に電圧
を印加することで前記第一の不揮発性素子と第二の不揮
発性素子に相補的に対となった正と負の論理状態を記憶
する構成とする事で、データ書き込み時にデプレッショ
ン状態になるセルは、その前の状態が必ずエンハンスメ
ント状態のため、イレースサイクルが不要となり高速に
データの書き込みが行なうことができる。
記第一の不揮発性記憶素子と第二の不揮発性記憶素子と
前記第一のデータ線と第二のデータ線を有するFLOTOX型
不揮発性記憶回路において、データを書き込むときに前
記第一のデータ線と第二のデータ線を一方が10V以上の
高電圧の時に他方が0Vとなるように互いに相補的に電圧
を印加することで前記第一の不揮発性素子と第二の不揮
発性素子に相補的に対となった正と負の論理状態を記憶
する構成とする事で、データ書き込み時にデプレッショ
ン状態になるセルは、その前の状態が必ずエンハンスメ
ント状態のため、イレースサイクルが不要となり高速に
データの書き込みが行なうことができる。
【００１５】請求項３にかかる不揮発性記憶回路は、 F
LOTOX型の電気的に書き換え可能な不揮発性記憶素子を
用いた不揮発性記憶回路において、第一の不揮発性記憶
素子のドレイン電極が少なくとも１つの第一の選択トラ
ンジスタを介して接続された第一のデータ線と、第二の
不揮発性記憶素子のドレイン電極が少なくとも一つの第
二の選択トランジスタを介して接続された第二のデータ
線を有し、第一の不揮発性記憶素子のゲート電極は第二
の不揮発性記憶素子のドレイン電極と接続され、第二の
不揮発性記憶素子のゲート電極は第一の不揮発性記憶素
子のドレイン電極と接続され、第一のデータ線はラッチ
回路の第一の入力端子に接続され、第二のデータ線はラ
ッチ回路の第二の入力端子に接続され、第一の不揮発性
記憶素子と第二の不揮発性記憶素子のソース電極はそれ
ぞれスイッチングトランジスタを介して接地電位に接続
されていて、１ビットのデータを第一の不揮発性記憶素
子と第二の不揮発性記憶素子を用いて常に相補的に対と
なった正と負の論理状態を記憶する構成とすることで、
書き込みのための高電圧を制御する回路とデータを一時
保存するラッチ回路を兼用できるため、簡便な操作でデ
ータの書き込みが行うことができ、またセルの電流駆動
能力が十分ある場合は、読み出しのためのセンスアンプ
回路も不要となり、構成が簡単になる。
LOTOX型の電気的に書き換え可能な不揮発性記憶素子を
用いた不揮発性記憶回路において、第一の不揮発性記憶
素子のドレイン電極が少なくとも１つの第一の選択トラ
ンジスタを介して接続された第一のデータ線と、第二の
不揮発性記憶素子のドレイン電極が少なくとも一つの第
二の選択トランジスタを介して接続された第二のデータ
線を有し、第一の不揮発性記憶素子のゲート電極は第二
の不揮発性記憶素子のドレイン電極と接続され、第二の
不揮発性記憶素子のゲート電極は第一の不揮発性記憶素
子のドレイン電極と接続され、第一のデータ線はラッチ
回路の第一の入力端子に接続され、第二のデータ線はラ
ッチ回路の第二の入力端子に接続され、第一の不揮発性
記憶素子と第二の不揮発性記憶素子のソース電極はそれ
ぞれスイッチングトランジスタを介して接地電位に接続
されていて、１ビットのデータを第一の不揮発性記憶素
子と第二の不揮発性記憶素子を用いて常に相補的に対と
なった正と負の論理状態を記憶する構成とすることで、
書き込みのための高電圧を制御する回路とデータを一時
保存するラッチ回路を兼用できるため、簡便な操作でデ
ータの書き込みが行うことができ、またセルの電流駆動
能力が十分ある場合は、読み出しのためのセンスアンプ
回路も不要となり、構成が簡単になる。
【００１６】請求項４にかかる不揮発性記憶回路は、前
記第一の不揮発性記憶素子と第二の不揮発性記憶素子と
前記第一のデータ線と第二のデータ線を有するFLOTOX型
不揮発性記憶回路において、ラッチ回路に供給する電源
を10V以上の高電圧とし、データを書き込むときに前記
第一のデータ線と第二のデータ線を一方が10V以上の高
電圧の時に他方が0Vとなるように互いに相補的に電圧を
印加することで前記第一の不揮発性素子と第二の不揮発
性素子に相補的に対となった正と負の論理状態を記憶す
る構成とすることで、データ書き込み時にデプレッショ
ン状態になるセルは、その前の状態が必ずエンハンスメ
ント状態のため、イレースサイクルが不要となり高速に
データの書き込みが行なうことができる。
記第一の不揮発性記憶素子と第二の不揮発性記憶素子と
前記第一のデータ線と第二のデータ線を有するFLOTOX型
不揮発性記憶回路において、ラッチ回路に供給する電源
を10V以上の高電圧とし、データを書き込むときに前記
第一のデータ線と第二のデータ線を一方が10V以上の高
電圧の時に他方が0Vとなるように互いに相補的に電圧を
印加することで前記第一の不揮発性素子と第二の不揮発
性素子に相補的に対となった正と負の論理状態を記憶す
る構成とすることで、データ書き込み時にデプレッショ
ン状態になるセルは、その前の状態が必ずエンハンスメ
ント状態のため、イレースサイクルが不要となり高速に
データの書き込みが行なうことができる。
【００１７】請求項５にかかる不揮発性記憶回路は、記
第一の不揮発性記憶素子と第二の不揮発性記憶素子と前
記第一のデータ線と第二のデータ線を有するFLOTOX型不
揮発性記憶回路において、データを書き込む時にデータ
線やコントロールゲートに印可する高電圧を1 2V以上18
V以下とし、トンネル酸化膜に印加される高電圧を従来
と比較して小さくし、書き込み時のストレスを小さくす
る構成とすることで、書き換え書き換え回数を従来より
多くすることができる。。
第一の不揮発性記憶素子と第二の不揮発性記憶素子と前
記第一のデータ線と第二のデータ線を有するFLOTOX型不
揮発性記憶回路において、データを書き込む時にデータ
線やコントロールゲートに印可する高電圧を1 2V以上18
V以下とし、トンネル酸化膜に印加される高電圧を従来
と比較して小さくし、書き込み時のストレスを小さくす
る構成とすることで、書き換え書き換え回数を従来より
多くすることができる。。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明にか
かる不揮発性記憶回路の実施の形態１〜５について詳述
する。
かる不揮発性記憶回路の実施の形態１〜５について詳述
する。
【００１９】（実施の形態１）図１は本発明の実施の形
態１による不揮発性記憶回路の構成を示す回路図であ
る。
態１による不揮発性記憶回路の構成を示す回路図であ
る。
【００２０】本発明では1ビットのデータを記憶するメ
モリーセルは、第一のFLOTOX型不揮発性メモリ素子１０
６と第二のFLOTOX型不揮発性メモリ素子１１２の２つが
対になるように構成され、それぞれ一方がデプレッショ
ン状態の時には他方がエンハンスメント状態となるよう
にデータが記憶される。図１では1対のメモリーセルし
か記載していないが、実際には多数の対のメモリーセル
が存在し、カラムセレクトトランジスタ１０４及び１１
０とロウセレクトトランジスタ１０５及び１１１で所望
のセル対を選択する。
モリーセルは、第一のFLOTOX型不揮発性メモリ素子１０
６と第二のFLOTOX型不揮発性メモリ素子１１２の２つが
対になるように構成され、それぞれ一方がデプレッショ
ン状態の時には他方がエンハンスメント状態となるよう
にデータが記憶される。図１では1対のメモリーセルし
か記載していないが、実際には多数の対のメモリーセル
が存在し、カラムセレクトトランジスタ１０４及び１１
０とロウセレクトトランジスタ１０５及び１１１で所望
のセル対を選択する。
【００２１】データを読み出す際には、カラムセレクト
トランジスタ１０４及び１１０とロウセレクトトランジ
スタ１０５及び１１１で所望のメモリーセル対を選択し
NM OSトランジスタ１０２及び１０３で構成される第一
の電流負荷回路とNMOSトランジスタ１０８及び１０９で
構成される第二の電流負荷回路でよりメモリーセルに電
流を流す。また、 読み出し時は、ＲＤ信号を“Ｈ”と
してＮＯＭＳトランジスタ１０７と１１３をオン状態と
しセルに電流が流れる経路をつくる。
トランジスタ１０４及び１１０とロウセレクトトランジ
スタ１０５及び１１１で所望のメモリーセル対を選択し
NM OSトランジスタ１０２及び１０３で構成される第一
の電流負荷回路とNMOSトランジスタ１０８及び１０９で
構成される第二の電流負荷回路でよりメモリーセルに電
流を流す。また、 読み出し時は、ＲＤ信号を“Ｈ”と
してＮＯＭＳトランジスタ１０７と１１３をオン状態と
しセルに電流が流れる経路をつくる。
【００２２】電流負荷回路のＮＭＯＳトランジスタ１０
３と１０９のゲート電極には２Ｖ程度の一定電圧が印加
されており、読み出し時にＢｉｔ線、ＢｉｔＸ線、Ｄａ
ｔａ線及びＤａｔａＸ線に必要以上に高い電圧がかかっ
てメモリーセルに蓄積されている電荷が抜けてしまわな
いように電圧をクランプしている。
３と１０９のゲート電極には２Ｖ程度の一定電圧が印加
されており、読み出し時にＢｉｔ線、ＢｉｔＸ線、Ｄａ
ｔａ線及びＤａｔａＸ線に必要以上に高い電圧がかかっ
てメモリーセルに蓄積されている電荷が抜けてしまわな
いように電圧をクランプしている。
【００２３】このとき、例えば不揮発性メモリー素子１
０６がデプレッション状態で不揮発性メモリー素子１１
２がエンハンスメント状態の時は、図中のＢｉｔ線及び
Ｄａｔａ線は不揮発性メモリー素子１０６に流れる電流
のため図中のＢｉｔＸ線及びＤａｔａＸ線と比較して低
い電位となり、センスアンプ回路１０１は“Ｈ”を出
す。デプレッション状態の不揮発性メモリー素子１０６
のゲート電極は、エンハンスメント状態の不揮発性メモ
リ素子１１２のドレイン電極に接続されていて不揮発性
メモリ素子１１２は電流を流さないため、ＢｉｔＸ線の
電位が上昇し不揮発性メモリー素子１０６のゲート電極
をバイアスするので不揮発性メモリー素子１０６はより
電流を流しやすくなりＢｉｔ線とＤａｔａ線はより０Ｖ
に近くなる。逆にエンハンスメント状態の不揮発性メモ
リ素子１１２のゲート電極はより０Ｖに近くなるのでよ
り電流を流しにくくなるという正帰還がかかる。このた
め、不揮発性メモリー素子１０６と１１２の書き込みが
浅くしきい値電圧の差が小さくてもこの正帰還のために
データの読み出しは高速に行なうことができる。
０６がデプレッション状態で不揮発性メモリー素子１１
２がエンハンスメント状態の時は、図中のＢｉｔ線及び
Ｄａｔａ線は不揮発性メモリー素子１０６に流れる電流
のため図中のＢｉｔＸ線及びＤａｔａＸ線と比較して低
い電位となり、センスアンプ回路１０１は“Ｈ”を出
す。デプレッション状態の不揮発性メモリー素子１０６
のゲート電極は、エンハンスメント状態の不揮発性メモ
リ素子１１２のドレイン電極に接続されていて不揮発性
メモリ素子１１２は電流を流さないため、ＢｉｔＸ線の
電位が上昇し不揮発性メモリー素子１０６のゲート電極
をバイアスするので不揮発性メモリー素子１０６はより
電流を流しやすくなりＢｉｔ線とＤａｔａ線はより０Ｖ
に近くなる。逆にエンハンスメント状態の不揮発性メモ
リ素子１１２のゲート電極はより０Ｖに近くなるのでよ
り電流を流しにくくなるという正帰還がかかる。このた
め、不揮発性メモリー素子１０６と１１２の書き込みが
浅くしきい値電圧の差が小さくてもこの正帰還のために
データの読み出しは高速に行なうことができる。
【００２４】不揮発性メモリ素子１０６がエンハンスメ
ント状態で、不揮発性メモリ素子１１２がデプレッショ
ン状態の時は、 Ｂｉｔ線及びＤａｔａ線とＢｉｔＸ線
及びＤａｔａＸ線の電位関係は上述の場合と逆になり、
センスアンプ回路１０１は“Ｌ”を出力する。
ント状態で、不揮発性メモリ素子１１２がデプレッショ
ン状態の時は、 Ｂｉｔ線及びＤａｔａ線とＢｉｔＸ線
及びＤａｔａＸ線の電位関係は上述の場合と逆になり、
センスアンプ回路１０１は“Ｌ”を出力する。
【００２５】（実施の形態２）図２は本発明の実施の形
態２による不揮発性記憶回路の構成を示す回路図であ
る。
態２による不揮発性記憶回路の構成を示す回路図であ
る。
【００２６】実施の形態２にデータを書き込むための高
電圧（Ｖｐｐ）を制御する書き込み制御回路１１４と１
１５えお加えたものである。
電圧（Ｖｐｐ）を制御する書き込み制御回路１１４と１
１５えお加えたものである。
【００２７】データを書き込む時には、ＲＤ信号を
“Ｌ”としてＮＭＯＳトランジスタ１０７と１１３をオ
フ状態とし、メモリーセルのソース側に流れるパスをカ
ットし、Ｄａｔａ線を高電圧とする時にはＤａｔａＸ線
を０Ｖに、Ｄａｔａ線を０Ｖとする時にはＤａｔａＸ線
を高電圧にし不揮発性メモリ素子１０６と１１２に互い
に相補なデータを書き込む。この時Ｄａｔａ線及びＤａ
ｔａＸ線に印加する高電圧は、トンネル酸化膜の厚さに
もよるがＦＮトンネル電流を流すためには少なくとも１
０Ｖ以上は必要である。
“Ｌ”としてＮＭＯＳトランジスタ１０７と１１３をオ
フ状態とし、メモリーセルのソース側に流れるパスをカ
ットし、Ｄａｔａ線を高電圧とする時にはＤａｔａＸ線
を０Ｖに、Ｄａｔａ線を０Ｖとする時にはＤａｔａＸ線
を高電圧にし不揮発性メモリ素子１０６と１１２に互い
に相補なデータを書き込む。この時Ｄａｔａ線及びＤａ
ｔａＸ線に印加する高電圧は、トンネル酸化膜の厚さに
もよるがＦＮトンネル電流を流すためには少なくとも１
０Ｖ以上は必要である。
【００２８】図２では、書き込みのための高電圧を制御
する書き込み制御回路１１４と１１５の詳細は図示され
ていないが、読み出しのための電流負荷回路を切り離し
て書き込みのための高電圧Ｖｐｐをデプレッションとす
る不揮発性メモリ素子のドレインが接続されているデー
タ線（Ｄａｔａ線もしくはＤａｔａＸ線）に印加するよ
うに制御するものである。
する書き込み制御回路１１４と１１５の詳細は図示され
ていないが、読み出しのための電流負荷回路を切り離し
て書き込みのための高電圧Ｖｐｐをデプレッションとす
る不揮発性メモリ素子のドレインが接続されているデー
タ線（Ｄａｔａ線もしくはＤａｔａＸ線）に印加するよ
うに制御するものである。
【００２９】不揮発性メモリ素子１０６と１１２のソー
ス電極はハイインピーダンスとなっているため、データ
書き込み前のメモリセルの状態によらず一回の高電圧印
加サイクルで書き込みが終了することが可能になり、従
来のＦＬＯＴＯＸ型不揮発性メモリ回路と比較して短時
間でデータを書き換えることが可能となる。
ス電極はハイインピーダンスとなっているため、データ
書き込み前のメモリセルの状態によらず一回の高電圧印
加サイクルで書き込みが終了することが可能になり、従
来のＦＬＯＴＯＸ型不揮発性メモリ回路と比較して短時
間でデータを書き換えることが可能となる。
【００３０】（実施の形態３）図３は本発明の実施の形
態３による不揮発性記憶回路の構成を示す回路図であ
る。
態３による不揮発性記憶回路の構成を示す回路図であ
る。
【００３１】実施の形態３では、データを書き込む場合
ラッチ回路１１６に所望のデータを１０Ｖ以下の電圧
（Ｖｃｃ）で一旦保持させ、ラッチ回路の電源電圧を高
電圧（Ｖｐｐ）に上げることでメモリーセルにデータを
記憶させることができる。
ラッチ回路１１６に所望のデータを１０Ｖ以下の電圧
（Ｖｃｃ）で一旦保持させ、ラッチ回路の電源電圧を高
電圧（Ｖｐｐ）に上げることでメモリーセルにデータを
記憶させることができる。
【００３２】また、読み出す時は実施の形態１の時と同
様にＤａｔａ線とＤａｔａＸ線の電位差をセンスアンプ
で読み取ることができるが、デプレッション状態での不
揮発性メモリ素子の電流駆動能力が十分あり、ラッチ回
路１１６のデータを反転できるような場合は、センスア
ンプが不用になり書き込みのためのラッチ回路と読み出
し回路を兼用して簡略化することができる。ラッチ回路
１１６とＤａｔａ線及びＤａｔａＸ線を隔てているＮＭ
ＯＳトランジスタ１０３と１０９のゲート電極に印加さ
れているＲＤＢＩＡＳという信号は、読み出し時には、
実施の形態１と同様に２Ｖ程度としメモリーセルの蓄積
されている電荷が不用意に抜けないようにしながらデー
タを読み出し、書き込む時にはＲＤＢＩＡＳ信号は高電
圧（Ｖｐｐ）に上げられ、メモリセルに印加される電圧
がクランプされないように制御する。（実施の形態４）
図４は本発明の実施の形態４による不揮発性記憶回路の
書き換え特性を示すグラフである。横軸は書き換え回数
を示し、縦軸の上半分側はメモリ素子のエンハンスメン
ト時のしきい値電圧を示し、下半分側はメモリ素子のデ
プレッション時に流せる電流値を示している。一般的に
FLOTOX型の不揮発性メモリは、書き込み電圧（Ｖｐｐ）
を低くすると、トンネル酸化膜にかかるストレスが小さ
くなるために書き換え回数が増えそのかわり書き込み深
さが浅くなり、エンハンスメント時のしきい値電圧が低
くなりデプレッション時の電流値が小さくなる。
様にＤａｔａ線とＤａｔａＸ線の電位差をセンスアンプ
で読み取ることができるが、デプレッション状態での不
揮発性メモリ素子の電流駆動能力が十分あり、ラッチ回
路１１６のデータを反転できるような場合は、センスア
ンプが不用になり書き込みのためのラッチ回路と読み出
し回路を兼用して簡略化することができる。ラッチ回路
１１６とＤａｔａ線及びＤａｔａＸ線を隔てているＮＭ
ＯＳトランジスタ１０３と１０９のゲート電極に印加さ
れているＲＤＢＩＡＳという信号は、読み出し時には、
実施の形態１と同様に２Ｖ程度としメモリーセルの蓄積
されている電荷が不用意に抜けないようにしながらデー
タを読み出し、書き込む時にはＲＤＢＩＡＳ信号は高電
圧（Ｖｐｐ）に上げられ、メモリセルに印加される電圧
がクランプされないように制御する。（実施の形態４）
図４は本発明の実施の形態４による不揮発性記憶回路の
書き換え特性を示すグラフである。横軸は書き換え回数
を示し、縦軸の上半分側はメモリ素子のエンハンスメン
ト時のしきい値電圧を示し、下半分側はメモリ素子のデ
プレッション時に流せる電流値を示している。一般的に
FLOTOX型の不揮発性メモリは、書き込み電圧（Ｖｐｐ）
を低くすると、トンネル酸化膜にかかるストレスが小さ
くなるために書き換え回数が増えそのかわり書き込み深
さが浅くなり、エンハンスメント時のしきい値電圧が低
くなりデプレッション時の電流値が小さくなる。
【００３３】従来は、十分なしきい値電圧とセル電流の
マージンを取るために、Ｖｐｐを１８Ｖ以上としていた
が、本実施例では、Ｖｐｐを１８Ｖ以下としセルに対す
るストレスを低減し書き換え回数を伸ばすことが可能と
なった。
マージンを取るために、Ｖｐｐを１８Ｖ以上としていた
が、本実施例では、Ｖｐｐを１８Ｖ以下としセルに対す
るストレスを低減し書き換え回数を伸ばすことが可能と
なった。
【００３４】従来のセル構成とセンスアンプでは、書き
込みが浅い場合、読み出し速度が遅くなってしまった
り、最悪読み出せなくなってしまうが、本実施の形態の
ように互いに相補となるデータをセンスアンプに入力す
ることで、書き込みが浅くてもセンスアンプの入力に
は、十分電圧差が生じるため、高速にかつきちんと読み
出すことが可能となる。
込みが浅い場合、読み出し速度が遅くなってしまった
り、最悪読み出せなくなってしまうが、本実施の形態の
ように互いに相補となるデータをセンスアンプに入力す
ることで、書き込みが浅くてもセンスアンプの入力に
は、十分電圧差が生じるため、高速にかつきちんと読み
出すことが可能となる。
【００３５】本実施例においても、実用的な時間でＦＮ
トンネル電流でトンネル酸化膜を介してフローティング
ゲートに電荷を注入したり引き抜いたりするには、Ｖｐ
ｐは１２Ｖ以上１８Ｖ以下で書き込みを行なうのが望ま
しい。
トンネル電流でトンネル酸化膜を介してフローティング
ゲートに電荷を注入したり引き抜いたりするには、Ｖｐ
ｐは１２Ｖ以上１８Ｖ以下で書き込みを行なうのが望ま
しい。
【００３６】
【発明の効果】この発明は、以上説明したように、不揮
発性メモリ回路の1ビットのセルを2つ用意し、互いに相
補なデータを書き込むことで高速にデータを読み出した
り、書き込むための高電圧を従来より低くすることで書
き換え回数可能な回数を伸ばしたりすることが可能にな
る。また、従来データの書き換え時に行なっていた不揮
発性記憶素子を一度エンハンスメント状態にするイレー
スサイクルが不用になるため、一回の高電圧書き込みの
時間も短縮することが可能になる。
発性メモリ回路の1ビットのセルを2つ用意し、互いに相
補なデータを書き込むことで高速にデータを読み出した
り、書き込むための高電圧を従来より低くすることで書
き換え回数可能な回数を伸ばしたりすることが可能にな
る。また、従来データの書き換え時に行なっていた不揮
発性記憶素子を一度エンハンスメント状態にするイレー
スサイクルが不用になるため、一回の高電圧書き込みの
時間も短縮することが可能になる。
【図１】本発明の実施の形態１による不揮発性記憶回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】本発明の実施の形態２による不揮発性記憶回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】本発明の実施の形態３による不揮発性記憶回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】本発明の実施の形態４によって不揮発性記憶素
子の書き換え特性を示す図である。
子の書き換え特性を示す図である。
【図５】従来の不揮発性記憶回路の構成を示す回路図で
ある。
ある。
１０１ センスアンプ回路 １０２、１０８ 電流負荷用ＮＭＯＳトランジスタ １０３、１０９ 電流負荷用電圧クランプトランジスタ １０４、１１０ カラムセレクトトランジスタ １０５、１１１ ロウセレクトトランジスタ １０６，１１２ 不揮発性メモリ素子 １０７，１１３ ソーススイッチング用ＮＭＯＳトラン
ジスタ １１４，１１５ 書き込み制御回路 １１６ ラッチ回路 １ 従来の不揮発性記憶回路のセンスアンプ回路 ２、８ 従来の不揮発性記憶回路の電流負荷用ＮＭＯＳ
トランジスタ ３、９ 従来の不揮発性記憶回路の電流負荷用電圧クラ
ンプトランジスタ ４ 従来の不揮発性記憶回路のカラムセレクトトランジ
スタ ５ 従来の不揮発性記憶回路のロウセレクトトランジス
タ（セレクトゲート） ６ 従来の不揮発性メモリ素子 ７ 従来の不揮発性記憶回路のソーススイッチング用Ｎ
ＭＯＳトランジスタ １０ ダミーセルのバイパストランジスタ １１ ダミーセルのセレクトゲート １２ ダミーセル １３ ダミーセルのソーススイッチングトランジスタ ＳＡＢＩＡＳ センスアンプ及び電圧クランプＭＯＳ
用の定電圧信号 ＩＮ＋ 第一のセンスアンプ入力 ＩＮ− 第二のセンスアンプ入力 ＣＯＬＳＥＬ メモリアレイカラム選択信号 ＲＯＷＳＥＬ メモリアレイロウ選択信号 ＲＤ 読み出しイネーブル信号 ＳＡＯＵＴ センスアンプ出力 ＲＤＢＩＡＳ 電圧クランプＭＯＳ用信号 ＳＡＥＮ センスアンプ動作開始信号
ジスタ １１４，１１５ 書き込み制御回路 １１６ ラッチ回路 １ 従来の不揮発性記憶回路のセンスアンプ回路 ２、８ 従来の不揮発性記憶回路の電流負荷用ＮＭＯＳ
トランジスタ ３、９ 従来の不揮発性記憶回路の電流負荷用電圧クラ
ンプトランジスタ ４ 従来の不揮発性記憶回路のカラムセレクトトランジ
スタ ５ 従来の不揮発性記憶回路のロウセレクトトランジス
タ（セレクトゲート） ６ 従来の不揮発性メモリ素子 ７ 従来の不揮発性記憶回路のソーススイッチング用Ｎ
ＭＯＳトランジスタ １０ ダミーセルのバイパストランジスタ １１ ダミーセルのセレクトゲート １２ ダミーセル １３ ダミーセルのソーススイッチングトランジスタ ＳＡＢＩＡＳ センスアンプ及び電圧クランプＭＯＳ
用の定電圧信号 ＩＮ＋ 第一のセンスアンプ入力 ＩＮ− 第二のセンスアンプ入力 ＣＯＬＳＥＬ メモリアレイカラム選択信号 ＲＯＷＳＥＬ メモリアレイロウ選択信号 ＲＤ 読み出しイネーブル信号 ＳＡＯＵＴ センスアンプ出力 ＲＤＢＩＡＳ 電圧クランプＭＯＳ用信号 ＳＡＥＮ センスアンプ動作開始信号
Claims (5)
- 【請求項１】 FLOTOX型の電気的に書き換え可能な不揮
発性記憶素子を用いた不揮発性記憶回路において、第一
の不揮発性記憶素子のドレイン電極が少なくとも１つの
第一の選択トランジスタを介して接続された第一のデー
タ線と、第二の不揮発性記憶素子のドレイン電極が少な
くとも一つの第二の選択トランジスタを介して接続され
た第二のデータ線を有し、前記第一の不揮発性記憶素子
のゲート電極は前記第二の不揮発性記憶素子のドレイン
電極と接続され、前記第二の不揮発性記憶素子のゲート
電極は前記第一の不揮発性記憶素子のドレイン電極と接
続され、前記第一のデータ線は第一の電流負荷回路とセ
ンスアンプ回路の第一の入力端子に接続され、前記第二
のデータ線は第二の電流負荷回路と前記センスアンプ回
路の第二の入力端子に接続され、前記第一の不揮発性記
憶素子と前記第二の不揮発性記憶素子のソース電極はそ
れぞれスイッチングトランジスタを介して接地電位に接
続されていて、１ビットのデータを前記第一の不揮発性
記憶素子と前記第二の不揮発性記憶素子を用いて常に相
補的に対となった正と負の論理状態を記憶することを特
徴とする不揮発性記憶回路。 - 【請求項２】 前記第一の不揮発性記憶素子と第二の不
揮発性記憶素子と前記第一のデータ線と第二のデータ線
を有するFLOTOX型不揮発性記憶回路において、データを
書き込むときに前記第一のデータ線と第二のデータ線を
一方が10V以上の高電圧の時に他方が0Vとなるように互
いに相補的に電圧を印加することで前記第一の不揮発性
素子と第二の不揮発性素子に相補的に対となった正と負
の論理状態を記憶する事を特徴とする請求項１記載の不
揮発性記憶回路。 - 【請求項３】 FLOTOX型の電気的に書き換え可能な不揮
発性記憶素子を用いた不揮発性記憶回路において、第一
の不揮発性記憶素子のドレイン電極が少なくとも１つの
第一の選択トランジスタを介して接続された第一のデー
タ線と、第二の不揮発性記憶素子のドレイン電極が少な
くとも一つの第二の選択トランジスタを介して接続され
た第二のデータ線を有し、第一の不揮発性記憶素子のゲ
ート電極は第二の不揮発性記憶素子のドレイン電極と接
続され、第二の不揮発性記憶素子のゲート電極は第一の
不揮発性記憶素子のドレイン電極と接続され、第一のデ
ータ線はラッチ回路の第一の入力端子に接続され、第二
のデータ線はラッチ回路の第二の入力端子に接続され、
第一の不揮発性記憶素子と第二の不揮発性記憶素子のソ
ース電極はそれぞれスイッチングトランジスタを介して
接地電位に接続されていて、１ビットのデータを第一の
不揮発性記憶素子と第二の不揮発性記憶素子を用いて常
に相補的に対となった正と負の論理状態を記憶すること
を特徴とする不揮発性記憶回路。 - 【請求項４】 前記第一の不揮発性記憶素子と第二の不
揮発性記憶素子と前記第一のデータ線と第二のデータ線
を有するFLOTOX型不揮発性記憶回路において、ラッチ回
路に供給する電源を10V以上の高電圧とし、データを書
き込むときに前記第一のデータ線と第二のデータ線を一
方が10V以上の高電圧の時に他方が0Vとなるように互い
に相補的に電圧を印加することで前記第一の不揮発性素
子と第二の不揮発性素子に相補的に対となった正と負の
論理状態を記憶する事を特徴とする請求項３記載の不揮
発性記憶回路。 - 【請求項５】 前記第一の不揮発性記憶素子と第二の不
揮発性記憶素子と前記第一のデータ線と第二のデータ線
を有するFLOTOX型不揮発性記憶回路において、データを
書き込む時の高電圧が12V以上18V以下であることを特徴
請求項１から４記載の不揮発性記憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035803A JP2002237191A (ja) | 2001-02-13 | 2001-02-13 | 相補型不揮発性記憶回路 |
| TW090131119A TW518762B (en) | 2001-02-13 | 2001-12-14 | Complementary non-volatile memory circuit |
| US10/027,076 US6515907B2 (en) | 2001-02-13 | 2001-12-26 | Complementary non-volatile memory circuit |
| CN02103097.9A CN1277314C (zh) | 2001-02-13 | 2002-02-10 | 互补非易失性存储电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035803A JP2002237191A (ja) | 2001-02-13 | 2001-02-13 | 相補型不揮発性記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237191A true JP2002237191A (ja) | 2002-08-23 |
Family
ID=18899196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001035803A Withdrawn JP2002237191A (ja) | 2001-02-13 | 2001-02-13 | 相補型不揮発性記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6515907B2 (ja) |
| JP (1) | JP2002237191A (ja) |
| CN (1) | CN1277314C (ja) |
| TW (1) | TW518762B (ja) |
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- 2001-02-13 JP JP2001035803A patent/JP2002237191A/ja not_active Withdrawn
- 2001-12-14 TW TW090131119A patent/TW518762B/zh not_active IP Right Cessation
- 2001-12-26 US US10/027,076 patent/US6515907B2/en not_active Expired - Lifetime
-
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- 2002-02-10 CN CN02103097.9A patent/CN1277314C/zh not_active Expired - Fee Related
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