JP3829161B2 - 多ビット情報を記録する不揮発性メモリ回路 - Google Patents
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- 239000000872 buffer Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 12
- 101150015547 SDL1 gene Proteins 0.000 description 20
- 238000010586 diagram Methods 0.000 description 16
- 101100352626 Arabidopsis thaliana QUA2 gene Proteins 0.000 description 13
- 101100426871 Ustilago maydis (strain 521 / FGSC 9021) TSD2 gene Proteins 0.000 description 13
- 230000004044 response Effects 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 3
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000011094 buffer selection Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、非導電性のトラップゲートを有して多ビットのデータを記憶することができるセルトランジスタよりなる不揮発性メモリ回路に関し、特に、多数のセルトランジスタから同時に記憶データを読み出すことができるセルアレイ構成を有する不揮発性メモリ回路に関する。
【０００２】
【従来の技術】
半導体を利用した不揮発性メモリは、電源をオフにしても情報を保持することができ、且つ高速読み出しができることから、情報記録媒体として広く利用されている。近年においては、携帯情報端末に利用されたり、デジタルカメラやＭＰ３データのデジタルミュージックなどの記録媒体として利用されている。
【０００３】
現在普及しているフラッシュメモリなどの不揮発性メモリは、ソース、ドレイン領域の間のチャネル領域上に、導電性のフローティングゲートとコントロールゲートを有する構造である。かかる不揮発性メモリは、フローティングゲートがゲート絶縁膜内に埋め込まれて構成され、このフローティングゲートに電荷（チャージ）を注入する、しないにより、１ビットの情報を記憶する。かかる普及型の不揮発性メモリは、フローティングゲートが導電性であるので、ゲート酸化膜にわずかでも欠陥が存在すると、その欠陥を通じてフローティングゲート内の電子が全て消失してしまい、信頼性を高くできない問題がある。
【０００４】
上記の普及型の不揮発性メモリとは別に、フローティングゲートの代わりに非導電性のチャージトラップゲートを設けて、トラップゲートのソース側及びドレイン側に局所的にチャージをトラップさせて、２ビットの情報を記憶する新しいタイプの不揮発性メモリが提案されている。例えば、ＰＣＴ出願、ＷＯ99/07000「Two Bit Non-Volatile Electrically Erasable and Programmable Semiconductor Memory Cell Utilizing Asymmetrical Charge Trapping」にかかる不揮発性メモリが記載されている。この不揮発性メモリは、トラップゲートが非導電性であるので、局所的に注入した電子が消失する確率は低く、信頼性を高くすることができる。
【０００５】
図１は、上記従来の２ビット不揮発性メモリのセルトランジスタの構成を示す図である。図１（１）はその断面図であり、図１（２）はその等価回路図である。シリコン基板１の表面に、ソース・ドレイン領域ＳＤ１，ＳＤ２が形成され、シリコン窒化膜などで形成されるトラップゲートＴＧと導電材料のコントロールゲートＣＧがチャネル領域上に形成される。トラップゲートＴＧは、シリコン酸化膜などの絶縁膜２内に埋め込まれていて、全体でＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造になる。シリコン窒化膜とシリコン酸化膜とのバンドギャップの差を利用して、シリコン窒化膜にチャージをトラップさせて保持させることができる。
【０００６】
この不揮発性メモリの特徴的な構成は、トラップゲートＴＧが、絶縁体、誘電体などの非導電性物質からなり、このトラップゲートＴＧにチャージを注入した場合、トラップゲート内をチャージが移動することができない。従って、第１のソース・ドレイン領域ＳＤ１の近傍にチャージを注入した場合と、第２のソース・ドレイン領域ＳＤ２の近傍にチャージを注入した場合とを区別することができ、２ビットのデータを記録することができる。
【０００７】
図１（２）は、上記の２ビット不揮発性メモリの等価回路図である。トラップゲートＴＧが、非導電性であるので、第１のソース・ドレイン領域ＳＤ１の近傍の第１のトラップゲート領域ＴＳＤ１と、第２のソース・ドレイン領域ＳＤ２の近傍の第２のトラップゲート領域ＴＳＤ２とに、別々のＭＯＳトランジスタが形成されている構成と等価になる。そして、後述する読み出しやプログラム（書き込み）動作では、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、一方がソース領域としてまたはドレイン領域として利用されるので、本明細書では、それぞれ、第１のソース・ドレイン領域ＳＤ１、第２のソース・ドレイン領域ＳＤ２と称する。
【０００８】
図２は、従来の２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。第１のソース・ドレイン領域SD1に印加される電圧をV(SD1)、第２のソース・ドレイン領域SD2に印加される電圧をV(SD2)、コントロールゲートCGに印加される電圧をVgとする。
【０００９】
図２（１）に示される通り、不揮発性記憶メモリのプログラム（書き込み）は、例えばVg=10V、V(SD1)=0V、V(SD2)=6Vを印加し、第２のソース・ドレイン領域SD2の近傍で発生したホット・エレクトロンを、第２のソース・ドレイン領域SD2に近い第２のトラップゲート領域ＴＳＤ２中に注入することにより行われる。
【００１０】
また、消去動作では、図２（２）に示される通り、コントロールゲートＣＧにVg=−5V、第１または第２のソース・ドレイン領域SD1またはSD2、もしくはその両方に5Vを印加し、FNトンネル（ファウラー・ノルドハイム・トンネル）現象を利用してトラップゲートＴＧ中から電子を引き抜く。同時にソース・ドレイン領域SD1、SD2の近傍で発生したホット・ホールをトラップゲートＴＧに注入することにより、トラップゲートＴＧ中の電荷を中和する。
【００１１】
次に、読み出しは、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２間に、プログラムとは反対方向の電圧を印加し、第２のトラップゲート領域ＴＳＤ２に電子がトラップされているか否かを検出する。即ち、第２のトラップゲート領域ＴＳＤ２の状態を読み出すためには、例えばVg=3V、V(SD1)=1.6V、V(SD2)=0Vを印加する。ここで、図２（３）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在すると、ゲート下のチャネルが第２のソース・ドレイン領域SD2までつながらず、チャネル電流が流れない（０データ格納状態）。逆に図２（４）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在しなければ、チャネルが第２のソース・ドレイン領域SD2までつながり、チャネル電流が流れる（１データ格納状態）。こうして、第２のトラップゲート領域ＴＳＤ２に電子が蓄積されているか否かを、セルトランジスタのオン・オフ、つまり電流の有無で検出することができる。
【００１２】
また、不揮発性記憶メモリの読み出しにおいて、図２（５）のように、Vg=3V、V(SD1)=0V、V(SD2)=1.6Vとして、第１及び第２のソース・ドレイン領域間の電圧印加状態を上記図２（３）と逆にすると、仮に第２のトラップゲート領域ＴＳＤ２に電子が存在しても、チャネルがピンチ・オフしたＭＯＳトランジスタと同じ状態になり、第２のソース・ドレイン領域と基板間に広がる空乏層によって、チャネル電流が流れる。従って、このような電圧印加状態では、第１のソース・ドレイン領域SD1付近の第１のトラップゲート領域ＴＳＤ１に電子が蓄積されているか否かを、第２のトラップゲート領域ＴＳＤ２の電子の有無にかかわらず検出することができる。
【００１３】
上記の通り、従来のメモリでは、第１のソース・ドレイン領域SD1付近の窒化膜の領域ＴＳＤ１と第２のソース・ドレイン領域SD2付近の窒化膜の領域ＴＳＤ２に電子を蓄積したりしなかったりすることで、２ビットの情報を記録することができ、大容量化やチップ面積縮小による１チップあたりのコスト削減に有利である。
【００１４】
図３は、上記の不揮発性メモリの２ビットの情報を記録した状態を示す図である。図中、黒丸は電子を示す。図３（１）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２のいずれにも電子が捕獲されていない状態で、データ＝１１を示す。図３（２）は、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されている状態で、データ＝０１を示す。図３（３）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電子が捕獲されている状態で、データ＝００を示し、更に、図３（４）は、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されている状態で、データ＝１０を示す。
【００１５】
図４は、従来のメモリセルアレイの構成を示す図である。２ビット記録可能な不揮発性メモリは、上記の通り、セルトランジスタのソース・ドレイン領域の一方から他方に電圧を印加して、所望のデータの読み出しを行う。従って、同じセルトランジスタに対して、両方向に電圧を印加することができ、両側のソース・ドレイン領域に接続される２本のソース・ドレイン線それぞれからデータの読み出しを行う必要がある。
【００１６】
図４に示した従来例では、４本のワード線WL0〜WL3と、それらのワード線にコントロールゲートがそれぞれ接続されるセルトランジスタＭ１〜Ｍ８とが設けられる。そして、大容量化のために、隣接するセルトランジスタのソース・ドレイン領域は共有され、共通のソース・ドレイン線SDL0〜SDL7が接続される。そして、４個のセルトランジスタ毎に１対のコラム線Ｌ１、Ｌ２及びＬ３，Ｌ４と、それらとソース・ドレイン線SDL0〜SDL7とを接続する１組４個の選択トランジスタＱ１〜Ｑ４が設けられる。選択信号SEL1〜SEL4に応答して、選択トランジスタＱ１〜Ｑ４のいずれかが導通して、コラム線Ｌ１〜Ｌ４が適宜ソース・ドレイン線に接続される。
【００１７】
図５は、図４の動作を説明する図表である。セルトランジスタＭ１を選択する時は、図５に示される通り、選択信号SEL1とSEL３をＬレベルにしてトランジスタＱ１，Ｑ３を非導通にし、選択信号SEL2とSEL4をＨレベルにしてトランジスタＱ２，Ｑ４を導通する。その結果、セルトランジスタＭ１のソース・ドレイン線SDL0、SDL1は、それぞれコラム線Ｌ１，Ｌ２に接続される。そこで、コラム線Ｌ２に０Ｖを印加し、コラム線Ｌ１にビット線として所定の読み出し電圧（1.6V）を印加すると、セルトランジスタＭ１に対して、左側から右側に電圧が印加され、コラム線Ｌ１に電流が流れるか否かを図示しないセンスアンプ回路により検出することができる。
【００１８】
この時、セルトランジスタＭ５のソース・ドレイン線SDL4,SDL5もコラム線Ｌ３，Ｌ４に接続される。しかし、ワード線WL0の選択により、同時に選択されるセルトランジスタＭ２，Ｍ３，Ｍ４が、導通する又はリーク電流を発生することに伴い、セルトランジスタＭ１の読み出しが適切に行えなくなる可能性がある。従って、それを防止するために、コラム線Ｌ３，Ｌ４は共にフローティング状態にされる。
【００１９】
かくして、ワード線ＷＬ０を選択して読み出されるデータは、セルトランジスタＭ１の一方の記憶データだけとなる。選択信号をそのままの状態にして、コラム線Ｌ１に０Ｖを印加し、コラム線Ｌ２に所定の電圧（1.6V）を印加すると、セルトランジスタＭ１のもう一方の記憶データを読み出すことができる。いずれにしても、選択信号SEL1〜SEL4を駆動して、１個のセルトランジスタの２ビットのデータが読み出されるにすぎない。
【００２０】
４組のセルトランジスタのうち、残りのセルトランジスタＭ２，Ｍ３，Ｍ４の読み出しは、図５に示される通り、上記と同様である。この場合も、ワード線WL0の選択に応答して、各セルトランジスタの記憶データが１個ずつ読み出される。
【００２１】
【発明が解決しようとする課題】
非導電性のトラップゲートを有する２ビット不揮発性メモリは、普及型のフラッシュメモリに比較して、２ビットのデータを記憶することができるので、大容量メモリに好適である。しかし、一方で、その読み出し動作は、読み出したいデータによって、ソース・ドレイン領域に印加する電圧の方向が逆になるので、図４，５に示した通り、読み出し回路が複雑であり、且つ読み出しのスループットが悪いという課題がある。
【００２２】
そこで、本発明の目的は、読み出しのスループットを高くした多ビット不揮発性メモリ回路を提供することにある。
【００２３】
更に、本発明の目的は、１本のワード線の選択に伴って、複数のセルトランジスタの記憶データを同時に読み出すことができる多ビット不揮発性メモリ回路を提供することにある。
【００２４】
更に、本発明の目的は、高速読み出しを可能にしたセルアレイ構造を有する多ビット不揮発性メモリ回路を提供することにある。
【００２５】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、非導電性のトラップゲートを有するセルトランジスタを複数配置した不揮発性メモリ回路において、行方向に隣接するセルトランジスタのソース・ドレイン領域に共通に接続される複数のソース・ドレイン線を有し、この隣接するソース・ドレイン線を、フローティング状態、読み出し電圧印加状態、基準電圧状態、読み出し電圧状態、及びフローティング状態にし、読み出し電圧状態になっているソース・ドレイン線をビット線として機能させ、複数のデータを同時に読み出すようにする。
【００２６】
本発明の好ましい実施の形態では、上記の５つの状態のソース・ドレイン線群を、順次シフト又は移動させることで、セルトランジスタに記録されている多ビットのデータを高速に読み出すことができ、読み出しのスループットを向上させることができる。
【００２７】
上記の目的を達成するために、本発明の別の側面は、多ビット情報を記録する不揮発性メモリ回路において、
基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に順に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、前記トラップゲートの少なくとも両端に局所的に電荷をトラップしてデータを記録する、複数のセルトランジスタと、
行方向に配置された前記複数のセルトランジスタのコントロールゲートに接続された複数のワード線と、
前記行方向に隣接する前記セルトランジスタのソース・ドレイン領域に共通に接続された複数のソース・ドレイン線と、
前記複数のソース・ドレイン線にそれぞれ接続され、隣接するソース・ドレイン線群内の各ソース・ドレイン線に対して、順番にフローティング状態、読み出し電圧状態、基準電圧状態、読み出し電圧状態、フローティング状態の組み合わせを提供し、前記読み出し電圧状態のソース・ドレイン線から前記記録データを読み出す複数のページバッファとを有することを特徴とする。
【００２８】
更に上記の発明の好ましい実施の態様では、前記複数のページバッファは、前記組み合わせを提供される前記隣接するソース・ドレイン線群を所定の順番でシフトすることを特徴とする。
【００２９】
これにより、セルトランジスタの多ビットのデータを全て適宜読み出すことができる。
【００３０】
更に上記の発明の好ましい実施の態様では、前記複数のページバッファは、奇数番目の前記ソース・ドレイン線を両端に有する第１の隣接ソース・ドレイン線群と偶数番目の前記ソース・ドレイン線を両端に有する第２の隣接ソース・ドレイン線群とに、前記組み合わせを提供する毎に、前記読み出した記録データを出力することを特徴とする。
【００３１】
第１の隣接ソース・ドレイン線群と第２の隣接ソース・ドレイン線群とに上記の組み合わせを提供することにより、例えば８個の隣接するセルトランジスタ群内の記録データが８ビット、ページバッファに読み出される。その段階で、適宜ページバッファ内のデータを出力することが好ましい。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００３３】
本発明の実施の形態例は、２ビットを記憶することができるセルトランジスタを複数有する不揮発性メモリ回路である。かかるセルトランジスタは、図１，２，３にて説明した従来のセルトランジスタと同じである。即ち、非導電性のトラップゲートの両端に電子をトラップするか否かにより、１個のセルトランジスタに２ビットの情報を記録することができる。従って、このセルトランジスタに対するプログラム（書き込み）、消去、読み出し動作は、図２に示した通りであり、ここでは繰り返して説明しない。
【００３４】
図６は、かかるセルトランジスタを複数、マトリクス状に配置した本実施の形態例のセルアレイ構成図である。図６に示されたセルアレイは、行方向に延びる２本のワード線WL0、WL1が配置され、ワード線に交差し列方向に延びる９本のソース・ドレイン線SDL1〜SDL9が配置される。ワード線WL0には、セルトランジスタＭ１〜Ｍ９のコントロールゲートがそれぞれ接続され、セルトランジスタＭ１〜Ｍ９は、それぞれ、隣接するセルトランジスタとソース・ドレイン端子が共通接続され、かかるソース・ドレイン端子にソース・ドレイン線SDL1〜SDL9が共通に接続される。ワード線WL1には、同様にセルトランジスタM11〜Ｍ19のコントロールゲートが接続され、それらのセルトランジスタも、隣接するセルトランジスタとソース・ドレイン端子を共通接続され、それに共通のソース・ドレイン線SDL1〜SDL9が接続される。従って、全てのセルトランジスタは、コントロールゲートがワード線に接続され、ソース・ドレイン端子はソース・ドレイン線にそれぞれ接続される。
【００３５】
奇数番目のソース・ドレイン線SDL1、SDL3…SDL9は、図６の上側に配置したページバッファP/B1、P/B3…P/B9にそれぞれ接続される。また、偶数番目のソース・ドレイン線SDL2、SDL4…SDL8は、図６の下側に配置したページバッファP/B2、P/B4….P/B8にそれぞれ接続される。これらのページバッファは、それぞれの制御信号群STP、SBTに応答して、接続されるソース・ドレイン線を、読み出し電圧が印加されてビット線の如く機能させる読み出し電圧状態（BL）と、読み出し基準電圧である０Ｖが印加される基準電圧状態（０Ｖ）と、フローティング状態（Ｆ）とのいずれかの状態にする。
【００３６】
セルトランジスタは、接続されるソース・ドレイン線が読み出し電圧状態（BL）と基準電圧状態（0V）とにされると、読み出し電圧状態にされているソース・ドレイン線を経由して、それに接続されるページバッファにより記録データが読み出される。また、セルトランジスタは、接続されるソース・ドレイン線のいずれか一方が、フローティング状態（Ｆ）にされると、隣接するセルトランジスタの読み出し動作に何ら影響を与えない状態になる。
【００３７】
各ページバッファは、接続されたソース・ドレイン線SDLを上記の読み出し電圧状態（BL）にすることで、そのソース・ドレイン線SDLに接続されたセルトランジスタの記録データを読み出し、保持する機能を有する。そして、その保持された読み出しデータは、図示しない読み出し制御信号と選択信号に応答して、出力データバスPBoutに出力される。
【００３８】
図６に示されたセルアレイには、ワード線WL0に対して８個のセルトランジスタが接続される。従って、ワード線WL0の選択によって、合計で１６ビットの記憶データを読み出すことができる。但し、８個のセルトランジスタに対して、９本のソース・ドレイン線及び９個のページバッファしか設けられていないので、上記の１６ビットの記録データは、８ビットずつ読み出され、保持される。保持された８ビットの読み出しデータは、適宜出力バスPBoutから出力される。更に、後述する通り、１本のワード線を選択した時に、各ソース・ドレイン線を制御することにより、同時に４ビットのデータをページバッファに読み出すことができ、従って、２サイクルにより８ビットのデータを読み出し、４サイクルで８個のセルトランジスタの１６ビットのデータを読み出すことができる。
【００３９】
但し、１本のワード線に接続されるセルトランジスタの数は、８個に限定されない。好ましくは、８個の単位で、セルトランジスタユニットUNIT1，UNIT2が複数ユニット配置される。その場合、図６に示される通り、隣接するトランジスタユニットUNIT1，UNIT2は、それぞれ一端のソース・ドレイン線SDL9が共有されることが好ましい。
【００４０】
図７は、読み出し時におけるソース・ドレイン線の電圧状態を示す図表である。更に、図８は、読み出し時におけるセルアレイの動作を説明する図である。８個のセルトランジスタに対しては、図７及び図８に示される読み出しサイクル（１）〜（４）毎にそれぞれ４ビットずつ同時にページバッファに読み出すことができ、４サイクルで１６ビットのデータを読み出すことができる。
【００４１】
図７の読み出しサイクル（１）〜（４）は、図８の読み出しサイクル（１）〜（４）に対応する。ここの例では、上記の通り、１回のページリードで８ビットのデータを読み出す。そして、各ページリードは、２つの読み出しサイクルで構成される。
【００４２】
読み出しサイクル（１）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝0V、BL、Ｆ、BL、0V、BL、Ｆ、BL、0V
の状態にされる。ここで、0Vは基準電圧状態、BLは読み出し電圧状態、Fはフローティング状態をそれぞれ意味する。その結果、図８（１）に矢印で示される電流の有無が、ページバッファP/B2、P/B4、P/B6、P/B8により検出される。即ち、セルトランジスタＭ１，Ｍ４，Ｍ５，Ｍ８において、読み出し電圧状態(BL)のソース・ドレイン線側のデータM1(SD1)、M4(SD2)、M5(SD1)、M8(SD2)が、ページバッファP/B2、P/B4、P/B6、P/B8により読み出され、保持される。読み出しサイクル（１）では、偶数番目のソース・ドレイン線が読み出し電圧状態にされることで、偶数番目のページバッファP/B2、P/B4、P/B6、P/B8が、それに対応するセルトランジスタの記録データを読み出し、保持する。
【００４３】
次に、読み出しサイクル（２）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝BL、0V、BL、Ｆ、BL、0V、BL、Ｆ、Ｆ（又はBL）
の状態にされる。その結果、図８（２）に矢印で示される電流の有無が、ページバッファP/B1、P/B3、P/B5、P/B7により検出される。即ち、セルトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６において、読み出し電圧状態のソース・ドレイン線側のデータM1(SD2)、M2(SD1)、M5(SD2)、M6(SD1)が、ページバッファP/B1、P/B3、P/B5、P/B7により読み出され、保持される。読み出しサイクル（２）では、奇数番目のソース・ドレイン線が読み出し電圧状態にされることで、奇数番目のページバッファP/B1、P/B3、P/B5、P/B7が、それに対応するセルトランジスタの記録データを読み出し、保持する。
【００４４】
読み出しサイクル（１）（２）により、合計で８ビットからなる１ページ分の記録データが、８個のページバッファに読み出され保持される。つまり、読み出しサイクル（１）（２）により１回目のページリードが終了する。その後は、適宜、ページバッファを選択することにより、その保持されているデータが、出力バスPBoutに出力される。出力データバスPBoutを複数本にすることで、複数のデータを同時に出力することが可能になる。
【００４５】
次に２回目のページリード動作が必要に応じて行われる。２回目のページリード動作は、読み出しサイクル（３）（４）により行われる。読み出しサイクル（３）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝Ｆ、BL、0V、BL、Ｆ、BL、0V、BL、Ｆ
の状態にされる。その結果、図８（３）に矢印で示される電流の有無が、ページバッファP/B2、P/B4、P/B6、P/B8により検出される。即ち、セルトランジスタＭ２，Ｍ３，Ｍ６，Ｍ７において、読み出し電圧状態のソース・ドレイン線側のデータM2(SD2)、M3(SD1)、M6(SD2)、M7(SD1)が、ページバッファP/B2、P/B4、P/B6、P/B8により読み出され、保持される。このように、読み出しサイクル（３）では、偶数番目のソース・ドレイン線が読み出し電圧状態にされることで、偶数番目のページバッファP/B2、P/B4、P/B6、P/B8が、それらに対応するセルトランジスタの記録データを読み出し、保持する。
【００４６】
次に、読み出しサイクル（４）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝Ｆ(又はBL)、Ｆ、BL、0V、BL、Ｆ、BL、0V、BL
の状態にされる。その結果、図８（４）に矢印で示される電流の有無が、ページバッファP/B1、P/B3、P/B5、P/B7により検出される。即ち、セルトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８において、読み出し電圧状態のソース・ドレイン線側のデータM3(SD2)、M4(SD1)、M7(SD2)、M8(SD1)が、ページバッファP/B1、P/B3、P/B5、P/B7により読み出され、保持される。読み出しサイクル（４）では、奇数番目のソース・ドレイン線が読み出し電圧状態にされることで、奇数番目のページバッファP/B1、P/B3、P/B5、P/B7が、それらに対応するセルトランジスタの記録データを読み出し、保持する。
【００４７】
読み出しサイクル（３）（４）により、合計で８ビットからなる１ページ分の記録データが８個のページバッファに読み出される。その後は、適宜出力バスPBout経由で出力される。
【００４８】
以上の通り、本実施の形態例では、１つのワード線を選択した時に、８個のセルトランジスタの内、４ビットのデータが同時にページバッファに読み出されることができる。従って、この８個のセルトランジスタのユニットがＮユニット配置される場合は、１つのワード線を選択した時に、４Ｎビットのデータを同時にページバッファに読み出すことが可能になる。従って、大容量に適したセルアレイの配置にすると共に、１回のワード線選択により、同時に複数のビットの記録データをページバッファに読み出すことができる。
【００４９】
そして、８個のセルトランジスタからなるユニットに対して、４回の読み出しサイクルにより、１６ビットの記録データを読み出すことができる。言い換えると、８個のセルトランジスタからなるユニットを複数ユニット配置した場合でも、１本のワード線を選択しながら、４回の読み出しサイクルによって、全ての記録データをページバッファに読み出すことが可能になる。従って、読み出し動作のスループットを向上させ、読み出しサイクルを短くすることができる。
【００５０】
上記の４種類の読み出しサイクル（１）〜（４）は、Ｆ、BL、0V、BL、Ｆの状態にされた隣接する５本のソース・ドレイン線からなるソース・ドレイン線群が、１つずつ右側にシフトしていることが理解される。このソース・ドレイン線群内では、読み出し電圧状態のソース・ドレイン線が２本あるので、２ビットの記録データが同時に読み出される。
【００５１】
また、４種類の読み出しサイクルの順番は、上記の
（１）、（２）、（３）、（４）
以外にも、次の順番でも良い。
【００５２】
（１）、（２）、（４）、（３）
（２）、（１）、（３）、（４）
（１）、（２）、（４）、（３）
（１）、（４）、（２）、（３）
（１）、（４）、（３）、（２）
（４）、（１）、（２）、（３）
（４）、（１）、（３）、（２）
いずれの場合も、奇数番目と偶数番目のソース・ドレイン線が読み出し電圧状態（BL）にされる読み出しサイクルが組み合わされことが必要である。上記の変形例から理解される通り、Ｆ、BL、0V、BL、Ｆの状態にされた隣接する５本のソース・ドレイン線からなるソース・ドレイン線群が、適宜移動していくことで、全てのセルトランジスタのデータを読み出すことができる。
【００５３】
尚、ここで隣接するソース・ドレイン線とは、ソース・ドレイン領域が接続されたセルトランジスタに対して共通に接続されたソース・ドレイン線において、隣接するという意味である。従って、例えば、マトリクス状に配置されたセルトランジスタが、１個おきに、そのソース・ドレイン領域が接続されている場合は、本実施の形態例では、その１個置きに接続されたセルトランジスタのストリングスに対して共通接続されたソース・ドレイン線群において、隣接する５本のソース・ドレイン線に対して、Ｆ、BL、0V、BL、Ｆの状態をシフトしていく必要がある。
【００５４】
図９は、本実施の形態例におけるページバッファの回路図である。図９に示したページバッファは、接続されるソース・ドレイン線SDLnを、読み出し電圧状態(BL)と、基準電圧状態（0V）と、フローティング状態（Ｆ）にする機能と、ソース・ドレイン線を介してセルトランジスタＭの記録データを読み出すセンスアンプ機能と、その読み出したデータを保持するラッチ機能とを有する。図中上部に示される通り、斜め線があるトランジスタはＰチャネルトランジスタ、斜め線がないトランジスタはＮチャネルトランジスタを示す。
【００５５】
トランジスタＮ１は、選択信号YD1に応答して導通し、ページバッファ回路をデータバスPBOUTに接続する選択ゲートである。トランジスタＮ６は、ロード信号LDに応答して導通し、書き込みデータをデータバスPBOUTから入力するゲートである。また、トランジスタＰ２，Ｐ３，Ｎ４，Ｎ５は、読み出し時にインバータ１０，１２からなるラッチ回路に保持されたデータを増幅して出力するインバータ回路である。このインバータ回路は、制御信号LD,RDに応答して、トランジスタＰ３，Ｎ４が導通するときに、活性化される。インバータ１０，１２は、上記の通り、書き込みデータや読み出しデータを一次的に保持するラッチ回路である。
【００５６】
更に、バイアス制御信号PBIASにより定電流源となるトランジスタＰ９と、トランジスタN10,N11により、センスアンプ回路が構成される。更に、トランジスタＮ12は、導通して０Ｖの基準電圧状態を形成する。そして、トランジスタN13は、制御信号BLCNTRLに応答して導通し、ソース・ドレイン線SDLnをノードSNSに接続する。トランジスタN8は、プログラム時に導通して、ラッチ回路内のプログラムしたいデータに応じた電圧をソース・ドレイン線SDLnに供給する。
【００５７】
ソース・ドレイン線を読み出し電圧状態BL、フローティング状態Ｆ及び基準電圧状態0Vにするための、主な制御信号PBIAS、BLCNTRL、DIS、PGMONの組み合わせが、図９の下側の表に示される。
【００５８】
次に、ページバッファ回路によるセルトランジスタＭの記録データの読み出し動作について説明する。
【００５９】
まず始めに、制御信号LDをＬレベル、RDをＬレベル（又はＨレベルでもよい）、YD1をＬレベル（又はＨレベルでもよい）、SETをＬレベル、PGMONをＬレベル、PBIASをＨレベル、DISをＬレベル、BLCNTRLをＬレベルの状態にあるとする。そこで、最初のステップでは、制御信号DISをＨレベル、PGMONをＨレベルにすることで、トランジスタＮ１２とＮ８を導通させ、ノードAをＬレベル、ノードBをＨレベルにセットする。
【００６０】
次のステップで、制御信号PGMONをＬレベルにしてトランジスタＮ８を非導通にし、制御信号BLCNTRLをＨレベル、PBIASをＬレベルにして、定電流源であるトランジスタＰ９とセルトランジスタＭに接続されたソース・ドレイン線SDLnとを電気的に接続する。これにより、ソース・ドレイン線SDLnは、読み出し電圧が印加された状態、即ちビット線の機能を有する状態になる。この時、セルトランジスタＭの反対側のソース・ドレイン線SDLn+1には、基準電圧として０Ｖが印加される。
【００６１】
そこで、セルトランジスタＭが格納しているデータは、この定電流（以下センス電流という）よりも多くの電流をセルトランジスタＭが流せるか否かで判定される。セルトランジスタＭが流す電流がセンス電流より多い状態を「１データ格納状態」、センス電流より少ない状態を「０データ格納状態」とする。
【００６２】
セルトランジスタＭが「１データ格納状態」の場合、ノードSNSはＬレベルになる。従って、次のステップで制御信号SETとしてＨレベルのパルス信号をトランジスタＮ11に印加したとき、トランジスタＮ10はオンしないので、ノードAはＬレベル、ノードBはＨレベルの状態が保持される。その後、制御信号SETがＬレベルにもどり、インバータ10,12からなるラッチ回路部とセンス回路部が切り離され、ラッチ回路部10,12にはノードA=Low、ノードB=Highという１データの状態が格納されていることになる。
【００６３】
セルトランジスタＭが「０データ格納状態」の場合、ノードSNSは、定電流源トランジスタＰ９のセンス電流によってＨレベルになる。従って、次のステップで制御信号SETとしてＨレベルのパルス信号をトランジスタＮ11に印加したとき、検出トランジスタN10がオンするので、ノードAはＨレベル、ノードBはＬレベルの状態に反転される。その後、制御信号SETがＬレベルに、ラッチ回路部とセンス回路部が切り離され、ラッチ回路部10,12にはノードA=High、ノードB=Lowという０データの状態が格納されていることになる。
【００６４】
次に、ページバッファP/Bnは、ソース・ドレイン線SDLnをフローティング状態にする場合、制御信号BLCNTRLはＨレベルでもＬレベルでもかまわないが、制御信号PBIASをＨレベルにしてトランジスタＰ９を非導通にし、制御信号PGMONもLレベルにしてトランジスタＮ８を非導通にし、制御信号DISをＬレベルにする。その結果、ソース・ドレイン線SDLnはフローティング状態になる。これにより、そのソース・ドレイン線に接続されているセルトランジスタは、隣接するセルトランジスタの読み出し動作に影響を与えることはない。
【００６５】
更に、ページバッファP/Bnは、ソース・ドレイン線SDLnを基準電圧状態にする場合は、制御信号DISをＨレベルにしてトランジスタＮ12を導通させ、制御信号BLCNTRLをＨレベルにしてトランジスタＮ13を導通させ、トランジスタＮ12、Ｎ13を介してソース・ドレイン線SDLnに０Ｖを印加する。
【００６６】
図１０は、図７，８に示した４つの読み出しサイクルからなる２回のページリード動作におけるページバッファの制御信号のタイミングチャート図である。図１０に示される通り、１回目のページリードは、前半と後半の読み出しサイクル（１）（２）で行われるが、その前に、ページバッファ内のセット動作が行われ、その後に必要に応じてデータバスPBoutへの出力動作が行われる。セット動作と出力動作は、上述した通りである。また、２回目のページリードも同様である。尚、図６及び８に示した奇数番目のページバッファへの制御信号STPには、それぞれTP（トップ）の引用番号を与え、偶数番目のページバッファへの制御信号SBTには、それぞれBT（ボトム）の引用番号を与えている。
【００６７】
まず１ページ目の最初の読み出しサイクル（１）では、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をあるバイアス・レベル（Ｌレベル）とし、制御信号DIS#BT#0及びDIS#BT#1は共にＬレベル、制御信号BLCNTRL#BTをＨレベルとする。これにより、偶数番目のソース・ドレイン線SDL2,SDL4,SDL6,SDL8に読み出し電圧が印加され、それらのソース・ドレイン線はビット線として機能する。
【００６８】
一方で、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をＨレベルとし、制御信号DIS#TP#0をＨレベル、DIS#TP#1をＬレベルとし、制御信号BLCNTRL#TPをＨレベルとする。これにより、奇数番目のソース・ドレイン線の内、SDL1,SDL5,SDL9には０Ｖが印加されて基準電圧状態になり、SDL3,SDL7はフローティング状態となる。
【００６９】
この間にワード線ＷＬをＨレベルにし、上記したセンス動作の通り、セルトランジスタＭが格納しているデータを判定する。次に制御信号SET#BTとしてＨレベルのパルス信号を印加することで、判定したデータをページバッファP/Bn内のラッチ回路部10,12に格納する。
【００７０】
次に１ページ目の第２の読み出しサイクル（２）では、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をあるバイアス・レベル（Ｌレベル）とし、制御信号DIS#TP#0及びDIS#TP#1をＬレベル、制御信号BLCNTRL#TP=Highとする。これにより、奇数番目のソース・ドレイン線SDL1,SDL3,SDL5,SDL7,SDL9には読み出し電圧が印加され、それらのソース・ドレイン線は、ビット線として機能する。
【００７１】
但し、実際の動作ではソース・ドレイン線SDL9に接続されたページバッファに格納されるデータは、ガーベッジ・データとなるので使用されない。従って、ソース・ドレイン線SDL9はフローティング状態にしてもよい。但し、セルトランジスタが８個以上行方向に配置される場合は、ソース・ドレイン線SDL9をビット線として機能させることが望ましい。
【００７２】
一方で、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をＨレベルとし、制御信号DIS#BT#0をＨレベル、DIS#BT#1をＬレベルとし、制御信号BLCNTRL#BTをＨレベルとする。これにより、偶数番目のソース・ドレイン線の内、SDL2,SDL6は０Ｖが印加されて基準電圧状態になり、SDL4,SDL8はフローティング状態となる。
【００７３】
この間にワード線ＷＬをＨレベルとし、セルトランジスタが格納しているデータを判定する。次に、制御信号SET#TPとしてＨレベルのパルス信号をトランジスタＮ11に与えることで、判定したデータをページバッファのラッチ回路部に格納する。
【００７４】
以上の２回の読み出しサイクルで、１ページ目のデータ（ここでは８ビット）が上下の８個のページバッファ内にラッチされる。その後、ページバッファ選択信号YD1をＨレベルにする等により、ラッチされたデータを出力バスPBoutに出力する。
【００７５】
上記の様に、必要に応じて１ページ目のデータを各ページバッファから外部へ読み出した後、必要ならば２ページ目のデータを読み出す作業に入る。２ページ目のデータの読み出しを少し詳しく説明する。
【００７６】
まず２ページ目の第１の読み出しサイクル（３）では、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をあるバイアス・レベルとし、制御信号DIS#BT#0及びDIS#BT#1はＬレベル、制御信号BLCNTRL#BTはＨレベルとする。これにより、偶数番目のソース・ドレイン線SDL2,SDL4,SDL6,SDL8に読み出し電圧が印加され、それらのソース・ドレイン線はビット線として機能する。
【００７７】
一方で、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をＨレベルとし、制御信号DIS#TP#0をLレベル、DIS#TP#1をHレベルとし、制御信号BLCNTRL#TPをHレベルとする。これにより、奇数番目のソース・ドレイン線の内、SDL3,SDL7は０Ｖが印加され、SDL1、SDL5、SDL9はフローティング状態となる。この間にワード線をＨレベルとし、セルトランジスタＭが格納しているデータを判定して、ラッチ回路部に格納する。
【００７８】
次に、２ページ目の第２の読み出しサイクル（４）では、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をあるバイアス・レベルとし、制御信号DIS#TP#0及びDIS#TP#1をＬレベル、制御信号BLCNTRL#TPをＨレベルとする。これにより、奇数番目のソース・ドレイン線SDL1、SDL3、SDL5、SDL7、SDL9がビット線として機能する。但し、実際の動作ではソース・ドレイン線SDL1に接続されたページバッファに格納されるデータは、ガーベッジ・データとなり使用されない。従って、SDL1はフローティングにしてもよい。但し、読み出しサイクル（２）の場合と同様の理由で、ソース・ドレイン線SDL1は、ビット線として利用するのが望ましい。
【００７９】
一方で、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をＨレベルとしてトランジスタＮ９を非導通にし、制御信号DIS#BT#0をLレベル、DIS#BT#1をHレベルとし、制御信号BLCNTRL#BTをHレベルとする。これにより、ソース・ドレイン線SDL4及びSDL8は基準電圧０Ｖが印加され、ソース・ドレイン線SDL2及びSDL6はフローティング状態となる。この状態で、ワード線をHレベルにし、セルトランジスタＭが格納しているデータを判定し、ラッチ回路部に格納する。
【００８０】
その後、２回目のページリードでラッチした８ビットのデータが、適宜出力データバスPBoutに出力される。
【００８１】
上記の実施の形態例では、１本のワード線に８個のセルトランジスタが隣接して接続された例で説明した。しかしながら、本発明はそれに限定されず、更に多くのセルトランジスタが１本のワード線に接続される場合でも、ワード線のＨレベルへの駆動時において、１回の読み出しサイクルで、複数ビットのデータを同時にページバッファに読み出すことができる。そして、複数回の読み出しサイクルを経ることで、全てのデータを読み出すことができる。その場合、隣接するソース・ドレイン線の状態は、Ｆ、BL、0V、BL、Ｆの組み合わせが読み出しサイクル毎にシフトする、或いは変化するように制御する。この５本のソース・ドレイン線の状態にすることで、４個のセルトランジスタからなるユニット内から、２ビットのデータを同時に読み出すことができる。隣接するとは、既に述べた通り、ソース・ドレイン領域が互いに接続されたセルトランジスタのストリングスに対して設けられたソース・ドレイン線に対して隣接するとの意味である。
【００８２】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００８３】
【発明の効果】
以上、本発明によれば、非導電性のトラップゲートを有するセルトランジスタからなる不揮発性メモリ回路において、１回の読み出し動作で複数のデータを同時に読み出すことができるので、読み出しのスループットを向上させることができる。
【図面の簡単な説明】
【図１】２ビット不揮発性メモリのセルトランジスタの構成を示す図である。
【図２】２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。
【図３】２ビット不揮発性メモリの２ビット情報を記録した状態を示す図である。
【図４】従来のメモリセルアレイの構成を示す図である。
【図５】図４の動作を説明する図表である。
【図６】本実施の形態例のセルアレイ構成図である。
【図７】読み出し時におけるソース・ドレイン線の電圧状態を示す図表である。
【図８】読み出し時におけるセルアレイの動作を説明する図である。
【図９】本実施の形態例におけるページバッファの回路図である。
【図１０】ページバッファの制御信号のタイミングチャート図である。
【符号の説明】
Ｍ セルトランジスタ
ＣＧ コントロールゲート
ＴＧ トラップゲート
ＳＤ１，ＳＤ２ ソース・ドレイン領域
ＳＤＬ ソース・ドレイン線
Ｐ／Ｂ ページバッファ
ＷＬ ワード線
PBout 出力データバス
ＢＬ 読み出し電圧状態
Ｆ フローティング状態
０Ｖ 基準電圧状態
【発明の属する技術分野】
本発明は、非導電性のトラップゲートを有して多ビットのデータを記憶することができるセルトランジスタよりなる不揮発性メモリ回路に関し、特に、多数のセルトランジスタから同時に記憶データを読み出すことができるセルアレイ構成を有する不揮発性メモリ回路に関する。
【０００２】
【従来の技術】
半導体を利用した不揮発性メモリは、電源をオフにしても情報を保持することができ、且つ高速読み出しができることから、情報記録媒体として広く利用されている。近年においては、携帯情報端末に利用されたり、デジタルカメラやＭＰ３データのデジタルミュージックなどの記録媒体として利用されている。
【０００３】
現在普及しているフラッシュメモリなどの不揮発性メモリは、ソース、ドレイン領域の間のチャネル領域上に、導電性のフローティングゲートとコントロールゲートを有する構造である。かかる不揮発性メモリは、フローティングゲートがゲート絶縁膜内に埋め込まれて構成され、このフローティングゲートに電荷（チャージ）を注入する、しないにより、１ビットの情報を記憶する。かかる普及型の不揮発性メモリは、フローティングゲートが導電性であるので、ゲート酸化膜にわずかでも欠陥が存在すると、その欠陥を通じてフローティングゲート内の電子が全て消失してしまい、信頼性を高くできない問題がある。
【０００４】
上記の普及型の不揮発性メモリとは別に、フローティングゲートの代わりに非導電性のチャージトラップゲートを設けて、トラップゲートのソース側及びドレイン側に局所的にチャージをトラップさせて、２ビットの情報を記憶する新しいタイプの不揮発性メモリが提案されている。例えば、ＰＣＴ出願、ＷＯ99/07000「Two Bit Non-Volatile Electrically Erasable and Programmable Semiconductor Memory Cell Utilizing Asymmetrical Charge Trapping」にかかる不揮発性メモリが記載されている。この不揮発性メモリは、トラップゲートが非導電性であるので、局所的に注入した電子が消失する確率は低く、信頼性を高くすることができる。
【０００５】
図１は、上記従来の２ビット不揮発性メモリのセルトランジスタの構成を示す図である。図１（１）はその断面図であり、図１（２）はその等価回路図である。シリコン基板１の表面に、ソース・ドレイン領域ＳＤ１，ＳＤ２が形成され、シリコン窒化膜などで形成されるトラップゲートＴＧと導電材料のコントロールゲートＣＧがチャネル領域上に形成される。トラップゲートＴＧは、シリコン酸化膜などの絶縁膜２内に埋め込まれていて、全体でＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造になる。シリコン窒化膜とシリコン酸化膜とのバンドギャップの差を利用して、シリコン窒化膜にチャージをトラップさせて保持させることができる。
【０００６】
この不揮発性メモリの特徴的な構成は、トラップゲートＴＧが、絶縁体、誘電体などの非導電性物質からなり、このトラップゲートＴＧにチャージを注入した場合、トラップゲート内をチャージが移動することができない。従って、第１のソース・ドレイン領域ＳＤ１の近傍にチャージを注入した場合と、第２のソース・ドレイン領域ＳＤ２の近傍にチャージを注入した場合とを区別することができ、２ビットのデータを記録することができる。
【０００７】
図１（２）は、上記の２ビット不揮発性メモリの等価回路図である。トラップゲートＴＧが、非導電性であるので、第１のソース・ドレイン領域ＳＤ１の近傍の第１のトラップゲート領域ＴＳＤ１と、第２のソース・ドレイン領域ＳＤ２の近傍の第２のトラップゲート領域ＴＳＤ２とに、別々のＭＯＳトランジスタが形成されている構成と等価になる。そして、後述する読み出しやプログラム（書き込み）動作では、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、一方がソース領域としてまたはドレイン領域として利用されるので、本明細書では、それぞれ、第１のソース・ドレイン領域ＳＤ１、第２のソース・ドレイン領域ＳＤ２と称する。
【０００８】
図２は、従来の２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。第１のソース・ドレイン領域SD1に印加される電圧をV(SD1)、第２のソース・ドレイン領域SD2に印加される電圧をV(SD2)、コントロールゲートCGに印加される電圧をVgとする。
【０００９】
図２（１）に示される通り、不揮発性記憶メモリのプログラム（書き込み）は、例えばVg=10V、V(SD1)=0V、V(SD2)=6Vを印加し、第２のソース・ドレイン領域SD2の近傍で発生したホット・エレクトロンを、第２のソース・ドレイン領域SD2に近い第２のトラップゲート領域ＴＳＤ２中に注入することにより行われる。
【００１０】
また、消去動作では、図２（２）に示される通り、コントロールゲートＣＧにVg=−5V、第１または第２のソース・ドレイン領域SD1またはSD2、もしくはその両方に5Vを印加し、FNトンネル（ファウラー・ノルドハイム・トンネル）現象を利用してトラップゲートＴＧ中から電子を引き抜く。同時にソース・ドレイン領域SD1、SD2の近傍で発生したホット・ホールをトラップゲートＴＧに注入することにより、トラップゲートＴＧ中の電荷を中和する。
【００１１】
次に、読み出しは、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２間に、プログラムとは反対方向の電圧を印加し、第２のトラップゲート領域ＴＳＤ２に電子がトラップされているか否かを検出する。即ち、第２のトラップゲート領域ＴＳＤ２の状態を読み出すためには、例えばVg=3V、V(SD1)=1.6V、V(SD2)=0Vを印加する。ここで、図２（３）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在すると、ゲート下のチャネルが第２のソース・ドレイン領域SD2までつながらず、チャネル電流が流れない（０データ格納状態）。逆に図２（４）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在しなければ、チャネルが第２のソース・ドレイン領域SD2までつながり、チャネル電流が流れる（１データ格納状態）。こうして、第２のトラップゲート領域ＴＳＤ２に電子が蓄積されているか否かを、セルトランジスタのオン・オフ、つまり電流の有無で検出することができる。
【００１２】
また、不揮発性記憶メモリの読み出しにおいて、図２（５）のように、Vg=3V、V(SD1)=0V、V(SD2)=1.6Vとして、第１及び第２のソース・ドレイン領域間の電圧印加状態を上記図２（３）と逆にすると、仮に第２のトラップゲート領域ＴＳＤ２に電子が存在しても、チャネルがピンチ・オフしたＭＯＳトランジスタと同じ状態になり、第２のソース・ドレイン領域と基板間に広がる空乏層によって、チャネル電流が流れる。従って、このような電圧印加状態では、第１のソース・ドレイン領域SD1付近の第１のトラップゲート領域ＴＳＤ１に電子が蓄積されているか否かを、第２のトラップゲート領域ＴＳＤ２の電子の有無にかかわらず検出することができる。
【００１３】
上記の通り、従来のメモリでは、第１のソース・ドレイン領域SD1付近の窒化膜の領域ＴＳＤ１と第２のソース・ドレイン領域SD2付近の窒化膜の領域ＴＳＤ２に電子を蓄積したりしなかったりすることで、２ビットの情報を記録することができ、大容量化やチップ面積縮小による１チップあたりのコスト削減に有利である。
【００１４】
図３は、上記の不揮発性メモリの２ビットの情報を記録した状態を示す図である。図中、黒丸は電子を示す。図３（１）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２のいずれにも電子が捕獲されていない状態で、データ＝１１を示す。図３（２）は、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されている状態で、データ＝０１を示す。図３（３）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電子が捕獲されている状態で、データ＝００を示し、更に、図３（４）は、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されている状態で、データ＝１０を示す。
【００１５】
図４は、従来のメモリセルアレイの構成を示す図である。２ビット記録可能な不揮発性メモリは、上記の通り、セルトランジスタのソース・ドレイン領域の一方から他方に電圧を印加して、所望のデータの読み出しを行う。従って、同じセルトランジスタに対して、両方向に電圧を印加することができ、両側のソース・ドレイン領域に接続される２本のソース・ドレイン線それぞれからデータの読み出しを行う必要がある。
【００１６】
図４に示した従来例では、４本のワード線WL0〜WL3と、それらのワード線にコントロールゲートがそれぞれ接続されるセルトランジスタＭ１〜Ｍ８とが設けられる。そして、大容量化のために、隣接するセルトランジスタのソース・ドレイン領域は共有され、共通のソース・ドレイン線SDL0〜SDL7が接続される。そして、４個のセルトランジスタ毎に１対のコラム線Ｌ１、Ｌ２及びＬ３，Ｌ４と、それらとソース・ドレイン線SDL0〜SDL7とを接続する１組４個の選択トランジスタＱ１〜Ｑ４が設けられる。選択信号SEL1〜SEL4に応答して、選択トランジスタＱ１〜Ｑ４のいずれかが導通して、コラム線Ｌ１〜Ｌ４が適宜ソース・ドレイン線に接続される。
【００１７】
図５は、図４の動作を説明する図表である。セルトランジスタＭ１を選択する時は、図５に示される通り、選択信号SEL1とSEL３をＬレベルにしてトランジスタＱ１，Ｑ３を非導通にし、選択信号SEL2とSEL4をＨレベルにしてトランジスタＱ２，Ｑ４を導通する。その結果、セルトランジスタＭ１のソース・ドレイン線SDL0、SDL1は、それぞれコラム線Ｌ１，Ｌ２に接続される。そこで、コラム線Ｌ２に０Ｖを印加し、コラム線Ｌ１にビット線として所定の読み出し電圧（1.6V）を印加すると、セルトランジスタＭ１に対して、左側から右側に電圧が印加され、コラム線Ｌ１に電流が流れるか否かを図示しないセンスアンプ回路により検出することができる。
【００１８】
この時、セルトランジスタＭ５のソース・ドレイン線SDL4,SDL5もコラム線Ｌ３，Ｌ４に接続される。しかし、ワード線WL0の選択により、同時に選択されるセルトランジスタＭ２，Ｍ３，Ｍ４が、導通する又はリーク電流を発生することに伴い、セルトランジスタＭ１の読み出しが適切に行えなくなる可能性がある。従って、それを防止するために、コラム線Ｌ３，Ｌ４は共にフローティング状態にされる。
【００１９】
かくして、ワード線ＷＬ０を選択して読み出されるデータは、セルトランジスタＭ１の一方の記憶データだけとなる。選択信号をそのままの状態にして、コラム線Ｌ１に０Ｖを印加し、コラム線Ｌ２に所定の電圧（1.6V）を印加すると、セルトランジスタＭ１のもう一方の記憶データを読み出すことができる。いずれにしても、選択信号SEL1〜SEL4を駆動して、１個のセルトランジスタの２ビットのデータが読み出されるにすぎない。
【００２０】
４組のセルトランジスタのうち、残りのセルトランジスタＭ２，Ｍ３，Ｍ４の読み出しは、図５に示される通り、上記と同様である。この場合も、ワード線WL0の選択に応答して、各セルトランジスタの記憶データが１個ずつ読み出される。
【００２１】
【発明が解決しようとする課題】
非導電性のトラップゲートを有する２ビット不揮発性メモリは、普及型のフラッシュメモリに比較して、２ビットのデータを記憶することができるので、大容量メモリに好適である。しかし、一方で、その読み出し動作は、読み出したいデータによって、ソース・ドレイン領域に印加する電圧の方向が逆になるので、図４，５に示した通り、読み出し回路が複雑であり、且つ読み出しのスループットが悪いという課題がある。
【００２２】
そこで、本発明の目的は、読み出しのスループットを高くした多ビット不揮発性メモリ回路を提供することにある。
【００２３】
更に、本発明の目的は、１本のワード線の選択に伴って、複数のセルトランジスタの記憶データを同時に読み出すことができる多ビット不揮発性メモリ回路を提供することにある。
【００２４】
更に、本発明の目的は、高速読み出しを可能にしたセルアレイ構造を有する多ビット不揮発性メモリ回路を提供することにある。
【００２５】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、非導電性のトラップゲートを有するセルトランジスタを複数配置した不揮発性メモリ回路において、行方向に隣接するセルトランジスタのソース・ドレイン領域に共通に接続される複数のソース・ドレイン線を有し、この隣接するソース・ドレイン線を、フローティング状態、読み出し電圧印加状態、基準電圧状態、読み出し電圧状態、及びフローティング状態にし、読み出し電圧状態になっているソース・ドレイン線をビット線として機能させ、複数のデータを同時に読み出すようにする。
【００２６】
本発明の好ましい実施の形態では、上記の５つの状態のソース・ドレイン線群を、順次シフト又は移動させることで、セルトランジスタに記録されている多ビットのデータを高速に読み出すことができ、読み出しのスループットを向上させることができる。
【００２７】
上記の目的を達成するために、本発明の別の側面は、多ビット情報を記録する不揮発性メモリ回路において、
基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に順に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、前記トラップゲートの少なくとも両端に局所的に電荷をトラップしてデータを記録する、複数のセルトランジスタと、
行方向に配置された前記複数のセルトランジスタのコントロールゲートに接続された複数のワード線と、
前記行方向に隣接する前記セルトランジスタのソース・ドレイン領域に共通に接続された複数のソース・ドレイン線と、
前記複数のソース・ドレイン線にそれぞれ接続され、隣接するソース・ドレイン線群内の各ソース・ドレイン線に対して、順番にフローティング状態、読み出し電圧状態、基準電圧状態、読み出し電圧状態、フローティング状態の組み合わせを提供し、前記読み出し電圧状態のソース・ドレイン線から前記記録データを読み出す複数のページバッファとを有することを特徴とする。
【００２８】
更に上記の発明の好ましい実施の態様では、前記複数のページバッファは、前記組み合わせを提供される前記隣接するソース・ドレイン線群を所定の順番でシフトすることを特徴とする。
【００２９】
これにより、セルトランジスタの多ビットのデータを全て適宜読み出すことができる。
【００３０】
更に上記の発明の好ましい実施の態様では、前記複数のページバッファは、奇数番目の前記ソース・ドレイン線を両端に有する第１の隣接ソース・ドレイン線群と偶数番目の前記ソース・ドレイン線を両端に有する第２の隣接ソース・ドレイン線群とに、前記組み合わせを提供する毎に、前記読み出した記録データを出力することを特徴とする。
【００３１】
第１の隣接ソース・ドレイン線群と第２の隣接ソース・ドレイン線群とに上記の組み合わせを提供することにより、例えば８個の隣接するセルトランジスタ群内の記録データが８ビット、ページバッファに読み出される。その段階で、適宜ページバッファ内のデータを出力することが好ましい。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００３３】
本発明の実施の形態例は、２ビットを記憶することができるセルトランジスタを複数有する不揮発性メモリ回路である。かかるセルトランジスタは、図１，２，３にて説明した従来のセルトランジスタと同じである。即ち、非導電性のトラップゲートの両端に電子をトラップするか否かにより、１個のセルトランジスタに２ビットの情報を記録することができる。従って、このセルトランジスタに対するプログラム（書き込み）、消去、読み出し動作は、図２に示した通りであり、ここでは繰り返して説明しない。
【００３４】
図６は、かかるセルトランジスタを複数、マトリクス状に配置した本実施の形態例のセルアレイ構成図である。図６に示されたセルアレイは、行方向に延びる２本のワード線WL0、WL1が配置され、ワード線に交差し列方向に延びる９本のソース・ドレイン線SDL1〜SDL9が配置される。ワード線WL0には、セルトランジスタＭ１〜Ｍ９のコントロールゲートがそれぞれ接続され、セルトランジスタＭ１〜Ｍ９は、それぞれ、隣接するセルトランジスタとソース・ドレイン端子が共通接続され、かかるソース・ドレイン端子にソース・ドレイン線SDL1〜SDL9が共通に接続される。ワード線WL1には、同様にセルトランジスタM11〜Ｍ19のコントロールゲートが接続され、それらのセルトランジスタも、隣接するセルトランジスタとソース・ドレイン端子を共通接続され、それに共通のソース・ドレイン線SDL1〜SDL9が接続される。従って、全てのセルトランジスタは、コントロールゲートがワード線に接続され、ソース・ドレイン端子はソース・ドレイン線にそれぞれ接続される。
【００３５】
奇数番目のソース・ドレイン線SDL1、SDL3…SDL9は、図６の上側に配置したページバッファP/B1、P/B3…P/B9にそれぞれ接続される。また、偶数番目のソース・ドレイン線SDL2、SDL4…SDL8は、図６の下側に配置したページバッファP/B2、P/B4….P/B8にそれぞれ接続される。これらのページバッファは、それぞれの制御信号群STP、SBTに応答して、接続されるソース・ドレイン線を、読み出し電圧が印加されてビット線の如く機能させる読み出し電圧状態（BL）と、読み出し基準電圧である０Ｖが印加される基準電圧状態（０Ｖ）と、フローティング状態（Ｆ）とのいずれかの状態にする。
【００３６】
セルトランジスタは、接続されるソース・ドレイン線が読み出し電圧状態（BL）と基準電圧状態（0V）とにされると、読み出し電圧状態にされているソース・ドレイン線を経由して、それに接続されるページバッファにより記録データが読み出される。また、セルトランジスタは、接続されるソース・ドレイン線のいずれか一方が、フローティング状態（Ｆ）にされると、隣接するセルトランジスタの読み出し動作に何ら影響を与えない状態になる。
【００３７】
各ページバッファは、接続されたソース・ドレイン線SDLを上記の読み出し電圧状態（BL）にすることで、そのソース・ドレイン線SDLに接続されたセルトランジスタの記録データを読み出し、保持する機能を有する。そして、その保持された読み出しデータは、図示しない読み出し制御信号と選択信号に応答して、出力データバスPBoutに出力される。
【００３８】
図６に示されたセルアレイには、ワード線WL0に対して８個のセルトランジスタが接続される。従って、ワード線WL0の選択によって、合計で１６ビットの記憶データを読み出すことができる。但し、８個のセルトランジスタに対して、９本のソース・ドレイン線及び９個のページバッファしか設けられていないので、上記の１６ビットの記録データは、８ビットずつ読み出され、保持される。保持された８ビットの読み出しデータは、適宜出力バスPBoutから出力される。更に、後述する通り、１本のワード線を選択した時に、各ソース・ドレイン線を制御することにより、同時に４ビットのデータをページバッファに読み出すことができ、従って、２サイクルにより８ビットのデータを読み出し、４サイクルで８個のセルトランジスタの１６ビットのデータを読み出すことができる。
【００３９】
但し、１本のワード線に接続されるセルトランジスタの数は、８個に限定されない。好ましくは、８個の単位で、セルトランジスタユニットUNIT1，UNIT2が複数ユニット配置される。その場合、図６に示される通り、隣接するトランジスタユニットUNIT1，UNIT2は、それぞれ一端のソース・ドレイン線SDL9が共有されることが好ましい。
【００４０】
図７は、読み出し時におけるソース・ドレイン線の電圧状態を示す図表である。更に、図８は、読み出し時におけるセルアレイの動作を説明する図である。８個のセルトランジスタに対しては、図７及び図８に示される読み出しサイクル（１）〜（４）毎にそれぞれ４ビットずつ同時にページバッファに読み出すことができ、４サイクルで１６ビットのデータを読み出すことができる。
【００４１】
図７の読み出しサイクル（１）〜（４）は、図８の読み出しサイクル（１）〜（４）に対応する。ここの例では、上記の通り、１回のページリードで８ビットのデータを読み出す。そして、各ページリードは、２つの読み出しサイクルで構成される。
【００４２】
読み出しサイクル（１）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝0V、BL、Ｆ、BL、0V、BL、Ｆ、BL、0V
の状態にされる。ここで、0Vは基準電圧状態、BLは読み出し電圧状態、Fはフローティング状態をそれぞれ意味する。その結果、図８（１）に矢印で示される電流の有無が、ページバッファP/B2、P/B4、P/B6、P/B8により検出される。即ち、セルトランジスタＭ１，Ｍ４，Ｍ５，Ｍ８において、読み出し電圧状態(BL)のソース・ドレイン線側のデータM1(SD1)、M4(SD2)、M5(SD1)、M8(SD2)が、ページバッファP/B2、P/B4、P/B6、P/B8により読み出され、保持される。読み出しサイクル（１）では、偶数番目のソース・ドレイン線が読み出し電圧状態にされることで、偶数番目のページバッファP/B2、P/B4、P/B6、P/B8が、それに対応するセルトランジスタの記録データを読み出し、保持する。
【００４３】
次に、読み出しサイクル（２）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝BL、0V、BL、Ｆ、BL、0V、BL、Ｆ、Ｆ（又はBL）
の状態にされる。その結果、図８（２）に矢印で示される電流の有無が、ページバッファP/B1、P/B3、P/B5、P/B7により検出される。即ち、セルトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６において、読み出し電圧状態のソース・ドレイン線側のデータM1(SD2)、M2(SD1)、M5(SD2)、M6(SD1)が、ページバッファP/B1、P/B3、P/B5、P/B7により読み出され、保持される。読み出しサイクル（２）では、奇数番目のソース・ドレイン線が読み出し電圧状態にされることで、奇数番目のページバッファP/B1、P/B3、P/B5、P/B7が、それに対応するセルトランジスタの記録データを読み出し、保持する。
【００４４】
読み出しサイクル（１）（２）により、合計で８ビットからなる１ページ分の記録データが、８個のページバッファに読み出され保持される。つまり、読み出しサイクル（１）（２）により１回目のページリードが終了する。その後は、適宜、ページバッファを選択することにより、その保持されているデータが、出力バスPBoutに出力される。出力データバスPBoutを複数本にすることで、複数のデータを同時に出力することが可能になる。
【００４５】
次に２回目のページリード動作が必要に応じて行われる。２回目のページリード動作は、読み出しサイクル（３）（４）により行われる。読み出しサイクル（３）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝Ｆ、BL、0V、BL、Ｆ、BL、0V、BL、Ｆ
の状態にされる。その結果、図８（３）に矢印で示される電流の有無が、ページバッファP/B2、P/B4、P/B6、P/B8により検出される。即ち、セルトランジスタＭ２，Ｍ３，Ｍ６，Ｍ７において、読み出し電圧状態のソース・ドレイン線側のデータM2(SD2)、M3(SD1)、M6(SD2)、M7(SD1)が、ページバッファP/B2、P/B4、P/B6、P/B8により読み出され、保持される。このように、読み出しサイクル（３）では、偶数番目のソース・ドレイン線が読み出し電圧状態にされることで、偶数番目のページバッファP/B2、P/B4、P/B6、P/B8が、それらに対応するセルトランジスタの記録データを読み出し、保持する。
【００４６】
次に、読み出しサイクル（４）では、ソース・ドレイン線SDL1〜SDL9が、それぞれのページバッファによって、
SDL1〜SDL9＝Ｆ(又はBL)、Ｆ、BL、0V、BL、Ｆ、BL、0V、BL
の状態にされる。その結果、図８（４）に矢印で示される電流の有無が、ページバッファP/B1、P/B3、P/B5、P/B7により検出される。即ち、セルトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８において、読み出し電圧状態のソース・ドレイン線側のデータM3(SD2)、M4(SD1)、M7(SD2)、M8(SD1)が、ページバッファP/B1、P/B3、P/B5、P/B7により読み出され、保持される。読み出しサイクル（４）では、奇数番目のソース・ドレイン線が読み出し電圧状態にされることで、奇数番目のページバッファP/B1、P/B3、P/B5、P/B7が、それらに対応するセルトランジスタの記録データを読み出し、保持する。
【００４７】
読み出しサイクル（３）（４）により、合計で８ビットからなる１ページ分の記録データが８個のページバッファに読み出される。その後は、適宜出力バスPBout経由で出力される。
【００４８】
以上の通り、本実施の形態例では、１つのワード線を選択した時に、８個のセルトランジスタの内、４ビットのデータが同時にページバッファに読み出されることができる。従って、この８個のセルトランジスタのユニットがＮユニット配置される場合は、１つのワード線を選択した時に、４Ｎビットのデータを同時にページバッファに読み出すことが可能になる。従って、大容量に適したセルアレイの配置にすると共に、１回のワード線選択により、同時に複数のビットの記録データをページバッファに読み出すことができる。
【００４９】
そして、８個のセルトランジスタからなるユニットに対して、４回の読み出しサイクルにより、１６ビットの記録データを読み出すことができる。言い換えると、８個のセルトランジスタからなるユニットを複数ユニット配置した場合でも、１本のワード線を選択しながら、４回の読み出しサイクルによって、全ての記録データをページバッファに読み出すことが可能になる。従って、読み出し動作のスループットを向上させ、読み出しサイクルを短くすることができる。
【００５０】
上記の４種類の読み出しサイクル（１）〜（４）は、Ｆ、BL、0V、BL、Ｆの状態にされた隣接する５本のソース・ドレイン線からなるソース・ドレイン線群が、１つずつ右側にシフトしていることが理解される。このソース・ドレイン線群内では、読み出し電圧状態のソース・ドレイン線が２本あるので、２ビットの記録データが同時に読み出される。
【００５１】
また、４種類の読み出しサイクルの順番は、上記の
（１）、（２）、（３）、（４）
以外にも、次の順番でも良い。
【００５２】
（１）、（２）、（４）、（３）
（２）、（１）、（３）、（４）
（１）、（２）、（４）、（３）
（１）、（４）、（２）、（３）
（１）、（４）、（３）、（２）
（４）、（１）、（２）、（３）
（４）、（１）、（３）、（２）
いずれの場合も、奇数番目と偶数番目のソース・ドレイン線が読み出し電圧状態（BL）にされる読み出しサイクルが組み合わされことが必要である。上記の変形例から理解される通り、Ｆ、BL、0V、BL、Ｆの状態にされた隣接する５本のソース・ドレイン線からなるソース・ドレイン線群が、適宜移動していくことで、全てのセルトランジスタのデータを読み出すことができる。
【００５３】
尚、ここで隣接するソース・ドレイン線とは、ソース・ドレイン領域が接続されたセルトランジスタに対して共通に接続されたソース・ドレイン線において、隣接するという意味である。従って、例えば、マトリクス状に配置されたセルトランジスタが、１個おきに、そのソース・ドレイン領域が接続されている場合は、本実施の形態例では、その１個置きに接続されたセルトランジスタのストリングスに対して共通接続されたソース・ドレイン線群において、隣接する５本のソース・ドレイン線に対して、Ｆ、BL、0V、BL、Ｆの状態をシフトしていく必要がある。
【００５４】
図９は、本実施の形態例におけるページバッファの回路図である。図９に示したページバッファは、接続されるソース・ドレイン線SDLnを、読み出し電圧状態(BL)と、基準電圧状態（0V）と、フローティング状態（Ｆ）にする機能と、ソース・ドレイン線を介してセルトランジスタＭの記録データを読み出すセンスアンプ機能と、その読み出したデータを保持するラッチ機能とを有する。図中上部に示される通り、斜め線があるトランジスタはＰチャネルトランジスタ、斜め線がないトランジスタはＮチャネルトランジスタを示す。
【００５５】
トランジスタＮ１は、選択信号YD1に応答して導通し、ページバッファ回路をデータバスPBOUTに接続する選択ゲートである。トランジスタＮ６は、ロード信号LDに応答して導通し、書き込みデータをデータバスPBOUTから入力するゲートである。また、トランジスタＰ２，Ｐ３，Ｎ４，Ｎ５は、読み出し時にインバータ１０，１２からなるラッチ回路に保持されたデータを増幅して出力するインバータ回路である。このインバータ回路は、制御信号LD,RDに応答して、トランジスタＰ３，Ｎ４が導通するときに、活性化される。インバータ１０，１２は、上記の通り、書き込みデータや読み出しデータを一次的に保持するラッチ回路である。
【００５６】
更に、バイアス制御信号PBIASにより定電流源となるトランジスタＰ９と、トランジスタN10,N11により、センスアンプ回路が構成される。更に、トランジスタＮ12は、導通して０Ｖの基準電圧状態を形成する。そして、トランジスタN13は、制御信号BLCNTRLに応答して導通し、ソース・ドレイン線SDLnをノードSNSに接続する。トランジスタN8は、プログラム時に導通して、ラッチ回路内のプログラムしたいデータに応じた電圧をソース・ドレイン線SDLnに供給する。
【００５７】
ソース・ドレイン線を読み出し電圧状態BL、フローティング状態Ｆ及び基準電圧状態0Vにするための、主な制御信号PBIAS、BLCNTRL、DIS、PGMONの組み合わせが、図９の下側の表に示される。
【００５８】
次に、ページバッファ回路によるセルトランジスタＭの記録データの読み出し動作について説明する。
【００５９】
まず始めに、制御信号LDをＬレベル、RDをＬレベル（又はＨレベルでもよい）、YD1をＬレベル（又はＨレベルでもよい）、SETをＬレベル、PGMONをＬレベル、PBIASをＨレベル、DISをＬレベル、BLCNTRLをＬレベルの状態にあるとする。そこで、最初のステップでは、制御信号DISをＨレベル、PGMONをＨレベルにすることで、トランジスタＮ１２とＮ８を導通させ、ノードAをＬレベル、ノードBをＨレベルにセットする。
【００６０】
次のステップで、制御信号PGMONをＬレベルにしてトランジスタＮ８を非導通にし、制御信号BLCNTRLをＨレベル、PBIASをＬレベルにして、定電流源であるトランジスタＰ９とセルトランジスタＭに接続されたソース・ドレイン線SDLnとを電気的に接続する。これにより、ソース・ドレイン線SDLnは、読み出し電圧が印加された状態、即ちビット線の機能を有する状態になる。この時、セルトランジスタＭの反対側のソース・ドレイン線SDLn+1には、基準電圧として０Ｖが印加される。
【００６１】
そこで、セルトランジスタＭが格納しているデータは、この定電流（以下センス電流という）よりも多くの電流をセルトランジスタＭが流せるか否かで判定される。セルトランジスタＭが流す電流がセンス電流より多い状態を「１データ格納状態」、センス電流より少ない状態を「０データ格納状態」とする。
【００６２】
セルトランジスタＭが「１データ格納状態」の場合、ノードSNSはＬレベルになる。従って、次のステップで制御信号SETとしてＨレベルのパルス信号をトランジスタＮ11に印加したとき、トランジスタＮ10はオンしないので、ノードAはＬレベル、ノードBはＨレベルの状態が保持される。その後、制御信号SETがＬレベルにもどり、インバータ10,12からなるラッチ回路部とセンス回路部が切り離され、ラッチ回路部10,12にはノードA=Low、ノードB=Highという１データの状態が格納されていることになる。
【００６３】
セルトランジスタＭが「０データ格納状態」の場合、ノードSNSは、定電流源トランジスタＰ９のセンス電流によってＨレベルになる。従って、次のステップで制御信号SETとしてＨレベルのパルス信号をトランジスタＮ11に印加したとき、検出トランジスタN10がオンするので、ノードAはＨレベル、ノードBはＬレベルの状態に反転される。その後、制御信号SETがＬレベルに、ラッチ回路部とセンス回路部が切り離され、ラッチ回路部10,12にはノードA=High、ノードB=Lowという０データの状態が格納されていることになる。
【００６４】
次に、ページバッファP/Bnは、ソース・ドレイン線SDLnをフローティング状態にする場合、制御信号BLCNTRLはＨレベルでもＬレベルでもかまわないが、制御信号PBIASをＨレベルにしてトランジスタＰ９を非導通にし、制御信号PGMONもLレベルにしてトランジスタＮ８を非導通にし、制御信号DISをＬレベルにする。その結果、ソース・ドレイン線SDLnはフローティング状態になる。これにより、そのソース・ドレイン線に接続されているセルトランジスタは、隣接するセルトランジスタの読み出し動作に影響を与えることはない。
【００６５】
更に、ページバッファP/Bnは、ソース・ドレイン線SDLnを基準電圧状態にする場合は、制御信号DISをＨレベルにしてトランジスタＮ12を導通させ、制御信号BLCNTRLをＨレベルにしてトランジスタＮ13を導通させ、トランジスタＮ12、Ｎ13を介してソース・ドレイン線SDLnに０Ｖを印加する。
【００６６】
図１０は、図７，８に示した４つの読み出しサイクルからなる２回のページリード動作におけるページバッファの制御信号のタイミングチャート図である。図１０に示される通り、１回目のページリードは、前半と後半の読み出しサイクル（１）（２）で行われるが、その前に、ページバッファ内のセット動作が行われ、その後に必要に応じてデータバスPBoutへの出力動作が行われる。セット動作と出力動作は、上述した通りである。また、２回目のページリードも同様である。尚、図６及び８に示した奇数番目のページバッファへの制御信号STPには、それぞれTP（トップ）の引用番号を与え、偶数番目のページバッファへの制御信号SBTには、それぞれBT（ボトム）の引用番号を与えている。
【００６７】
まず１ページ目の最初の読み出しサイクル（１）では、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をあるバイアス・レベル（Ｌレベル）とし、制御信号DIS#BT#0及びDIS#BT#1は共にＬレベル、制御信号BLCNTRL#BTをＨレベルとする。これにより、偶数番目のソース・ドレイン線SDL2,SDL4,SDL6,SDL8に読み出し電圧が印加され、それらのソース・ドレイン線はビット線として機能する。
【００６８】
一方で、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をＨレベルとし、制御信号DIS#TP#0をＨレベル、DIS#TP#1をＬレベルとし、制御信号BLCNTRL#TPをＨレベルとする。これにより、奇数番目のソース・ドレイン線の内、SDL1,SDL5,SDL9には０Ｖが印加されて基準電圧状態になり、SDL3,SDL7はフローティング状態となる。
【００６９】
この間にワード線ＷＬをＨレベルにし、上記したセンス動作の通り、セルトランジスタＭが格納しているデータを判定する。次に制御信号SET#BTとしてＨレベルのパルス信号を印加することで、判定したデータをページバッファP/Bn内のラッチ回路部10,12に格納する。
【００７０】
次に１ページ目の第２の読み出しサイクル（２）では、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をあるバイアス・レベル（Ｌレベル）とし、制御信号DIS#TP#0及びDIS#TP#1をＬレベル、制御信号BLCNTRL#TP=Highとする。これにより、奇数番目のソース・ドレイン線SDL1,SDL3,SDL5,SDL7,SDL9には読み出し電圧が印加され、それらのソース・ドレイン線は、ビット線として機能する。
【００７１】
但し、実際の動作ではソース・ドレイン線SDL9に接続されたページバッファに格納されるデータは、ガーベッジ・データとなるので使用されない。従って、ソース・ドレイン線SDL9はフローティング状態にしてもよい。但し、セルトランジスタが８個以上行方向に配置される場合は、ソース・ドレイン線SDL9をビット線として機能させることが望ましい。
【００７２】
一方で、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をＨレベルとし、制御信号DIS#BT#0をＨレベル、DIS#BT#1をＬレベルとし、制御信号BLCNTRL#BTをＨレベルとする。これにより、偶数番目のソース・ドレイン線の内、SDL2,SDL6は０Ｖが印加されて基準電圧状態になり、SDL4,SDL8はフローティング状態となる。
【００７３】
この間にワード線ＷＬをＨレベルとし、セルトランジスタが格納しているデータを判定する。次に、制御信号SET#TPとしてＨレベルのパルス信号をトランジスタＮ11に与えることで、判定したデータをページバッファのラッチ回路部に格納する。
【００７４】
以上の２回の読み出しサイクルで、１ページ目のデータ（ここでは８ビット）が上下の８個のページバッファ内にラッチされる。その後、ページバッファ選択信号YD1をＨレベルにする等により、ラッチされたデータを出力バスPBoutに出力する。
【００７５】
上記の様に、必要に応じて１ページ目のデータを各ページバッファから外部へ読み出した後、必要ならば２ページ目のデータを読み出す作業に入る。２ページ目のデータの読み出しを少し詳しく説明する。
【００７６】
まず２ページ目の第１の読み出しサイクル（３）では、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をあるバイアス・レベルとし、制御信号DIS#BT#0及びDIS#BT#1はＬレベル、制御信号BLCNTRL#BTはＨレベルとする。これにより、偶数番目のソース・ドレイン線SDL2,SDL4,SDL6,SDL8に読み出し電圧が印加され、それらのソース・ドレイン線はビット線として機能する。
【００７７】
一方で、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をＨレベルとし、制御信号DIS#TP#0をLレベル、DIS#TP#1をHレベルとし、制御信号BLCNTRL#TPをHレベルとする。これにより、奇数番目のソース・ドレイン線の内、SDL3,SDL7は０Ｖが印加され、SDL1、SDL5、SDL9はフローティング状態となる。この間にワード線をＨレベルとし、セルトランジスタＭが格納しているデータを判定して、ラッチ回路部に格納する。
【００７８】
次に、２ページ目の第２の読み出しサイクル（４）では、奇数番目のページバッファに対して、制御信号PBIAS#TP#0及びPBIAS#TP#1をあるバイアス・レベルとし、制御信号DIS#TP#0及びDIS#TP#1をＬレベル、制御信号BLCNTRL#TPをＨレベルとする。これにより、奇数番目のソース・ドレイン線SDL1、SDL3、SDL5、SDL7、SDL9がビット線として機能する。但し、実際の動作ではソース・ドレイン線SDL1に接続されたページバッファに格納されるデータは、ガーベッジ・データとなり使用されない。従って、SDL1はフローティングにしてもよい。但し、読み出しサイクル（２）の場合と同様の理由で、ソース・ドレイン線SDL1は、ビット線として利用するのが望ましい。
【００７９】
一方で、偶数番目のページバッファに対して、制御信号PBIAS#BT#0及びPBIAS#BT#1をＨレベルとしてトランジスタＮ９を非導通にし、制御信号DIS#BT#0をLレベル、DIS#BT#1をHレベルとし、制御信号BLCNTRL#BTをHレベルとする。これにより、ソース・ドレイン線SDL4及びSDL8は基準電圧０Ｖが印加され、ソース・ドレイン線SDL2及びSDL6はフローティング状態となる。この状態で、ワード線をHレベルにし、セルトランジスタＭが格納しているデータを判定し、ラッチ回路部に格納する。
【００８０】
その後、２回目のページリードでラッチした８ビットのデータが、適宜出力データバスPBoutに出力される。
【００８１】
上記の実施の形態例では、１本のワード線に８個のセルトランジスタが隣接して接続された例で説明した。しかしながら、本発明はそれに限定されず、更に多くのセルトランジスタが１本のワード線に接続される場合でも、ワード線のＨレベルへの駆動時において、１回の読み出しサイクルで、複数ビットのデータを同時にページバッファに読み出すことができる。そして、複数回の読み出しサイクルを経ることで、全てのデータを読み出すことができる。その場合、隣接するソース・ドレイン線の状態は、Ｆ、BL、0V、BL、Ｆの組み合わせが読み出しサイクル毎にシフトする、或いは変化するように制御する。この５本のソース・ドレイン線の状態にすることで、４個のセルトランジスタからなるユニット内から、２ビットのデータを同時に読み出すことができる。隣接するとは、既に述べた通り、ソース・ドレイン領域が互いに接続されたセルトランジスタのストリングスに対して設けられたソース・ドレイン線に対して隣接するとの意味である。
【００８２】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００８３】
【発明の効果】
以上、本発明によれば、非導電性のトラップゲートを有するセルトランジスタからなる不揮発性メモリ回路において、１回の読み出し動作で複数のデータを同時に読み出すことができるので、読み出しのスループットを向上させることができる。
【図面の簡単な説明】
【図１】２ビット不揮発性メモリのセルトランジスタの構成を示す図である。
【図２】２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。
【図３】２ビット不揮発性メモリの２ビット情報を記録した状態を示す図である。
【図４】従来のメモリセルアレイの構成を示す図である。
【図５】図４の動作を説明する図表である。
【図６】本実施の形態例のセルアレイ構成図である。
【図７】読み出し時におけるソース・ドレイン線の電圧状態を示す図表である。
【図８】読み出し時におけるセルアレイの動作を説明する図である。
【図９】本実施の形態例におけるページバッファの回路図である。
【図１０】ページバッファの制御信号のタイミングチャート図である。
【符号の説明】
Ｍ セルトランジスタ
ＣＧ コントロールゲート
ＴＧ トラップゲート
ＳＤ１，ＳＤ２ ソース・ドレイン領域
ＳＤＬ ソース・ドレイン線
Ｐ／Ｂ ページバッファ
ＷＬ ワード線
PBout 出力データバス
ＢＬ 読み出し電圧状態
Ｆ フローティング状態
０Ｖ 基準電圧状態
Claims (6)
- 多ビット情報を記録する不揮発性メモリ回路において、
基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に順に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、前記トラップゲートの少なくとも両端に局所的に電荷をトラップしてデータを記録する、複数のセルトランジスタと、
行方向に配置された前記複数のセルトランジスタのコントロールゲートに接続された複数のワード線と、
前記行方向に隣接する前記セルトランジスタのソース・ドレイン領域に共通に接続された複数のソース・ドレイン線と、
前記複数のソース・ドレイン線にそれぞれ接続され、隣接するソース・ドレイン線群内の各ソース・ドレイン線に対して、順番にフローティング状態、読み出し電圧状態、基準電圧状態、読み出し電圧状態、フローティング状態の組み合わせを提供し、前記読み出し電圧状態のソース・ドレイン線から前記記録データを読み出す複数のページバッファとを有し、
前記複数のページバッファは、１本のワード線を選択した状態で奇数番目と偶数番目のソース・ドレイン線が前記読み出し電圧状態にされる第１及び第２の読み出しサイクルが連続して行われるように、前記組み合わせの提供を前記隣接するソース・ドレイン線群に対してシフトすることを特徴とする不揮発性メモリ回路。 - 請求項１において、前記複数のページバッファは、奇数番目の前記ソース・ドレイン線を両端に有する第１の隣接ソース・ドレイン線群と偶数番目の前記ソース・ドレイン線を両端に有する第２の隣接ソース・ドレイン線群とに、前記組み合わせを提供する毎に、前記読み出した記録データを出力することを特徴とする不揮発性メモリ回路。
- 請求項１において、前記複数のページバッファは、隣接する９本のソース・ドレイン線間にそれぞれ接続される８個のセルトランジスタを有するセルトランジスタユニットに対して、前記フローティング状態のソース・ドレイン線を前記組み合わせが提供される隣接するソース・ドレイン線群で共用しながら前記組み合わせの提供を繰り返して提供し、前記シフトのたびに読み出された４ビットずつの記録データを保持することを特徴とする不揮発性メモリ回路。
- 請求項３において、前記複数のページバッファは、奇数番目の前記ソース・ドレイン線を両端に有する第１の隣接ソース・ドレイン線群と偶数番目の前記ソース・ドレイン線を両端に有する第２の隣接ソース・ドレイン線群とに、前記組み合わせを提供する毎に、前記保持した８ビットの記録データを出力することを特徴とする不揮発性メモリ回路。
- 請求項３又は４において、複数の前記セルトランジスタユニットが、配置されていることを特徴とする不揮発性メモリ回路。
- 請求項５において、前記セルトランジスタユニットの一端のソース・ドレイン線は、隣接するトランジスタセルユニットの一端のソース・ドレイン線と共有されることを特徴とする不揮発性メモリ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29302799A JP3829161B2 (ja) | 1999-10-14 | 1999-10-14 | 多ビット情報を記録する不揮発性メモリ回路 |
| DE60021746T DE60021746T2 (de) | 1999-10-14 | 2000-08-18 | Nichtflüchtiger speicher zum speichern von multibitdaten |
| KR1020027004588A KR100721295B1 (ko) | 1999-10-14 | 2000-08-18 | 다중 비트 정보를 기록하는 불휘발성 메모리 회로 |
| EP00953523A EP1223586B1 (en) | 1999-10-14 | 2000-08-18 | Nonvolatile memory for storing multibit data |
| PCT/JP2000/005573 WO2001027930A1 (fr) | 1999-10-14 | 2000-08-18 | Memoire non volatile destinee au stockage de donnees multibit |
| US10/069,124 US6614686B1 (en) | 1999-10-14 | 2000-08-18 | Nonvolatile memory circuit for recording multiple bit information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29302799A JP3829161B2 (ja) | 1999-10-14 | 1999-10-14 | 多ビット情報を記録する不揮発性メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001118390A JP2001118390A (ja) | 2001-04-27 |
| JP3829161B2 true JP3829161B2 (ja) | 2006-10-04 |
Family
ID=17789551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29302799A Expired - Fee Related JP3829161B2 (ja) | 1999-10-14 | 1999-10-14 | 多ビット情報を記録する不揮発性メモリ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6614686B1 (ja) |
| EP (1) | EP1223586B1 (ja) |
| JP (1) | JP3829161B2 (ja) |
| KR (1) | KR100721295B1 (ja) |
| DE (1) | DE60021746T2 (ja) |
| WO (1) | WO2001027930A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100629193B1 (ko) * | 2001-05-25 | 2006-09-28 | 후지쯔 가부시끼가이샤 | 불휘발성 반도체 기억 장치 및 그의 기록 방법 |
| US6512701B1 (en) * | 2001-06-21 | 2003-01-28 | Advanced Micro Devices, Inc. | Erase method for dual bit virtual ground flash |
| JP4859294B2 (ja) * | 2001-07-10 | 2012-01-25 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6956768B2 (en) | 2003-04-15 | 2005-10-18 | Advanced Micro Devices, Inc. | Method of programming dual cell memory device to store multiple data states per cell |
| US7366030B2 (en) * | 2004-01-29 | 2008-04-29 | Micron Technology, Inc. | Simultaneous read circuit for multiple memory cells |
| JP2006048784A (ja) * | 2004-08-02 | 2006-02-16 | Renesas Technology Corp | 不揮発性メモリ |
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| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
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| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
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| US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7706183B2 (en) | 2005-07-27 | 2010-04-27 | Spansion Llc | Read mode for flash memory |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7283389B2 (en) * | 2005-12-09 | 2007-10-16 | Macronix International Co., Ltd. | Gated diode nonvolatile memory cell array |
| US7491599B2 (en) * | 2005-12-09 | 2009-02-17 | Macronix International Co., Ltd. | Gated diode nonvolatile memory process |
| US7272038B2 (en) | 2005-12-09 | 2007-09-18 | Macronix International Co., Ltd. | Method for operating gated diode nonvolatile memory cell |
| US7888707B2 (en) * | 2005-12-09 | 2011-02-15 | Macronix International Co., Ltd. | Gated diode nonvolatile memory process |
| US7269062B2 (en) * | 2005-12-09 | 2007-09-11 | Macronix International Co., Ltd. | Gated diode nonvolatile memory cell |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7423915B2 (en) * | 2006-01-17 | 2008-09-09 | Spansion Llc | Random cache read using a double memory |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7554856B2 (en) * | 2006-10-06 | 2009-06-30 | Qimonda Flash Gmbh & Co. Kg | Memory cell |
| US7760548B2 (en) * | 2006-11-29 | 2010-07-20 | Yuniarto Widjaja | Semiconductor memory having both volatile and non-volatile functionality and method of operating |
| JP5487539B2 (ja) * | 2007-12-28 | 2014-05-07 | 凸版印刷株式会社 | 不揮発性半導体記憶素子 |
| US7995384B2 (en) * | 2008-08-15 | 2011-08-09 | Macronix International Co., Ltd. | Electrically isolated gated diode nonvolatile memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065576A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 半導体記憶装置 |
| JP3433808B2 (ja) | 1992-08-05 | 2003-08-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100205240B1 (ko) * | 1996-09-13 | 1999-07-01 | 윤종용 | 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치 |
| US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| US6021069A (en) * | 1998-09-24 | 2000-02-01 | Macronix International Co., Ltd. | Bit latch scheme for parallel program verify in floating gate memory device |
-
1999
- 1999-10-14 JP JP29302799A patent/JP3829161B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-18 US US10/069,124 patent/US6614686B1/en not_active Expired - Lifetime
- 2000-08-18 DE DE60021746T patent/DE60021746T2/de not_active Expired - Lifetime
- 2000-08-18 EP EP00953523A patent/EP1223586B1/en not_active Expired - Lifetime
- 2000-08-18 WO PCT/JP2000/005573 patent/WO2001027930A1/ja active IP Right Grant
- 2000-08-18 KR KR1020027004588A patent/KR100721295B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE60021746T2 (de) | 2006-01-19 |
| KR20030009305A (ko) | 2003-01-29 |
| KR100721295B1 (ko) | 2007-05-28 |
| US6614686B1 (en) | 2003-09-02 |
| WO2001027930A1 (fr) | 2001-04-19 |
| EP1223586B1 (en) | 2005-08-03 |
| EP1223586A4 (en) | 2004-12-15 |
| JP2001118390A (ja) | 2001-04-27 |
| DE60021746D1 (de) | 2005-09-08 |
| EP1223586A1 (en) | 2002-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A711 | Notification of change in applicant |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| A521 | Request for written amendment filed |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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