KR100721295B1 - 다중 비트 정보를 기록하는 불휘발성 메모리 회로 - Google Patents

다중 비트 정보를 기록하는 불휘발성 메모리 회로 Download PDF

Info

Publication number
KR100721295B1
KR100721295B1 KR1020027004588A KR20027004588A KR100721295B1 KR 100721295 B1 KR100721295 B1 KR 100721295B1 KR 1020027004588 A KR1020027004588 A KR 1020027004588A KR 20027004588 A KR20027004588 A KR 20027004588A KR 100721295 B1 KR100721295 B1 KR 100721295B1
Authority
KR
South Korea
Prior art keywords
source
drain
read
lines
data
Prior art date
Application number
KR1020027004588A
Other languages
English (en)
Other versions
KR20030009305A (ko
Inventor
가와무라쇼이치
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030009305A publication Critical patent/KR20030009305A/ko
Application granted granted Critical
Publication of KR100721295B1 publication Critical patent/KR100721295B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

비도전성의 트랩 게이트를 갖는 셀 트랜지스터로 이루어지는 다중 비트 불휘발성 메모리 회로에 있어서, 복수의 데이터를 동시에 판독할 수 있는 셀 어레이 구성을 제공한다. 본 발명은 비도전성의 트랩 게이트(TG)를 갖는 셀 트랜지스터(M)를 복수개 배치한 불휘발성 메모리 회로에 있어서, 행 방향으로 인접하는 셀 트랜지스터의 소스·드레인 영역(SD1, SD2)에 공통으로 접속되는 복수의 소스·드레인선(SDL)을 지니고, 이 인접하는 소스·드 레인선을 플로팅 상태(F), 판독 전압 인가 상태(BL), 기준 전압 상태(0V), 판독 전압 상태(BL) 및 플로팅 상태(F)로 하며, 판독 전압 상태로 되어 있는 소스·드레인선(SDL)을 비트선으로서 기능하게 하여 복수의 데이터를 동시에 판독하도록 한다. 상기 상태는 소스·드레인선에 접속된 페이지 버퍼(P/B)에 의해 생성된다. 데이터의 판독과 유지가 페이지 버퍼에 의해 이루어진다.

Description

다중 비트 정보를 기록하는 불휘발성 메모리 회로{NONVOLATILE MEMORY FOR STORING MULTIBIT DATA}
본 발명은 비도전성의 트랩 게이트를 구비하여 다중 비트의 데이터를 기억할 수 있는 셀 트랜지스터로 이루어진 불휘발성 메모리 회로에 관한 것으로, 특히, 다수의 셀 트랜지스터로부터 동시에 기억 데이터를 판독할 수 있는 셀 어레이 구성을 갖는 불휘발성 메모리 회로에 관한 것이다.
반도체를 이용한 불휘발성 메모리는 전원을 오프시키더라도 정보를 유지할 수 있고, 또한 고속 판독이 가능하므로, 정보 기록 매체로서 널리 이용되고 있다. 최근에는 휴대용 정보 단말기에 이용되거나, 디지털 카메라 또는 MP3 데이터의 디지털 음악 등의 기록 매체로서 이용되고 있다.
현재 보급되고 있는 플래시 메모리 등의 불휘발성 메모리는 소스와 드레인 영역 사이의 채널 영역 상에, 도전성의 플로팅 게이트와 컨트롤 게이트를 갖는 구조이다. 이러한 불휘발성 메모리는 플로팅 게이트를 게이트 절연막 내에 매립하여 구성되고, 이 플로팅 게이트에 전하를 주입하거나 주입하지 않음에 따라, 1 비트의 정보를 기억한다. 이러한 보급형의 불휘발성 메모리는 플로팅 게이트가 도전성이기 때문에, 게이트 산화막에 결함이 약간이라도 존재하면 그 결함을 통하여 플로팅 게 이트 내의 전자가 전부 소실되어 버려 신뢰성을 높일 수 없다는 문제가 있다.
상기 보급형의 불휘발성 메모리와는 별도로, 플로팅 게이트 대신에 비도전성의 전하 트랩 게이트를 설치하여, 트랩 게이트의 소스측 및 드레인측에 국소적으로 전하를 트랩시켜, 2비트의 정보를 기억하는 새로운 타입의 불휘발성 메모리가 제안되고 있다. 예컨대, PCT 출원 WO99/07000호에 "Two Bit Non-Volatile Electrically Erasable and Programmable Semiconductor Memory Cell Utilizing Asymmetrical Charge Trapping"에 관한 불휘발성 메모리가 기재되어 있다. 이 불휘발성 메모리는 트랩 게이트가 비도전성이기 때문에, 국소적으로 주입한 전자가 소실될 확률이 낮아 신뢰성을 높일 수 있다.
도 1은 상기 종래의 2비트 불휘발성 메모리의 셀 트랜지스터의 구성을 나타낸 도면이다. 도 1의 (1)은 그 단면도이며, 도 1의 (2)는 그 등가 회로도이다. 실리콘 기판(1)의 표면에 소스·드레인 영역(SD1, SD2)이 형성되고, 실리콘 질화막 등으로 형성되는 트랩 게이트(TG)와 도전 재료의 컨트롤 게이트(CG)가 채널 영역 상에 형성된다. 트랩 게이트(TG)가 실리콘 산화막 등의 절연막(2) 내에 매립되어 있어, 전체적으로 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor) 구조가 된다. 실리콘 질화막과 실리콘 산화막의 밴드갭의 차를 이용하여, 실리콘 질화막에 전하를 트랩시켜 유지시킬 수 있다.
이 불휘발성 메모리의 특징적인 구성은 트랩 게이트(TG)가 절연체, 유전체 등의 비도전성 물질로 이루어져 이 트랩 게이트(TG)에 전하를 주입한 경우, 트랩 게이트 내에서 전하가 이동할 수 없다. 따라서, 제1 소스·드레인 영역(SD1) 근방 에 전하를 주입한 경우와, 제2 소스·드레인 영역(SD2) 근방에 전하를 주입한 경우를 구별할 수 있어, 2비트의 데이터를 기록할 수 있다.
도 1의 (2)는 상기 2비트 불휘발성 메모리의 등가 회로도이다. 트랩 게이트(TG)가 비도전성이기 때문에, 제1 소스·드레인 영역(SD1) 근방의 제1 트랩 게이트 영역(TSD1)과, 제2 소스·드레인 영역(SD2) 근방의 제2 트랩 게이트 영역(TSD2)에 별개의 MOS 트랜지스터가 형성되어 있는 구성과 등가가 된다. 그리고, 후술하는 판독이나 프로그램(기록) 동작에서 제1 및 제2 소스·드레인 영역(SD1, SD2)은 한쪽이 소스 영역으로서 또는 드레인 영역으로서 이용되기 때문에, 본 명세서에서는 각각 제1 소스·드레인 영역(SD1), 제2 소스·드레인 영역(SD2)이라 칭한다.
도 2는 종래의 2비트 불휘발성 메모리의 프로그램, 소거 및 판독을 설명하기 위한 도면이다. 제1 소스·드레인 영역(SD1)에 인가되는 전압을 V(SD1), 제2 소스·드레인 영역(SD2)에 인가되는 전압을 V(SD2), 컨트롤 게이트(CG)에 인가되는 전압을 Vg로 한다.
도 2의 (1)에 나타내는 바와 같이, 불휘발성 기억 메모리의 프로그램(기록)은 예컨대 Vg=10V, V(SD1)=0V, V(SD2)=6V를 인가하여, 제2 소스·드레인 영역(SD2) 근방에서 발생한 열전자(hot electron)를 제2 소스·드레인 영역(SD2)에 가까운 제2 트랩 게이트 영역(TSD2) 내부에 주입함으로써 행해진다.
또, 소거 동작에서는 도 2의 (2)에 나타내는 바와 같이, 컨트롤 게이트(CG)에 Vg=-5V, 제1 또는 제2 소스·드레인 영역(SD1 또는 SD2) 혹은 그 양방에 5V를 인가하여, FN 터널(파울러·노드하임 터널) 현상을 이용하여 트랩 게이트(TG)로부터 전자를 인출한다. 동시에 소스·드레인 영역(SD1, SD2) 근방에서 발생한 핫 홀(hot hole)을 트랩 게이트(TG)에 주입함으로써, 트랩 게이트(TG) 내의 전하를 중화한다.
이어서, 판독은 제1 및 제2 소스·드레인 영역(SD1, SD2) 사이에 프로그램과는 반대 방향의 전압을 인가하여, 제2 트랩 게이트 영역(TSD2)에 전자가 트랩되어 있는지의 여부를 검출한다. 즉, 제2 트랩 게이트 영역(TSD2)의 상태를 판독하기 위해서는 예컨대 Vg=3V, V(SD1)=1.6V, V(SD2)=0V를 인가한다. 여기서, 도 2의 (3)과 같이, 제2 소스·드레인 영역(SD2) 부근의 제2 트랩 게이트 영역(TSD2)에 전자가 존재하면, 게이트 아래의 채널이 제2 소스·드레인 영역(SD2)까지 이어지지 않아 채널 전류가 흐르지 않는다(0 데이터 저장 상태). 반대로 도 2의 (4)와 같이, 제2 소스·드레인 영역(SD2) 부근의 제2 트랩 게이트 영역(TSD2)에 전자가 존재하지 않으면, 채널이 제2 소스·드레인 영역(SD2)까지 이어져 채널 전류가 흐른다(1 데이터 저장 상태). 이렇게 하여, 셀 트랜지스터의 온·오프, 즉 전류의 유무로 제2 트랩 게이트 영역(TSD2)에 전자가 축적되어 있는지의 여부를 검출할 수 있다.
또, 불휘발성 기억 메모리의 판독에 있어서, 도 2의 (5)와 같이, Vg=3V, V(SD1)=0V, V(SD2)=1.6V로 하여, 제1 및 제2 소스·드레인 영역 사이의 전압 인가 상태를 상기 도 2의 (3)과 반대로 하면, 가령 제2 트랩 게이트 영역(TSD2)에 전자가 존재하더라도 채널이 핀치오프된 MOS 트랜지스터와 동일한 상태가 되어, 제2 소스·드레인 영역과 기판 사이의 넓어지는 공핍층(空乏層)에 의해서 채널 전류가 흐 른다. 따라서, 이러한 전압 인가 상태에서는 제2 트랩 게이트 영역(TSD2)의 전자의 유무에 관계없이, 제1 소스·드레인 영역(SD1) 부근의 제1 트랩 게이트 영역(TSD1)에 전자가 축적되어 있는지의 여부를 검출할 수 있다.
전술한 바와 같이, 종래의 메모리는 제1 소스·드레인 영역(SD1) 부근의 질화막 영역(TSD1)과 제2 소스·드레인 영역(SD2) 부근의 질화막 영역(TSD2)에 전자를 축적하거나 축적하지 않음으로써, 2비트의 정보를 기록할 수 있으므로 대용량화나 칩 면적 축소에 의한 1칩당 드는 비용을 삭감하는 데 유리하다.
도 3은 상기 불휘발성 메모리의 2비트의 정보를 기록한 상태를 도시한 도면이다. 도면에서, 검은 원형 표시는 전자를 나타낸다. 도 3의 (1)은 제1 및 제2 트랩 게이트 영역(TSD1, TSD2) 중 어디에도 전자가 포획되어 있지 않은 상태로서, 데이터=11을 나타낸다. 도 3의 (2)는 제2 트랩 게이트 영역(TSD2)에 전자가 포획되어 있는 상태로서, 데이터=01을 나타낸다. 도 3의 (3)은 제1 및 제2 트랩 게이트 영역(TSD1, TSD2)에 전자가 포획되어 있는 상태로서, 데이터=00을 나타내며 또한, 도 3의 (4)는 제1 트랩 게이트 영역(TSD1)에 전자가 포획되어 있는 상태로서, 데이터=10을 나타낸다.
도 4는 종래의 메모리 셀 어레이의 구성을 도시한 도면이다. 2비트 기록 가능한 불휘발성 메모리는 전술한 바와 같이, 셀 트랜지스터의 소스·드레인 영역의 한쪽에서부터 다른 쪽으로 전압을 인가하여 원하는 데이터를 판독한다. 따라서, 동일한 셀 트랜지스터에 대하여 양방향으로 전압을 인가할 수 있어, 양측의 소스·드레인 영역에 접속되는 2라인의 소스·드레인선 각각으로부터 데이터를 판독할 필요 가 있다.
도 4에 도시한 종래예에서는 4라인의 워드선(WL0∼WL3)과, 이들 워드선에 컨트롤 게이트가 접속되는 셀 트랜지스터(M1∼M8)가 설치된다. 그리고, 대용량화를 위해, 인접하는 셀 트랜지스터의 소스·드레인 영역은 공유되고, 공통의 소스·드레인선(SDL0∼SDL7)이 접속된다. 그리고, 4개의 셀 트랜지스터마다 1쌍의 칼럼선(L1, L2 및 L3, L4)과, 이들과 소스·드레인선(SDL0∼SDL7)을 접속하는 1조 4개의 선택 트랜지스터(Q1∼Q4)가 설치된다. 선택 신호(SEL1∼SEL4)에 응답하여, 선택 트랜지스터(Q1∼Q4) 중 어느 하나가 도통되어 칼럼선(L1∼L4)이 적절하게 소스·드레인선에 접속된다.
도 5는 도 4의 동작을 설명하는 도표이다. 셀 트랜지스터(M1)를 선택할 때에는 도 5에 나타내는 바와 같이, 선택 신호 SEL1과 SEL3을 L 레벨로 하여 트랜지스터 Q1과 Q3을 비도통시키고, 선택 신호 SEL2와 SEL4를 H 레벨로 하여 트랜지스터 Q2과 Q4를 도통시킨다. 그 결과, 셀 트랜지스터(M1)의 소스·드레인선(SDL0, SDL1)은 각각 칼럼선(L1, L2)에 접속된다. 그래서, 칼럼선 L2에 0V를 인가하고, 칼럼선 L1에 비트선으로서 소정의 판독 전압(1.6V)을 인가하면, 셀 트랜지스터(M1)에 대하여 좌측에서 우측으로 전압이 인가되어, 도시 생략한 센스 앰프 회로에 의해 칼럼선(L1)에 전류가 흐르는지의 여부를 검출할 수 있다.
이 때, 셀 트랜지스터(M5)의 소스·드레인선(SDL4, SDL5)도 칼럼선(L3, L4)에 접속된다. 그러나, 워드선(WL0)의 선택에 의해 동시에 선택되는 셀 트랜지스터(M2, M3, M4)가 도통되거나 또는 누설 전류를 발생함에 따라, 셀 트랜지 스터(M1)의 판독을 적절히 수행할 수 없게 될 가능성이 있다. 따라서, 그것을 방지하기 위해서 칼럼선(L3, L4)은 함께 플로팅 상태로 된다.
이런 식으로, 워드선(WL0)을 선택하여 판독되는 데이터는 셀 트랜지스터(M1)의 단 한쪽의 기억 데이터이다. 선택 신호를 바꾸지 않는 상태에서, 칼럼선 L1에 0V를 인가하고 칼럼선 L2에 소정의 전압(1.6V)을 인가하면, 셀 트랜지스터(M1)의 또 다른 쪽의 기억 데이터를 판독할 수 있다. 어떤 경우도, 선택 신호(SEL1∼SEL4)를 구동하여 1개의 셀 트랜지스터의 2비트의 데이터가 판독되는 데에 지나지 않는다.
4조의 셀 트랜지스터 중 나머지 셀 트랜지스터(M2, M3, M4)의 판독은 도 5에 나타내는 바와 같이 전술한 방법과 같다. 이 경우도, 워드선(WL0)의 선택에 응답하여 각 셀 트랜지스터의 기억 데이터가 1개씩 판독된다.
비도전성의 트랩 게이트를 갖는 2비트 불휘발성 메모리는 보급형의 플래시 메모리에 비교하여 2비트의 데이터를 기억할 수 있기 때문에, 대용량 메모리에 적합하다. 그러나, 한편으로, 그 판독 동작은 판독하고 싶은 데이터에 따라 소스·드레인 영역에 인가하는 전압 방향이 반대로 되기 때문에, 도 4와 도 5에 도시한 바와 같이 판독 회로가 복잡하며, 또한 판독의 작업 처리량이 나쁘다고 하는 과제가 있다.
그래서, 본 발명의 목적은 판독의 작업 처리량을 높게 한 다중 비트 불휘발성 메모리 회로를 제공하는 데에 있다.
또한, 본 발명의 목적은 1라인의 워드선의 선택에 의해 복수의 셀 트랜지스터의 기억 데이터를 동시에 판독할 수 있는 다중 비트 불휘발성 메모리 회로를 제공하는 데에 있다.
더욱이, 본 발명의 목적은 고속 판독을 가능하게 한 셀 어레이 구조를 갖는 다중 비트 불휘발성 메모리 회로를 제공하는 데에 있다.
상기 목적을 달성하기 위해서, 본 발명의 한 측면은, 비도전성의 트랩 게이트를 갖는 셀 트랜지스터를 복수 배치한 불휘발성 메모리 회로에 있어서, 행 방향으로 인접하는 셀 트랜지스터의 소스·드레인 영역에 공통으로 접속되는 복수의 소스·드레인선을 포함하고, 이 인접하는 소스·드레인선을 플로팅 상태, 판독 전압 인가 상태, 기준 전압 상태, 판독 전압 상태 및 플로팅 상태로 하며, 판독 전압 상태에 있는 소스·드레인선을 비트선으로서 기능시켜 복수의 데이터를 동시에 판독하도록 한다.
본 발명의 바람직한 실시 형태에서는 상기 5개의 상태의 소스·드레인선 그룹을 순차 시프트 또는 이동시킴으로써 셀 트랜지스터에 기록되어 있는 다중 비트의 데이터를 고속으로 판독할 수 있어, 판독의 작업 처리량을 향상시킬 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 다른 측면은 다중 비트 정보를 기록하는 불휘발성 메모리 회로에 있어서,
기판 표면에 형성된 제1 및 제2 소스·드레인 영역과, 그 사이의 채널 영역 상에 순서대로 형성된 제1 절연층, 비도전성의 트랩 게이트, 제2 절연층 및 컨트롤 게이트를 구비하고, 상기 트랩 게이트의 적어도 양단에 국소적으로 전하를 트랩하 여 데이터를 기록하는 복수의 셀 트랜지스터와,
행 방향으로 배치된 상기 복수의 셀 트랜지스터의 컨트롤 게이트에 접속된 복수의 워드선과,
상기 행 방향으로 인접하는 상기 셀 트랜지스터의 소스·드레인 영역에 공통으로 접속된 복수의 소스·드레인선과,
상기 복수의 소스·드레인선에 각각 접속되고, 인접하는 소스·드레인선 그룹 내의 각 소스·드레인선에 대하여 순서대로 플로팅 상태, 판독 전압 상태, 기준 전압 상태, 판독 전압 상태, 플로팅 상태의 조합을 제공하며 상기 판독 전압 상태의 소스·드레인선으로부터 상기 기록 데이터를 판독하는 복수개의 페이지 버퍼를 갖는 것을 특징으로 한다.
또, 상기 발명의 바람직한 실시 형태에 있어서 상기 복수 페이지 버퍼는 상기 조합을 제공받는 상기 인접하는 소스·드레인선 그룹을 소정의 순서로 시프트하는 것을 특징으로 한다.
따라서, 셀 트랜지스터의 다중 비트의 데이터를 전부 적절하게 판독하는 것이 가능하다.
더욱이 상기 발명의 바람직한 실시 형태에 있어서 상기 복수 페이지 버퍼는 홀수번째의 상기 소스·드레인선을 양단에 갖는 제1 인접 소스·드레인선 그룹과 짝수번째의 상기 소스·드레인선을 양단에 갖는 제2 인접 소스·드레인선 그룹에 상기 조합을 제공할 때마다 상기 판독한 기록 데이터를 출력하는 것을 특징으로 한다.
제1 인접 소스·드레인선 그룹과 제2 인접 소스·드레인선 그룹에 상기 조합을 제공함으로써, 예컨대 8개의 인접하는 셀 트랜지스터 그룹 내의 기록 데이터가 8비트씩 페이지 버퍼에 판독된다. 이 단계에서, 페이지 버퍼 내의 데이터를 적절히 출력하는 것이 바람직하다.
도 1은 2비트 불휘발성 메모리의 셀 트랜지스터의 구성을 도시한 도면이다.
도 2는 2비트 불휘발성 메모리의 프로그램, 소거 및 판독을 설명하기 위한 도면이다.
도 3은 2비트 불휘발성 메모리의 2비트 정보를 기록한 상태를 도시한 도면이다.
도 4는 종래의 메모리 셀 어레이의 구성을 도시한 도면이다.
도 5는 도 4의 동작을 설명하는 도표이다.
도 6은 본 실시 형태예의 셀 어레이 구성도이다.
도 7은 판독시에 소스·드레인선의 전압 상태를 도시한 도표이다.
도 8은 판독시에 셀 어레이의 동작을 설명하는 도면이다.
도 9는 본 실시 형태예에 따른 페이지 버퍼의 회로도이다.
도 10은 페이지 버퍼의 제어 신호의 타이밍 차트도이다.
이하, 도면을 참조하여 본 발명의 실시 형태예를 설명한다. 그러나, 이러한 실시 형태예가, 본 발명의 기술적 범위를 한정하는 것은 아니다.
본 발명의 실시 형태예는 2비트를 기억할 수 있는 셀 트랜지스터를 복수개 갖는 불휘발성 메모리 회로이다. 이러한 셀 트랜지스터는 도 1, 도 2 및 도 3에서 설명한 종래의 셀 트랜지스터와 동일하다. 즉, 비도전성의 트랩 게이트의 양단에 전자가 트랩되는지의 여부에 따라, 1개의 셀 트랜지스터에 2비트의 정보를 기록할 수 있다. 따라서, 이 셀 트랜지스터에 대한 프로그램(기록), 소거, 판독 동작은 도 2에 나타낸 바와 같으며, 여기서는 반복하여 설명하지 않는다.
도 6은 이러한 셀 트랜지스터를 복수개 매트릭스형으로 배치한 본 실시 형태예의 셀 어레이 구성도이다. 도 6에 나타낸 셀 어레이에는 행 방향으로 연장되는 2라인의 워드선(WL0, WL1)과, 이 워드선에 교차하여 열 방향으로 연장되는 9라인의 소스·드레인선(SDL1∼SDL9)이 배치된다. 워드선(WL0)에는 셀 트랜지스터(M1∼M9)의 컨트롤 게이트가 각각 접속되고, 셀 트랜지스터(M1∼M9)에 있어서 각각 인접하는 셀 트랜지스터와 소스·드레인 단자가 공통 접속되며, 이러한 소스·드레인 단자에 소스·드레인선(SDL1∼SDL9)이 공통으로 접속된다. 워드선(WL1)에는 마찬가지로 셀 트랜지스터(M11∼M19)의 컨트롤 게이트가 접속되고, 이들의 셀 트랜지스터에 있어서 인접하는 셀 트랜지스터와 소스·드레인 단자가 공통 접속되며, 그것에 공통의 소스·드레인선(SDL1∼SDL9)이 접속된다. 따라서, 모든 셀 트랜지스터는 컨트롤 게이트가 워드선에 접속되고, 소스·드레인 단자는 소스·드레인선에 접속된다.
홀수번째의 소스·드레인선(SDL1, SDL3 … SDL9)은 도 6의 상측에 배치한 페이지 버퍼(P/B1, P/B3 … P/B9)에 각각 접속된다. 또, 짝수번째의 소스·드레인선(SDL2, SDL4 … SDL8)은 도 6의 하단에 배치한 페이지 버퍼(P/B2, P/B4 … P/B8)에 각각 접속된다. 이들 페이지 버퍼는 각각의 제어 신호 그룹(STP, SBT)에 응답하여, 접속되는 소스·드레인선을, 판독 전압이 인가되어 비트선과 같이 기능시키는 판독 전압 상태(BL)와, 판독 기준 전압인 0V가 인가되는 기준 전압 상태(0V)와, 플로팅 상태(F) 중 어느 한 상태로 한다.
셀 트랜지스터는 접속되는 소스·드레인선이 판독 전압 상태(BL)와 기준 전압 상태(0V)로 되면, 판독 전압 상태에 있는 소스·드레인선을 경유하여 그것에 접속되어 있는 페이지 버퍼에 의해 기록 데이터가 판독된다. 또, 셀 트랜지스터는 접속되는 소스·드레인선 중 어느 한 쪽이 플로팅 상태(F)로 되면, 인접하는 셀 트랜지스터의 판독 동작에 아무런 영향을 주지 않는 상태가 된다.
각 페이지 버퍼는 접속된 소스·드레인선(SDL)을 상기 판독 전압 상태(BL)로 함으로써, 그 소스·드레인선(SDL)에 접속된 셀 트랜지스터의 기록 데이터를 판독, 유지하는 기능을 갖는다. 그리고, 그 유지된 판독 데이터는 도시 생략한 판독 제어 신호와 선택 신호에 응답하여 출력 데이터 버스(PBout)에 출력된다.
도 6에 나타낸 셀 어레이에는 워드선(WL0)에 대하여 8개의 셀 트랜지스터가 접속된다. 따라서, 워드선(WL0)의 선택에 의해서 합계 16비트의 기억 데이터를 판독할 수 있다. 단, 8개의 셀 트랜지스터에 대하여 9라인의 소스·드레인선 및 9개의 페이지 버퍼밖에 설치되어 있지 않기 때문에, 상기 16비트의 기록 데이터는 8비트씩 판독되어 유지된다. 유지된 8비트의 판독 데이터는 적절하게 출력 버스(PBout)에서 출력된다. 더욱이, 후술하는 바와 같이, 1라인의 워드선을 선택했을 때에, 각 소스·드레인선을 제어함으로써 동시에 4비트의 데이터를 페이지 버퍼 에 판독할 수 있고, 따라서, 2사이클에 의해 8비트의 데이터를 판독하고, 4사이클로 8개의 셀 트랜지스터의 16비트의 데이터를 판독할 수 있다.
단, 1라인의 워드선에 접속되는 셀 트랜지스터의 수는 8개에 한정되지 않는다. 바람직하게는 8개의 단위로, 셀 트랜지스터 유닛(UNIT1, UNIT2)이 복수개 배치된다. 그 경우, 도 6에 나타내는 바와 같이, 인접하는 트랜지스터 유닛(UNIT1, UNIT2)은 각각 일단의 소스·드레인선(SDL9)이 공유되는 것이 바람직하다.
도 7은 판독시에 소스·드레인선의 전압 상태를 도시한 도표이다. 또, 도 8은 판독시에 셀 어레이의 동작을 설명하는 도면이다. 8개의 셀 트랜지스터에 대해서는 도 7 및 도 8에 나타내는 판독 사이클 (1)∼(4)마다 각각 4비트씩 동시에 페이지 버퍼에 판독할 수 있어, 4사이클로 16비트의 데이터를 판독할 수 있다.
도 7의 판독 사이클 (1)∼(4)는 도 8의 판독 사이클 (1)∼(4)에 대응한다. 이 예에서는 전술한 바와 같이, 1회의 페이지 리드로 8비트의 데이터를 판독한다. 그리고, 각 페이지 리드는 2개의 판독 사이클로 구성된다.
판독 사이클 (1)에서는 소스·드레인선(SDL1∼SDL9)이 각각의 페이지 버퍼에 의해서,
SDL1∼SDL9=0V, BL, F, BL, 0V, BL, F, BL, 0V
의 상태로 된다. 여기서, 0V는 기준 전압 상태(접지 전압), BL은 판독 전압 상태(예컨대 1.6V), F는 플로팅 상태를 각각 의미한다. 그 결과, 도 8의 (1)에 화살표로 나타내는 전류의 유무가 페이지 버퍼(P/B2, P/B4, P/B6, P/B8)에 의해 검출된다. 즉, 셀 트랜지스터(M1, M4, M5, M8)에 있어서, 판독 전압 상태(BL)의 소스·드레인 선측의 데이터[M1(SD1), M4(SD2), M5(SD1), M8(SD2)]가 페이지 버퍼(P/B2, P/B4, P/B6, P/B8)에 의해 판독되어 유지된다. 판독 사이클 (1)에서는 짝수번째의 소스·드레인선이 판독 전압 상태로 됨으로써, 짝수번째 페이지 버퍼(P/B2, P/B4, P/B6, P/B8)가 그것에 대응하는 셀 트랜지스터의 기록 데이터를 판독하여 유지한다.
다음에, 판독 사이클 (2)에서는 소스·드레인선(SDL1∼SDL9)이 각각의 페이지 버퍼에 의해서,
SDL1∼SDL9=BL, 0V, BL, F, BL, 0V, BL, F, F(또는 BL)
의 상태로 된다. 그 결과, 도 8의 (2)에 화살표로 나타내는 전류의 유무가 페이지 버퍼(P/B1, P/B3, P/B5, P/B7)에 의해 검출된다. 즉, 셀 트랜지스터(M1, M2, M5, M6)에 있어서, 판독 전압 상태의 소스·드레인선측의 데이터[M1(SD2), M2(SD1), M5(SD2), M6(SD1)]가 페이지 버퍼(P/B1, P/B3, P/B5, P/B7)에 의해 판독되어 유지된다. 판독 사이클 (2)에서는 홀수번째의 소스·드레인선이 판독 전압 상태로 됨으로써, 홀수번째의 페이지 버퍼(P/B1, P/B3, P/B5, P/B7)가 그것에 대응하는 셀 트랜지스터의 기록 데이터를 판독하여 유지한다.
판독 사이클 (1), (2)에 의해, 합계 8비트로 이루어지는 1페이지분의 기록 데이터가 8개 페이지 버퍼에 판독되어 유지된다. 즉, 판독 사이클 (1), (2)에 의해 1회째의 페이지 리드가 종료된다. 그 후에는 적절하게 페이지 버퍼를 선택함으로써, 그 유지되어 있는 데이터가 출력 버스(PBout)에 출력된다. 출력 데이터 버스(PBout)를 복수 라인으로 함으로써, 복수의 데이터를 동시에 출력하는 것이 가능하게 된다.
다음에 2회째의 페이지 리드 동작이 필요에 따라서 행해진다. 2회째의 페이지 리드 동작은 판독 사이클 (3), (4)에 의해 이루어진다. 판독 사이클 (3)에서는 소스·드레인선(SDL1∼SDL9)이 각각의 페이지 버퍼에 의해서,
SDL1∼SDL9=F, BL, 0V, BL, F, BL, 0V, BL, F
의 상태로 된다. 그 결과, 도 8의 (3)에 화살표로 나타내는 전류의 유무가 페이지 버퍼(P/B2, P/B4, P/B6, P/B8)에 의해 검출된다. 즉, 셀 트랜지스터(M2, M3, M6, M7)에 있어서, 판독 전압 상태의 소스·드레인선측의 데이터[M2(SD2), M3(SD1), M6(SD2), M7(SD1)]가 페이지 버퍼(P/B2, P/B4, P/B6, P/B8)에 의해 판독되어 유지된다. 이와 같이, 판독 사이클 (3)에서는 짝수번째의 소스·드레인선이 판독 전압 상태로 됨으로써, 짝수번째의 페이지 버퍼(P/B2, P/B4, P/B6, P/B8)가 이들에 대응하는 셀 트랜지스터의 기록 데이터를 판독하여 유지한다.
이어서, 판독 사이클 (4)에서는 소스·드레인선(SDL1∼SDL9)이 각각의 페이지 버퍼에 의해서,
SDL1∼SDL9=F(또는 BL), F, BL, 0V, BL, F, BL, 0V, BL
의 상태로 된다. 그 결과, 도 8의 (4)에 화살표로 나타내는 전류의 유무가 페이지 버퍼(P/B1, P/B3, P/B5, P/B7)에 의해 검출된다. 즉, 셀 트랜지스터(M3, M4, M7, M8)에 있어서, 판독 전압 상태의 소스·드레인선측의 데이터[M3(SD2), M4(SD1), M7(SD2), M8(SD1)]가 페이지 버퍼(P/B1, P/B3, P/B5, P/B7)에 의해 판독되어 유지된다. 판독 사이클 (4)에서는 홀수번째의 소스·드레인선이 판독 전압 상태로 됨으로써, 홀수번째의 페이지 버퍼(P/B1, P/B3, P/B5, P/B7)가 이들에 대응하는 셀 트 랜지스터의 기록 데이터를 판독하여 유지한다.
판독 사이클 (3), (4)에 의해, 합계 8비트로 이루어지는 1페이지분의 기록 데이터가 8개 페이지 버퍼에 판독된다. 그 후에는 적절하게 출력 버스(PBout)를 경유하여 출력된다.
이상과 같이, 본 실시 형태예에 따라 하나의 워드선을 선택했을 때에, 8개의 셀 트랜지스터 중 4비트의 데이터가 동시에 페이지 버퍼에 판독될 수 있다. 따라서, 이 8개의 셀 트랜지스터의 유닛이 N 개 배치되는 경우에 하나의 워드선을 선택했을 때에, 4N 비트의 데이터를 동시에 페이지 버퍼에 판독할 수 있게 된다. 따라서, 대용량에 알맞은 셀 어레이의 배치로 하는 동시에, 1회의 워드선 선택에 의해 동시에 복수 비트의 기록 데이터를 페이지 버퍼로 판독할 수 있게 된다.
그리고, 8개의 셀 트랜지스터로 이루어지는 유닛에 대하여, 4회의 판독 사이클에 의해 16비트의 기록 데이터를 판독할 수 있다. 다시 말해서, 8개의 셀 트랜지스터로 이루어지는 유닛을 복수개 배치한 경우라도, 1라인의 워드선을 선택하면서 4회의 판독 사이클에 의해서 모든 기록 데이터를 페이지 버퍼에 판독할 수 있게 된다. 따라서, 판독 동작의 작업 처리량을 향상시켜 판독 사이클을 짧게 할 수 있다.
상기 4종류의 판독 사이클 (1)∼(4)은 F, BL, 0V, BL, F의 상태로 된 인접하는 5라인의 소스·드레인선으로 이루어진 소스·드레인선 그룹이 하나씩 우측으로 시프트하고 있음을 알 수 있다. 이 소스·드레인선 그룹 내에서는 판독 전압 상태의 소스·드레인선이 2라인 있기 때문에 2비트의 기록 데이터가 동시에 판독된다.
또, 4종류의 판독 사이클의 순서는 상기
(1), (2), (3), (4) 이외에도, 다음의 순서도 좋다.
(1), (2), (4), (3)
(2), (1), (3), (4)
(2), (1), (4), (3)
(1), (4), (2), (3)
(1), (4), (3), (2)
(4), (1), (2), (3)
(4), (1), (3), (2)
어느 경우도, 홀수번째와 짝수번째의 소스·드레인선이 판독 전압 상태(BL)로 되는 판독 사이클이 조합될 필요가 있다. 상기 변형예로부터 이해되는 바와 같이, F, BL, 0V, BL, F의 상태로 된 인접하는 5라인의 소스·드레인선으로 이루어지는 소스·드레인선 그룹이 적절하게 이동해 나감으로써, 모든 셀 트랜지스터의 데이터를 판독할 수 있다.
또한, 여기서 인접하는 소스·드레인선이란, 소스·드레인 영역이 접속된 셀 트랜지스터에 대하여 공통으로 접속된 소스·드레인선에 있어서 인접한다고 하는 의미이다. 따라서, 예컨대, 매트릭스형으로 배치된 셀 트랜지스터가 1개 걸러서 그 소스·드레인 영역이 접속되어 있는 경우는, 본 실시 형태예에서는 그 1개 걸러 접속된 셀 트랜지스터의 스트링에 대하여 공통 접속된 소스·드레인선 그룹에 있어서, 인접하는 5라인의 소스·드레인선에 대하여 F, BL, 0V, BL, F의 상태를 시프트해 갈 필요가 있다.
도 9는 본 실시 형태예에 따른 페이지 버퍼의 회로도이다. 도 9에 도시한 페이지 버퍼는 접속되는 소스·드레인선(SDLn)을 판독 전압 상태(BL)와 기준 전압 상태(0V)와 플로팅 상태(F)로 하는 기능과, 소스·드레인선을 통해 셀 트랜지스터(M)의 기록 데이터를 판독하는 센스 앰프 기능과, 그 판독한 데이터를 유지하는 래치 기능을 갖는다. 도면 상부에 나타내는 바와 같이, 경사선이 표시된 트랜지스터는 P채널 트랜지스터, 경사선이 표시되지 않은 트랜지스터는 N채널 트랜지스터를 나타낸다.
트랜지스터(N1)는 선택 신호(YD1)에 응답하여 도통되어 페이지 버퍼 회로를 데이터 버스(PBOUT)에 접속하는 선택 게이트이다. 트랜지스터(N6)는 로드 신호(LD)에 응답하여 도통되어 기록 데이터를 데이터 버스(PBOUT)로부터 입력하는 게이트이다. 또, 트랜지스터(P2, P3, N4, N5)는 판독시에 인버터(10, 12)로 이루어진 래치 회로에 유지된 데이터를 증폭하여 출력하는 인버터 회로이다. 이 인버터 회로는 제어 신호(LD, RD)에 응답하여, 트랜지스터(P3, N4)가 도통될 때에 활성화된다. 인버터(10, 12)는 전술한 바와 같이, 기록 데이터나 판독 데이터를 일차적으로 유지하는 래치 회로이다.
더욱이, 바이어스 제어 신호(PBIAS)에 의해 정전류원이 되는 트랜지스터 P9와 트랜지스터 N1O 및 N11에 의해 센스 앰프 회로가 구성된다. 또한, 트랜지스터(N12)는 도통되어 0V의 기준 전압 상태를 형성한다. 그리고, 트랜지스터(N13)는 제어 신호(BLCNTRL)에 응답하여 도통되어 소스·드레인선(SDLn)을 노드(SNS)에 접속한다. 트랜지스터(N8)는 프로그램시에 도통하여, 래치 회로 내 에 프로그램될 데이터에 따른 전압을 소스·드레인선(SDLn)에 공급한다.
소스·드레인선을 판독 전압 상태(BL), 플로팅 상태(F) 및 기준 전압 상태(0V)로 하기 위한 주된 제어 신호(PBIAS, BLCNTRL, DIS, PGMON)의 조합이 도 9의 아래쪽의 표에 표시된다.
다음에, 페이지 버퍼 회로에 의한 셀 트랜지스터(M)의 기록 데이터의 판독 동작에 관해서 설명한다.
우선 처음에, 제어 신호 LD를 L 레벨, RD를 L 레벨(또는 H 레벨이라도 좋다), YD1을 L 레벨(또는 H 레벨이라도 좋다), SET를 L 레벨, PGMON을 L 레벨, PBIAS를 H 레벨, DIS를 L 레벨, BLCNTRL을 L 레벨의 상태로 가정한다. 그래서, 맨 처음 단계에서는 제어 신호 DIS를 H 레벨, PGMON을 H 레벨로 함으로써 트랜지스터 N12 및 N8을 도통시켜, 노드 A를 L 레벨, 노드 B를 H 레벨로 셋트한다.
다음 단계에서, 제어 신호 PGMON을 L 레벨로 하여 트랜지스터 N8을 비도통시키고, 제어 신호 BLCNTRL를 H 레벨, PBIAS를 L 레벨로 하여, 정전류원인 트랜지스터 P9와 셀 트랜지스터(M)에 접속된 소스·드레인선(SDLn)을 전기적으로 접속한다. 이에 따라, 소스·드레인선(SDLn)은 판독 전압이 인가된 상태, 즉 비트선의 기능을 갖는 상태가 된다. 이 때, 셀 트랜지스터(M)의 반대측의 소스·드레인선 (SDLn+1)에는 기준 전압으로서 0V가 인가된다.
그래서, 셀 트랜지스터(M)에 저장되어 있는 데이터는 이 정전류(이하 센스 전류라 함)보다도 많은 전류가 셀 트랜지스터(M)에 흐를 수 있는지의 여부에 의해 판정된다. 셀 트랜지스터(M)에 흐르는 전류가 센스 전류보다 많은 상태를 「1 데이 터 저장 상태」, 센스 전류보다 적은 상태를 「0 데이터 저장 상태」라고 한다.
셀 트랜지스터(M)가 「1 데이터 저장 상태」인 경우, 노드(SNS)는 L 레벨이 된다. 따라서, 다음 단계에서 제어 신호(SET)로서 H 레벨의 펄스 신호를 트랜지스터(N11)에 인가했을 때, 트랜지스터(N10)는 온으로 되지 않기 때문에, 노드 A는 L 레벨, 노드 B는 H 레벨의 상태가 유지된다. 그 후, 제어 신호(SET)가 L 레벨로 돌아가, 인버터(10, 12)로 이루어진 래치 회로부와 센스 회로부가 분리되고, 래치 회로부(10, 12)에는 노드 A=Low, 노드 B=High라는 1 데이터의 상태가 저장되어 있게 된다.
셀 트랜지스터(M)가 「0 데이터 저장 상태」인 경우, 노드(SNS)는 정전류원 트랜지스터(P9)의 센스 전류에 의해서 H 레벨이 된다. 따라서, 다음 단계에서 제어 신호(SET)로서 H 레벨의 펄스 신호를 트랜지스터(N11)에 인가했을 때, 검출 트랜지스터(N10)가 온이 되기 때문에, 노드 A는 H 레벨, 노드 B는 L 레벨의 상태로 반전된다. 그 후, 제어 신호(SET)가 L 레벨로, 래치 회로부와 센스 회로부가 분리되고, 래치 회로부(10, 12)에는 노드 A=High, 노드 B=Low라는 0 데이터의 상태가 저장되어 있게 된다.
다음에, 페이지 버퍼(P/Bn)는, 소스·드레인선(SDLn)을 플로팅 상태로 하는 경우, 제어 신호 BLCNTRL은 H 레벨 또는 L 레벨이라도 상관없지만, 제어 신호 PBIAS를 H 레벨로 하여 트랜지스터(P9)를 비도통시키고, 제어 신호 PGMON도 L 레벨로 하여 트랜지스터(N8)를 비도통시키며, 제어 신호(DIS)를 L 레벨로 한다. 그 결과, 소스·드레인선(SDLn)은 플로팅 상태가 된다. 이에 따라, 그 소스·드레인선에 접속되어 있는 셀 트랜지스터는 인접하는 셀 트랜지스터의 판독 동작에 영향을 주는 일이 없다.
더욱이, 페이지 버퍼(P/Bn)는, 소스·드레인선(SDLn)을 기준 전압 상태로 하는 경우, 제어 신호 DIS를 H 레벨로 하여 트랜지스터 N12를 도통시키고, 제어 신호 BLCNTRL를 H 레벨로 하여 트랜지스터 N13을 도통시켜, 이들 트랜지스터(N12, N13)를 통해 소스·드레인선(SDLn)에 0V를 인가한다.
도 10은 도 7와 도 8에 도시한 4개의 판독 사이클로 이루어지는 2회째 페이지 리드 동작에 따른 페이지 버퍼의 제어 신호의 타이밍 차트도이다. 도 10에 나타내는 바와 같이, 1회째의 페이지 리드는 전반과 후반의 판독 사이클 (1), (2)로 행해지는데, 그 전에, 페이지 버퍼 내의 셋트 동작이 이루어지고, 그 후에 필요에 따라서 데이터 버스(PBout)로의 출력 동작이 이루어진다. 셋트 동작과 출력 동작은 상술한 것과 같다. 또, 2회째의 페이지 리드도 마찬가지이다. 또한, 도 6 및 도 8에 도시한 홀수번째의 페이지 버퍼에 대한 제어 신호(STP)에는 각각 TP(top)의 인용 번호를 붙이고, 짝수번째의 페이지 버퍼에 대한 제어 신호(SBT)에는 각각 BT(bottom)의 인용 번호를 부여하고 있다.
우선 1페이지째의 최초의 판독 사이클 (1)에서는 짝수번째의 페이지 버퍼에 대하여, 제어 신호 PBIAS#BT#0 및 PBIAS#BT#1을 임의의 바이어스 레벨(L 레벨)로 하고, 제어 신호 DIS#BT#0 및 DIS#BT#1을 마찬가지로 L 레벨로 하여, 제어 신호 BLCNTRL#BT를 H 레벨로 한다. 이로써, 짝수번째의 소스·드레인선(SDL2, SDL4, SDL6, SDL8)에 판독 전압이 인가되고, 이들의 소스·드레인선은 비트선으로서 기능 한다.
한편, 홀수번째의 페이지 버퍼에 대하여, 제어 신호 PBIAS#TP#0 및 PBIAS#TP#1를 H 레벨로 하고, 제어 신호 DIS#TP#0를 H 레벨, DIS#TP#1을 L 레벨로 하며, 제어 신호 BLCNTRL#TP를 H 레벨로 한다. 이에 따라, 홀수번째의 소스·드레인선 중 SDL1, SDL5 및 SDL9에는 0V가 인가되어 기준 전압 상태가 되고, SDL3와 SDL7은 플로팅 상태가 된다.
이 사이에 워드선(WL)을 H 레벨로 하여, 상기 센스 동작과 같이, 셀 트랜지스터(M)가 저장하고 있는 데이터를 판정한다. 다음에 제어 신호 SET#BT로서 H 레벨의 펄스 신호를 인가함으로써, 판정한 데이터를 페이지 버퍼(P/Bn) 내의 래치 회로부(10, 12)에 저장한다.
다음에 1페이지째의 제2 판독 사이클 (2)에서는 홀수번째 페이지 버퍼에 대하여, 제어 신호 PBIAS#TP#0 및 PBIAS#TP#1를 임의의 바이어스 레벨(L 레벨)로 하고, 제어 신호 DIS#TP#0 및 DIS#TP#1를 L 레벨, 제어 신호 BLCNTRL#TP=High로 한다. 이에 따라, 홀수번째의 소스·드레인선(SDL1, SDL3, SDL5, SDL7, SDL9)에는 판독 전압이 인가되어, 이들의 소스·드레인선은 비트선으로서 기능한다.
단, 실제의 동작에서는 소스·드레인선(SDL9)에 접속된 페이지 버퍼에 저장되는 데이터는 가비지 데이터(garbage data)가 되기 때문에 사용되지 않는다. 따라서, 소스·드레인선(SDL9)은 플로팅 상태로 하더라도 좋다. 단, 셀 트랜지스터가 8개 이상 행 방향으로 배치되는 경우는 소스·드레인선(SDL9)을 비트선으로서 기능시키는 것이 바람직하다.
한편, 짝수번째의 페이지 버퍼에 대하여, 제어 신호 PBIAS#BT#0 및 PBIAS#BT#1를 H 레벨로 하고, 제어 신호 DIS#BT#0를 H 레벨, DIS#BT#1을 L 레벨로 하며, 제어 신호 BLCNTRL#BT를 H 레벨로 한다. 이에 따라, 짝수번째의 소스·드레인선 중 SDL2와 SDL6에는 0V가 인가되어 기준 전압 상태가 되고, SDL4와 SDL8은 플로팅 상태가 된다.
이 사이에 워드선(WL)을 H 레벨로 하여, 셀 트랜지스터에 저장되어 있는 데이터를 판정한다. 다음에, 제어 신호 SET#TP로서 H 레벨의 펄스 신호를 트랜지스터(N11)에 부여함으로써, 판정한 데이터를 페이지 버퍼의 래치 회로부에 저장한다.
이상의 2회의 판독 사이클로, 1페이지째의 데이터(여기서는 8비트)가 상하(上下) 8개의 페이지 버퍼 내에 래치된다. 그 후, 페이지 버퍼 선택 신호(YD1)를 H 레벨로 하는 등에 의해, 래치된 데이터를 출력 버스(PBout)에 출력한다.
상기와 같이, 필요에 따라서 1페이지째의 데이터를 각 페이지 버퍼에서 외부로 판독한 후, 필요하면 2페이지째의 데이터를 판독하는 작업에 들어간다. 2페이지째의 데이터의 판독을 더 자세히 설명한다.
우선 2페이지째의 제1 판독 사이클 (3)에서는 짝수번째의 페이지 버퍼에 대하여, 제어 신호 PBIAS#BT#0 및 PBIAS#BT#1를 임의의 바이어스 레벨로 하고, 제어 신호 DIS#BT#0 및 DIS#BT#1는 L 레벨, 제어 신호 BLCNTRL#BT는 H 레벨로 한다. 이에 따라, 짝수번째의 소스·드레인선(SDL2, SDL4, SDL6, SDL8)에 판독 전압이 인가되고, 이들의 소스·드레인선은 비트선으로서 기능한다.
한편, 홀수번째의 페이지 버퍼에 대하여, 제어 신호 PBIAS#TP#0과 PBIAS#TP#1를 H 레벨로 하고, 제어 신호 DIS#TP#0를 L 레벨, DIS#TP#1을 H 레벨로 하고, 제어 신호 BLCNTRL#TP를 H 레벨로 한다. 이에 따라, 홀수번째의 소스·드레인선 중 SDL3과 SDL7에는 0V가 인가되고, SDL1, SDL5 및 SDL9는 플로팅 상태가 된다. 이 사이에 워드선을 H 레벨로 하고, 셀 트랜지스터(M)에 저장되어 있는 데이터를 판정하여 래치 회로부에 저장한다.
다음에, 2페이지째의 제2 판독 사이클 (4)에서는, 홀수번째 페이지 버퍼에 대하여, 제어 신호 PBIAS#TP#0과 PBIAS#TP#1를 임의의 바이어스 레벨로 하고, 제어 신호 DIS#TP#0과 DIS#TP#1를 L 레벨, 제어 신호 BLCNTRL#TP를 H 레벨로 한다. 이에 따라, 홀수번째의 소스·드레인선(SDL1, SDL3, SDL5, SDL7, SDL9)이 비트선으로서 기능한다. 단, 실제 동작에서는 소스·드레인선(SDL1)에 접속된 페이지 버퍼에 저장되는 데이터는 가비지 데이터가 되어 사용되지 않는다. 따라서, SDL1은 플로팅으로 하여도 된다. 단, 판독 사이클 (2)의 경우와 같은 이유로, 소스·드레인선(SDL1)은 비트선으로서 이용하는 것이 바람직하다.
한편, 짝수번째의 페이지 버퍼에 대하여, 제어 신호 PBIAS#BT#0 및 PBIAS#BT#1를 H 레벨로 하여 트랜지스터(N9)를 비도통시키고, 제어 신호 DIS#BT#0를 L 레벨, DIS#BT#1을 H 레벨, 제어 신호 BLCNTRL#BT를 H 레벨로 한다. 이에 따라, 소스·드레인선 SDL4 및 SDL8에는 기준 전압(0V)이 인가되고, 소스·드레인선 SDL2 및 SDL6은 플로팅 상태가 된다. 이 상태에서, 워드선을 H 레벨로 하여, 셀 트랜지스터(M)에 저장되어 있는 데이터를 판정하여 래치 회로부에 저장한다.
그 후, 2회째의 페이지 리드로 래치한 8비트의 데이터가 적절하게 출력 데이터 버스(PBout)에 출력된다.
상기 실시 형태예에서는 1라인의 워드선에 8개의 셀 트랜지스터가 인접하여 접속된 예로 설명했다. 그러나, 본 발명은 그것에 한정되지 않으며, 더 많은 셀 트랜지스터를 1라인의 워드선에 접속하는 경우라도, 워드선을 H 레벨로 구동할시에, 1회의 판독 사이클로, 복수 비트의 데이터를 동시에 페이지 버퍼에 판독할 수 있다. 그리고, 복수회의 판독 사이클을 거침으로써 모든 데이터를 판독할 수 있다. 그 경우, 인접하는 소스·드레인선의 상태는 F, BL, 0V, BL, F의 조합이 판독 사이클마다 시프트하거나, 혹은 변화되도록 제어한다. 이 5라인의 소스·드레인선의 상태로 함으로써, 4개의 셀 트랜지스터로 이루어지는 유닛 내에서 2비트의 데이터를 동시에 판독할 수 있다. 인접한다는 것은 이미 설명한 바와 같이, 소스·드레인 영역이 서로 접속된 셀 트랜지스터의 스트링에 대하여 설치된 소스·드레인선에 대하여 인접한다는 의미이다.
이상, 본 발명의 보호 범위는 상기 실시 형태예에 한정되는 것이 아니라, 특허 청구범위에 기재된 발명과 그 동류에까지 미치는 것이다.
이상, 본 발명에 따르면, 비도전성의 트랩 게이트를 갖는 셀 트랜지스터로 이루어지는 불휘발성 메모리 회로에 있어서, 1회의 판독 동작으로 복수의 데이터를 동시에 판독할 수 있기 때문에 판독 처리량을 향상시킬 수 있다.

Claims (7)

  1. 다중 비트 정보를 기록하는 불휘발성 메모리 회로에 있어서,
    기판 표면에 형성된 제 1 및 제 2 소스·드레인 영역과, 그 사이의 채널 영역 상에 순차로 형성된 제 1 절연층, 비도전성의 트랩 게이트, 제 2 절연층 및 컨트롤 게이트를 구비하고, 상기 트랩 게이트의 적어도 양단에 국소적으로 전하를 트랩하여 데이터를 기록하는 복수의 셀 트랜지스터와,
    행 방향으로 배치된 상기 복수의 셀 트랜지스터의 컨트롤 게이트에 접속된 복수의 워드선과,
    상기 행 방향으로 인접하는 상기 셀 트랜지스터의 소스·드레인 영역에 공통으로 접속된 복수의 소스·드레인선과,
    상기 복수의 소스·드레인선에 각각 접속되고, 인접하는 소스·드레인선 그룹 내의 각 소스·드레인선에 대하여, 순서대로 플로팅 상태, 판독 전압 상태, 기준 전압 상태, 판독 전압 상태, 플로팅 상태의 조합을 제공하며, 상기 판독 전압 상태의 소스·드레인선으로부터 상기 기록 데이터를 판독하는 복수의 페이지 버퍼를 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  2. 제1항에 있어서, 상기 복수의 페이지 버퍼는 상기 조합을 제공받는 상기 인접하는 소스·드레인선 그룹을 소정의 순서로 시프트하는 것을 특징으로 하는 불휘발성 메모리 회로.
  3. 제1항에 있어서, 상기 복수의 페이지 버퍼는, 홀수번째의 상기 소스·드레인선을 양단에 갖는 제 1 인접 소스·드레인선 그룹과 짝수번째의 상기 소스·드레인선을 양단에 갖는 제 2 인접 소스·드레인선 그룹에 상기 조합을 제공할 때마다, 상기 판독한 기록 데이터를 출력하는 것을 특징으로 하는 불휘발성 메모리 회로.
  4. 제1항에 있어서, 상기 복수의 페이지 버퍼는 인접하는 9 라인의 소스·드레인선 사이에 접속되는 8개의 셀 트랜지스터를 갖는 셀 트랜지스터 유닛에 대하여, 상기 조합을 소정의 순서로 시프트하고, 시프트할 때마다 판독된 4비트씩의 기록 데이터를 유지하는 것을 특징으로 하는 불휘발성 메모리 회로.
  5. 제4항에 있어서, 상기 복수 페이지 버퍼는, 홀수번째의 상기 소스·드레인선을 양단에 갖는 제 1 인접 소스·드레인선 그룹과 짝수번째의 상기 소스·드레인선을 양단에 갖는 제 2 인접 소스·드레인선 그룹에 상기 조합을 제공할 때마다, 상기 유지한 8비트의 기록 데이터를 적절하게 출력하는 것을 특징으로 하는 불휘발성 메모리 회로.
  6. 제4항 또는 제5항에 있어서, 상기 셀 트랜지스터 유닛이 복수개 배치되어 있는 것을 특징으로 하는 불휘발성 메모리 회로.
  7. 제6항에 있어서, 상기 트랜지스터 셀 유닛의 일단의 소스·드레인선은 인접하는 트랜지스터 셀 유닛의 일단의 소스·드레인선과 공유되는 것을 특징으로 하는 불휘발성 메모리 회로.
KR1020027004588A 1999-10-14 2000-08-18 다중 비트 정보를 기록하는 불휘발성 메모리 회로 KR100721295B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00293027 1999-10-14
JP29302799A JP3829161B2 (ja) 1999-10-14 1999-10-14 多ビット情報を記録する不揮発性メモリ回路
PCT/JP2000/005573 WO2001027930A1 (fr) 1999-10-14 2000-08-18 Memoire non volatile destinee au stockage de donnees multibit

Publications (2)

Publication Number Publication Date
KR20030009305A KR20030009305A (ko) 2003-01-29
KR100721295B1 true KR100721295B1 (ko) 2007-05-28

Family

ID=17789551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027004588A KR100721295B1 (ko) 1999-10-14 2000-08-18 다중 비트 정보를 기록하는 불휘발성 메모리 회로

Country Status (6)

Country Link
US (1) US6614686B1 (ko)
EP (1) EP1223586B1 (ko)
JP (1) JP3829161B2 (ko)
KR (1) KR100721295B1 (ko)
DE (1) DE60021746T2 (ko)
WO (1) WO2001027930A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4674042B2 (ja) * 2001-05-25 2011-04-20 スパンション エルエルシー 不揮発性半導体記憶装置
US6512701B1 (en) * 2001-06-21 2003-01-28 Advanced Micro Devices, Inc. Erase method for dual bit virtual ground flash
JP4859294B2 (ja) * 2001-07-10 2012-01-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6956768B2 (en) * 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
US7366030B2 (en) * 2004-01-29 2008-04-29 Micron Technology, Inc. Simultaneous read circuit for multiple memory cells
JP2006048784A (ja) * 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリ
US7345920B2 (en) 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US7327611B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating charge trapping nonvolatile memory
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
KR100597788B1 (ko) * 2004-12-17 2006-07-06 삼성전자주식회사 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
JP2006351881A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7706183B2 (en) 2005-07-27 2010-04-27 Spansion Llc Read mode for flash memory
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
US7272038B2 (en) 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7283389B2 (en) 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7423915B2 (en) 2006-01-17 2008-09-09 Spansion Llc Random cache read using a double memory
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7554856B2 (en) * 2006-10-06 2009-06-30 Qimonda Flash Gmbh & Co. Kg Memory cell
US7760548B2 (en) * 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
JP5487539B2 (ja) * 2007-12-28 2014-05-07 凸版印刷株式会社 不揮発性半導体記憶素子
US7995384B2 (en) * 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999060631A1 (en) * 1998-05-20 1999-11-25 Saifun Semiconductors Ltd. Nrom cell with improved programming, erasing and cycling

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6065576A (ja) 1983-09-21 1985-04-15 Fujitsu Ltd 半導体記憶装置
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
US6021069A (en) * 1998-09-24 2000-02-01 Macronix International Co., Ltd. Bit latch scheme for parallel program verify in floating gate memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999060631A1 (en) * 1998-05-20 1999-11-25 Saifun Semiconductors Ltd. Nrom cell with improved programming, erasing and cycling

Also Published As

Publication number Publication date
EP1223586A1 (en) 2002-07-17
EP1223586A4 (en) 2004-12-15
EP1223586B1 (en) 2005-08-03
WO2001027930A1 (fr) 2001-04-19
DE60021746D1 (de) 2005-09-08
DE60021746T2 (de) 2006-01-19
JP2001118390A (ja) 2001-04-27
KR20030009305A (ko) 2003-01-29
US6614686B1 (en) 2003-09-02
JP3829161B2 (ja) 2006-10-04

Similar Documents

Publication Publication Date Title
KR100721295B1 (ko) 다중 비트 정보를 기록하는 불휘발성 메모리 회로
JP3912937B2 (ja) 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ
US6141250A (en) Non-volatile semiconductor memory device
JP3784163B2 (ja) 不揮発性半導体メモリ装置
US6301153B1 (en) Nonvolatile semiconductor memory device
KR100323970B1 (ko) 비휘발성메모리구조
US6222774B1 (en) Data-erasable non-volatile semiconductor memory device
US6958940B2 (en) Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
JP4439683B2 (ja) リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法
JPH1093058A (ja) フラッシュメモリ装置
KR940018870A (ko) 불휘발성 반도체 메모리장치
KR960005358B1 (ko) 반도체 메모리 장치
US6839279B2 (en) Nonvolatile semiconductor memory device
US7196943B2 (en) Memory device
KR19980034175A (ko) 불휘발성 반도체 메모리 장치
KR19980087105A (ko) 불휘발성 반도체 메모리
US6160738A (en) Nonvolatile semiconductor memory system
US6829173B2 (en) Semiconductor memory device capable of accurately writing data
JP3574322B2 (ja) 不揮発性半導体メモリの冗長方法
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
US5253210A (en) Paritioned bit line structure of EEPROM and method of reading data therefrom
JP2970750B2 (ja) 不揮発性半導体記憶装置
US5943268A (en) Non-volatile latch having PMOS floating gate memory cells
JP3342878B2 (ja) 不揮発性半導体記憶装置
JP3133675B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140512

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee