JP3912937B2 - 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 124
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000002784 hot electron Substances 0.000 claims abstract description 11
- 230000005641 tunneling Effects 0.000 claims description 4
- 101100352626 Arabidopsis thaliana QUA2 gene Proteins 0.000 abstract description 38
- 101100426871 Ustilago maydis (strain 521 / FGSC 9021) TSD2 gene Proteins 0.000 abstract description 38
- 238000010586 diagram Methods 0.000 description 18
- 238000012795 verification Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- 101150110009 SCN11A gene Proteins 0.000 description 7
- 102100033974 Sodium channel protein type 11 subunit alpha Human genes 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010893 electron trap Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
Description
【０００１】
【発明の属する技術分野】
本発明は、非導電性のチャージトラップゲートを利用して、１つのメモリセルに多ビット情報を記録することができる新規な不揮発性メモリに関する。
【０００２】
【従来の技術】
半導体を利用した不揮発性メモリは、電源をオフにしても情報を保持することができ、且つ高速読み出しができることから、情報記録媒体として広く利用されている。近年においては、携帯情報端末に利用されたり、デジタルカメラやＭＰ３データのデジタルミュージックなどの記録媒体として利用されている。
【０００３】
現在普及しているフラッシュメモリなどの不揮発性メモリは、ソース、ドレイン領域の間のチャネル領域上に、導電性のフローティングゲートとコントロールゲートを有する構造である。かかる不揮発性メモリは、フローティングゲートがゲート絶縁膜内に埋め込まれて構成され、このフローティングゲートに電荷（チャージ）を注入する、しないにより、１ビットの情報を記憶する。かかる普及型の不揮発性メモリは、フローティングゲートが導電性であるので、ゲート酸化膜にわずかでも欠陥が存在すると、その欠陥を通じてフローティングゲート内の電子が全て消失してしまい、信頼性を高くできない問題がある。
【０００４】
上記の普及型の不揮発性メモリとは別に、フローティングゲートの代わりに非導電性のチャージトラップゲートを設けて、ソース側及びドレイン側にチャージをトラップさせて、２ビットの情報を記憶する新しいタイプの不揮発性メモリが提案されている。例えば、ＰＣＴ出願、ＷＯ99/07000「Two Bit Non-Volatile Electrically Erasable and Programmable Semiconductor Memory Cell Utilizing Asymmetrical Charge Trapping」にかかる不揮発性メモリが記載されている。この不揮発性メモリは、トラップゲートが非導電性であるので、局所的に注入した電子が消失する確率は低く、信頼性を高くすることができる。
【０００５】
図１は、上記従来の２ビット不揮発性メモリの構成を示す図である。図１（１）はその断面図であり、図１（２）はその等価回路図である。シリコン基板１の表面に、ソース・ドレイン領域ＳＤ１，ＳＤ２が形成され、シリコン窒化膜などで形成されるトラップゲートＴＧと導電材料のコントロールゲートＣＧがチャネル領域上に形成される。トラップゲートＴＧは、シリコン酸化膜などの絶縁膜２内に埋め込まれていて、全体でＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造になる。シリコン窒化膜とシリコン酸化膜とのバンドギャップの差を利用して、シリコン窒化膜にチャージをトラップさせて保持させることができる。
【０００６】
この不揮発性メモリの特徴的な構成は、トラップゲートＴＧが、誘電体などの非導電性物質からなり、このトラップゲートＴＧにチャージを注入した場合、トラップゲート内をチャージが移動することができない。従って、第１のソース・ドレイン領域ＳＤ１の近傍にチャージを注入した場合と、第２のソース・ドレイン領域ＳＤ２の近傍にチャージを注入した場合とを区別することができ、２ビットのデータを記録することができる。
【０００７】
図１（２）は、上記の２ビット不揮発性メモリの等価回路図である。トラップゲートＴＧが、非導電性であるので、第１のソース・ドレイン領域ＳＤ１の近傍の第１のトラップゲート領域ＴＳＤ１と、第２のソース・ドレイン領域ＳＤ２の近傍の第２のトラップゲート領域ＴＳＤ２とに、別々のＭＯＳトランジスタが形成されている構成と等価になる。そして、後述する読み出しやプログラム（書き込み）動作では、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、一方がソース領域としてまたはドレイン領域として利用されるので、本明細書では、それぞれ、第１のソース・ドレイン領域ＳＤ１、第２のソース・ドレイン領域ＳＤ２と称する。
【０００８】
図２は、従来の２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。第１のソース・ドレイン領域SD1に印加される電圧をV(SD1)、第２のソース・ドレイン領域SD2に印加される電圧をV(SD2)、コントロールゲートに印加される電圧をVgとする。
【０００９】
図２（１）に示される通り、不揮発性記憶メモリのプログラム（書き込み）は、例えばVg=10V、V(SD1)=0V、V(SD2)=6Vを印加し、第２のソース・ドレイン領域SD2の近傍で発生したホット・エレクトロンを、第２のソース・ドレイン領域SD2に近い第２のトラップゲート領域ＴＳＤ２中に注入することにより行われる。
【００１０】
また、消去動作では、コントロールゲートＣＧにVg=−5V、第１または第２のソース・ドレイン領域SD1またはSD2、もしくはその両方に5Vを印加し、FNトンネル（ファウラー・ノルドハイム・トンネル）現象を利用してトラップゲートＴＧ中から電子を引き抜く。同時にソース・ドレイン領域SD1、SD2の近傍で発生したホット・ホールをトラップゲートＴＧに注入することにより、トラップゲートＴＧ中の電荷を中和する。
【００１１】
次に、読み出しは、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２間に、プログラムとは反対方向の電圧を印加し、第２のトラップゲート領域ＴＳＤ２に電子がトラップされているか否かを検出する。即ち、第２のトラップゲート領域ＴＳＤ２の状態を読み出すためには、例えばVg=3V、V(SD1)=1.6V、V(SD2)=0Vを印加する。ここで、図２（３）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在すると、ゲート下のチャネルが第２のソース・ドレイン領域SD2までつながらず、チャネル電流が流れない（０データ格納状態）。逆に図２（４）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在しなければ、チャネルが第２のソース・ドレイン領域SD2までつながり、チャネル電流が流れる（１データ格納状態）。こうして、第２のトラップゲート領域ＴＳＤ２に電子が蓄積されているか否かを、セルトランジスタのオン・オフ、つまり電流の有無で検出することができる。
【００１２】
また、不揮発性記憶メモリの読み出しにおいて、図２（４）のように、Vg=3V、V(SD1)=0V、V(SD2)=1.6Vとして、第１及び第２のソース・ドレイン領域間の電圧印加状態を上記図２（３）と逆にすると、仮に第２のトラップゲート領域ＴＳＤ２に電子が存在しても、チャネルがピンチ・オフしたＭＯＳトランジスタと同じ状態になり、チャネル電流が流れる。従って、このような電圧印加状態では、第１のソース・ドレイン領域SD1付近の第１のトラップゲート領域ＴＳＤ１に電子が蓄積されているか否かを、第２のトラップゲート領域ＴＳＤ２の電子の有無にかかわらず検出することができる。
【００１３】
上記の通り、従来のメモリでは、第１のソース・ドレイン領域SD1付近の窒化膜の領域ＴＳＤ１と第２のソース・ドレイン領域SD2付近の窒化膜の領域ＴＳＤ２に電子を蓄積したりしなかったりすることで、２ビットの情報を記録することができ、大容量化やチップ面積縮小による１チップあたりのコスト削減に有利である。
【００１４】
図３は、上記の不揮発性メモリの２ビットの情報を記録した状態を示す図である。図中、黒丸は電子を示す。図３（１）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２のいずれにも電子が捕獲されていない状態で、データ＝１１を示す。図３（２）は、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されている状態で、データ＝０１を示す。図３（３）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電子が捕獲されている状態で、データ＝００を示し、更に、図３（４）は、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されている状態で、データ＝１０を示す。
【００１５】
【発明が解決しようとする課題】
上記の２ビット不揮発性メモリは、１つのメモリセルで２ビットを記憶することができて、大容量化に有利であるが、最近の不揮発性メモリに要求される大容量化の要請は、更に厳しい。即ち、静止画像データから音楽データ、更に動画データまで記録することが要求される場合、更に多くのビットを１つのメモリセルで記録することができることが望まれる。
【００１６】
そこで、本発明の目的は、１つのメモリセルで３ビットの情報を記録することができる新規な不揮発性メモリを提供することにある。
【００１７】
更に、本発明の目的は、１つのメモリセルで３ビットの情報を記録することができる新規な不揮発性メモリの読み出し方法、プログラム方法、消去方法などを提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体基板の表面に、第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に、絶縁膜を介して非導電性のトラップゲートと導電性のフローティングゲートとを有する不揮発性メモリである。そして、本発明の不揮発性メモリは、第１及び第２のソース・ドレイン領域間に電圧を印加して、第１または第２のソース・ドレイン領域の近傍に発生させたホットエレクトロンを、それら近傍の第１または第２のトラップゲート領域に局所的に捕獲する第１または第２の状態と、コントロールゲートとチャネル領域間に電圧を印加して、トラップゲート全体に電子（または電荷）を注入する第３の状態とを有する。
【００１９】
上記の第３の状態にするかしないかにより、１ビットの情報が記録され、第１及び第２の状態にするかしないかにより、２ビットの情報が記録される。従って、合計で３ビットの情報が１つのメモリセルに記録されることになる。
【００２０】
上記の目的を達成するために、本発明の別の側面は、多ビット情報を記録する不揮発性メモリにおいて、
半導体基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、
前記トラップゲート内に局所的に電荷をトラップする第１の状態と、前記トラップゲート全体に電荷を注入する第２の状態とを有することを特徴とする。
【００２１】
上記の発明によれば、非導電性のトラップゲート全体に電子を注入する場合と、局所的に注入する場合とで、異なるデータを記録することができる。局所的に注入する位置を複数にすることで、より多くのデータを記録することができる。
【００２２】
上記の発明の好ましい実施例は、前記第１の状態への書き込みには、前記第１及び第２のソース・ドレイン領域間に所定の電圧を印加して、前記チャネル領域に発生させたホットエレクトロンを注入することで行われ、 前記第２の状態への書き込みには、前記半導体基板と前記コントロールゲート間に所定の電圧を印加して、電荷をトンネル注入することで行われることを特徴とする。
【００２３】
上記の発明の好ましい実施例は、前記半導体基板と前記コントロールゲート間に所定の消去電圧を印加して、前記トラップゲート全体または前記トラップゲートの局所領域に存在する電荷を引き抜くことで、消去動作が行われることを特徴とする。
【００２４】
上記の発明の好ましい実施例は、順番に電圧が異なる第１の読み出し電圧、第２の読み出し電圧及び第３の読み出し電圧とを有し、前記第２の読み出し電圧が前記コントロールゲートに印加されて、前記第２の状態か否かが読み出され、前記第１または第３の読み出し電圧が前記コントロールゲートに印加されて、前記第１の状態か否かが読み出されることを特徴とする。
【００２５】
上記目的を達成するために、本発明の更に別の側面は、多ビット情報を記録する不揮発性メモリにおいて、
半導体基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、
前記トラップゲート内であって前記第１のソース・ドレイン領域の近傍の第１のトラップゲート領域に、電荷をトラップする第１の状態と、前記トラップゲート内であって前記第２のソース・ドレイン領域の近傍の第２のトラップゲート領域に、電荷をトラップする第２の状態と、前記トラップゲート全体に電荷を注入する第３の状態とを有することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２７】
本実施の形態例の不揮発性メモリは、図１に示した通り、例えばＰ型の半導体基板１の表面に、Ｎ型の第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２を有する。また、それらの間のチャネル領域上には、順番にシリコン酸化膜２、例えばシリコン窒化膜からなる非導電性のトラップゲートＴＧ、シリコン酸化膜２、そして導電性のコントロールゲートＣＧが形成される。トラップゲートＴＧは、シリコン酸化膜２に埋め込まれて、電気的にフローティング状態にある。また、トラップゲートＴＧは、非導電性材料が好ましく、シリコン窒化膜などの絶縁性物質が利用される。
【００２８】
本実施の形態例の不揮発性メモリは、トラップゲートＴＧに局所的に電子をトラップさせるか否かの状態に加えて、トラップゲートＴＧ内全体に電子をトラップするか否かの状態を有する。即ち、従来例において示したのと同様に、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２の近傍のトラップゲートＴＧの領域にホットエレクトロンを局所的にトラップすることで、２ビット情報を記録する。更に、本実施の形態例では、トラップゲートＴＧ全体にコントロールゲートＣＧと半導体基板１との間に電界を印加して電子をトンネル注入することで、トラップゲート全体に電子をトラップすることで、更に１ビットの情報を記録する。
【００２９】
図４は、本実施の形態例における不揮発性メモリの３ビット情報に対応する電子のトラップ状態を示す図である。また、図５は、同様に本実施の形態例における不揮発性メモリの３ビット情報に対応する閾値電圧の状態を示す図である。図４には、トラップゲートＴＧ内の全体ＴＡＬＬに電子がトラップされている状態と、トラップゲートＴＧの第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２の近傍の局所的な領域、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２、に電子がトラップされている状態との組み合わせが示される。また、図５には、メモリセルのチャネル領域を、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に対応する部分と、その間のトラップゲートの中央領域ＴＣＮに対応する部分とに分けて、それぞれの閾値電圧状態を示す。
【００３０】
尚、図５に示された、電圧Ｖ（０）、Ｖ（１）、Ｖ（２）は、読み出し時にコントロールゲートＣＧに印加される第１、第２及び第３の読み出し電圧を示す。また、本実施の形態例において、データ０は、読み出し電圧を印加してチャネルに電流が流れない状態（非導通）に対応し、データ１は、チャネル電流が流れる状態（導通）に対応する。
【００３１】
本実施の形態例の不揮発性メモリは、３ビットの情報を記憶するが、トラップゲートＴＧ全体に電子が捕獲されるか否かで、最上位ビットの情報を、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されるか否かで２ビット目の情報を、そして、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されるか否かで、３ビット目（最下位ビット）の情報をそれぞれ記憶する。
【００３２】
最初に、メモリセルは、トラップゲートＴＧに何も電子がトラップされていない状態で、データ＝１１１を記憶する。この状態では、図５に示される通り、３つの領域ＴＳＤ１，ＴＳＤ２，ＴＣＮ（トラップゲートの中央領域）のいずれも閾値電圧は低い状態にある。即ち、電圧Ｖ（０）より低い状態にある。
【００３３】
次に、メモリセルは、第２のトラップゲートＴＳＤ２に電子がトラップされている状態で、データ＝１１０を記憶する。この状態では、図５に示される通り、領域ＴＳＤ２における閾値電圧のみが、第１の読み出し電圧Ｖ（０）より高くなる。それ以外の領域ＴＳＤ１，ＴＣＮにおける閾値電圧は、第１の読み出し電圧Ｖ（０）より低いままである。
【００３４】
更に、第１のトラップゲートＴＳＤ１に電子がトラップされている状態で、データ＝１０１を記憶する。この状態では、図５に示される通り、領域ＴＳＤ１における閾値電圧のみが、第１の読み出し電圧Ｖ（０）より高くなる。それ以外の領域ＴＳＤ２，ＴＣＮにおける閾値電圧は、第１の読み出し電圧Ｖ（０）より低いままである。
【００３５】
そして、第１及び第２のトラップゲートＴＳＤ１，ＴＳＤ２に電子がトラップされている状態で、データ＝１００を記憶する。この状態では、図５に示される通り、領域ＴＳＤ１，ＴＳＤ２における閾値電圧が、第１の読み出し電圧Ｖ（０）より高くなる。そして、中央の領域ＴＣＮにおける閾値電圧は、第１の読み出し電圧Ｖ（０）より低いままである。
【００３６】
上記の３つの状態は、後述する通り、第２の読み出し電圧Ｖ（１）と第１の読み出し電圧Ｖ（０）を利用することにより、読み出すことが可能である。
【００３７】
データ＝０１１，０１０，００１，０００は、全てトラップゲートＴＧ全体に電子がトラップされている状態であって、上記と同様に、それぞれ第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電子がトラップされていない状態（０１１）、第２のトラップゲート領域ＴＳＤ２に電子がトラップされている状態（０１０）、第１のトラップゲート領域ＴＳＤ１に電子がトラップされている状態（００１）、及び第１及び第２のトラップゲートＴＳＤ１，ＴＳＤ２の両方に電子がトラップされている状態（０００）に対応する。
【００３８】
その場合、図５に示される通り、上記の４つの状態は、全ての領域ＴＳＤ１，ＴＳＤ２，ＴＣＮにおいて、閾値電圧が第２の読み出し電圧Ｖ（１）より高い。そして、領域ＴＳＤ１，ＴＳＤ２が、第３の読み出し電圧Ｖ（２）より高いか低いかに分けられる。即ち、ファウラー・ノルドハイム・トンネル現象（以下ＦＮトンネル現象と称する）により、トラップゲートＴＧ全体に電子が注入されると、それだけでメモリセルトラップゲートの閾値電圧は第２の読み出し電圧Ｖ（１）よりも高くなる。そして、更に、第１または第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に局所的に電子をトンネル注入すると、それぞれに対応する領域の閾値電圧が、第３の読み出し電圧Ｖ（２）より高くなる。
【００３９】
従って、上記の４つの状態は、第２の読み出し電圧Ｖ（１）と第３の読み出し電圧Ｖ（２）とにより読み出すことができる。
【００４０】
次に、本実施の形態例における不揮発性メモリの書き込み（プログラム）動作、読み出し動作、そして消去動作を順に説明する。
【００４１】
［読み出し動作１］
第１の読み出し動作として、３ビットのデータを一度に読み出す場合について説明する。図６は、本実施の形態例における不揮発性メモリの第１の読み出し動作のフローチャート図である。３ビットのデータを検出するためには、５工程Ｓ１〜Ｓ５を必要とする。以下に説明する通り、第１、第２及び第３の読み出し電圧Ｖ（０）、Ｖ（１）、Ｖ（２）を適宜コントロールゲートＣＧに印加し、第１及び第２のソース・ドレイン領域に電圧V(SD1)、V(SD2)を、両領域間に右方向または左方向の電界になるように適宜印加して読み出しが行われる。
【００４２】
まず、工程Ｓ１に示す通り、メモリセルへの印加電圧をVg=V(0)、V(SD1)=1.6V、V(SD2)=0Vにする。この時、セルトランジスタが導通（読み出しデータ１）であれば、中心の閾値電圧（以下Vt#centerと略す）は第１の読み出し電圧V(0)より小さく、また第２のトラップゲート領域ＴSD2付近の閾値電圧（以下Vt#sd2と略す）も第１の電圧V(0)より小さいので、格納されているデータは１０１か１１１であるとわかる。セルトラップゲートが非導通（読み出しデータ０）ならば、中心の閾値電圧はVt#center＞V(0)もしくはVt#sd2＞V(0)と考えられ、それ以外のデータが格納されていることが検出される。
【００４３】
次に工程Ｓ２に示す通り、コントロールゲートへの印加電圧はVg=V(0)のままで、第１及び第２のソース・ドレイン領域の印加電圧V(SD1)とV(SD2)とを入れ替える。この時、工程Ｓ１で導通してデータ１が読み出され、工程Ｓ２でも導通してデータ１が読み出された場合は、閾値電圧はVt#center＜V(0)かつVt#sd2＜0であり、かつ第１のトラップゲート領域ＴSD1付近の閾値電圧（以下Vt#sd1と略す）も第１の読み出し電圧V(0)より小さいので、データは１１１と特定される。工程Ｓ１で導通してデータ１が読み出され、工程Ｓ２で非導通になりデータ０が読み出された場合は、閾値電圧はVt#center＜V(0)、Vt#sd2＜V(0)、かつVt#sd1＞V(0)なので、データは１０１と特定される。
【００４４】
一方、工程Ｓ１で非導通になりデータ０が読み出され、工程Ｓ２で導通してデータ１が読み出された場合、閾値電圧はVt#center＜V(0)、Vt#sd2＞V(0)、Vt#sd1＜V(0)なので、データは１１０と特定される。工程Ｓ１で非導通になりデータ０が読み出され、工程Ｓ２でも非導通になりデータ０が読み出された場合は、Vt#center＞V(0)もしくはVt#sd2＞V(0)かつVt#sd1＞V(0)と考えられ、上記で特定されたデータ以外のデータが格納されていると判定される。
【００４５】
次に、工程Ｓ３では、メモリセルへの印加電圧をVg=V(2)、V(SD1)=1.6V、V(SD2)=0Vにする。この時、セルトランジスタが非導通になり読み出されたデータが０ならば、閾値電圧はVt#sd2＞V(2)なので、格納されているデータは０１０か０００であるとわかる。セルトランジスタが導通して読み出されたデータが１であれば、閾値電圧はVt#sd2＜V(2)なので、格納されているデータは００１、１００、０１１のどれかと判定できる。
【００４６】
次に、工程Ｓ４では、コントロールゲートへの印加電圧をVg=V(2)のままで、第１及び第２のソース・ドレイン領域への電圧V(SD1)とV(SD2)とを入れ替える。この時、工程Ｓ３で非導通になりデータ０が読み出され、工程Ｓ４でも非導通になりデータ０が読み出された場合は、閾値電圧はVt#sd2＞V(2)かつVt#sd1＞V(2)なので、データは０００と特定される。
【００４７】
一方、工程Ｓ３で非導通になりデータ０が読み出され、工程Ｓ４で導通になりデータ１が読み出された場合は、閾値電圧はVt#sd2＞V(2)かつVt#sd1＜V(2)なので、データは０１０と特定される。
【００４８】
他方、工程Ｓ３で導通してデータ１が読出され、工程Ｓ４で非導通になりデータ０が読み出された場合、閾値電圧はVt#sd2＜V(2)かつVt#sd1＞V(2)なので、データは００１と特定される。また、工程Ｓ３で導通してデータ１が読み出され、工程Ｓ４でも導通してデータ１が読み出された場合、Vt#center＜V(0)、Vt#sd2＞V(0)かつVt#sd1＞V(0)か、Vt#center＞V(0)、Vt#sd2＜V(2)かつVt#sd1＜V(2)の２つの状態が考えられる。即ち、データ１００か０１１である。
【００４９】
最後に１００か０１１かを特定するために、工程Ｓ５に示される通り、印加電圧をVg=V(1)、V(SD1)=1.6V、V(SD2)=0Vにする。第１及び第２のソース・ドレイン領域への電圧V(SD1)とV(SD2)は逆の関係でもよい。この時、コントロールゲートに第２の読み出し電圧V(1)が印加されているので、セルトランジスタが導通してデータ１が読み出されれば、閾値電圧はVt#center＜V(1)なので、データは１００と特定される。逆に、非導通になりデータ０が読み出されれば、閾値電圧はVt#center＞V(1)なので、データは０１１と特定される。
【００５０】
以上のメモリセルへの電圧印加例は一例であり、種々の変形例が考えられる。例えば、最初に上記工程Ｓ５の如く、コントロールゲートＣＧへの電圧Vgを第２の読み出し電圧V(1)にして、導通するか否かをチェックすることで、最上位ビットが０か１かに分離することができる。そして、その後、上記の工程Ｓ１，Ｓ２を実行することで、データ１１１〜１００を検出することができる。或いは、上記の工程Ｓ３，Ｓ４を実行することで、データ０１１〜０００を検出することができる。
【００５１】
図７は、本実施の形態例におけるメモリセルアレイの例を示す回路図である。図７には、４本のビット線ＢＬ０〜ＢＬ３と２本のワード線ＷＬ０，ＷＬ１とが示され、それらの交差位置にメモリセルＭＣ00〜ＭＣ13が配置される。それぞれのメモリセルの第１及び第２のソース・ドレイン領域は、ビット線に接続され、コントロールゲートはワード線に接続される。
【００５２】
ワード線はワードデコーダＷＤＥＣにより選択され、ビット線はコラムデコーダにより選択されたコラム選択信号ＣＬ０〜ＣＬ３により選択されたトランジスタを介して、センスアンプ及びソース制御回路１０Ａ、１０Ｂに接続される。また、それらの回路１０Ａ，１０Ｂが読み出したデータが、読み出し回路１２に供給され、上記した読み出しシーケンスの結果、３ビットのデータが出力端子ＤＱ０〜ＤＱ２に出力される。
【００５３】
上下に設けられたコラムゲートトランジスタＱＣＬ0〜ＱＣＬ3の導通を適宜組み合わせることで、メモリセルの第１及び第２のソース・ドレイン領域に読み出し用の電圧を印加することができ、メモリセルの導通と非導通に対応するデータ１，０を読み出すことができる。
【００５４】
［読み出し動作２］
次に、３ビットのデータをシーケンシャルに読み出す第２の読み出し動作を説明する。図８は、本実施の形態例における不揮発性メモリの第１の読み出し動作のフローチャート図である。また、図９は、その場合のセンスアンプ回路の回路図である。図８中の工程Ｓ１〜Ｓ５は、図６の工程Ｓ１〜Ｓ５に対応する。
【００５５】
第２の読み出し動作では、各メモリセルに３ビットのデータが記憶されているので、その最上位桁（トラップゲート全体に電子がトラップされているか否か）と、２番目の桁（第１のトラップゲート領域に電子がトラップされているか否か）と、３番目の桁（第２のトラップゲート領域に電子がトラップされているか否か）とに、３＊ｎ番地、３＊ｎ＋１番地、３＊ｎ＋２番地（但しｎは０以上の整数）のアドレス割り当てて読み出し動作を行う。従って、図８中、Ａは上記のアドレスを示す。
【００５６】
図９に示したセンスアンプ回路は、ビット線ＢＬにコラムゲートＱＣＬを介してトランジスタＰ１１，Ｎ１０からなるプリセンス回路が接続され、インバータ１５を介して、メインアンプ側に接続される。ラッチ回路１７には、トラップゲート全体に電子がトラップされているか否かの最上位桁のデータがラッチされ、出力インバータＰ１３，Ｐ１４，Ｎ１５，Ｎ１６を介して出力端子ＯＵＴに出力される。また、第１または第２のトラップゲート領域に電子がトラップされているか否かの２桁目及び３桁目のデータは、ラッチ回路２６にラッチされ、出力インバータＰ１７，Ｐ１８，Ｎ１９，Ｎ２０を介して出力端子ＯＵＴに出力される。
【００５７】
図８にもどり、最初にｎを０にセットし（Ｓ１０）、アドレスを最上位桁の３＊ｎにして（Ｓ１１）データの読み出しを始める。
【００５８】
最初の読み出し工程として、工程Ｓ５に示される通り、コントロールゲートに第２の読み出し電圧を印加し（Vg=V(1)）、トラップゲート全体に電子が蓄積されているかどうかをチェックする。その為に、図９のセンスアンプ回路では、電圧印加をSNS1=High、SNS2=SNS3=Lowにし、トランジスタＮ１２、Ｐ１４、Ｎ１５を導通させ、トランジスタＮ１７，Ｎ１８を非導通にさせる。
【００５９】
もしトラップゲート全体に電子が蓄積されていれば、メモリセルＭＣは導通せずに、ノードｎ１はＨレベルになり、インバータ１５により反転されて、ラッチ回路１７にラッチされ、出力はOUT=Low（データ０）となる。もしトラップゲート全体に電子が蓄積されていなければ、上記と逆になり、出力はOUT=High（データ１）となる。これが０番地のデータとなる。このとき、制御信号はSNS1=Highであるので、ラッチ回路１７内のノードＬは、電子が蓄積されているか否かに伴うメモリセルの導通、非道通に従って、LowかHighのいずれかにセットされる（Ｓ１２）。
【００６０】
次にアドレスを一つ進めて、Ａ＝３＊ｎ＋１とし（Ｓ１３）、第１のトラップゲート領域ＴＳＤ１の電子の有無をチェックする。そして、コントロールゲートの電圧を第１の読み出し電圧Vg=V(0)とし、更に第１及び第２のソース・ドレイン領域の電圧を、V(SD1)=0V、V(SD2)=1.6Vとする（Ｓ１）。更に、センスアンプ回路における制御信号を、SNS1=Low、SNS2=High、SNS3=Lowにする。
【００６１】
このとき、上記の最上位ビット読み出し動作で電子がトラップされて非導通で、出力がOUT=Low（データ０）だったメモリセルは、この工程Ｓ１では読む必要がなく、データ出力は行われない。一方、最上位ビット読み出しでOUT=High（データ１）だったメモリセルは２桁目のビットをセンスする必要がある。即ち、図９のセンスアンプ回路において、ノードＬがHighにセットされ、ＮＡＮＤゲート２０がＬレベルを出力し、トランジスタＮ１７が導通し、インバータ１５の出力はトランジスタＮ１７を介してラッチ回路２６にラッチされる。
【００６２】
もし第１のトラップゲート領域ＴSD1に電子が蓄積されていれば、メモリセルＭＣは非導通になり、ラッチ回路２６内のノードＭはM=Low、電子が蓄積されていなければメモリセルは導通になり、ノードＭはM=Highになる。制御信号SNS2=Highであるので、トラップゲートＰ１８，Ｎ１９は導通状態になりＣＭＯＳインバータは活性化され、ノードMがHighかLowかに従って、出力OUTにはHigh（データ１）かLow（データ０）が出力される。
【００６３】
次に最上位桁の読み出しの時に出力がOUT=Low（データ０）だったメモリセルのデータを決定する為に、メモリセルへの印加電圧をVg=V(2)、V(SD1)=0V、V(SD2)=1.6Vとする（Ｓ４）。そして、センスアンプ回路の制御信号をSNS1=SNS2=Low、SNS3=Highとする。このとき、もし第１のトラップゲート領域ＴSD1にトラップゲート全体に蓄積されている以上の電子が蓄積されていれば、メモリセルは非導通になり、出力はOUT=Low、蓄積されていなければ導通になり、出力はOUT=High（データ１）である（Ｓ１５）。上記の工程Ｓ１とＳ４により得られたデータが２桁目のデータとなる。
【００６４】
更に、アドレスを一つ進めてＡ＝３＊ｎ＋２にする（Ｓ１６）。そして、メモリセルへの印加電圧を Vg=V(0)、V(SD1)=1.6V、V(SD2)=0Vとする（Ｓ２）。この時制御信号はSNS1=Low、SNS2=High、SNS3=Lowである。このとき、上記の最上位桁の読み出し動作でOUT=Low（データ０）だったメモリセルは読む必要がなく、データ出力は行われない。一方、最上位桁の読み出しでOUT=High（データ１）だったメモリセルはセンスする必要があり、２桁目の読み出しと同様にトランジスタＮ１７が導通し、ラッチ回路２６にデータがラッチされる。
【００６５】
もし第２のトラップゲート領域ＴSD2に電子が蓄積されていれば、メモリセルは非導通となり、ノードM=Low、電子が蓄積されていなければメモリセルは導通となり、ノードM=Highである。制御信号がSNS2=Highなので、ノードMがHighかLowかに従って、出力OUTにはHigh（データ１）かLow（データ０）が出力される（Ｓ１７）。
【００６６】
次に最上位桁の読み出しで出力OUT=Low（データ０）だったメモリセルのデータを決定する為に、メモリセルへの印加電圧をVg=V(2) 、V(SD1)=1.6V、V(SD2)=0Vとする（Ｓ４）。この場合は制御信号は、SNS1=SNS2=Low、SNS3=Highである。
【００６７】
このとき、もし第２のトラップゲートＴSD2に、トラップゲート領域全体に蓄積されている以上の電子が蓄積されていれば、メモリセルは非導通になり、出力はOUT=Low（データ０）、蓄積されていなければメモリセルは導通し、出力はOUT=High（データ１）である（Ｓ１８）。上記工程Ｓ２とＳ４により読み出されたデータが、３桁目のデータである。
【００６８】
以上で、１つのメモリセルに対する３つのアドレスに対応するデータがシリアルに読み出すことができた。あとは次のメモリセルに進んで同じ動作を最終アドレスに達するまで繰り返すことになる。もちろん途中で読み出し動作を止めてもよいし、０番地ではなく任意のアドレスからのシーケンシャルに読み出しも可能である。
【００６９】
［書き込み（プログラム）動作］
図１０，１１は、本実施の形態例における不揮発性メモリの書き込み（プログラム）動作を説明するフローチャート図である。図１０，１１は、トラップゲートＴＧに電子がトラップされていない消去状態Ｐ０から、書き込み工程Ｓ１，Ｓ２，Ｓ３を順次行うことで、３ビット情報の８つの書き込み状態Ｐ３０〜Ｐ３７に至るフローチャートを示す。従って、図１０，１１を左右方向で結合することで、全体の書き込み（プログラム）の工程が示される。
【００７０】
通常、メモリセルアレイは、ワード線とビット線の交差位置にメモリセルが設けられる。そして、コントロールゲートＣＧ、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２、そしてチャネル領域に所定の電圧を印加して、複数のメモリセルに異なるデータを書き込むことが一般的である。従って、図１０，１１には、かかる複数のメモリセルへの書き込みができるようにする書き込み工程が示される。
【００７１】
最初に、図１０に従って、消去状態Ｐ０からデータ＝１００，１０１，１１０，１１１をメモリセルに書き込む場合について説明する。
【００７２】
書込みは３つの工程Ｓ１，Ｓ２，Ｓ３で行われる。工程Ｓ１では、トラップゲートＴＧ全体に電子を蓄積させたくないので、状態Ｐ１０に示される通り、印加電圧をVg=15V、V(SD1)=5V、V(SD2)=5Vとして、FNトンネル現象を禁止してチャネルからトラップゲートＴＧへの電子注入を禁止する。この時、後述する図１１の書き込み工程では、データ０００，００１，０１０，０１１を書き込むメモリセルに対して電子の注入が行われる。
【００７３】
次に、工程Ｓ２では、データ１００、１０１を書き込むメモリセルには、状態Ｐ２０に示される通り、印加電圧をVg=10V、V(SD1)=6V、V(SD2)=0Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを第１のソース・ドレイン領域SD1付近のトラップゲート領域ＴＳＤ１に局所的に注入する。データ１１０、１１１のメモリセルには、第１のソース・ドレイン領域SD1付近のトラップゲート領域ＴＳＤ１に電子を注入したくないので、状態Ｐ２１に示される通り、Vg=10V、V(SD1)=0V、V(SD2)=0Vとして、書き込みを禁止する。
【００７４】
工程Ｓ２の書込み動作後、メモリセルへの印加電圧をVg=V(0)、V(SD1)=0V、V(SD2)=1.6Vとして、書き込みベリファイを行う。ベリファイがパスすれば工程Ｓ３へ進み、フェイルした場合はパスするまで工程Ｓ２を繰り返す。上記ベリファイをパスすれば、第１のトラップゲート領域ＴＳＤ１の閾値電圧が、第１の読み出し電圧Ｖ（０）を越える。但し、このとき書込み後の閾値レベルが第２の読み出し電圧V(1)を越えないように注意する必要がある。従って、コントロールゲートＣＧに第２の読み出し電圧Vg=V(1)を印加してベリファイを行い、書込み状態と判定された場合には、メモリセルへの印加電圧をVg=-5V、V(SD1)=5V、V(SD2)=OPENとして消去動作を行い、再び工程Ｓ２を行う。
【００７５】
最後に、工程Ｓ３では、データ１００、１１０を書き込むメモリセルには、状態Ｐ３０，Ｐ３２に示される通り、印加電圧をVg=10V、V(SD1)=0V、V(SD2)=6Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に注入する。また、データ１０１、１１１を書き込むメモリセルには、第２のソース・ドレイン領域SD2付近の第２のトラップゲートＴＳＤ２に電子を注入したくないので、状態Ｐ３１，Ｐ３３に示される通り、メモリセルへの印加電圧はVg=10V、V(SD1)=0V、V(SD2)=0Vとして、書込みを禁止する。
【００７６】
書込み動作後、メモリセルへの印加電圧をVg=V(0)、V(SD1)=1.6V、V(SD2)=0Vとして書き込みベリファイを行う。ベリファイがパスすれば書込み動作を終了し、フェイルした場合はパスするまで工程Ｓ３を繰り返す。この場合も、書込み後の閾値レベルが第２の読み出し電圧V(1)を越えないように注意する必要がある。その為に、コントロールゲートへの電圧をVg=V(1)としてベリファイを行い、メモリセルが非導通状態になって書込み状態と判定された場合には、印加電圧をVg=-5V、V(SD1)=5V、V(SD2)=OPENとして消去動作を行い、再び工程Ｓ３を行う。
【００７７】
次に、図１１に従って、消去状態Ｐ０からデータ＝０００，００１，０１０，０１１をメモリセルに書き込む場合について説明する。
【００７８】
図１０の場合と同様に、書込み動作は３つの工程Ｓ１〜Ｓ３で行われる。工程Ｓ１では、トラップゲートＴＧ全体に電子を蓄積させる必要があるので、状態Ｐ１１に示す通り、印加電圧をVg=15V、V(SD1)=0V、V(SD2)=0Vとして、FNトンネル現象を利用してチャネルからトラップゲートＴＧに電子を注入する。書込み動作後、印加電圧をVg=V(1)、V(SD1)=1.6V、V(SD2)=0Vとして書き込みベリファイを行う。その結果、ベリファイがパスすれば工程Ｓ２へ進み、フェイルした場合はパスするまで工程Ｓ１を繰り返す。上記ベリファイがパスすると、閾値電圧は、第２の読み出し電圧Ｖ（１）より高くなる。
【００７９】
次に、工程Ｓ２では、データ０００、００１を書き込むメモリセルには、状態Ｐ２２に示される通り、印加電圧をVg=10V、V(SD1)=6V、V(SD2)=0Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを第１のトラップゲート領域ＴＳＤ１に注入する。データ０１０、０１１を書き込むメモリセルには、第１のトラップゲート領域ＴＳＤ１に電子を注入したくないので、状態Ｐ２３に示される通り、印加電圧をVg=10V、V(SD1)=0V、V(SD2)=0Vとして、書き込みを禁止する。
【００８０】
書込み動作後、印加電圧をVg=V(2)、V(SD1)=0V、V(SD2)=1.6Vとして書き込みベリファイを行う。その結果、ベリファイがパスすれば工程Ｓ３へ進み、フェイルした場合はパスするまで工程Ｓ２を繰り返す。上記ベリファイがパスすれば、第１のトラップゲート領域ＴＳＤ１に対応するチャネル領域の閾値電圧は、第３の読み出し電圧V(2)よりも高くなる。
【００８１】
最後に、工程Ｓ３では、データ０００、０１０を書き込むメモリセルには、状態Ｐ３４，３６に示される通り、印加電圧Vg=10V、V(SD1)=0V、V(SD2)=6Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを第２のトラップゲート領域ＴSD2に注入する。また、データ００１、０１１を書き込むメモリセルには、第２のトラップゲート領域ＴSD2に電子を注入したくないので、状態Ｐ３５，３７に示される通り、印加電圧はVg=10V、V(SD1)=0V、(SD2)=0Vとして、書込みを禁止する。
【００８２】
書込み動作後、Vg=V(2)、V(SD1)=1.6V、V(SD2)=0Vとして書き込みベリファイを行う。ベリファイがパスすれば書込み動作を終了し、フェイルした場合はパスするまで工程Ｓ３を繰り返す。上記ベリファイがパスすれば、第２のトラップゲート領域ＴＳＤ２に対応する閾値電圧が、第３の読み出し電圧V(2)より高くなる。
【００８３】
［消去動作］
本実施の形態例における不揮発性メモリの消去動作は、ＦＮトンネル現象を利用して、トラップゲートＴＧ内の電子をチャネル領域側に引き抜くことにより行われる。トラップゲートＴＧ全体に電子が注入されている場合も、第１及び第２のトラップゲート領域に電子がトラップされている場合も、すべて、同様にして消去することができる。
【００８４】
図１２は、本実施の形態例における不揮発性メモリの消去動作を示す図である。図１２には、４種類の消去動作が示される。図１２（ａ）の消去動作では、コントロールゲートＣＧにVg=−5V、チャネル領域にV(BULK)=10V、第１及び第２のソース・ドレイン領域をオープン（フローティング）にすると、トラップゲートＴＧ内に捕獲されている電子が、トラップゲートＴＧの下側のゲート酸化膜をトンネル現象により通過し、チャネル領域に引き抜かれる。
【００８５】
図１２（ｂ）は、上記の消去動作を、正電圧を利用して行う。即ち、コントロールゲートＣＧにVg=０V、チャネル領域にV(BULK)=15V、第１及び第２のソース・ドレイン領域をオープン（フローティング）にする。その結果、同様にして電子が引き抜かれる。
【００８６】
図１２（ｃ）の消去動作では、チャネル領域とソース・ドレイン領域とを同電位にして、それらの間のＰＮ接合が順バイアス状態になることを防止する。即ち、コントロールゲートＣＧにVg=−5V、チャネル領域にV(BULK)=10V、第１及び第２のソース・ドレイン領域も10Vにする。それにより、トンネル現象により電子が引き抜かれる。
【００８７】
図１２（ｄ）の消去動作は、上記の動作を正電圧を利用して行う。即ち、コントロールゲートＣＧにVg=０V、チャネル領域にV(BULK)=15V、第１及び第２のソース・ドレイン領域を同様に15Vにする。それにより、ソース・ドレイン領域のＰＮ接合が順バイアスに保たれたまま、トンネル現象によりトラップゲートＴＧ内の電子が引き抜かれる。
【００８８】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００８９】
【発明の効果】
以上、本発明によれば、非導電性のトラップゲートをゲート絶縁膜内に埋め込んで、トラップゲート全体にチャージを注入する状態と、トラップゲートの一部の領域に局部的にチャージを注入してトラップさせる状態とを利用することで、多値のデータを一つのメモリセルに記録することが可能になる。
【図面の簡単な説明】
【図１】従来の２ビット不揮発性メモリの構成を示す図である。
【図２】従来の２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。
【図３】従来の不揮発性メモリの２ビットの情報を記録した状態を示す図である。
【図４】本実施の形態例における不揮発性メモリの３ビット情報に対応する電子のトラップ状態を示す図である。
【図５】本実施の形態例における不揮発性メモリの３ビット情報に対応する閾値電圧の状態を示す図である。
【図６】本実施の形態例における不揮発性メモリの第１の読み出し動作のフローチャート図である。
【図７】本実施の形態例におけるメモリセルアレイの例を示す回路図である。
【図８】本実施の形態例における不揮発性メモリの第２の読み出し動作のフローチャート図である。
【図９】第２の読み出し動作で利用するセンスアンプ回路の回路図である。
【図１０】本実施の形態例における不揮発性メモリの書き込み（プログラム）動作を説明するフローチャート図である。
【図１１】本実施の形態例における不揮発性メモリの書き込み（プログラム）動作を説明するフローチャート図である。
【図１２】本実施の形態例における不揮発性メモリの消去動作を示す図である。
【符号の説明】
ＣＧ コントロールゲート
ＴＧ トラップゲート
ＳＤ１，ＳＤ２ 第１及び第２のソース・ドレイン領域
ＴＳＤ１，ＴＳＤ２ 第１及び第２のトラップゲート領域
【発明の属する技術分野】
本発明は、非導電性のチャージトラップゲートを利用して、１つのメモリセルに多ビット情報を記録することができる新規な不揮発性メモリに関する。
【０００２】
【従来の技術】
半導体を利用した不揮発性メモリは、電源をオフにしても情報を保持することができ、且つ高速読み出しができることから、情報記録媒体として広く利用されている。近年においては、携帯情報端末に利用されたり、デジタルカメラやＭＰ３データのデジタルミュージックなどの記録媒体として利用されている。
【０００３】
現在普及しているフラッシュメモリなどの不揮発性メモリは、ソース、ドレイン領域の間のチャネル領域上に、導電性のフローティングゲートとコントロールゲートを有する構造である。かかる不揮発性メモリは、フローティングゲートがゲート絶縁膜内に埋め込まれて構成され、このフローティングゲートに電荷（チャージ）を注入する、しないにより、１ビットの情報を記憶する。かかる普及型の不揮発性メモリは、フローティングゲートが導電性であるので、ゲート酸化膜にわずかでも欠陥が存在すると、その欠陥を通じてフローティングゲート内の電子が全て消失してしまい、信頼性を高くできない問題がある。
【０００４】
上記の普及型の不揮発性メモリとは別に、フローティングゲートの代わりに非導電性のチャージトラップゲートを設けて、ソース側及びドレイン側にチャージをトラップさせて、２ビットの情報を記憶する新しいタイプの不揮発性メモリが提案されている。例えば、ＰＣＴ出願、ＷＯ99/07000「Two Bit Non-Volatile Electrically Erasable and Programmable Semiconductor Memory Cell Utilizing Asymmetrical Charge Trapping」にかかる不揮発性メモリが記載されている。この不揮発性メモリは、トラップゲートが非導電性であるので、局所的に注入した電子が消失する確率は低く、信頼性を高くすることができる。
【０００５】
図１は、上記従来の２ビット不揮発性メモリの構成を示す図である。図１（１）はその断面図であり、図１（２）はその等価回路図である。シリコン基板１の表面に、ソース・ドレイン領域ＳＤ１，ＳＤ２が形成され、シリコン窒化膜などで形成されるトラップゲートＴＧと導電材料のコントロールゲートＣＧがチャネル領域上に形成される。トラップゲートＴＧは、シリコン酸化膜などの絶縁膜２内に埋め込まれていて、全体でＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造になる。シリコン窒化膜とシリコン酸化膜とのバンドギャップの差を利用して、シリコン窒化膜にチャージをトラップさせて保持させることができる。
【０００６】
この不揮発性メモリの特徴的な構成は、トラップゲートＴＧが、誘電体などの非導電性物質からなり、このトラップゲートＴＧにチャージを注入した場合、トラップゲート内をチャージが移動することができない。従って、第１のソース・ドレイン領域ＳＤ１の近傍にチャージを注入した場合と、第２のソース・ドレイン領域ＳＤ２の近傍にチャージを注入した場合とを区別することができ、２ビットのデータを記録することができる。
【０００７】
図１（２）は、上記の２ビット不揮発性メモリの等価回路図である。トラップゲートＴＧが、非導電性であるので、第１のソース・ドレイン領域ＳＤ１の近傍の第１のトラップゲート領域ＴＳＤ１と、第２のソース・ドレイン領域ＳＤ２の近傍の第２のトラップゲート領域ＴＳＤ２とに、別々のＭＯＳトランジスタが形成されている構成と等価になる。そして、後述する読み出しやプログラム（書き込み）動作では、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、一方がソース領域としてまたはドレイン領域として利用されるので、本明細書では、それぞれ、第１のソース・ドレイン領域ＳＤ１、第２のソース・ドレイン領域ＳＤ２と称する。
【０００８】
図２は、従来の２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。第１のソース・ドレイン領域SD1に印加される電圧をV(SD1)、第２のソース・ドレイン領域SD2に印加される電圧をV(SD2)、コントロールゲートに印加される電圧をVgとする。
【０００９】
図２（１）に示される通り、不揮発性記憶メモリのプログラム（書き込み）は、例えばVg=10V、V(SD1)=0V、V(SD2)=6Vを印加し、第２のソース・ドレイン領域SD2の近傍で発生したホット・エレクトロンを、第２のソース・ドレイン領域SD2に近い第２のトラップゲート領域ＴＳＤ２中に注入することにより行われる。
【００１０】
また、消去動作では、コントロールゲートＣＧにVg=−5V、第１または第２のソース・ドレイン領域SD1またはSD2、もしくはその両方に5Vを印加し、FNトンネル（ファウラー・ノルドハイム・トンネル）現象を利用してトラップゲートＴＧ中から電子を引き抜く。同時にソース・ドレイン領域SD1、SD2の近傍で発生したホット・ホールをトラップゲートＴＧに注入することにより、トラップゲートＴＧ中の電荷を中和する。
【００１１】
次に、読み出しは、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２間に、プログラムとは反対方向の電圧を印加し、第２のトラップゲート領域ＴＳＤ２に電子がトラップされているか否かを検出する。即ち、第２のトラップゲート領域ＴＳＤ２の状態を読み出すためには、例えばVg=3V、V(SD1)=1.6V、V(SD2)=0Vを印加する。ここで、図２（３）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在すると、ゲート下のチャネルが第２のソース・ドレイン領域SD2までつながらず、チャネル電流が流れない（０データ格納状態）。逆に図２（４）のように、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に電子が存在しなければ、チャネルが第２のソース・ドレイン領域SD2までつながり、チャネル電流が流れる（１データ格納状態）。こうして、第２のトラップゲート領域ＴＳＤ２に電子が蓄積されているか否かを、セルトランジスタのオン・オフ、つまり電流の有無で検出することができる。
【００１２】
また、不揮発性記憶メモリの読み出しにおいて、図２（４）のように、Vg=3V、V(SD1)=0V、V(SD2)=1.6Vとして、第１及び第２のソース・ドレイン領域間の電圧印加状態を上記図２（３）と逆にすると、仮に第２のトラップゲート領域ＴＳＤ２に電子が存在しても、チャネルがピンチ・オフしたＭＯＳトランジスタと同じ状態になり、チャネル電流が流れる。従って、このような電圧印加状態では、第１のソース・ドレイン領域SD1付近の第１のトラップゲート領域ＴＳＤ１に電子が蓄積されているか否かを、第２のトラップゲート領域ＴＳＤ２の電子の有無にかかわらず検出することができる。
【００１３】
上記の通り、従来のメモリでは、第１のソース・ドレイン領域SD1付近の窒化膜の領域ＴＳＤ１と第２のソース・ドレイン領域SD2付近の窒化膜の領域ＴＳＤ２に電子を蓄積したりしなかったりすることで、２ビットの情報を記録することができ、大容量化やチップ面積縮小による１チップあたりのコスト削減に有利である。
【００１４】
図３は、上記の不揮発性メモリの２ビットの情報を記録した状態を示す図である。図中、黒丸は電子を示す。図３（１）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２のいずれにも電子が捕獲されていない状態で、データ＝１１を示す。図３（２）は、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されている状態で、データ＝０１を示す。図３（３）は、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電子が捕獲されている状態で、データ＝００を示し、更に、図３（４）は、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されている状態で、データ＝１０を示す。
【００１５】
【発明が解決しようとする課題】
上記の２ビット不揮発性メモリは、１つのメモリセルで２ビットを記憶することができて、大容量化に有利であるが、最近の不揮発性メモリに要求される大容量化の要請は、更に厳しい。即ち、静止画像データから音楽データ、更に動画データまで記録することが要求される場合、更に多くのビットを１つのメモリセルで記録することができることが望まれる。
【００１６】
そこで、本発明の目的は、１つのメモリセルで３ビットの情報を記録することができる新規な不揮発性メモリを提供することにある。
【００１７】
更に、本発明の目的は、１つのメモリセルで３ビットの情報を記録することができる新規な不揮発性メモリの読み出し方法、プログラム方法、消去方法などを提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体基板の表面に、第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に、絶縁膜を介して非導電性のトラップゲートと導電性のフローティングゲートとを有する不揮発性メモリである。そして、本発明の不揮発性メモリは、第１及び第２のソース・ドレイン領域間に電圧を印加して、第１または第２のソース・ドレイン領域の近傍に発生させたホットエレクトロンを、それら近傍の第１または第２のトラップゲート領域に局所的に捕獲する第１または第２の状態と、コントロールゲートとチャネル領域間に電圧を印加して、トラップゲート全体に電子（または電荷）を注入する第３の状態とを有する。
【００１９】
上記の第３の状態にするかしないかにより、１ビットの情報が記録され、第１及び第２の状態にするかしないかにより、２ビットの情報が記録される。従って、合計で３ビットの情報が１つのメモリセルに記録されることになる。
【００２０】
上記の目的を達成するために、本発明の別の側面は、多ビット情報を記録する不揮発性メモリにおいて、
半導体基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、
前記トラップゲート内に局所的に電荷をトラップする第１の状態と、前記トラップゲート全体に電荷を注入する第２の状態とを有することを特徴とする。
【００２１】
上記の発明によれば、非導電性のトラップゲート全体に電子を注入する場合と、局所的に注入する場合とで、異なるデータを記録することができる。局所的に注入する位置を複数にすることで、より多くのデータを記録することができる。
【００２２】
上記の発明の好ましい実施例は、前記第１の状態への書き込みには、前記第１及び第２のソース・ドレイン領域間に所定の電圧を印加して、前記チャネル領域に発生させたホットエレクトロンを注入することで行われ、 前記第２の状態への書き込みには、前記半導体基板と前記コントロールゲート間に所定の電圧を印加して、電荷をトンネル注入することで行われることを特徴とする。
【００２３】
上記の発明の好ましい実施例は、前記半導体基板と前記コントロールゲート間に所定の消去電圧を印加して、前記トラップゲート全体または前記トラップゲートの局所領域に存在する電荷を引き抜くことで、消去動作が行われることを特徴とする。
【００２４】
上記の発明の好ましい実施例は、順番に電圧が異なる第１の読み出し電圧、第２の読み出し電圧及び第３の読み出し電圧とを有し、前記第２の読み出し電圧が前記コントロールゲートに印加されて、前記第２の状態か否かが読み出され、前記第１または第３の読み出し電圧が前記コントロールゲートに印加されて、前記第１の状態か否かが読み出されることを特徴とする。
【００２５】
上記目的を達成するために、本発明の更に別の側面は、多ビット情報を記録する不揮発性メモリにおいて、
半導体基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、
前記トラップゲート内であって前記第１のソース・ドレイン領域の近傍の第１のトラップゲート領域に、電荷をトラップする第１の状態と、前記トラップゲート内であって前記第２のソース・ドレイン領域の近傍の第２のトラップゲート領域に、電荷をトラップする第２の状態と、前記トラップゲート全体に電荷を注入する第３の状態とを有することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２７】
本実施の形態例の不揮発性メモリは、図１に示した通り、例えばＰ型の半導体基板１の表面に、Ｎ型の第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２を有する。また、それらの間のチャネル領域上には、順番にシリコン酸化膜２、例えばシリコン窒化膜からなる非導電性のトラップゲートＴＧ、シリコン酸化膜２、そして導電性のコントロールゲートＣＧが形成される。トラップゲートＴＧは、シリコン酸化膜２に埋め込まれて、電気的にフローティング状態にある。また、トラップゲートＴＧは、非導電性材料が好ましく、シリコン窒化膜などの絶縁性物質が利用される。
【００２８】
本実施の形態例の不揮発性メモリは、トラップゲートＴＧに局所的に電子をトラップさせるか否かの状態に加えて、トラップゲートＴＧ内全体に電子をトラップするか否かの状態を有する。即ち、従来例において示したのと同様に、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２の近傍のトラップゲートＴＧの領域にホットエレクトロンを局所的にトラップすることで、２ビット情報を記録する。更に、本実施の形態例では、トラップゲートＴＧ全体にコントロールゲートＣＧと半導体基板１との間に電界を印加して電子をトンネル注入することで、トラップゲート全体に電子をトラップすることで、更に１ビットの情報を記録する。
【００２９】
図４は、本実施の形態例における不揮発性メモリの３ビット情報に対応する電子のトラップ状態を示す図である。また、図５は、同様に本実施の形態例における不揮発性メモリの３ビット情報に対応する閾値電圧の状態を示す図である。図４には、トラップゲートＴＧ内の全体ＴＡＬＬに電子がトラップされている状態と、トラップゲートＴＧの第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２の近傍の局所的な領域、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２、に電子がトラップされている状態との組み合わせが示される。また、図５には、メモリセルのチャネル領域を、第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に対応する部分と、その間のトラップゲートの中央領域ＴＣＮに対応する部分とに分けて、それぞれの閾値電圧状態を示す。
【００３０】
尚、図５に示された、電圧Ｖ（０）、Ｖ（１）、Ｖ（２）は、読み出し時にコントロールゲートＣＧに印加される第１、第２及び第３の読み出し電圧を示す。また、本実施の形態例において、データ０は、読み出し電圧を印加してチャネルに電流が流れない状態（非導通）に対応し、データ１は、チャネル電流が流れる状態（導通）に対応する。
【００３１】
本実施の形態例の不揮発性メモリは、３ビットの情報を記憶するが、トラップゲートＴＧ全体に電子が捕獲されるか否かで、最上位ビットの情報を、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されるか否かで２ビット目の情報を、そして、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されるか否かで、３ビット目（最下位ビット）の情報をそれぞれ記憶する。
【００３２】
最初に、メモリセルは、トラップゲートＴＧに何も電子がトラップされていない状態で、データ＝１１１を記憶する。この状態では、図５に示される通り、３つの領域ＴＳＤ１，ＴＳＤ２，ＴＣＮ（トラップゲートの中央領域）のいずれも閾値電圧は低い状態にある。即ち、電圧Ｖ（０）より低い状態にある。
【００３３】
次に、メモリセルは、第２のトラップゲートＴＳＤ２に電子がトラップされている状態で、データ＝１１０を記憶する。この状態では、図５に示される通り、領域ＴＳＤ２における閾値電圧のみが、第１の読み出し電圧Ｖ（０）より高くなる。それ以外の領域ＴＳＤ１，ＴＣＮにおける閾値電圧は、第１の読み出し電圧Ｖ（０）より低いままである。
【００３４】
更に、第１のトラップゲートＴＳＤ１に電子がトラップされている状態で、データ＝１０１を記憶する。この状態では、図５に示される通り、領域ＴＳＤ１における閾値電圧のみが、第１の読み出し電圧Ｖ（０）より高くなる。それ以外の領域ＴＳＤ２，ＴＣＮにおける閾値電圧は、第１の読み出し電圧Ｖ（０）より低いままである。
【００３５】
そして、第１及び第２のトラップゲートＴＳＤ１，ＴＳＤ２に電子がトラップされている状態で、データ＝１００を記憶する。この状態では、図５に示される通り、領域ＴＳＤ１，ＴＳＤ２における閾値電圧が、第１の読み出し電圧Ｖ（０）より高くなる。そして、中央の領域ＴＣＮにおける閾値電圧は、第１の読み出し電圧Ｖ（０）より低いままである。
【００３６】
上記の３つの状態は、後述する通り、第２の読み出し電圧Ｖ（１）と第１の読み出し電圧Ｖ（０）を利用することにより、読み出すことが可能である。
【００３７】
データ＝０１１，０１０，００１，０００は、全てトラップゲートＴＧ全体に電子がトラップされている状態であって、上記と同様に、それぞれ第１及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電子がトラップされていない状態（０１１）、第２のトラップゲート領域ＴＳＤ２に電子がトラップされている状態（０１０）、第１のトラップゲート領域ＴＳＤ１に電子がトラップされている状態（００１）、及び第１及び第２のトラップゲートＴＳＤ１，ＴＳＤ２の両方に電子がトラップされている状態（０００）に対応する。
【００３８】
その場合、図５に示される通り、上記の４つの状態は、全ての領域ＴＳＤ１，ＴＳＤ２，ＴＣＮにおいて、閾値電圧が第２の読み出し電圧Ｖ（１）より高い。そして、領域ＴＳＤ１，ＴＳＤ２が、第３の読み出し電圧Ｖ（２）より高いか低いかに分けられる。即ち、ファウラー・ノルドハイム・トンネル現象（以下ＦＮトンネル現象と称する）により、トラップゲートＴＧ全体に電子が注入されると、それだけでメモリセルトラップゲートの閾値電圧は第２の読み出し電圧Ｖ（１）よりも高くなる。そして、更に、第１または第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に局所的に電子をトンネル注入すると、それぞれに対応する領域の閾値電圧が、第３の読み出し電圧Ｖ（２）より高くなる。
【００３９】
従って、上記の４つの状態は、第２の読み出し電圧Ｖ（１）と第３の読み出し電圧Ｖ（２）とにより読み出すことができる。
【００４０】
次に、本実施の形態例における不揮発性メモリの書き込み（プログラム）動作、読み出し動作、そして消去動作を順に説明する。
【００４１】
［読み出し動作１］
第１の読み出し動作として、３ビットのデータを一度に読み出す場合について説明する。図６は、本実施の形態例における不揮発性メモリの第１の読み出し動作のフローチャート図である。３ビットのデータを検出するためには、５工程Ｓ１〜Ｓ５を必要とする。以下に説明する通り、第１、第２及び第３の読み出し電圧Ｖ（０）、Ｖ（１）、Ｖ（２）を適宜コントロールゲートＣＧに印加し、第１及び第２のソース・ドレイン領域に電圧V(SD1)、V(SD2)を、両領域間に右方向または左方向の電界になるように適宜印加して読み出しが行われる。
【００４２】
まず、工程Ｓ１に示す通り、メモリセルへの印加電圧をVg=V(0)、V(SD1)=1.6V、V(SD2)=0Vにする。この時、セルトランジスタが導通（読み出しデータ１）であれば、中心の閾値電圧（以下Vt#centerと略す）は第１の読み出し電圧V(0)より小さく、また第２のトラップゲート領域ＴSD2付近の閾値電圧（以下Vt#sd2と略す）も第１の電圧V(0)より小さいので、格納されているデータは１０１か１１１であるとわかる。セルトラップゲートが非導通（読み出しデータ０）ならば、中心の閾値電圧はVt#center＞V(0)もしくはVt#sd2＞V(0)と考えられ、それ以外のデータが格納されていることが検出される。
【００４３】
次に工程Ｓ２に示す通り、コントロールゲートへの印加電圧はVg=V(0)のままで、第１及び第２のソース・ドレイン領域の印加電圧V(SD1)とV(SD2)とを入れ替える。この時、工程Ｓ１で導通してデータ１が読み出され、工程Ｓ２でも導通してデータ１が読み出された場合は、閾値電圧はVt#center＜V(0)かつVt#sd2＜0であり、かつ第１のトラップゲート領域ＴSD1付近の閾値電圧（以下Vt#sd1と略す）も第１の読み出し電圧V(0)より小さいので、データは１１１と特定される。工程Ｓ１で導通してデータ１が読み出され、工程Ｓ２で非導通になりデータ０が読み出された場合は、閾値電圧はVt#center＜V(0)、Vt#sd2＜V(0)、かつVt#sd1＞V(0)なので、データは１０１と特定される。
【００４４】
一方、工程Ｓ１で非導通になりデータ０が読み出され、工程Ｓ２で導通してデータ１が読み出された場合、閾値電圧はVt#center＜V(0)、Vt#sd2＞V(0)、Vt#sd1＜V(0)なので、データは１１０と特定される。工程Ｓ１で非導通になりデータ０が読み出され、工程Ｓ２でも非導通になりデータ０が読み出された場合は、Vt#center＞V(0)もしくはVt#sd2＞V(0)かつVt#sd1＞V(0)と考えられ、上記で特定されたデータ以外のデータが格納されていると判定される。
【００４５】
次に、工程Ｓ３では、メモリセルへの印加電圧をVg=V(2)、V(SD1)=1.6V、V(SD2)=0Vにする。この時、セルトランジスタが非導通になり読み出されたデータが０ならば、閾値電圧はVt#sd2＞V(2)なので、格納されているデータは０１０か０００であるとわかる。セルトランジスタが導通して読み出されたデータが１であれば、閾値電圧はVt#sd2＜V(2)なので、格納されているデータは００１、１００、０１１のどれかと判定できる。
【００４６】
次に、工程Ｓ４では、コントロールゲートへの印加電圧をVg=V(2)のままで、第１及び第２のソース・ドレイン領域への電圧V(SD1)とV(SD2)とを入れ替える。この時、工程Ｓ３で非導通になりデータ０が読み出され、工程Ｓ４でも非導通になりデータ０が読み出された場合は、閾値電圧はVt#sd2＞V(2)かつVt#sd1＞V(2)なので、データは０００と特定される。
【００４７】
一方、工程Ｓ３で非導通になりデータ０が読み出され、工程Ｓ４で導通になりデータ１が読み出された場合は、閾値電圧はVt#sd2＞V(2)かつVt#sd1＜V(2)なので、データは０１０と特定される。
【００４８】
他方、工程Ｓ３で導通してデータ１が読出され、工程Ｓ４で非導通になりデータ０が読み出された場合、閾値電圧はVt#sd2＜V(2)かつVt#sd1＞V(2)なので、データは００１と特定される。また、工程Ｓ３で導通してデータ１が読み出され、工程Ｓ４でも導通してデータ１が読み出された場合、Vt#center＜V(0)、Vt#sd2＞V(0)かつVt#sd1＞V(0)か、Vt#center＞V(0)、Vt#sd2＜V(2)かつVt#sd1＜V(2)の２つの状態が考えられる。即ち、データ１００か０１１である。
【００４９】
最後に１００か０１１かを特定するために、工程Ｓ５に示される通り、印加電圧をVg=V(1)、V(SD1)=1.6V、V(SD2)=0Vにする。第１及び第２のソース・ドレイン領域への電圧V(SD1)とV(SD2)は逆の関係でもよい。この時、コントロールゲートに第２の読み出し電圧V(1)が印加されているので、セルトランジスタが導通してデータ１が読み出されれば、閾値電圧はVt#center＜V(1)なので、データは１００と特定される。逆に、非導通になりデータ０が読み出されれば、閾値電圧はVt#center＞V(1)なので、データは０１１と特定される。
【００５０】
以上のメモリセルへの電圧印加例は一例であり、種々の変形例が考えられる。例えば、最初に上記工程Ｓ５の如く、コントロールゲートＣＧへの電圧Vgを第２の読み出し電圧V(1)にして、導通するか否かをチェックすることで、最上位ビットが０か１かに分離することができる。そして、その後、上記の工程Ｓ１，Ｓ２を実行することで、データ１１１〜１００を検出することができる。或いは、上記の工程Ｓ３，Ｓ４を実行することで、データ０１１〜０００を検出することができる。
【００５１】
図７は、本実施の形態例におけるメモリセルアレイの例を示す回路図である。図７には、４本のビット線ＢＬ０〜ＢＬ３と２本のワード線ＷＬ０，ＷＬ１とが示され、それらの交差位置にメモリセルＭＣ00〜ＭＣ13が配置される。それぞれのメモリセルの第１及び第２のソース・ドレイン領域は、ビット線に接続され、コントロールゲートはワード線に接続される。
【００５２】
ワード線はワードデコーダＷＤＥＣにより選択され、ビット線はコラムデコーダにより選択されたコラム選択信号ＣＬ０〜ＣＬ３により選択されたトランジスタを介して、センスアンプ及びソース制御回路１０Ａ、１０Ｂに接続される。また、それらの回路１０Ａ，１０Ｂが読み出したデータが、読み出し回路１２に供給され、上記した読み出しシーケンスの結果、３ビットのデータが出力端子ＤＱ０〜ＤＱ２に出力される。
【００５３】
上下に設けられたコラムゲートトランジスタＱＣＬ0〜ＱＣＬ3の導通を適宜組み合わせることで、メモリセルの第１及び第２のソース・ドレイン領域に読み出し用の電圧を印加することができ、メモリセルの導通と非導通に対応するデータ１，０を読み出すことができる。
【００５４】
［読み出し動作２］
次に、３ビットのデータをシーケンシャルに読み出す第２の読み出し動作を説明する。図８は、本実施の形態例における不揮発性メモリの第１の読み出し動作のフローチャート図である。また、図９は、その場合のセンスアンプ回路の回路図である。図８中の工程Ｓ１〜Ｓ５は、図６の工程Ｓ１〜Ｓ５に対応する。
【００５５】
第２の読み出し動作では、各メモリセルに３ビットのデータが記憶されているので、その最上位桁（トラップゲート全体に電子がトラップされているか否か）と、２番目の桁（第１のトラップゲート領域に電子がトラップされているか否か）と、３番目の桁（第２のトラップゲート領域に電子がトラップされているか否か）とに、３＊ｎ番地、３＊ｎ＋１番地、３＊ｎ＋２番地（但しｎは０以上の整数）のアドレス割り当てて読み出し動作を行う。従って、図８中、Ａは上記のアドレスを示す。
【００５６】
図９に示したセンスアンプ回路は、ビット線ＢＬにコラムゲートＱＣＬを介してトランジスタＰ１１，Ｎ１０からなるプリセンス回路が接続され、インバータ１５を介して、メインアンプ側に接続される。ラッチ回路１７には、トラップゲート全体に電子がトラップされているか否かの最上位桁のデータがラッチされ、出力インバータＰ１３，Ｐ１４，Ｎ１５，Ｎ１６を介して出力端子ＯＵＴに出力される。また、第１または第２のトラップゲート領域に電子がトラップされているか否かの２桁目及び３桁目のデータは、ラッチ回路２６にラッチされ、出力インバータＰ１７，Ｐ１８，Ｎ１９，Ｎ２０を介して出力端子ＯＵＴに出力される。
【００５７】
図８にもどり、最初にｎを０にセットし（Ｓ１０）、アドレスを最上位桁の３＊ｎにして（Ｓ１１）データの読み出しを始める。
【００５８】
最初の読み出し工程として、工程Ｓ５に示される通り、コントロールゲートに第２の読み出し電圧を印加し（Vg=V(1)）、トラップゲート全体に電子が蓄積されているかどうかをチェックする。その為に、図９のセンスアンプ回路では、電圧印加をSNS1=High、SNS2=SNS3=Lowにし、トランジスタＮ１２、Ｐ１４、Ｎ１５を導通させ、トランジスタＮ１７，Ｎ１８を非導通にさせる。
【００５９】
もしトラップゲート全体に電子が蓄積されていれば、メモリセルＭＣは導通せずに、ノードｎ１はＨレベルになり、インバータ１５により反転されて、ラッチ回路１７にラッチされ、出力はOUT=Low（データ０）となる。もしトラップゲート全体に電子が蓄積されていなければ、上記と逆になり、出力はOUT=High（データ１）となる。これが０番地のデータとなる。このとき、制御信号はSNS1=Highであるので、ラッチ回路１７内のノードＬは、電子が蓄積されているか否かに伴うメモリセルの導通、非道通に従って、LowかHighのいずれかにセットされる（Ｓ１２）。
【００６０】
次にアドレスを一つ進めて、Ａ＝３＊ｎ＋１とし（Ｓ１３）、第１のトラップゲート領域ＴＳＤ１の電子の有無をチェックする。そして、コントロールゲートの電圧を第１の読み出し電圧Vg=V(0)とし、更に第１及び第２のソース・ドレイン領域の電圧を、V(SD1)=0V、V(SD2)=1.6Vとする（Ｓ１）。更に、センスアンプ回路における制御信号を、SNS1=Low、SNS2=High、SNS3=Lowにする。
【００６１】
このとき、上記の最上位ビット読み出し動作で電子がトラップされて非導通で、出力がOUT=Low（データ０）だったメモリセルは、この工程Ｓ１では読む必要がなく、データ出力は行われない。一方、最上位ビット読み出しでOUT=High（データ１）だったメモリセルは２桁目のビットをセンスする必要がある。即ち、図９のセンスアンプ回路において、ノードＬがHighにセットされ、ＮＡＮＤゲート２０がＬレベルを出力し、トランジスタＮ１７が導通し、インバータ１５の出力はトランジスタＮ１７を介してラッチ回路２６にラッチされる。
【００６２】
もし第１のトラップゲート領域ＴSD1に電子が蓄積されていれば、メモリセルＭＣは非導通になり、ラッチ回路２６内のノードＭはM=Low、電子が蓄積されていなければメモリセルは導通になり、ノードＭはM=Highになる。制御信号SNS2=Highであるので、トラップゲートＰ１８，Ｎ１９は導通状態になりＣＭＯＳインバータは活性化され、ノードMがHighかLowかに従って、出力OUTにはHigh（データ１）かLow（データ０）が出力される。
【００６３】
次に最上位桁の読み出しの時に出力がOUT=Low（データ０）だったメモリセルのデータを決定する為に、メモリセルへの印加電圧をVg=V(2)、V(SD1)=0V、V(SD2)=1.6Vとする（Ｓ４）。そして、センスアンプ回路の制御信号をSNS1=SNS2=Low、SNS3=Highとする。このとき、もし第１のトラップゲート領域ＴSD1にトラップゲート全体に蓄積されている以上の電子が蓄積されていれば、メモリセルは非導通になり、出力はOUT=Low、蓄積されていなければ導通になり、出力はOUT=High（データ１）である（Ｓ１５）。上記の工程Ｓ１とＳ４により得られたデータが２桁目のデータとなる。
【００６４】
更に、アドレスを一つ進めてＡ＝３＊ｎ＋２にする（Ｓ１６）。そして、メモリセルへの印加電圧を Vg=V(0)、V(SD1)=1.6V、V(SD2)=0Vとする（Ｓ２）。この時制御信号はSNS1=Low、SNS2=High、SNS3=Lowである。このとき、上記の最上位桁の読み出し動作でOUT=Low（データ０）だったメモリセルは読む必要がなく、データ出力は行われない。一方、最上位桁の読み出しでOUT=High（データ１）だったメモリセルはセンスする必要があり、２桁目の読み出しと同様にトランジスタＮ１７が導通し、ラッチ回路２６にデータがラッチされる。
【００６５】
もし第２のトラップゲート領域ＴSD2に電子が蓄積されていれば、メモリセルは非導通となり、ノードM=Low、電子が蓄積されていなければメモリセルは導通となり、ノードM=Highである。制御信号がSNS2=Highなので、ノードMがHighかLowかに従って、出力OUTにはHigh（データ１）かLow（データ０）が出力される（Ｓ１７）。
【００６６】
次に最上位桁の読み出しで出力OUT=Low（データ０）だったメモリセルのデータを決定する為に、メモリセルへの印加電圧をVg=V(2) 、V(SD1)=1.6V、V(SD2)=0Vとする（Ｓ４）。この場合は制御信号は、SNS1=SNS2=Low、SNS3=Highである。
【００６７】
このとき、もし第２のトラップゲートＴSD2に、トラップゲート領域全体に蓄積されている以上の電子が蓄積されていれば、メモリセルは非導通になり、出力はOUT=Low（データ０）、蓄積されていなければメモリセルは導通し、出力はOUT=High（データ１）である（Ｓ１８）。上記工程Ｓ２とＳ４により読み出されたデータが、３桁目のデータである。
【００６８】
以上で、１つのメモリセルに対する３つのアドレスに対応するデータがシリアルに読み出すことができた。あとは次のメモリセルに進んで同じ動作を最終アドレスに達するまで繰り返すことになる。もちろん途中で読み出し動作を止めてもよいし、０番地ではなく任意のアドレスからのシーケンシャルに読み出しも可能である。
【００６９】
［書き込み（プログラム）動作］
図１０，１１は、本実施の形態例における不揮発性メモリの書き込み（プログラム）動作を説明するフローチャート図である。図１０，１１は、トラップゲートＴＧに電子がトラップされていない消去状態Ｐ０から、書き込み工程Ｓ１，Ｓ２，Ｓ３を順次行うことで、３ビット情報の８つの書き込み状態Ｐ３０〜Ｐ３７に至るフローチャートを示す。従って、図１０，１１を左右方向で結合することで、全体の書き込み（プログラム）の工程が示される。
【００７０】
通常、メモリセルアレイは、ワード線とビット線の交差位置にメモリセルが設けられる。そして、コントロールゲートＣＧ、第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２、そしてチャネル領域に所定の電圧を印加して、複数のメモリセルに異なるデータを書き込むことが一般的である。従って、図１０，１１には、かかる複数のメモリセルへの書き込みができるようにする書き込み工程が示される。
【００７１】
最初に、図１０に従って、消去状態Ｐ０からデータ＝１００，１０１，１１０，１１１をメモリセルに書き込む場合について説明する。
【００７２】
書込みは３つの工程Ｓ１，Ｓ２，Ｓ３で行われる。工程Ｓ１では、トラップゲートＴＧ全体に電子を蓄積させたくないので、状態Ｐ１０に示される通り、印加電圧をVg=15V、V(SD1)=5V、V(SD2)=5Vとして、FNトンネル現象を禁止してチャネルからトラップゲートＴＧへの電子注入を禁止する。この時、後述する図１１の書き込み工程では、データ０００，００１，０１０，０１１を書き込むメモリセルに対して電子の注入が行われる。
【００７３】
次に、工程Ｓ２では、データ１００、１０１を書き込むメモリセルには、状態Ｐ２０に示される通り、印加電圧をVg=10V、V(SD1)=6V、V(SD2)=0Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを第１のソース・ドレイン領域SD1付近のトラップゲート領域ＴＳＤ１に局所的に注入する。データ１１０、１１１のメモリセルには、第１のソース・ドレイン領域SD1付近のトラップゲート領域ＴＳＤ１に電子を注入したくないので、状態Ｐ２１に示される通り、Vg=10V、V(SD1)=0V、V(SD2)=0Vとして、書き込みを禁止する。
【００７４】
工程Ｓ２の書込み動作後、メモリセルへの印加電圧をVg=V(0)、V(SD1)=0V、V(SD2)=1.6Vとして、書き込みベリファイを行う。ベリファイがパスすれば工程Ｓ３へ進み、フェイルした場合はパスするまで工程Ｓ２を繰り返す。上記ベリファイをパスすれば、第１のトラップゲート領域ＴＳＤ１の閾値電圧が、第１の読み出し電圧Ｖ（０）を越える。但し、このとき書込み後の閾値レベルが第２の読み出し電圧V(1)を越えないように注意する必要がある。従って、コントロールゲートＣＧに第２の読み出し電圧Vg=V(1)を印加してベリファイを行い、書込み状態と判定された場合には、メモリセルへの印加電圧をVg=-5V、V(SD1)=5V、V(SD2)=OPENとして消去動作を行い、再び工程Ｓ２を行う。
【００７５】
最後に、工程Ｓ３では、データ１００、１１０を書き込むメモリセルには、状態Ｐ３０，Ｐ３２に示される通り、印加電圧をVg=10V、V(SD1)=0V、V(SD2)=6Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを、第２のソース・ドレイン領域SD2付近の第２のトラップゲート領域ＴＳＤ２に注入する。また、データ１０１、１１１を書き込むメモリセルには、第２のソース・ドレイン領域SD2付近の第２のトラップゲートＴＳＤ２に電子を注入したくないので、状態Ｐ３１，Ｐ３３に示される通り、メモリセルへの印加電圧はVg=10V、V(SD1)=0V、V(SD2)=0Vとして、書込みを禁止する。
【００７６】
書込み動作後、メモリセルへの印加電圧をVg=V(0)、V(SD1)=1.6V、V(SD2)=0Vとして書き込みベリファイを行う。ベリファイがパスすれば書込み動作を終了し、フェイルした場合はパスするまで工程Ｓ３を繰り返す。この場合も、書込み後の閾値レベルが第２の読み出し電圧V(1)を越えないように注意する必要がある。その為に、コントロールゲートへの電圧をVg=V(1)としてベリファイを行い、メモリセルが非導通状態になって書込み状態と判定された場合には、印加電圧をVg=-5V、V(SD1)=5V、V(SD2)=OPENとして消去動作を行い、再び工程Ｓ３を行う。
【００７７】
次に、図１１に従って、消去状態Ｐ０からデータ＝０００，００１，０１０，０１１をメモリセルに書き込む場合について説明する。
【００７８】
図１０の場合と同様に、書込み動作は３つの工程Ｓ１〜Ｓ３で行われる。工程Ｓ１では、トラップゲートＴＧ全体に電子を蓄積させる必要があるので、状態Ｐ１１に示す通り、印加電圧をVg=15V、V(SD1)=0V、V(SD2)=0Vとして、FNトンネル現象を利用してチャネルからトラップゲートＴＧに電子を注入する。書込み動作後、印加電圧をVg=V(1)、V(SD1)=1.6V、V(SD2)=0Vとして書き込みベリファイを行う。その結果、ベリファイがパスすれば工程Ｓ２へ進み、フェイルした場合はパスするまで工程Ｓ１を繰り返す。上記ベリファイがパスすると、閾値電圧は、第２の読み出し電圧Ｖ（１）より高くなる。
【００７９】
次に、工程Ｓ２では、データ０００、００１を書き込むメモリセルには、状態Ｐ２２に示される通り、印加電圧をVg=10V、V(SD1)=6V、V(SD2)=0Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを第１のトラップゲート領域ＴＳＤ１に注入する。データ０１０、０１１を書き込むメモリセルには、第１のトラップゲート領域ＴＳＤ１に電子を注入したくないので、状態Ｐ２３に示される通り、印加電圧をVg=10V、V(SD1)=0V、V(SD2)=0Vとして、書き込みを禁止する。
【００８０】
書込み動作後、印加電圧をVg=V(2)、V(SD1)=0V、V(SD2)=1.6Vとして書き込みベリファイを行う。その結果、ベリファイがパスすれば工程Ｓ３へ進み、フェイルした場合はパスするまで工程Ｓ２を繰り返す。上記ベリファイがパスすれば、第１のトラップゲート領域ＴＳＤ１に対応するチャネル領域の閾値電圧は、第３の読み出し電圧V(2)よりも高くなる。
【００８１】
最後に、工程Ｓ３では、データ０００、０１０を書き込むメモリセルには、状態Ｐ３４，３６に示される通り、印加電圧Vg=10V、V(SD1)=0V、V(SD2)=6Vとして、アバランシェ・ブレイクダウンにより発生したチャネル・ホット・エレクトロンを第２のトラップゲート領域ＴSD2に注入する。また、データ００１、０１１を書き込むメモリセルには、第２のトラップゲート領域ＴSD2に電子を注入したくないので、状態Ｐ３５，３７に示される通り、印加電圧はVg=10V、V(SD1)=0V、(SD2)=0Vとして、書込みを禁止する。
【００８２】
書込み動作後、Vg=V(2)、V(SD1)=1.6V、V(SD2)=0Vとして書き込みベリファイを行う。ベリファイがパスすれば書込み動作を終了し、フェイルした場合はパスするまで工程Ｓ３を繰り返す。上記ベリファイがパスすれば、第２のトラップゲート領域ＴＳＤ２に対応する閾値電圧が、第３の読み出し電圧V(2)より高くなる。
【００８３】
［消去動作］
本実施の形態例における不揮発性メモリの消去動作は、ＦＮトンネル現象を利用して、トラップゲートＴＧ内の電子をチャネル領域側に引き抜くことにより行われる。トラップゲートＴＧ全体に電子が注入されている場合も、第１及び第２のトラップゲート領域に電子がトラップされている場合も、すべて、同様にして消去することができる。
【００８４】
図１２は、本実施の形態例における不揮発性メモリの消去動作を示す図である。図１２には、４種類の消去動作が示される。図１２（ａ）の消去動作では、コントロールゲートＣＧにVg=−5V、チャネル領域にV(BULK)=10V、第１及び第２のソース・ドレイン領域をオープン（フローティング）にすると、トラップゲートＴＧ内に捕獲されている電子が、トラップゲートＴＧの下側のゲート酸化膜をトンネル現象により通過し、チャネル領域に引き抜かれる。
【００８５】
図１２（ｂ）は、上記の消去動作を、正電圧を利用して行う。即ち、コントロールゲートＣＧにVg=０V、チャネル領域にV(BULK)=15V、第１及び第２のソース・ドレイン領域をオープン（フローティング）にする。その結果、同様にして電子が引き抜かれる。
【００８６】
図１２（ｃ）の消去動作では、チャネル領域とソース・ドレイン領域とを同電位にして、それらの間のＰＮ接合が順バイアス状態になることを防止する。即ち、コントロールゲートＣＧにVg=−5V、チャネル領域にV(BULK)=10V、第１及び第２のソース・ドレイン領域も10Vにする。それにより、トンネル現象により電子が引き抜かれる。
【００８７】
図１２（ｄ）の消去動作は、上記の動作を正電圧を利用して行う。即ち、コントロールゲートＣＧにVg=０V、チャネル領域にV(BULK)=15V、第１及び第２のソース・ドレイン領域を同様に15Vにする。それにより、ソース・ドレイン領域のＰＮ接合が順バイアスに保たれたまま、トンネル現象によりトラップゲートＴＧ内の電子が引き抜かれる。
【００８８】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００８９】
【発明の効果】
以上、本発明によれば、非導電性のトラップゲートをゲート絶縁膜内に埋め込んで、トラップゲート全体にチャージを注入する状態と、トラップゲートの一部の領域に局部的にチャージを注入してトラップさせる状態とを利用することで、多値のデータを一つのメモリセルに記録することが可能になる。
【図面の簡単な説明】
【図１】従来の２ビット不揮発性メモリの構成を示す図である。
【図２】従来の２ビット不揮発性メモリのプログラム、消去及び読み出しを説明するための図である。
【図３】従来の不揮発性メモリの２ビットの情報を記録した状態を示す図である。
【図４】本実施の形態例における不揮発性メモリの３ビット情報に対応する電子のトラップ状態を示す図である。
【図５】本実施の形態例における不揮発性メモリの３ビット情報に対応する閾値電圧の状態を示す図である。
【図６】本実施の形態例における不揮発性メモリの第１の読み出し動作のフローチャート図である。
【図７】本実施の形態例におけるメモリセルアレイの例を示す回路図である。
【図８】本実施の形態例における不揮発性メモリの第２の読み出し動作のフローチャート図である。
【図９】第２の読み出し動作で利用するセンスアンプ回路の回路図である。
【図１０】本実施の形態例における不揮発性メモリの書き込み（プログラム）動作を説明するフローチャート図である。
【図１１】本実施の形態例における不揮発性メモリの書き込み（プログラム）動作を説明するフローチャート図である。
【図１２】本実施の形態例における不揮発性メモリの消去動作を示す図である。
【符号の説明】
ＣＧ コントロールゲート
ＴＧ トラップゲート
ＳＤ１，ＳＤ２ 第１及び第２のソース・ドレイン領域
ＴＳＤ１，ＴＳＤ２ 第１及び第２のトラップゲート領域
Claims (10)
- 多ビット情報を記録する不揮発性メモリにおいて、
半導体基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、
前記トラップゲート内に局所的に電荷をトラップする第１の状態と、
前記トラップゲート全体に電荷を注入する第２の状態とを有することを特徴とする不揮発性メモリ。 - 請求項１において、
前記第１の状態は、前記第１及び第２のソース・ドレイン領域それぞれの近傍の第１及び第２のトラップゲート領域に、局所的に電荷をトラップする２つの状態を含むことを特徴とする不揮発性メモリ。 - 請求項１または２において、
前記第１の状態への書き込みには、前記第１及び第２のソース・ドレイン領域間に所定の電圧を印加して、前記チャネル領域に発生させたホットエレクトロンを注入することで行われ、
前記第２の状態への書き込みには、前記半導体基板と前記コントロールゲート間に所定の電圧を印加して、電荷をトンネル注入することで行われることを特徴とする不揮発性メモリ。 - 請求項１または２において、
前記半導体基板と前記コントロールゲート間に所定の消去電圧を印加して、前記トラップゲート全体または前記トラップゲートの局所領域に存在する電荷を引き抜くことで、消去動作が行われることを特徴とする不揮発性メモリ。 - 請求項１または２において、
順番に電圧が異なる第１の読み出し電圧、第２の読み出し電圧及び第３の読み出し電圧とを有し、
前記第２の読み出し電圧が前記コントロールゲートに印加されて、前記第２の状態か否かが読み出され、
前記第１または第３の読み出し電圧が前記コントロールゲートに印加されて、前記第１の状態か否かが読み出されることを特徴とする不揮発性メモリ。 - 請求項２において、
順番に電圧が異なる第１の読み出し電圧、第２の読み出し電圧及び第３の読み出し電圧とを有し、
前記第２の読み出し電圧が前記コントロールゲートに印加されて、前記第２の状態か否かが読み出され、
前記第１または第３の読み出し電圧が前記コントロールゲートに印加されて、前記第１の状態か否かが読み出され、
更に、前記第１の状態か否かの読み出しにおいて、前記第１のソース・ドレイン領域に第２のソース・ドレイン領域より高い電圧を印加して、前記第２のトラップゲート領域についての前記第１の状態か否かが読み出され、前記第２のソース・ドレイン領域に第１のソース・ドレイン領域より高い電圧を印加して、前記第１のトラップゲート領域についての前記第１の状態か否かが読み出されることを特徴とする不揮発性メモリ。 - 多ビット情報を記録する不揮発性メモリにおいて、
半導体基板表面に形成された第１及び第２のソース・ドレイン領域と、その間のチャネル領域上に形成された第１の絶縁層、非導電性のトラップゲート、第２の絶縁層、及びコントロールゲートとを有し、
前記トラップゲート内であって前記第１のソース・ドレイン領域の近傍の第１のトラップゲート領域に、電荷をトラップする第１の状態と、
前記トラップゲート内であって前記第２のソース・ドレイン領域の近傍の第２のトラップゲート領域に、電荷をトラップする第２の状態と、
前記トラップゲート全体に電荷を注入する第３の状態とを有することを特徴とする不揮発性メモリ。 - 請求項７において、
前記第１または第２の状態への書き込みには、前記第１及び第２のソース・ドレイン領域間に所定の電圧を印加して、前記チャネル領域に発生させたホットエレクトロンを前記トラップゲートに注入することで行われ、
前記第３の状態への書き込みには、前記半導体基板と前記コントロールゲート間に所定の電圧を印加して、前記半導体基板から前記トラップゲート全体に電荷をトンネル注入することで行われることを特徴とする不揮発性メモリ。 - 請求項８において、
前記半導体基板と前記コントロールゲート間に所定の消去電圧を印加して、前記トラップゲート全体または前記トラップゲートの局所領域に存在する電荷を引き抜くことで、消去動作が行われることを特徴とする不揮発性メモリ。 - 請求項７において、
順番に電圧が異なる第１の読み出し電圧、第２の読み出し電圧及び第３の読み出し電圧とを有し、
前記第２の読み出し電圧が前記コントロールゲートに印加されて、前記第３の状態か否かが読み出され、
前記第１または第３の読み出し電圧が前記コントロールゲートに印加されて、前記第１または第２の状態か否かが読み出されることを特徴とする不揮発性メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22691399A JP3912937B2 (ja) | 1999-08-10 | 1999-08-10 | 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ |
| PCT/JP2000/001158 WO2001013378A1 (fr) | 1999-08-10 | 2000-02-28 | Memoire non volatile a bits multiples a grille piegeant les charges |
| US10/030,117 US6670669B1 (en) | 1999-08-10 | 2000-02-28 | Multiple-bit non-volatile memory utilizing non-conductive charge trapping gate |
| KR1020027001620A KR100633752B1 (ko) | 1999-08-10 | 2000-02-28 | 비도전성 차지 트랩 게이트를 이용한 다중 비트 비휘발성메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22691399A JP3912937B2 (ja) | 1999-08-10 | 1999-08-10 | 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001057093A JP2001057093A (ja) | 2001-02-27 |
| JP2001057093A5 JP2001057093A5 (ja) | 2005-06-16 |
| JP3912937B2 true JP3912937B2 (ja) | 2007-05-09 |
Family
ID=16852572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22691399A Expired - Fee Related JP3912937B2 (ja) | 1999-08-10 | 1999-08-10 | 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6670669B1 (ja) |
| JP (1) | JP3912937B2 (ja) |
| KR (1) | KR100633752B1 (ja) |
| WO (1) | WO2001013378A1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100629193B1 (ko) * | 2001-05-25 | 2006-09-28 | 후지쯔 가부시끼가이샤 | 불휘발성 반도체 기억 장치 및 그의 기록 방법 |
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| JPH118325A (ja) * | 1997-04-25 | 1999-01-12 | Nippon Steel Corp | 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 |
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1999
- 1999-08-10 JP JP22691399A patent/JP3912937B2/ja not_active Expired - Fee Related
-
2000
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- 2000-02-28 US US10/030,117 patent/US6670669B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2001057093A (ja) | 2001-02-27 |
| KR100633752B1 (ko) | 2006-10-16 |
| WO2001013378A1 (fr) | 2001-02-22 |
| US6670669B1 (en) | 2003-12-30 |
| KR20030009281A (ko) | 2003-01-29 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R370 | Written measure of declining of transfer procedure |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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