JP4778236B2 - メモリセル回復読み出し方法および記憶装置 - Google Patents

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Description

本発明は、不揮発性の消去可能でプログラム可能なメモリのプログラミングに関し、より具体的には、読み出し不可能な不揮発性メモリセルからデータを回復して、メモリセルの信頼性および寿命を向上させる技法に関する。
メモリおよび記憶装置は、情報時代における発展を可能にする重要な技術分野のうちの１つである。インターネット、ワールドワイドウェブ（ＷＷＷ）、無線電話、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルカムコーダ、デジタル音楽プレイヤ、コンピュータ、ネットワークなどの急速な発展により、よりよいメモリおよび記憶技術に対する必要性が絶えず存在している。
メモリの特定のタイプとして、不揮発性メモリがある。不揮発性メモリは、電力が取り除かれた場合でも、そのメモリまたは記憶された状態を保持する。不揮発性の消去可能でプログラム可能なメモリのタイプには、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ（登録商標）、強誘電性および磁気メモリが含まれる。不揮発性の記憶製品には、フラッシュディスクドライブ、コンパクトフラッシュ（登録商標）（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、フラッシュＰＣカード（例えば、ＡＴＡフラッシュカード）、スマートメディアカード、パーソナルタグ（Ｐタグ）およびメモリスティックが含まれる。
広く用いられているタイプの半導体メモリ記憶セルは、フラッシュメモリセルである。フローティングゲートメモリセルのタイプには、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭが含まれる。前述したような他のタイプのメモリセル技術もある。フラッシュなどのフローティングゲートメモリセルは、単に一例として説明するに過ぎない。本願における説明を、適切な修正を施した上で、フローティングゲート技術以外の他のメモリ技術にも適用することもできる。
メモリセルは、所望の構成状態に構成またはプログラムされる。特に、電荷がフラッシュメモリセルのフローティングゲートに対して加えられるか或いはフローティングゲートから取り除かれて、セルを２つまたはそれ以上の記憶状態にする。１つの状態はプログラムされた状態であり、他の状態は消去された状態である。フラッシュメモリセルを用いて、少なくとも２つの２進状態、すなわち０または１を表すことができる。フラッシュメモリセルは、００，０１，１０または１１のような２つ以上の２進状態を記憶することもできる。このセルは、複数の状態を記憶できるので、多状態メモリセル、マルチレベルまたはマルチビットメモリセルと称することもできる。これにより、メモリセルの数を増やさずに、より高密度のメモリを製造することが可能である。というのは、各メモリセルが、単一ビットより多くのビットを表すことができるからである。セルは、１つ以上のプログラムされた状態を有してもよい。例えば、２ビットを表すことが可能なメモリセルについて、３つのプログラムされた状態および１つの消去された状態がある。
不揮発性メモリの成功にもかかわらず、この技術を改良する必要性も絶えず存在している。これらメモリの密度、性能、速度、耐久性および信頼性を改善することが望ましい。また、電力消費を低減し、記憶装置のビットあたりのコストを削減することも望ましい。不揮発性メモリの一つの態様は、読み出し不可能か或いは最低限の読み出しが可能なメモリセルからデータを回復するために用いられる技法である。
理解されるように、メモリセル上で動作するための回路および技法を改良する必要性が存在している。
米国特許第５，６０２，９８７号 米国特許第５，０９５，３４４号 米国特許第５，２７０，９７９号 米国特許第５，３８０，６７２号 米国特許第５，７１２，１８０号 米国特許第５，９９１，５１７号 米国特許第６，２２２，７６２号 米国特許第６，２３０，２３３号 米国特許第５，２９７，１４８号 米国特許第５，４３０，８５９号 米国特許出願第０８／５２７，２５４号 米国特許出願第０８／７８１，５３９号 米国特許第５，５３２，９６２号
本発明は、限界不揮発性メモリセル上で用いられるエラー回復技法である。限界メモリセルは、ゼロボルトより小さい電圧しきい値（ＶＴ）を有するので、読み出すことができない。隣接するメモリセルに対してバイアスをかけることによって、限界メモリセルの電圧しきい値をずらして、正の値であるようにする。その後、限界メモリセルのＶＴを判定することができる。この技法は、２進または多状態のメモリセルの両方に適用可能である。
典型的或いは標準的な読み出しモードの間、隣接するメモリセルに対して、そのワードライン上に第１のＶＲＥＡＤ電圧を用いてバイアスをかける。しかし、回復読み出しモードで限界メモリセルからのデータを回復するのが望ましい場合には、隣接するメモリセルのワードラインに対して第２のＶＲＥＡＤ電圧を印加する。この第２のＶＲＥＡＤ電圧は、第１のＶＲＥＡＤ電圧とは異なる。ＶＴを低くずらすために、第２のＶＲＥＡＤ電圧は第１のＶＲＥＡＤ電圧より高い。バイアス技法を用いて、第１のＶＲＥＡＤ電圧より低いＶＲＥＡＤ電圧を用いることによって、ＶＴを高くずらしてもよい。第１および第２のＶＲＥＡＤ電圧の間の差の大きさによって、限界メモリセルのＶＴがどのくらい高くずらされたかを判定することができるので、ＶＴの値がわかることとなる。その後、限界メモリセル内に記憶されたデータがわかることとなる。
この技術は、フローティングゲート（ＦＧ）効果に結合する隣接ワードライン（ＷＬ）の原理に基づいている。前世代の技術において、大きな装備および間隔に起因して、この結合はさほど重要ではなかった。本発明には、スケーリングに起因するこの結合を利用して、データを回復するという利点がある。
限界メモリセル内のデータを回復した後、データを他のメモリセルに移動させ、また限界メモリセルを将来使用されないように、当該限界メモリセルをマッピングすることができる。本発明のさらなる実施形態において、不良メモリセルがある場合には、不良メモリセルが見つかったブロック全体を他の場所に移動させて、当該ブロックが将来使用されないようにする。
１つの特定の実施形態において、本発明は、ＮＡＮＤ構成に編成されたメモリセルの列を提供することを含むメモリ集積回路を動作させる方法である。
データを読み出す列内の第１のメモリセルが選択される。ＶＷＬ電圧が、第１のメモリセルのワードライン上に加えられる。１つの実施形態において、ＶＷＬは接地されている。メモリセルの標準読み出しモードにおいて、第１のＶＲＥＡＤ電圧が、第１のメモリセルに隣接する第２のメモリセルのワードライン上に加えられる。メモリセル回復読み出しモードにおいて、第１のＶＲＥＡＤ電圧とは異なる第２のＶＲＥＡＤ電圧が、第２のメモリセルのワードライン上に加えられる。第１のメモリセルからデータが読み出される。
１つの実施形態において、第２のＶＲＥＡＤ電圧は、第１のＶＲＥＡＤ電圧より高いかまたは低い。他の実施形態において、第２のＶＲＥＡＤ電圧は、第１のＶＲＥＡＤ電圧より低い。ＶＷＬ電圧は、約ゼロボルトである。１つの実施形態において、第１のＶＲＥＡＤ電圧は、約４ボルトから約５ボルトの電圧範囲内にある。他の実施形態において、第１のＶＲＥＡＤ電圧は、約３ボルトから６ボルトの電圧範囲内にある。さらなる実施形態において、第１のＶＲＥＡＤ電圧は、３ボルトより低いかまたは６ボルトより高くてもよい。第２のＶＲＥＡＤ電圧は、第１のＶＲＥＡＤ電圧より高いかまたは低い、少なくとも約０．２５ボルトである。この技法は、メモリセル回復読み出しモードにおいて、同じく第１のメモリセルに隣接する第３のメモリセルのワードライン上に、第１のＶＲＥＡＤ電圧とは異なる第２のＶＲＥＡＤ電圧を加えることをさらに含んでもよい。本発明は、記憶装置のコントローラを用いて実施されてもよい。
本発明の他の目的、特徴および利点は、以下の詳細な説明および添付の図面を考慮して明らかになるであろう。ここで、図面全体にわたって同様の参照番号は、同様の特徴を表している。
図１は、本発明の様々な態様が実施される大容量記憶メモリシステム１１を示す。大容量記憶システムは、コンピュータシステムなどのホスト電子システムのシステムバス１３に接続される。電子システムの例には、コンピュータ、ラップトップ形コンピュータ、携帯形コンピュータ、パームトップ形コンピュータ、携帯情報端末（ＰＤＡ）、ＭＰ３および他のオーディオプレイヤ、デジタルカメラ、ビデオカメラ、電子ゲーム機、無線および有線電話装置、留守番録音装置、音声記録装置、ネットワークルータまたは大容量記憶メモリシステムを使用することができる他の任意のシステムが含まれる。
ホスト電子システムは、バス１３、中央プロセッサ１５、何らかの揮発性メモリ１７並びに入出力装置または回路との接続を提供する回路１９を有する。入出力装置の例には、キーボード、モニタ、モデムなどが含まれる。メモリシステム１１は、フラッシュメモリセル（しばしばフラッシュＥＥＰＲＯＭセルと称される）のアレイおよび関連するデコーダおよび制御回路を有するメモリブロック２１と、コントローラ２３とを機能的に含む。コントローラは、アドレスバス２５、制御状態バス２７、（例えば）２ビットの直列の書き込みデータライン２９並びに（例えば）２ビットの直列の読み出しデータライン３１を介して、メモリブロック２１に接続される。実装例によっては、コントローラおよびメモリ間のデータラインは、情報を直列または並列に通信することができる。
メモリブロック２１およびコントローラ２３の両方および残りのメモリシステム１１は、単一の集積回路上で実施可能である。集積回路は、しばしばチップと称される。代わりに、２つまたはそれ以上の集積回路チップを用いて、メモリシステム１１を形成してもよい。例えば、コントローラ２３は専用の集積回路上にあってもよく、メモリ２１は所望するメモリ量によっては、１つまたはそれ以上のチップ上にあってもよい。例えば、１ギガバイト（ＧＢ）が望ましく、２５６メガバイト（ＭＢ）のチップが用いられる場合には、４つの２５６メガバイトのチップが必要となる。
この電子システムのアーキテクチャは、システムバス２３に接続されたプロセッサまたはマイクロプロセッサ２１を含むとともに、ランダムアクセスの主システムメモリ２５と、キーボード、モニタ、モデムなどの少なくとも１つまたはそれ以上の入出力装置２７とを含む。
揮発性メモリ１７の例は、動的なランダムアクセスメモリ（ＤＲＡＭ）および静的なランダムアクセスメモリ（ＳＲＡＭ）である。揮発性メモリとは対照的に、不揮発性メモリは、その記憶された状態を電力が装置から取り除かれた後でも保持する。典型的には、このようなメモリは、メガバイト、ギガバイトまたはテラバイトのデータ記憶容量を有する磁気または光学技術を用いるディスクドライブである。このデータは、現在の処理に用いるために、システムの揮発性メモリ２５に取り込まれるので、容易に補足し、変更し或いは改変することができる。
メモリシステム１１は、不揮発性システムである。本発明の１つの態様は、不揮発性を犠牲にする必要のない特定のタイプのディスクドライブ用半導体メモリシステムの置換、容易なデータの消去およびメモリへのデータの再書き込み、高速のアクセス、低コスト並びに信頼性である。これは、１つまたはそれ以上の電気的に消去可能でプログラム可能な読み出し専用メモリ（例えば、フラッシュまたはＥＥＰＲＯＭ）集積回路を用いることによって達成される。このタイプのメモリは、必要な動作電力が少なく、かつハードディスクドライブ電磁媒体メモリよりも重さが軽いというさらなる利点を有するので、バッテリーで動作する携帯形コンピュータに特に適している。メモリシステム１１を、そのホスト機器のコンピュータに常設させるか、或いはホストに着脱可能に接続される小さなカードにパッケージ化させることができる。不揮発性半導体メモリの例には、フラッシュディスクドライブ、コンパクトフラッシュ（登録商標）カード、スマートメディア（登録商標）カード、パーソナルタグ（Ｐタグ）、マルチメディアカード、セキュアデジタル（ＳＤ）カードおよびメモリスティック（登録商標）が含まれる。
フラッシュＥＥＰＲＯＭシステム並びに不揮発性セルおよび記憶装置についてのさらなる説明は、米国特許第５，６０２，９８７号（特許文献１）、米国特許第５，０９５，３４４号（特許文献２）、米国特許第５，２７０，９７９号（特許文献３）、米国特許第５，３８０，６７２号（特許文献４）、米国特許第５，７１２，１８０号（特許文献５）、米国特許第５，９９１，５１７号（特許文献６）、米国特許第６，２２２，７６２号（特許文献７）および米国特許第６，２３０，２３３号（特許文献８）に記載されている。これら特許は、本願で参照された他の全ての参考文献とともに参照により援用されている。米国特許第５，２９７，１４８号（特許文献９）および第５，４３０，８５９号（特許文献１０）並びに同時係属出願中の米国特許出願第０８／５２７，２５４号（特許文献１１）および第０８／７８１，５３９号（特許文献１２）は、本発明の様々な態様を含み得る何らかのメモリシステムの背景技術および詳細な実装例を提供している。これらの特許および特許出願も、本願明細書において参照により援用されている。
不揮発性メモリシステムは、数多くのメモリセルを含み、その各々が少なくとも１ビットのデータを保持している。多状態メモリセルを用いてもよく、これは各セルにおける複数ビットの記憶を可能にするものである。例えば、各メモリセルは、各セルあたりに２，３，４，５，６，７，８またはそれ以上のビットのデータを記憶することができる。複数ビットのデータを格納可能なメモリセルをマルチレベルセルと称することもできる。
図２は、メモリシステム１１のブロック２１のさらなる詳細を示す。フラッシュまたはＥＥＰＲＯＭセルのアレイ３３が、行と列とに編成される。不揮発性記憶装置またはメモリセルのタイプは、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭであり、これらすべてがフローティングゲート形メモリセルである。本発明の態様を、位相変化セル、磁気セル（ＭＲＡＭ）、強誘電性セル（ＦＲＡＭ（登録商標））、磁気強誘電性および多くの他のものなどの他のタイプのメモリに適用することもできる。
メモリセルは通常、行および列のアレイに配列されるが、他の構成であってもよい。集積回路あたりに複数のアレイであってもよい。個々のセルは、行と列とでアクセスされる。メモリセルに関する２つの異なる組織とは、ＮＯＲ構成およびＮＡＮＤ構成である。本発明は、これらの構成とともにメモリセルの他の構成に対しても適用可能である。
デコーダ３５は、メモリシステムアドレスバス２５上のアドレスの部分によって指定された１つまたはそれ以上の行（ワード）ライン３７を選択する。同様に、デコーダ３９は、アドレスバス２５上のアドレスの他の部分に応答して、１つまたはそれ以上の列ライン４１を選択する。選択された行および列ラインには、そのようにアドレス指定されたメモリセルの読み出し、プログラミングまたは消去のための電圧の特定のセットとなるように電圧が加えられる。これらの電圧は、行および列アドレスデコーダ３５および３９を介して印加される。典型的には、行ラインはメモリセルの行のコントロールゲートに接続され、列ラインはソース／ドレイン拡散である。プログラミングおよび読み出しについて、単一の行ラインおよび数多くの列ラインが、数多くのセルを並列してプログラムまたは読み出すために、デコーダ３５および３９によって同時に選択される。
プログラミング中、選択された列ラインの電圧は、データレジスタ４３によって受信され、かつ書き込みバッファ４５内に一時的に記憶された入力データのチャンク（塊）によって、設定される。読み出し中、アドレス指定されたセルおよびそれらの列ラインを通る電流が、読み出しバッファ回路４７においてプログラムされた基準セル４９を通るライン５０の電流と比較され、その比較結果は、ライン３１において読み出しデータを出力するように、データレジスタ４３に印加されるアドレス指定されたセルの状態を提供する。プログラミング、読み出しおよび消去動作は、制御／状態バス２７上の信号に応答して、制御論理５１によって制御される。制御論理５１は、データのチャンクのすべてのビットがうまくプログラムされていることが検証されたことを示すデータレジスタ４３からのライン５３における信号も受信する。
セルアレイ３３は通常、同時消去のためにともにアドレス指定可能なセルのページまたはセクタに分割される。１つの実装例によれば、各ページは通常、標準的なディスクドライブセクタ、すなわち５１２バイトと同じユーザデータのバイト数を記憶するのに充分なセルを含むが、別のサイズであってもよい。各ページは、そこに記憶されたページまたはユーザデータに関連する付加情報 (overhead information) を記憶する追加の数のセルも含み、１つの実装例では合計３２バイトの任意の予備セルを必要に応じて含む。付加情報は、ディスクドライブデータセクタに対するヘッダに類似している。
図３は、ＮＯＲ構成に関する不揮発性メモリセルの例を示す。この特定のＮＯＲ構成において、ドレインライン（ＤＬ）およびソースライン（ＳＬ）間のメモリトランジスタ２１５に直列接続された選択または読み出しトランジスタ２１１がある。ドレインラインを時には、セルのビットライン（ＢＬ）と称することもできる。読み出しトランジスタは行ライン（ＲＬ）またはワードライン（ＷＬ）に接続されたゲートを有し、メモリトランジスタはコントロールゲート（ＣＧ）ラインに接続されたコントロールゲートを有する。ＣＧラインは、コントロールラインまたはステアリングラインと称されてもよい。特定の実装例または動作によっては、ドレインラインおよびソースラインを、交換しても或いは入れ替えてもよい。特に、図において、ドレインラインは読み出しトランジスタに接続され、ソースラインはメモリトランジスタに接続されていることが示されている。しかし、他の実装例において、ソースラインは読み出しトランジスタに接続されてもよく、ドレインラインはメモリトランジスタに接続されてもよい。
例えば、「ソース」という用語がドレインより低い電位にある電極のために確保されているならば、読み出し動作中に選択トランジスタのドレインに接続されているラインがドレインラインであり、メモリセルトランジスタのソースに接続されているラインがソースラインである。プログラミングについては状況が逆転し、より高い電圧がメモリセル側に印加されて、ソース側注入が達成される。
ＮＯＲメモリセルのアレイについて、数多くのＮＯＲセルがドレインライン（またはソースライン）に接続される。これは通常、アレイの列と称される。列の各セルは、別個のワードラインまたは行ラインを有し、これは通常、アレイの行と称される。
一つの実装例において、読み出しトランジスタおよびメモリトランジスタの両方が、ｎチャネルまたはＮＭＯＳ形トランジスタである。しかし、装置は、ｐチャネルまたはＰＭＯＳ形トランジスタおよび他のものを含む他のタイプのトランジスタであってもよい。読み出し装置２１１は、メモリ装置２１５とは異なる装置のタイプであってもよい。１つの特定の実装例において、メモリ装置は、フラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタなどのフローティングゲート装置である。しかし、メモリ装置を、位相変化、ＮＲＡＭ、ＦＲＡＭ（登録商標）、磁気強誘電性、ＦｅＲＡＭ、ＮＲＯＭ、ＭＮＯＳ、ＳＯＮＯＳまたは他の装置などの他のタイプの装置とすることもできる。
代わりに、ＮＯＲメモリの他の実施形態には、メモリトランジスタのみが含まれ、読み出しトランジスタは含まれない。１セルあたりに２つのトランジスタではなく、１セルあたりに１つのトランジスタしかないので、この構成がより小形であり得る。
図４は、ＮＡＮＤ構成の不揮発性メモリセルを示す。ＮＡＮＤ構成において、ドレイン選択装置３１５およびソース選択装置３１９の間と、ドレインライン（ＤＬ）およびソースライン（ＳＬ）の間とに直列接続された数多くのトランジスタがある。これは、メモリセルの列であり、これらセルの複数の列を用いて、ＮＡＮＤメモリセルのアレイを形成することができる。メモリセルの列はしばしば、ＮＡＮＤチェーンまたは列（或いはしばしば「ブロック」）と称される。１つの特定の実装例において、少なくとも１６個のメモリセルがＮＡＮＤチェーンには存在する。８，３２，４８，６４またはそれ以上などの１列あたりに任意の数のセルがあってもよい。各メモリトランジスタは、個別のワードライン（ＷＬ）に接続されたゲートを有する。ワードラインは、ＷＬ１からＷＬｎとラベルが付されてもよく、ここでｎは特定の列内のメモリセルの数である。ドレイン選択装置はドレイン選択ライン（ＤＳＥＬ）に接続されたゲートを有し、ソース選択装置はソース選択ライン（ＳＳＥＬ）に接続されたゲートを有する。特定の実装例によっては、ドレインラインおよびソースラインを交換しても或いは入れ替えてもよい。
一つの実装例において、ソース選択トランジスタ、ドレイン選択トランジスタおよびメモリトランジスタは、ｎチャネルまたはＮＭＯＳ形トランジスタである。しかし、装置は、ｐチャネルまたはＰＭＯＳ形トランジスタおよび他のものを含む他のタイプのトランジスタであってもよい。ドレイン選択装置およびソース選択装置は、メモリ装置３１１とは異なる装置のタイプであってもよく、また互いに異なってもよい。１つの特定の実装例において、メモリ装置は、フラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタなどのフローティングゲート装置である。しかし、メモリ装置を、位相変化、ＮＲＡＭ、ＦＲＡＭ、磁気強誘電性、ＦｅＲＡＭ、ＮＲＯＭ、ＭＮＯＳ、ＳＯＮＯＳまたは他の装置などの他のタイプの装置とすることもできる。
図５は、ＮＡＮＤメモリセルのアレイを示す。メモリセルのｎ個の行とｍ個の列があり、ここでｎおよびｍは正の整数である。各列は、ワードラインＷＬ０からＷＬｎに接続されたｎ個のメモリセルを有する。メモリセルの列は、ＢＬ０からＢＬｎとラベルが付されている。各列はｎ個のメモリセルを有し、これらのメモリセルはドレイン選択装置およびソース選択装置の間に接続される。その後、ドレインおよびソース選択装置は、ドレインライン（ＤＬ）またはビットライン（ＢＬ）およびソースライン（ＳＬ）に接続される。ドレイン選択装置のゲートはドレイン選択ライン（ＤＳＥＬ）に接続され、ソース選択装置のゲートはソース選択ライン（ＳＳＥＬ）に接続される。特定のセルまたは選択されたセルは、適切なワードラインおよびビットラインを用いて、かつ適切な電圧をそれらのラインに印加することによってアクセスすることができる。
例えば、ＮＡＮＤ列の選択されたメモリセルを通常読み出すために、０ボルトを選択されたセルのワードラインおよびコントロールゲートに印加し、ＶＲＥＡＤ電圧をＮＡＮＤ列内の他のメモリセルのワードラインおよびコントロールゲートに印加する。
図６は、代表的なフローティングゲート不揮発性記憶装置を示し、この装置は、前に説明したメモリセルおよびアレイのうちのいずれかにおいて用いられてもよい。フローティングゲート装置のさらなる説明は、米国特許第５，９９１，５１７号（特許文献６）において見出すことができる。フローティングメモリセルは、ドレイン（Ｄ）、ソース（Ｓ）、コントロールゲート（ＣＧ）およびフローティングゲート（ＦＧ）を有する。
簡単に言えば、不揮発性メモリセルは、電力が取り除かれている場合でも記憶された状態を保持するものである。フローティングゲート形メモリセルの例には、フラッシュ、ＥＥＰＲＯＭ（Ｅ2 またはＥの二乗としても知られている）およびＥＰＲＯＭが含まれる。フラッシュおよびＥＥＰＲＯＭセルは、電気的に消去可能であり、かつ電気的にプログラム可能である。ＥＰＲＯＭセルは、電気的にプログラム可能であり、かつ紫外線（ＵＶ）光を用いて消去可能である。フローティングゲート装置は、適切なノードを高電圧にさらすことによって、プログラムまたは消去可能である。これらの高電圧により、電子がフローティングゲートに追加されるか或いはフローティングゲートから取り除かれて、フローティングゲート装置のしきい値電圧、すなわちＶＴが調整されることになる。電子がフローティングゲートへ移動されるか或いはフローティングゲートから移動されるための物理的なメカニズムは、熱い電子注入またはファウラー−ノルドハイムのトンネリングである。
装置をプログラムするために用いられる高電圧はしばしばＶＰＰ電圧と称され、装置を消去するために用いられる高電圧はしばしばＶＥＥ電圧と称される。ＶＰＰ電圧は、処理技術および特定の実装例によって変化する。１つの特定の実装例において、ＶＰＰは、約６．５ボルトから約２０ボルトまでの範囲にある。ある特定の実装例において、ＶＰＰは、１２ボルトから１８ボルトまでの範囲にある。ＶＥＥ電圧は、処理技術および特定の実装例によって変化する。１つの特定の実装例において、ＶＥＥは、約１２ボルトから約２５ボルトまでの範囲にある。ある特定の実装例において、ＶＥＥは、１２ボルトから１５ボルトまでの範囲にある。ある実装例において、プログラミング電圧は、電荷ポンプまたは他の電圧生成回路などのオンチップ回路によって生成されてもよく、他の実装例において、プログラミング電圧は、集積回路の外部にある電圧源から供給されてもよい。
フローティングゲート不揮発性記憶装置は、単一ビット（０または１）または複数ビット（例えば、２ビット：００，０１，１０と１１、または３ビット：０００，００１，０１０，０１１，１００，１０１，１１０と１１１、または４ビット：００００，０００１，００１０，００１１，０１００，０１０１，０１１０，０１１１，１０００，１００１，１０１０，１０１１，１１００，１１０１，１１１０と１１１１）を記憶してもよい。米国特許第５，９９１，５１７号（特許文献６）は、単一ビットおよびマルチビット（または多状態）セルのさらなるいくつかの態様について説明している。手短に言えば、メモリセルは、消去された状態と、１つまたはそれ以上のプログラムされた状態とを有する。
消去された状態とは、装置のＶＴが電圧に関してほぼ接地からＶＣＣの状態となる場合である。言い換えれば、消去とは、例えば０ボルトまたはそれより低いＶＴ（しきい値電圧）を有するようにフローティングゲート装置を構成することをいう。消去されると、フローティングゲートトランジスタは電流を通す。集積回路のすべてのフローティングゲートセルは、初期化されて消去された状態とすることができる。さらに、１つの実施形態において、メモリセルは、プログラム可能である前に消去される必要があり得る。
消去は、フローティングゲートトランジスタのフローティングゲートから電子を除去することによって生じる。これを行う技法の１つは、コントロールゲートを接地し、かつＶＥＥ電圧をドレインまたはソースもしくはその両方に加えることである。ＶＥＥ電圧は、負に帯電している電子をフローティングゲートから引き寄せる。というのは、それらの電子が、正の電圧に引き寄せられるからである。一般的に、消去は、電子がフローティングゲートから通り抜けることによって生じる。装置を消去するのにかかる時間は、コントロールゲートと、ソースまたはドレインに印加されたＶＥＥ電圧との間の電圧の大きさの差を含む様々な要因に依存する。一般的に、電圧差が大きいほど、装置はより速く消去される。というのは、電子は、ＶＥＥ電圧により強く引き寄せられるからである。しかし、隣接するメモリセルまた他のメモリセル（アレイ内の場合）の記憶された状態を妨害することなく、セルに損害を与えず、かつ選択されたセルの消去もできるようにＶＥＥ電圧が選択されることが望ましい。
１ビットだけ記憶する場合、フローティングゲート装置は、消去された状態に加えて、１つだけプログラムされた状態を有する。本願の目的のために、単一ビットセルについてのプログラムされた状態は、典型的には、装置のＶＴが指定された正の値よりも大きい場合である。
多状態セルについて、ＶＴは、特定の状態にあることを示す特定の電圧レベルに設定される。言い換えれば、プログラムされたＶＴ状態が何であるかによって、特定の記憶された２進値を示すこととなる。２ビットのメモリセルの例では、１ボルト＋／−０．２５ボルトのＶＴは、０１の２進状態を示し得る。２ボルト＋／−０．２５ボルトのＶＴは、１１の２進状態を示し得る。そして、３ボルト＋／−０．２５ボルトのＶＴは、１０の２進状態を示し得る。状態変化とともに１度に１ビットだけ変化するように、グレイコーディングが用いられる。他の実装例において、他の符号化技法が用いられてもよい。
プログラミングは、フローティングゲートトランジスタのフローティングゲートに電子を追加することによって生じる。一般的に、これを行う技法の１つは、ＶＰＰをコントロールゲートに加え、ドレインまたはソースもしくはその両方を接地にすることである。ＶＰＰ電圧は、負に帯電している電子をフローティングゲートへ引き寄せる。というのは、それらの電子が、正の電圧に引き寄せられるからである。
この技法を用いて、電子はフローティングゲートを通り抜ける。一般的に、別の技法は、ＶＰＰ電圧をコントロールゲートに加えて、（ドレインにおいて６ボルトを加え、ソースを接地にするなどの）電流をフローティングゲート装置のチャネル領域に渡って流すことである。その後、電流の流れから熱い電子が引き寄せられて、フローティングゲート内に埋め込まれる。
より具体的には、メモリセルをプログラムするために、トンネリングと、熱い電子注入という２つのメカニズムがある。多状態プログラミングについて、各書き込み動作は、プログラミングパルスのシーケンスを含み、それぞれの後には検証動作が続く。典型的には、各プログラミングパルス中のコントロールゲート電圧は、先行するパルス中のコントロールゲート電圧より高いレベルまで上昇する。性能を上げるには、パルスの最初のセットは大きなステップサイズを有してもよく、ここでステップとは、１つのパルスのピーク電圧と先行するパルスのピーク電圧との間の差である。パルスの最初のセットは、粗いプログラミング段階にある。細かいプログラミング段階は、最後の粗いプログラミングパルスに比べて一段階前の最初の細かいプログラミングパルスで開始してもよく、細かいプログラミングステップのサイズは、粗いプログラミングステップのサイズより実質的に小さい。検証レベルは、各検証段階中にコントロールゲートに印加される電圧である。粗いプログラミング検証電圧は、粗いプログラミング中の大きなステップサイズによって最終のＶＴ目標値を超えてしまわないように、細かいプログラミング検証電圧より小さい。細かいプログラミングの段階の検証電圧は、セルがプログラムされるべき状態に依存し、すなわち言い換えれば、データに依存する。細かいプログラミング検証電圧に達した各セルは、コントロールゲートまたはビットライン電圧、もしくはその両方の伝達を中断することによって、或いはセルのプログラミングソース電圧を充分高い電圧にまで上昇させて、基板効果および減少したドレインからソースへの電圧を利用することによる利点によりさらなるプログラミングを抑制することによって、プログラミングからロックアウトされる。
チャネルの熱い電子注入は、熱い電子生成と、熱い電子注入との両方を有する。熱い電子を生成するには、大きな横方向のフィールドが必要である。これは、高いドレインからソースへの電圧によって供給される。熱い電子をフローティングゲートに注入するには、大きな垂直の電界が用いられる。この電界は、結果としてその電圧のいくらかをフローティングゲートに結合するコントロールゲート電圧によって供給される。ドレイン側注入において、熱い電子注入に必要な高い垂直フィールドは、熱い電子生成に必要な高い横方向のフィールドを減少させるという副作用を有する。ソース側注入は、同様のジレンマを蒙ることがないので、より効率的である。チャネルを通って横方向に進む電子の勢いをそらすためには、運のいいいくつかの電子がフローティングゲートに向かって垂直に散乱するように、ソース側およびドレイン側の両注入において散乱メカニズムが必要である。このセルの革新的な特徴である正常な熱い電子の衝突は、プログラミング効率を改良されたソース側の注入効率以上に高めることがある。というのは、熱い電子の大部分は、シリコンおよび酸化シリコンのエネルギーバリアを超える助けとなる弾みを有するからである。熱い電子がシリコンおよび酸化シリコンのエネルギーバリアを超える助けとなる方向に散乱する必要はもはやない。
プログラミングのための他のメカニズムは、ＮＡＮＤ技術において用いられるようなファウラー−ノルドハイムのトンネリングである。しかし、トンネリングを用いることは通常、前述したメカニズムの潜在的な恩恵をあきらめることを必要とする。トンネリングは一般的に、熱い電子注入に比べて非常に遅い。トンネリングの場合、より数多くの周辺のプログラミングブロックを犠牲にして、より数多くのセルを並列にプログラムすることによって、性能を維持しなければならない。
各プログラミングパルス中に、ドレイン電圧は、約３ボルトから６ボルトの範囲内で一定の値に維持される。最初のプログラミングパルスについてのコントロールゲート電圧は、特徴づけるのに必要なある正の開始値を有し、フィールドにおいて適応的に均一に決定されてもよい。転送ゲート電圧は、約６ボルトから１０ボルトの範囲内にあるように想定された定数である。選択ゲートまたはワードライン電圧は、約３ボルトから１０ボルトの範囲内にあるように想定されている。選択トランジスタのしきい値電圧は、動作選択ゲート電圧ができるだけ高いように、できるだけ高いのが望ましい。これは、最も効率的なソース側注入についての最適な選択ゲート電圧が、選択ゲートしきい値電圧より高いボルトよりも低いからである。２ビットラインの役割は、フローティングゲートに隣接するビットラインがソースである読み出しまたは検証動作では逆転することに留意すべきである。この名前付けでは、従来のソースは、ドレインと比べて低い電圧を有する電極である。プログラミングのためのソース電圧は、即時プログラミング電流がある指定された値を超えないように、電流制限器によって適応的に制御されてもよい。
フローティングゲートへの或いはフローティングゲートからの帯電の動きは、（フローティングゲートおよびチャネル領域間の酸化ゲートである）トンネリング誘電体に渡る電界の大きさによって決定される。一般的に、コントロールゲートまたはフローティングゲートおよびソース間の電圧差が高いほど、フローティングゲートへの帯電転移は高い。装置をプログラムするのにかかる時間は、コントロールゲート上のＶＰＰ電圧間の電圧の大きさの差を含む様々な要因に依存する。留意すべきなのは、プログラミング中に、コントロールゲート電圧は必ずしも正確にＶＰＰである必要はないということである。ＶＰＰは、特定の電荷ポンプの一定の電圧出力である。しかし、コントロールゲート電圧はしばしば、ＶＰＰポンプへの負荷や装置のソースおよびドレインに印加された電圧などの要因に依存して、ＶＰＰよりやや高いかまたは低く変化してもよい。
一般的に、電界が大きいほど、装置は速くプログラムされる。というのは、電子がＶＰＰ電圧により強く引き寄せられるからである。しかし、セルに損害を与えずに、かつ同一のコントロールライン、ビットラインまたはワードライン上の隣接するメモリセルまたは他のメモリセル（アレイである場合）の記憶された状態を害することなく、選択されたセルのプログラミングを行うことも可能にするように、最大プログラミングコントロールゲート電圧と最大プログラミングドレイン電圧とを選択することが望ましい。さらに、セルが多状態セルの場合、装置が所望のＶＴにプログラムされるために充分に細かい分解能を可能にするように、ＶＰＰ電圧が選択されることが望ましいこともある。例えば、ＶＰＰ電圧は、装置が過度にプログラムされる（すなわち、それらが想定していたＶＴレベルを超えたＶＴレベルにプログラムされる）ことのないように、パルスに印加されてもよい。
典型的には、２進のＮＡＮＤメモリにおいて、１つのビットが読み出される場合、そのビットのＷＬ電圧は０ボルトである。それは０ボルトに配線接続される。その結果として、０ボルトより低いＶＴを有するビットを検出することができない。負のＶＴは測定できないので、これによりマージン読み出しのモードを用いることができない。よく知られているように、マージン読み出しは、メモリセルの信頼性を確保するために非常に有益である。多状態またはマルチレベル（ＭＬＣ）ＮＡＮＤフラッシュメモリにおいて、「１０」の状態も、０ボルトのワードライン電圧で読み出され、２進の場合と同様に、ワードラインは０ボルトに配線接続される。０ボルトより低いＶＴを有するビットを検出または決定する手段はない。多状態ＮＡＮＤについて、高い信頼性のあるシステムを提供するには、メモリセルの正確なマージンを適切に検出するのが望ましい。
本発明は、ワードラインをフローティングゲート結合効果に対して用いて、マージン読み出しを実現することである。
図７は、通常１６個のＮＡＮＤセルまたは３２個のＮＡＮＤセルを有する典型的なＮＡＮＤメモリアレイ列の断面図を示す。しかし、他の特定の実装例において、任意の数のメモリセルがＮＡＮＤ列内に存在し得る。例えば、単一のＮＡＮＤ列内に、４，８，１０，１４，２０，２４，３６，４０，４８，６４，８８，１２８またはそれ以上のセルが存在してもよい。
ＮＡＮＤ列は、ｐウェル７１３において形成されたメモリセル７０９を有する。他の技法において、ｐウェルは、エピタキシャル層をシリコンウェハ上に堆積することによって形成されてもよい。ｐウェルは、ｐ形基板７０５上に形成されたｎウェル７１５において形成される。基板は、シリコンウェハである。メモリセルはフローティングゲートメモリセルであり、その各々はポリシリコンコントロールゲート（ワードライン）、コントロールゲートの下のポリシリコンフローティングゲートおよびｐウェルにおける拡散領域７１６を有する。メモリセルトランジスタに接続されたワードラインは、ＷＬ０，ＷＬｎ−１，ＷＬｎ，ＷＬｎ＋１などとラベルが付されている。
ＮＡＮＤセル列の一端にはドレイン選択トランジスタ（ＳＧＤによってラベルが付されている）があり、他端にはソース選択トランジスタ（ＳＧＳによってラベルが付されている）がある。ＳＧＳトランジスタは、ＮＡＮＤ列のメモリトランジスタＷＬ０およびソースライン７１９の間にある。ＳＧＤトランジスタは、メモリセルおよびビットライン７２２の間にある。ビットラインは、導線、バイアスおよび端子を介して金属１ビットライン（ＢＬ）まで接続される。領域７２９は、酸化シリコンでできた領域である。図７は、例示を目的としてＮＡＮＤアレイの一断面図の例を示す。ＮＡＮＤアレイの実現可能な断面構成は数多くあり、本発明の原理は、必要な修正を施した上で、これらの他の構成にも適用される。
図８は、メモリセルおよび読み出しまたは検証されるべき１つのセル８０２のＮＡＮＤ列の回路図を示す。図は、読み出し動作中のバイアス条件と、プログラム検証動作中のバイアス条件とを示す。読み出し動作中、０ボルトのＶｗｌ電圧が読み出されるべきメモリセル（ＷＬｎ）８０２のワードラインに印加される。典型的には４ボルトまたは５ボルトのＶｒｅａｄ電圧が、ＮＡＮＤ列の他のセルのワードラインに印加されて、状態に係わらず、すなわちプログラムされたか消去されたかに係わらず、これらのセルをオンに転換する。これらのバイアス条件の下で、メモリセル８０２のＶＴが０ボルトより大きいかまたは小さいかを判定することができる。
同様に、プログラミング検証動作中、読み出されるべきメモリセル（ＷＬｎ）８０２のワードラインにＶ検証電圧が印加されると同時に、読み出し動作について用いられたのと同一のＶｒｅａｄ電圧がＮＡＮＤ列の他のワードラインに印加される。周囲または近傍のセル上のＷＬ電圧は、読み出しおよび検証動作の両方について同一であることに注意されたい。Ｖｗ１およびＶ検証間の電圧差によって、プログラミング中の適切なマージンが確かなものとなる。
図９は、ＮＡＮＤ列のメモリセルと、列内の読み出しまたは検証されるべきメモリセル８０２と隣接するセルとの間の結合静電容量９０５および９０７との断面図を示す。処理技術およびリソグラフィの改良によって装置が小形化するにつれて、結合静電容量の効果は大きくなっている。というのは、酸化物の厚みが薄くなるからである（すなわち、コンデンサ板間の距離）。実際、選択された読み出しまたは検証されるべきメモリセルにおける測定フローティングゲート電圧の一部は、隣接するワードラインからそのメモリセルに対して結合される。
選択されたメモリセル（ＷＬｎ）を読み出す場合、そのしきい値電圧、すなわちＶＴは、そのフローティングゲート上に格納された帯電量によって決定される。しかし、それは、隣接するワードライン上の電圧の関数でもある。というのは、その電圧はフローティングゲートに結合されているからである。よって、異なるＶｒｅａｄ電圧を用いる場合、測定されたＶＴ分布は、上方または下方に平行にずれる。これの意味するところは、Ｖｒｅａｄの値を変化させることにより、測定されたＶＴ分布を両方向に「移動させる」ことができ、よって０ボルトより低いＶＴを有するセルについてもＶＴを異なるマージンで検出する方法が得られる。これは、２進および多状態のメモリセルの両方に当てはまる。１つの特定の実施形態において、隣接するメモリセルのワードライン上の適切なＶｒｅａｄ電圧で、ＶＴを約１００ミリボルト程まで上方にずらすこともできる。
マージン読み出し動作中、ＮＡＮＤメモリセルについての１つの問題は、消去されたセルの読み出し妨害である。言い換えれば、特定のメモリセルを読み出す場合、他の消去されたセルのＶＴは、意図せずに改変されるか或いは「妨害」される。０ボルトに近いＶＴを有するセルを検出できることが望ましい。例えば、あるメモリセルが、そのＶＴが例えば−０．１００ボルトであるならば、障害を生じさせようとする。このようなセルを試験中の早い段階で検出できれば、正しい処置を取ることができ、エラーは防止できる。ここで、前述した原理を用いることによって、通常の読み出しおよび検証中に用いられるＶｒｅａｄとは異なるＶｒｅａｄ電圧を印加でき、その後このようなビットを検出することができる。例えば、−１ボルトのＶｒｅａｄをＮＡＮＤ列中の（選択されたセル以外の）すべての他のワードラインに適用すれば、限界セルが、より高いＶＴを有するように見えることによって、それら限界セルを検出することができる。実際的な方法を以下に説明する。
読み出しスクラブ中、通常のＶｒｅａｄを用いる代わりに、特別のコマンドを発行して、装置を異なるＶｒｅａｄ電圧が許可されるテストモードとする。よって、この手法を用いて、マージンが乏しくて機能しなくなりそうなビットを検出することが可能となる。スクラブは、米国特許第５，５３２，９６２号（特許文献１３）により詳細に説明され、参照により援用されている。
エラー回復方法は以下の通りである。通常の読み出し中、２ビットの誤り訂正符号（ＥＣＣ）のエラー（例えば、２進のＮＡＮＤについて）が生じた場合に、Ｖｒｅａｄ電圧を変更してデータを回復する。Ｖｒｅａｄについての典型的な電圧は、約４．５ボルトから約５．５ボルトより高い。というのは、この電圧は装置をオンに転換するのに必要な電圧だからである。ＶＴを上方にずらすことが所望されるならば、Ｖｒｅａｄについての電圧範囲は、例えば５ボルトから９ボルトであってもよい。ＶＴを下方にずらすことが所望されるならば、Ｖｒｅａｄについての電圧範囲は、例えば５ボルトから２ボルトであってもよい。
Ｖｒｅａｄを変化させる際に、多くの場合、故障ビットのうちの少なくとも１つまたは両方が回復される。Ｖｒｅａｄを変化させることにより、メモリセルのＶＴは、隣接するメモリセルからの静電結合効果に起因して、約１００ミリボルト分移動する。
１つの特定の実装例において、データが回復された後、メモリセルエラーのあるブロック全体のデータは、他の場所にコピーされる。ブロックは、不良と印付けされる。これは、物理的に劣化したブロック内のいくつかの他のメモリセルまたはビットがある可能性が高いので、行われる。
エラー回復技法は、メモリのコントローラ内の記憶システム内において実現されてもよい。例えば、使用中に、コントローラは限界セルを検出し、前述したＶＴずらし技法によってこれらのセルからデータを回復する。いったんデータが回復されると、セルは不良と印付けされ、他のメモリセルがデータを配置するために見出される。データが移動される先の他のメモリセルは、予備または冗長セルであってもよく、または単にメモリ集積回路の他のメモリセルであってもよい。
当該技法を装置の試験中に用いて、良好のダイの数の歩留まりを向上することもできる。例えば、特定のメモリ集積回路は、いくつかの限界セルを有してもよい。本発明の技法を用いて、これらの不良セルを使用からはずすようにマッピングし、その代わりに、他の予備または冗長セルを用いる。
ＶＴずらし回復技法を、ＥＣＣなどの他のメモリセルエラー回復技法とともに用いてもよい。ＥＣＣでは限界メモリセルからデータを回復できない場合に、ＶＴずらし回復を用いてもよい。ＶＴずらし回復技法を用いれば、記憶システムの寿命および信頼性を大きく向上させられる。それは、ＥＣＣまたは他の技法が有効でないときには追加の回復技法を提供し得る。
さらなる改良は、以下の通りである。図８および９に示されているように、選択されたメモリセルのＶＴをずらすのに必要なのは、２つの隣接するワードライン上のＶｒｅａｄを選択されたメモリセルに調整することだけである。他のワードライン上のＶｒｅａｄは重要ではない。したがって、ＮＡＮＤ列上のすべての他のワードラインの代わりに、２つの隣接するワードラインのみのＶｒｅａｄを単に変更することが、より効率的である。これにより、余分な読み出し妨害が削減されるか或いは他のセルをオンに転換するのに充分なヘッド空間が維持されることになる。
本発明のこの説明は、例示および説明を目的として提示されてきた。これは、網羅的であったり、または本発明を説明してきた明確な形式に限定することを意図するものではなく、前述した教示に照らして多くの修正および変形が可能である。実施形態は、本発明の原理およびその実際の応用を最もよく説明するために選択および説明されたものである。この説明は、当業者が、特定の使用に適するように様々な修正を行って、様々な実施形態において本発明を最良に使用および実行することができるようにするものである。本発明の範囲は、以下の特許請求の範囲によって規定されるものである。
ホスト電子システムに接続された場合に本発明の様々な態様が用いられ得るタイプの不揮発性大容量記憶メモリを示す。 本発明が実施される図１のメモリブロックのブロック図である。 ＮＯＲフラッシュセルの図を示す。 ＮＡＮＤフラッシュセルの列の図を示す。 ＮＡＮＤメモリセルのアレイを示す。 フローティングゲートメモリセルを示す。 ＮＡＮＤメモリアレイ列の断面図を示す。 メモリセルと、読み出しまたは検証されるべき１つのセルとのＮＡＮＤ列の回路図を示す。 ＮＡＮＤ列のメモリセルと、読み出しまたは検証されるべきメモリセルおよび列内の隣接するセルとの間の結合静電容量との断面図を示す。

Claims (13)

  1. 複数のメモリセルを含むＮＡＮＤ列が設けられたメモリ集積回路を動作させる方法であって、
    前記ＮＡＮＤ列内において選択される第１のメモリセルからデータを読み出す読み出しモードとして、少なくともメモリセル標準読み出しモード及びメモリセル回復読み出しモードを有し、
    前記メモリセル標準読み出しモードにおける読み出し動作は、
    前記ＮＡＮＤ列からデータを読み出すために、前記ＮＡＮＤ列内の前記第１のメモリセルを選択するステップと、
    前記第１のメモリセルのワードライン上にＶＷＬ電圧を加えるステップと、
    前記第１のメモリセルに隣接する第２のメモリセルのワードライン上に第１のＶＲＥＡＤ電圧を加えるステップと、
    前記第１のメモリセルからデータを読み出すステップと、を含み、
    前記メモリセル回復読み出しモードにおける読み出し動作は、
    前記ＮＡＮＤ列からデータを読み出すために、前記ＮＡＮＤ列内の前記第１のメモリセルを選択するステップと、
    前記第１のメモリセルのワードライン上に前記ＶＷＬ電圧を加えるステップと、
    前記第１のメモリセルに隣接する前記第２のメモリセルのワードライン上に前記第１のＶＲＥＡＤ電圧とは異なる第２のＶＲＥＡＤ電圧を加えるステップと、
    前記第１のメモリセルからデータを読み出すステップと、を含み、
    前記メモリセル標準読み出しモードおよび前記メモリセル回復読み出しモードは、前記ＮＡＮＤ列内において選択される前記第１のメモリセルからデータを読み出すように意図された読み出しモードであるが、いずれの読み出しモードも書き込み動作中にメモリセルの状態を確認するように意図された検証モードではないことを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  2. 請求項１記載の方法において、
    前記第２のＶＲＥＡＤ電圧は、前記第１のＶＲＥＡＤ電圧より高いことを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  3. 請求項１記載の方法において、
    前記第２のＶＲＥＡＤ電圧は、前記第１のＶＲＥＡＤ電圧より低いことを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  4. 請求項１記載の方法において、
    前記ＶＷＬ電圧は、０ボルトであることを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  5. 請求項１記載の方法において、
    前記第１のＶＲＥＡＤ電圧は、４〜５ボルトの電圧範囲内にあることを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  6. 請求項１記載の方法において、
    前記第２のＶＲＥＡＤ電圧は、前記第１のＶＲＥＡＤ電圧よりも少なくとも０．２５ボルト高いことを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  7. 請求項１記載の方法において、
    メモリセル回復読み出しモードにおいて、同じく前記第１のメモリセルに隣接する第３のメモリセルのワードライン上に前記第１のＶＲＥＡＤ電圧とは異なる前記第２のＶＲＥＡＤ電圧を加えるステップをさらに含むことを特徴とするメモリ集積回路のメモリセル回復読み出し方法。
  8. 記憶装置であって、
    複数のメモリセルを含むＮＡＮＤ列が設けられたメモリと、メモリコントローラとを備え、
    前記ＮＡＮＤ列内において選択される第１のメモリセルからデータを読み出す読み出しモードとして、少なくともメモリセル標準読み出しモード及びメモリセル回復読み出しモードを有し、
    前記メモリコントローラは、
    前記メモリセル標準読み出しモードにおいては、前記ＮＡＮＤ列からデータを読み出すために、前記ＮＡＮＤ列内の前記第１のメモリセルを選択することを生じさせ、前記第１のメモリセルのワードライン上にＶＷＬ電圧を加えることを生じさせ、前記第１のメモリセルに隣接する第２のメモリセルのワードライン上に第１のＶＲＥＡＤ電圧を加えることを生じさせ、前記第１のメモリセルからデータを読み出すことを生じさせるものであって、且つ、
    前記メモリセル回復読み出しモードにおいては、前記ＮＡＮＤ列からデータを読み出すために、前記ＮＡＮＤ列内の前記第１のメモリセルを選択することを生じさせ、前記第１のメモリセルのワードライン上に前記ＶＷＬ電圧を加えることを生じさせ、前記第１のメモリセルに隣接する前記第２のメモリセルのワードライン上に前記第１のＶＲＥＡＤ電圧とは異なる第２のＶＲＥＡＤ電圧を加えることを生じさせ、前記第１のメモリセルからデータを読み出すことを生じさせるものであり、
    前記メモリセル標準読み出しモードおよび前記メモリセル回復読み出しモードは、前記ＮＡＮＤ列内において選択される前記第１のメモリセルからデータを読み出すように意図された読み出しモードであるが、いずれの読み出しモードも書き込み動作中にメモリセルの状態を確認するように意図された検証モードではないことを特徴とする記憶装置。
  9. 請求項８記載の記憶装置において、
    前記第２のＶＲＥＡＤ電圧は、前記第１のＶＲＥＡＤ電圧より高いことを特徴とする記憶装置。
  10. 請求項８記載の記憶装置において、
    前記第２のＶＲＥＡＤ電圧は、前記第１のＶＲＥＡＤ電圧より低いことを特徴とする記憶装置。
  11. 請求項８記載の記憶装置において、
    前記ＶＷＬ電圧は、０ボルトであることを特徴とする記憶装置。
  12. 請求項８記載の記憶装置において、
    前記第１のＶＲＥＡＤ電圧は、４〜５ボルトの電圧範囲内にあることを特徴とする記憶装置。
  13. 請求項８記載の記憶装置において、
    前記第２のＶＲＥＡＤ電圧は、前記第１のＶＲＥＡＤ電圧よりも少なくとも０．２５ボルト高いことを特徴とする記憶装置。
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