JP2001052487A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2001052487A JP2001052487A JP22423299A JP22423299A JP2001052487A JP 2001052487 A JP2001052487 A JP 2001052487A JP 22423299 A JP22423299 A JP 22423299A JP 22423299 A JP22423299 A JP 22423299A JP 2001052487 A JP2001052487 A JP 2001052487A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
Abstract
(57)【要約】
【課題】 通常のデータ読出しに対して書込みベリファ
イ読出しのメモリセル電流を大きくすることにより、高
速書き換えを可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供
する。 【解決手段】 ＮＡＮＤセルは、複数個直列接続された
メモリセルＭＣ０〜ＭＣ３１と選択トランジスタＳＳ
Ｔ，ＧＳＴにより構成される。データ書込み時、選択ブ
ロックの選択ワード線には書込み電圧Ｖｐｇｍを与え、
非選択ワード線にはパス電圧Ｖｐａｓｓ２を与えて選択
メモリセルで浮遊ゲートに電子注入させる。データ書き
込み後のベリファイ読出し動作では、選択ワード線にベ
リファイ読出し電圧、非選択ワード線にはパス電圧Ｖｐ
ａｓｓ３を与える。ベリファイ読み出し時の非選択ワー
ド線に与えるパス電圧Ｖｐａｓｓ３は、通常のデータ読
み出し時に非選択ワード線に与えるパス電圧Ｖｐａｓｓ
１より高い値に設定される。
イ読出しのメモリセル電流を大きくすることにより、高
速書き換えを可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供
する。 【解決手段】 ＮＡＮＤセルは、複数個直列接続された
メモリセルＭＣ０〜ＭＣ３１と選択トランジスタＳＳ
Ｔ，ＧＳＴにより構成される。データ書込み時、選択ブ
ロックの選択ワード線には書込み電圧Ｖｐｇｍを与え、
非選択ワード線にはパス電圧Ｖｐａｓｓ２を与えて選択
メモリセルで浮遊ゲートに電子注入させる。データ書き
込み後のベリファイ読出し動作では、選択ワード線にベ
リファイ読出し電圧、非選択ワード線にはパス電圧Ｖｐ
ａｓｓ３を与える。ベリファイ読み出し時の非選択ワー
ド線に与えるパス電圧Ｖｐａｓｓ３は、通常のデータ読
み出し時に非選択ワード線に与えるパス電圧Ｖｐａｓｓ
１より高い値に設定される。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な複数のメモリセルを接続してメモリセルユニット
を構成する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
関する。
可能な複数のメモリセルを接続してメモリセルユニット
を構成する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
関する。
【０００２】
【従来の技術】電気的書き換えを可能としたＥＥＰＲＯ
Ｍとして、従来より、ＮＡＮＤ型ＥＥＰＲＯＭが知られ
ている。ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセル
は、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄
積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有
する。複数個のメモリセルは、隣接するもの同士でソー
ス・ドレインを共有する形で直列接続されてＮＡＮＤ型
メモリセルユニット（以下、単にＮＡＮＤセルという）
を構成する。このようなＮＡＮＤセルがマトリクス配列
されてメモリセルアレイが構成される。
Ｍとして、従来より、ＮＡＮＤ型ＥＥＰＲＯＭが知られ
ている。ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセル
は、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄
積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有
する。複数個のメモリセルは、隣接するもの同士でソー
ス・ドレインを共有する形で直列接続されてＮＡＮＤ型
メモリセルユニット（以下、単にＮＡＮＤセルという）
を構成する。このようなＮＡＮＤセルがマトリクス配列
されてメモリセルアレイが構成される。
【０００３】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、選択ゲートトランジスタを
介してビット線に共通接続され、他端側ソースはやはり
選択ゲートトランジスタを介して共通ソース線に接続さ
れる。メモリセルトランジスタのワード線及び選択トラ
ンジスタのゲート電極は、メモリセルアレイの行方向に
それぞれワード線（制御ゲート線）、選択ゲート線とし
て共通接続される。
セルの一端側のドレインは、選択ゲートトランジスタを
介してビット線に共通接続され、他端側ソースはやはり
選択ゲートトランジスタを介して共通ソース線に接続さ
れる。メモリセルトランジスタのワード線及び選択トラ
ンジスタのゲート電極は、メモリセルアレイの行方向に
それぞれワード線（制御ゲート線）、選択ゲート線とし
て共通接続される。
【０００４】このようなＮＡＮＤ型ＥＥＰＲＯＭは、例
えば次のような文献，により知られている。 K. -D. Suh et al.,“A 3.3V 32Mb NAND Flash Memo
ry with IncrementalStep Pulse Programming Schem
e,”IEEE J. Solid-State Circuits, Vol.30, pp.1149-
1156, Nov.1995 Y. Iwata et al.,“A 35ns Cycle Time 3.3V Only 3
2Mb NAND Flash EEPROM,”IEEE J. Solid-State Circui
ts, Vol.30, pp.1157-1164, Nov.1995.
えば次のような文献，により知られている。 K. -D. Suh et al.,“A 3.3V 32Mb NAND Flash Memo
ry with IncrementalStep Pulse Programming Schem
e,”IEEE J. Solid-State Circuits, Vol.30, pp.1149-
1156, Nov.1995 Y. Iwata et al.,“A 35ns Cycle Time 3.3V Only 3
2Mb NAND Flash EEPROM,”IEEE J. Solid-State Circui
ts, Vol.30, pp.1157-1164, Nov.1995.
【０００５】図１４は、ＮＡＮＤセル型ＥＥＰＲＯＭの
メモリセルアレイのひとつのＮＡＮＤセルブロックの構
成を示している。複数個のメモリセルＭは、それらのソ
ース、ドレインを隣接するもの同士で共有する形で直列
接続されてＮＡＮＤセルが構成される。ＮＡＮＤセルの
一端は選択トランジスタＳ１を介してビット線ＢＬに、
他端はやはり選択トランジスタＳ２を介して共通接地線
に接続される。図の横方向に並ぶメモリセルＭの制御ゲ
ートは、共通にワード線ＷＬに接続される。選択トラン
ジスタＳ１，Ｓ２のゲートも同様に選択ゲート線ＳＳ
Ｌ，ＧＳＬに共通接続される。一つのワード線により駆
動されるＮＡＮＤセルの範囲がＮＡＮＤセルブロックを
構成している。
メモリセルアレイのひとつのＮＡＮＤセルブロックの構
成を示している。複数個のメモリセルＭは、それらのソ
ース、ドレインを隣接するもの同士で共有する形で直列
接続されてＮＡＮＤセルが構成される。ＮＡＮＤセルの
一端は選択トランジスタＳ１を介してビット線ＢＬに、
他端はやはり選択トランジスタＳ２を介して共通接地線
に接続される。図の横方向に並ぶメモリセルＭの制御ゲ
ートは、共通にワード線ＷＬに接続される。選択トラン
ジスタＳ１，Ｓ２のゲートも同様に選択ゲート線ＳＳ
Ｌ，ＧＳＬに共通接続される。一つのワード線により駆
動されるＮＡＮＤセルの範囲がＮＡＮＤセルブロックを
構成している。
【０００６】通常、この様なＮＡＮＤセルブロックがビ
ット線方向に複数個配置されてメモリセルアレイが構成
される。各ＮＡＮＤセルブロックはデータ消去の最小単
位となっていわゆる一括消去が行われる。またＮＡＮＤ
セルブロック内のひとつの選択されたワード線に沿うメ
モリセル列は１ページと呼ばれ、１ページがデータ読み
出し及び書き込みの単位となる。
ット線方向に複数個配置されてメモリセルアレイが構成
される。各ＮＡＮＤセルブロックはデータ消去の最小単
位となっていわゆる一括消去が行われる。またＮＡＮＤ
セルブロック内のひとつの選択されたワード線に沿うメ
モリセル列は１ページと呼ばれ、１ページがデータ読み
出し及び書き込みの単位となる。
【０００７】メモリセルＭは、例えばｎチャネルの場
合、浮遊ゲートに電子が注入されたしきい値が正の状態
（Ｅタイプ状態）と、浮遊ゲートの電子が放出されたし
きい値が負の状態（Ｄタイプ状態）とを二値に対応させ
ることにより、データ記憶を行う。例えば、Ｄタイプ状
態が“１”データの保持状態（消去状態）、Ｅタイプ状
態が“０”データ保持状態（書き込み状態）というよう
に定義される。また、“１”データを保持しているメモ
リセルのしきい値を正方向にシフトさせて“０”データ
を保持した状態に移行させる動作が「書き込み動作」、
“０”データを保持しているメモリセルのしきい値を負
方向にシフトさせて“１”データを保持した状態に移行
させる動作が「消去動作」というように定義される。こ
の明細書では、以下の説明をこの定義に従って行う。
合、浮遊ゲートに電子が注入されたしきい値が正の状態
（Ｅタイプ状態）と、浮遊ゲートの電子が放出されたし
きい値が負の状態（Ｄタイプ状態）とを二値に対応させ
ることにより、データ記憶を行う。例えば、Ｄタイプ状
態が“１”データの保持状態（消去状態）、Ｅタイプ状
態が“０”データ保持状態（書き込み状態）というよう
に定義される。また、“１”データを保持しているメモ
リセルのしきい値を正方向にシフトさせて“０”データ
を保持した状態に移行させる動作が「書き込み動作」、
“０”データを保持しているメモリセルのしきい値を負
方向にシフトさせて“１”データを保持した状態に移行
させる動作が「消去動作」というように定義される。こ
の明細書では、以下の説明をこの定義に従って行う。
【０００８】図１５は、メモリセルアレイの選択された
ＮＡＮＤセルブロックでのデータ消去、読み出し及び書
き込み動作の各部電圧関係を示している。消去動作で
は、選択されたＮＡＮＤセルブロックの全ワード線を０
Ｖ、選択ゲート線ＳＳＬ，ＧＳＬ及びビット線ＢＬをフ
ローティング（Ｆ）とし、メモリセルのＰ型ウェルに高
い正の消去電圧Ｖｅｒａ（例えば、３ｍｓ、２１Ｖの消
去パルス）を与える。その結果、選択ブロックでは、ウ
ェルとワード線の間に消去電圧がかかり、浮遊ゲートの
電子がＦＮトンネル電流によりウェルに放出される。こ
れにより、そのＮＡＮＤセルブロック内のメモリセルは
“１”の消去状態になる。
ＮＡＮＤセルブロックでのデータ消去、読み出し及び書
き込み動作の各部電圧関係を示している。消去動作で
は、選択されたＮＡＮＤセルブロックの全ワード線を０
Ｖ、選択ゲート線ＳＳＬ，ＧＳＬ及びビット線ＢＬをフ
ローティング（Ｆ）とし、メモリセルのＰ型ウェルに高
い正の消去電圧Ｖｅｒａ（例えば、３ｍｓ、２１Ｖの消
去パルス）を与える。その結果、選択ブロックでは、ウ
ェルとワード線の間に消去電圧がかかり、浮遊ゲートの
電子がＦＮトンネル電流によりウェルに放出される。こ
れにより、そのＮＡＮＤセルブロック内のメモリセルは
“１”の消去状態になる。
【０００９】このとき、非選択のＮＡＮＤセルブロック
では、フローティング状態のワード線とウェルとの容量
カップリングにより、消去パルスの影響を受けない。カ
ップリング比は、フローティング状態のワード線に接続
される容量から計算される。実際には、ポリシリコンの
ワード線とセル領域のＰウェルとの容量が全容量に対し
て支配的であり、実測結果から求めたカップリング比は
約０．９と大きく、これがＦＮトンネル電流が流れるの
を妨げる。消去ヴェリファイ（検証）は選択ブロック内
の全てのメモリセルのしきい値電圧が例えば−１Ｖ以下
になったかどうかが判定される。
では、フローティング状態のワード線とウェルとの容量
カップリングにより、消去パルスの影響を受けない。カ
ップリング比は、フローティング状態のワード線に接続
される容量から計算される。実際には、ポリシリコンの
ワード線とセル領域のＰウェルとの容量が全容量に対し
て支配的であり、実測結果から求めたカップリング比は
約０．９と大きく、これがＦＮトンネル電流が流れるの
を妨げる。消去ヴェリファイ（検証）は選択ブロック内
の全てのメモリセルのしきい値電圧が例えば−１Ｖ以下
になったかどうかが判定される。
【００１０】データ読み出し動作は、選択ワード線に０
Ｖ、非選択ワード線及び選択ゲート線に一定の中間電圧
Ｖｒｅａｄ（しきい値によらず、チャネルを導通させる
に必要な電圧）を与え、選択されたメモリセルの導通の
有無によるビット線ＢＬの電位変化を読むことにより行
われる。
Ｖ、非選択ワード線及び選択ゲート線に一定の中間電圧
Ｖｒｅａｄ（しきい値によらず、チャネルを導通させる
に必要な電圧）を与え、選択されたメモリセルの導通の
有無によるビット線ＢＬの電位変化を読むことにより行
われる。
【００１１】データ書き込み動作は、選択ワード線に正
の高い書き込み電圧Ｖｐｇｍ、非選択ワード線には中間
電圧Ｖｐａｓｓ、ビット線側の選択ゲート線ＳＳＬにＶ
ｃｃ、共通ソース線側の選択ゲート線ＧＳＬにＶｓｓ＝
０Ｖを与え、“０”を書き込むべきビット線ＢＬにＶｓ
ｓ、書き込み禁止の（即ち“１”の消去状態に保つべ
き）ビット線ＢＬにＶｃｃを与えることにより行われ
る。このとき、Ｖｓｓが与えられたビット線につながる
選択メモリセルでは、チャネル電位がＶｓｓに保持さ
れ、制御ゲートとチャネル間の大きな電界がかかって、
チャネルから浮遊ゲートにトンネル電流による電子注入
が生じる。同じビット線につながるＶｐａｓｓが与えら
れた他の非選択メモリセルでは、書き込みに十分な電界
がかからず、書き込みは行われない。Ｖｃｃが与えられ
たビット線に沿うメモリセルでは、ＮＡＮＤセルのチャ
ネルはＶｃｃ又はＶｃｃ−Ｖｔｈ（Ｖｔｈは選択トラン
ジスタのしきい値電圧）に予備充電されて選択トランジ
スタがカットオフする。そして制御ゲートに書き込み電
圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓが与えられると、フ
ローティングとなっているＮＡＮＤセルのチャネルと、
Ｖｐｇｍ又はＶｐａｓｓが与えられた制御ゲートとの容
量結合によりチャネル電位は上昇して、電子注入が起こ
らない。
の高い書き込み電圧Ｖｐｇｍ、非選択ワード線には中間
電圧Ｖｐａｓｓ、ビット線側の選択ゲート線ＳＳＬにＶ
ｃｃ、共通ソース線側の選択ゲート線ＧＳＬにＶｓｓ＝
０Ｖを与え、“０”を書き込むべきビット線ＢＬにＶｓ
ｓ、書き込み禁止の（即ち“１”の消去状態に保つべ
き）ビット線ＢＬにＶｃｃを与えることにより行われ
る。このとき、Ｖｓｓが与えられたビット線につながる
選択メモリセルでは、チャネル電位がＶｓｓに保持さ
れ、制御ゲートとチャネル間の大きな電界がかかって、
チャネルから浮遊ゲートにトンネル電流による電子注入
が生じる。同じビット線につながるＶｐａｓｓが与えら
れた他の非選択メモリセルでは、書き込みに十分な電界
がかからず、書き込みは行われない。Ｖｃｃが与えられ
たビット線に沿うメモリセルでは、ＮＡＮＤセルのチャ
ネルはＶｃｃ又はＶｃｃ−Ｖｔｈ（Ｖｔｈは選択トラン
ジスタのしきい値電圧）に予備充電されて選択トランジ
スタがカットオフする。そして制御ゲートに書き込み電
圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓが与えられると、フ
ローティングとなっているＮＡＮＤセルのチャネルと、
Ｖｐｇｍ又はＶｐａｓｓが与えられた制御ゲートとの容
量結合によりチャネル電位は上昇して、電子注入が起こ
らない。
【００１２】以上のようにして、Ｖｓｓが与えられたビ
ット線とＶｐｇｍが与えられた選択ワード線の交差部の
メモリセルでのみ、電子注入が行われて“０”書き込み
がなされる。選択ブロック内の書き込み禁止のメモリセ
ルにおいては、上述のようにチャネル電位がワード線と
チャネルとの容量結合によって決定されるから、書き込
み禁止電圧を十分に高くするためには、チャネルの初期
充電を十分に行うこと、また、ワード線とチャネル間の
容量カップリング比を大きくすることが重要となる。
ット線とＶｐｇｍが与えられた選択ワード線の交差部の
メモリセルでのみ、電子注入が行われて“０”書き込み
がなされる。選択ブロック内の書き込み禁止のメモリセ
ルにおいては、上述のようにチャネル電位がワード線と
チャネルとの容量結合によって決定されるから、書き込
み禁止電圧を十分に高くするためには、チャネルの初期
充電を十分に行うこと、また、ワード線とチャネル間の
容量カップリング比を大きくすることが重要となる。
【００１３】ワード線とチャネル間のカップリング比Ｂ
は、Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）により算出される。
ここで、Ｃｏｘ、Ｃｊはそれぞれワード線とチャネルと
の間のゲート容量の総和、メモリセルトランジスタのソ
ースおよびドレインの接合容量の総和である。また、Ｎ
ＡＮＤセルのチャネル容量とは、これらゲート容量の総
和Ｃｏｘと接合容量の総和Ｃｊの合計となる。さらに、
その他の容量である選択ゲート線とソースのオーバラッ
プ容量や、ビット線とソースおよびドレインとの容量等
は全チャネル容量に比べて非常に小さいため、ここでは
無視している。
は、Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）により算出される。
ここで、Ｃｏｘ、Ｃｊはそれぞれワード線とチャネルと
の間のゲート容量の総和、メモリセルトランジスタのソ
ースおよびドレインの接合容量の総和である。また、Ｎ
ＡＮＤセルのチャネル容量とは、これらゲート容量の総
和Ｃｏｘと接合容量の総和Ｃｊの合計となる。さらに、
その他の容量である選択ゲート線とソースのオーバラッ
プ容量や、ビット線とソースおよびドレインとの容量等
は全チャネル容量に比べて非常に小さいため、ここでは
無視している。
【００１４】
【発明が解決しようとする課題】以上に説明したＮＡＮ
Ｄ型ＥＥＰＲＯＭにおけるスケーリングの問題を、図１
６を参照して次に説明する。図１６は、ＮＡＮＤセル内
のメモリセル数と、１ビット当たりの実効的なメモリセ
ル面積／１個のメモリセル面積の比の関係をメモり容量
をパラメータとして示している。ＮＡＮＤ型ＥＥＰＲＯ
Ｍの特徴は、２個の選択ゲートトランジスタとビット線
及びソース線のコンタクトを複数のメモリセルで共有さ
せることにより、結果的に実効的なメモリセルサイズを
小さくできるという点にある。
Ｄ型ＥＥＰＲＯＭにおけるスケーリングの問題を、図１
６を参照して次に説明する。図１６は、ＮＡＮＤセル内
のメモリセル数と、１ビット当たりの実効的なメモリセ
ル面積／１個のメモリセル面積の比の関係をメモり容量
をパラメータとして示している。ＮＡＮＤ型ＥＥＰＲＯ
Ｍの特徴は、２個の選択ゲートトランジスタとビット線
及びソース線のコンタクトを複数のメモリセルで共有さ
せることにより、結果的に実効的なメモリセルサイズを
小さくできるという点にある。
【００１５】０．４μｍルールの６４ＭビットＮＡＮＤ
型ＥＥＰＲＯＭの場合、ＮＡＮＤセル内のメモリセル数
は１６個であり、１ビット当たりの実効的なメモリセル
面積／１個のメモリセル面積の比は、図１６に示すよう
に１．２０であった。０．２５μｍルールの２５６Ｍビ
ットＮＡＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤセル内のメ
モリセル数が同じく１６個であるとすると、１ビット当
たりの実効的なメモリセル面積／１個のメモリセル面積
の比は、１．２６となる。更に、０．１３μｍルールの
１Ｇになると、同じく１６個のメモリセル数としてこの
比は、１．３３になることが予測される。
型ＥＥＰＲＯＭの場合、ＮＡＮＤセル内のメモリセル数
は１６個であり、１ビット当たりの実効的なメモリセル
面積／１個のメモリセル面積の比は、図１６に示すよう
に１．２０であった。０．２５μｍルールの２５６Ｍビ
ットＮＡＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤセル内のメ
モリセル数が同じく１６個であるとすると、１ビット当
たりの実効的なメモリセル面積／１個のメモリセル面積
の比は、１．２６となる。更に、０．１３μｍルールの
１Ｇになると、同じく１６個のメモリセル数としてこの
比は、１．３３になることが予測される。
【００１６】この様に微細化と容量増大に伴って、実効
的なメモリセル面積の実際のメモリセル面積に対する比
が大きくなる理由は、デザインルールに合わせてワード
線ピッチ（ワード線幅＋スペース）は縮小できるが、オ
ーバーヘッドとなる選択トランジスタとビット線及びソ
ース線のコンタクト面積の縮小が困難になるためであ
る。これは、微小コンタクト等の加工プロセスの困難性
もあるが、書込み動作に対するマージンを確保するため
に縮小化が制限されるというデバイス設計上の理由もあ
る。いずれにしても、ＮＡＮＤセル内のメモリセル数を
１６個に限定した場合、実効的なメモリセルサイズは、
６４Ｍビットを基準として、２５６Ｍビットでは５％
（１．１２／１．２０＝１．０５）、１Ｇビットでは１
１％（１．３３／１．２０＝１．１１）増大する。
的なメモリセル面積の実際のメモリセル面積に対する比
が大きくなる理由は、デザインルールに合わせてワード
線ピッチ（ワード線幅＋スペース）は縮小できるが、オ
ーバーヘッドとなる選択トランジスタとビット線及びソ
ース線のコンタクト面積の縮小が困難になるためであ
る。これは、微小コンタクト等の加工プロセスの困難性
もあるが、書込み動作に対するマージンを確保するため
に縮小化が制限されるというデバイス設計上の理由もあ
る。いずれにしても、ＮＡＮＤセル内のメモリセル数を
１６個に限定した場合、実効的なメモリセルサイズは、
６４Ｍビットを基準として、２５６Ｍビットでは５％
（１．１２／１．２０＝１．０５）、１Ｇビットでは１
１％（１．３３／１．２０＝１．１１）増大する。
【００１７】これに対して、１ＧビットＮＡＮＤ型ＥＥ
ＰＲＯＭのＮＡＮＤセル内のメモリセル数を３２個にす
ると、１ビット当たりの実効的なメモリセル面積／１個
のメモリセル面積の比は、１．１７にまで小さくなり、
チップサイズは８８％になる。但しこれは、メモリセル
アレイのチップ占有率を共に６０％と仮定した場合であ
る。しかし、ＮＡＮＤセル内のメモリセル数を増やすこ
とは、別の問題を招来する。
ＰＲＯＭのＮＡＮＤセル内のメモリセル数を３２個にす
ると、１ビット当たりの実効的なメモリセル面積／１個
のメモリセル面積の比は、１．１７にまで小さくなり、
チップサイズは８８％になる。但しこれは、メモリセル
アレイのチップ占有率を共に６０％と仮定した場合であ
る。しかし、ＮＡＮＤセル内のメモリセル数を増やすこ
とは、別の問題を招来する。
【００１８】第１の問題は、データ一括消去のブロック
サイズが倍増することである。しかしこれは、主要には
仕様上問題となることであり、解決可能である。例え
ば、３０万画素のディジタルカメラの１ショットに必要
な容量は、約０．５Ｍビットであり、１６ｋバイトのブ
ロック４個分に相当する。しかし、１３０万画素或いは
２００万画素とディジタルカメラの容量が増大すると、
ブロックサイズを１６ｋバイトに固定した場合には１シ
ョットに必要なブロック数が増加する。このブロック数
の増加は、１ショットの書き換えスピードを遅延させる
問題につながる。従って、ＥＥＰＲＯＭはその大容量化
に伴ってある程度ブックサイズを増加させることが好ま
しい場合もある。
サイズが倍増することである。しかしこれは、主要には
仕様上問題となることであり、解決可能である。例え
ば、３０万画素のディジタルカメラの１ショットに必要
な容量は、約０．５Ｍビットであり、１６ｋバイトのブ
ロック４個分に相当する。しかし、１３０万画素或いは
２００万画素とディジタルカメラの容量が増大すると、
ブロックサイズを１６ｋバイトに固定した場合には１シ
ョットに必要なブロック数が増加する。このブロック数
の増加は、１ショットの書き換えスピードを遅延させる
問題につながる。従って、ＥＥＰＲＯＭはその大容量化
に伴ってある程度ブックサイズを増加させることが好ま
しい場合もある。
【００１９】第２の問題は、メモリセル数の倍増により
メモリセル電流が半減することである。メモリセル電流
が半減すると、読み出し時のビット線センス時間即ち、
ワード線選択時からセンスアンプ活性化までの時間が倍
増する。ＮＡＮＤセル内のメモリセル数を１６個とする
と、１Ｇビットの場合、ビット線容量３．４ｐＦ、ビッ
ト線振幅０．７Ｖ、メモリセル電流０．５μＡが予定さ
れており、この場合ビット線センス時間は４．７６μｓ
となる。仮にビット線容量が変わらない条件で、ＮＡＮ
Ｄセル内のメモリセル数を１６個から３２個に増加させ
ると、ビット線センス時間は、９．５２μｓとなる。
メモリセル電流が半減することである。メモリセル電流
が半減すると、読み出し時のビット線センス時間即ち、
ワード線選択時からセンスアンプ活性化までの時間が倍
増する。ＮＡＮＤセル内のメモリセル数を１６個とする
と、１Ｇビットの場合、ビット線容量３．４ｐＦ、ビッ
ト線振幅０．７Ｖ、メモリセル電流０．５μＡが予定さ
れており、この場合ビット線センス時間は４．７６μｓ
となる。仮にビット線容量が変わらない条件で、ＮＡＮ
Ｄセル内のメモリセル数を１６個から３２個に増加させ
ると、ビット線センス時間は、９．５２μｓとなる。
【００２０】ビット線センス時間の増加は、単にランダ
ム読出しの時間を増加させるだけでなく、書込み時間を
も増加させる原因となる。ランダム読出し時間の仕様
は、コマンド及びアドレス入力の時間、ワード線選択時
間、データ出力時間及びそれらのマージンがビット線セ
ンス時間に加わり、通常、ビット線センス時間の２倍程
度となる。ＮＡＮＤセル内のメモリセル数１６個で設計
すると、ランダム読出し時間は、１０μｓに収まる。書
込みパルスは約２０μｓであるため、書込みのサイクル
時間は、約３０μｓ（１０μｓ＋２０μｓ）となる。従
って、書込みサイクル数６回で書込みが終了する場合、
書込み時間は、３０μｓ×６＝１８０μｓとなる。しか
し、ＮＡＮＤセル内のメモリセル数３２個で設計する
と、ランダム読出し時間は２０μｓとなるため、書込み
サイクル時間は約４０μｓとなり、書込み時間は、４０
μｓ×６＝２５０μｓとなる。
ム読出しの時間を増加させるだけでなく、書込み時間を
も増加させる原因となる。ランダム読出し時間の仕様
は、コマンド及びアドレス入力の時間、ワード線選択時
間、データ出力時間及びそれらのマージンがビット線セ
ンス時間に加わり、通常、ビット線センス時間の２倍程
度となる。ＮＡＮＤセル内のメモリセル数１６個で設計
すると、ランダム読出し時間は、１０μｓに収まる。書
込みパルスは約２０μｓであるため、書込みのサイクル
時間は、約３０μｓ（１０μｓ＋２０μｓ）となる。従
って、書込みサイクル数６回で書込みが終了する場合、
書込み時間は、３０μｓ×６＝１８０μｓとなる。しか
し、ＮＡＮＤセル内のメモリセル数３２個で設計する
と、ランダム読出し時間は２０μｓとなるため、書込み
サイクル時間は約４０μｓとなり、書込み時間は、４０
μｓ×６＝２５０μｓとなる。
【００２１】従って、書込み時間を仕様で２００μｓと
定めた場合には、書込みサイクルを５回又はそれ以下に
収めなければならない。そのためには、メモリセルのカ
ップリング比のバラツキを抑えるといった、プロセス上
の負担が大きくなる。プロセスの向上が期待できないと
すれば、例えば書き込み時間の仕様を２００μから３０
０μｓへと緩和しなければならない。これは、ＮＡＮＤ
型ＥＥＰＲＯＭの高速書き換えという特徴を伸ばす上で
大きな障害となる。
定めた場合には、書込みサイクルを５回又はそれ以下に
収めなければならない。そのためには、メモリセルのカ
ップリング比のバラツキを抑えるといった、プロセス上
の負担が大きくなる。プロセスの向上が期待できないと
すれば、例えば書き込み時間の仕様を２００μから３０
０μｓへと緩和しなければならない。これは、ＮＡＮＤ
型ＥＥＰＲＯＭの高速書き換えという特徴を伸ばす上で
大きな障害となる。
【００２２】ＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥ
ＰＲＯＭのようなホットエレクトロン注入による書込
み、バンド間トンネリングを利用したソース側での消去
と異なり、チャネル全面のＦＮトンネリングによるデー
タ書き換えを行う。このため、同時に多数のメモリセル
の書き換えができる。従って、書込みのページサイズを
５１２バイトから１ｋバイト、更に２ｋバイトへと増加
させるに従って、書込みのデータロードの時間を無視す
れば、書込みのスループットは２倍、４倍にすることが
可能である。ＮＡＮＤ型ＥＥＰＲＯＭはこの高速書き換
えの特徴を活かすことにより、音声（Voice Recode
r）、画像（Digital Still Camera）、オーディオ、動
画とその応用分野が広がりつつある。しかし、セル電流
の半減によりデータ書込み後のベリファイ読出しが遅く
なり、その結果ページ書込みの速度が遅くなると、ＮＡ
ＮＤ型ＥＥＰＲＯＭの応用範囲が制限されてしまう。
ＰＲＯＭのようなホットエレクトロン注入による書込
み、バンド間トンネリングを利用したソース側での消去
と異なり、チャネル全面のＦＮトンネリングによるデー
タ書き換えを行う。このため、同時に多数のメモリセル
の書き換えができる。従って、書込みのページサイズを
５１２バイトから１ｋバイト、更に２ｋバイトへと増加
させるに従って、書込みのデータロードの時間を無視す
れば、書込みのスループットは２倍、４倍にすることが
可能である。ＮＡＮＤ型ＥＥＰＲＯＭはこの高速書き換
えの特徴を活かすことにより、音声（Voice Recode
r）、画像（Digital Still Camera）、オーディオ、動
画とその応用分野が広がりつつある。しかし、セル電流
の半減によりデータ書込み後のベリファイ読出しが遅く
なり、その結果ページ書込みの速度が遅くなると、ＮＡ
ＮＤ型ＥＥＰＲＯＭの応用範囲が制限されてしまう。
【００２３】なお、ランダム読出しの時間は例えば、１
０μｓから２０μｓへと増大しても、それほど問題にな
らない。これは、ＮＡＮＤ型ＥＥＰＲＯＭがランダムビ
ット処理を指向するデバイスではなく、ブロックデータ
処理を指向するデバイスであり、頭出しの速度は余り問
題とならない。例えば、１６ページ一塊のデータを読み
出す場合、最初の１ページ目の読出しには、頭出しの時
間としてランダム読出しの時間がかかる。しかし、２ペ
ージ目以降は例えば、シーケンシャル・ページ読出し
（前ページのシリアル読出しを行っている間に、次のペ
ージのセンス動作を並行させるモード）を実行すれば、
ページの切り替わりでランダム読出しの時間は加わらな
いためである。
０μｓから２０μｓへと増大しても、それほど問題にな
らない。これは、ＮＡＮＤ型ＥＥＰＲＯＭがランダムビ
ット処理を指向するデバイスではなく、ブロックデータ
処理を指向するデバイスであり、頭出しの速度は余り問
題とならない。例えば、１６ページ一塊のデータを読み
出す場合、最初の１ページ目の読出しには、頭出しの時
間としてランダム読出しの時間がかかる。しかし、２ペ
ージ目以降は例えば、シーケンシャル・ページ読出し
（前ページのシリアル読出しを行っている間に、次のペ
ージのセンス動作を並行させるモード）を実行すれば、
ページの切り替わりでランダム読出しの時間は加わらな
いためである。
【００２４】この発明は、上記事情を考慮してなされた
もので、通常のデータ読出しに対して書込みベリファイ
読出しのメモリセル電流を大きくすることにより、高速
書き換えを可能とした不揮発性半導体記憶装置を提供す
ることを目的としている。この発明はより具体的には、
ＮＡＮＤセルのメモリセル数を多くして１ビット当たり
の実効的なメモリセル面積を小さくした場合に、書込み
速度の劣化を抑制するようにした不揮発性半導体記憶装
置を提供することを目的とする。
もので、通常のデータ読出しに対して書込みベリファイ
読出しのメモリセル電流を大きくすることにより、高速
書き換えを可能とした不揮発性半導体記憶装置を提供す
ることを目的としている。この発明はより具体的には、
ＮＡＮＤセルのメモリセル数を多くして１ビット当たり
の実効的なメモリセル面積を小さくした場合に、書込み
速度の劣化を抑制するようにした不揮発性半導体記憶装
置を提供することを目的とする。
【００２５】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、電気的書き換え可能なメモリセルが
複数個ずつメモリセルユニットを構成してマトリクス配
列されたメモリセルアレイと、アドレスをデコードして
前記メモリセルアレイのメモリセルを選択するデコード
回路と、前記メモリセルアレイからの読出しデータを検
知し、前記メモリセルアレイへの書込みデータをラッチ
するセンスアンプ回路と、前記デコード回路により選択
されたメモリセルユニットの中の選択されたメモリセル
のデータ読出しを行う読出し制御手段と、前記デコード
回路により選択されたメモリセルユニットの中の選択さ
れたメモリセルに書込み用電圧を与えてデータ書込みを
行う書込み制御手段と、この書込み制御手段によるデー
タ書込み状態を確認するために、選択されたメモリセル
について、その導通時のメモリセル電流が前記読出し制
御手段によるデータ読み出し時に比べて大きくなるバイ
アス条件でデータ読出しを行う書込みベリファイ読出し
制御手段と、を有することを特徴とする。
半導体記憶装置は、電気的書き換え可能なメモリセルが
複数個ずつメモリセルユニットを構成してマトリクス配
列されたメモリセルアレイと、アドレスをデコードして
前記メモリセルアレイのメモリセルを選択するデコード
回路と、前記メモリセルアレイからの読出しデータを検
知し、前記メモリセルアレイへの書込みデータをラッチ
するセンスアンプ回路と、前記デコード回路により選択
されたメモリセルユニットの中の選択されたメモリセル
のデータ読出しを行う読出し制御手段と、前記デコード
回路により選択されたメモリセルユニットの中の選択さ
れたメモリセルに書込み用電圧を与えてデータ書込みを
行う書込み制御手段と、この書込み制御手段によるデー
タ書込み状態を確認するために、選択されたメモリセル
について、その導通時のメモリセル電流が前記読出し制
御手段によるデータ読み出し時に比べて大きくなるバイ
アス条件でデータ読出しを行う書込みベリファイ読出し
制御手段と、を有することを特徴とする。
【００２６】より具体的にこの発明に係る不揮発性半導
体記憶装置は、ワード線により駆動される電気的書き換
え可能なメモリセルが複数個ずつビット線に直列接続さ
れてＮＡＮＤ型メモリセルユニットを構成してマトリク
ス配列されたメモリセルアレイと、アドレスをデコード
して前記メモリセルアレイのワード線及びビット線を選
択するデコード回路と、前記メモリセルアレイのビット
線に読み出されるデータを検知し、前記メモリセルアレ
イへの書込みデータをラッチするセンスアンプ回路と、
前記デコード回路により選択されたＮＡＮＤ型メモリセ
ルユニットの中の選択されたワード線に読出し用電圧を
与え、非選択ワード線にメモリセルを導通させる第１の
パス電圧を与えてデータ読出しを行う読出し制御手段
と、前記デコード回路により選択されたＮＡＮＤ型メモ
リセルユニットの中の選択されたワード線に書込み用電
圧を与え、非選択ワード線に前記書込み用電圧より低い
第２のパス電圧を与えてデータ書込みを行う書込み制御
手段と、この書込み制御手段によるデータ書込み状態を
確認するために、選択されたＮＡＮＤ型メモリセルユニ
ットの中の選択されたワード線にベリファイ読出し用電
圧を与え、非選択ワード線にメモリセルを導通させる第
３のパス電圧を与えて、選択されたＮＡＮＤ型メモリセ
ルユニットの導通時の電流が前記読出し手段によるデー
タ読み出し時に比べて大きくなる条件でデータ読出しを
行う書込みベリファイ読出し制御手段と、を有すること
を特徴とする。
体記憶装置は、ワード線により駆動される電気的書き換
え可能なメモリセルが複数個ずつビット線に直列接続さ
れてＮＡＮＤ型メモリセルユニットを構成してマトリク
ス配列されたメモリセルアレイと、アドレスをデコード
して前記メモリセルアレイのワード線及びビット線を選
択するデコード回路と、前記メモリセルアレイのビット
線に読み出されるデータを検知し、前記メモリセルアレ
イへの書込みデータをラッチするセンスアンプ回路と、
前記デコード回路により選択されたＮＡＮＤ型メモリセ
ルユニットの中の選択されたワード線に読出し用電圧を
与え、非選択ワード線にメモリセルを導通させる第１の
パス電圧を与えてデータ読出しを行う読出し制御手段
と、前記デコード回路により選択されたＮＡＮＤ型メモ
リセルユニットの中の選択されたワード線に書込み用電
圧を与え、非選択ワード線に前記書込み用電圧より低い
第２のパス電圧を与えてデータ書込みを行う書込み制御
手段と、この書込み制御手段によるデータ書込み状態を
確認するために、選択されたＮＡＮＤ型メモリセルユニ
ットの中の選択されたワード線にベリファイ読出し用電
圧を与え、非選択ワード線にメモリセルを導通させる第
３のパス電圧を与えて、選択されたＮＡＮＤ型メモリセ
ルユニットの導通時の電流が前記読出し手段によるデー
タ読み出し時に比べて大きくなる条件でデータ読出しを
行う書込みベリファイ読出し制御手段と、を有すること
を特徴とする。
【００２７】上記書込みベリファイ読出し制御手段は、
別の観点から言えば、選択されたＮＡＮＤ型メモリセル
ユニットの中の選択されたワード線にベリファイ読出し
用電圧を与え、非選択ワード線にメモリセルを導通させ
る第３のパス電圧を与えて、非選択ワード線により駆動
されるメモリセルのコンダクタンスがデータ読出し時に
比べて大きくなる条件でデータ読出しを行うものであ
る。
別の観点から言えば、選択されたＮＡＮＤ型メモリセル
ユニットの中の選択されたワード線にベリファイ読出し
用電圧を与え、非選択ワード線にメモリセルを導通させ
る第３のパス電圧を与えて、非選択ワード線により駆動
されるメモリセルのコンダクタンスがデータ読出し時に
比べて大きくなる条件でデータ読出しを行うものであ
る。
【００２８】またこの発明において、前記メモリセルア
レイの中のワード線を共通とするＮＡＮＤ型メモリセル
ユニットの範囲をデータ消去の最小単位であるセルブロ
ックとして、選択されたセルブロックの基板領域に消去
用電圧を与えてそのセルブロック内の全メモリセルのデ
ータを一括消去するデータ消去制御手段を有するものと
することができる。
レイの中のワード線を共通とするＮＡＮＤ型メモリセル
ユニットの範囲をデータ消去の最小単位であるセルブロ
ックとして、選択されたセルブロックの基板領域に消去
用電圧を与えてそのセルブロック内の全メモリセルのデ
ータを一括消去するデータ消去制御手段を有するものと
することができる。
【００２９】この発明において好ましくは、第２及び第
３のパス電圧は、第１のパス電圧より高い値に設定され
る。第２のパス電圧と第３のパス電圧は、等しくてもよ
いし、異なってもよい。
３のパス電圧は、第１のパス電圧より高い値に設定され
る。第２のパス電圧と第３のパス電圧は、等しくてもよ
いし、異なってもよい。
【００３０】更にこの発明において、通常ＮＡＮＤ型メ
モリセルユニットは、複数のメモリセルの一端とビット
線との間に第１の選択ゲート線により駆動される第１の
選択トランジスタを有し、他端と共通ソース線との間に
第２の選択ゲート線により駆動される第２の選択トラン
ジスタを有するものとする。この場合、読出し制御手段
によるデータ読み出し時、選択されたＮＡＮＤ型メモリ
セルユニットの第１及び第２の選択ゲート線に第１のパ
ス電圧が与えられ、書込みベリファイ読出し制御手段に
よる書込みベリファイ読出し時、選択されたＮＡＮＤ型
メモリセルユニットの第１及び第２の選択ゲート線に第
１又は第３のパス電圧が与えられる。
モリセルユニットは、複数のメモリセルの一端とビット
線との間に第１の選択ゲート線により駆動される第１の
選択トランジスタを有し、他端と共通ソース線との間に
第２の選択ゲート線により駆動される第２の選択トラン
ジスタを有するものとする。この場合、読出し制御手段
によるデータ読み出し時、選択されたＮＡＮＤ型メモリ
セルユニットの第１及び第２の選択ゲート線に第１のパ
ス電圧が与えられ、書込みベリファイ読出し制御手段に
よる書込みベリファイ読出し時、選択されたＮＡＮＤ型
メモリセルユニットの第１及び第２の選択ゲート線に第
１又は第３のパス電圧が与えられる。
【００３１】更にこの発明において、（ａ）書込み動作
において非選択ワード線に与えられた第２のパス電圧
は、書込動作終了により一旦接地電位にリセットされ、
引き続く書込みベリファイ読出し動作においてその非選
択ワード線に第３のパス電圧が与えられるようにしても
よいし、或いは（ｂ）書込み動作において非選択ワード
線に与えられた第２のパス電圧は、書込動作終了により
リセットされることなく、書込みベリファイ読出し動作
において引き続き前記非選択ワード線に与えられるよう
にしてもよい。
において非選択ワード線に与えられた第２のパス電圧
は、書込動作終了により一旦接地電位にリセットされ、
引き続く書込みベリファイ読出し動作においてその非選
択ワード線に第３のパス電圧が与えられるようにしても
よいし、或いは（ｂ）書込み動作において非選択ワード
線に与えられた第２のパス電圧は、書込動作終了により
リセットされることなく、書込みベリファイ読出し動作
において引き続き前記非選択ワード線に与えられるよう
にしてもよい。
【００３２】この発明によると、書込みベリファイ読み
出し時に、通常のデータ読み出し時と比べて大きなメモ
リセル電流を流し得るバイアス条件とすることにより、
メモリセルアレイの容量を大きくしたときのデータ書込
み時間の増大を抑制することができ、ＥＥＰＲＯＭの高
速書き換えを実現することができる。より具体的にこの
発明によると、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡ
ＮＤ型メモリセルユニット（以下、単にＮＡＮＤセルと
いう）内のメモリセル数を増加して１ビット当たりのメ
モリセル面積を削減した場合に効果的である。この場
合、メモリセル電流の減少による書き換え速度の劣化
を、書込みベリファイ読出し動作において通常の読み出
し時に比べてメモリセル電流が大きくなる条件とするこ
とによって、補償することができる。これにより、ＮＡ
ＮＤ型ＥＥＰＲＯＭのビットコストの削減と高速書き換
え性能の両立を図ることができる。
出し時に、通常のデータ読み出し時と比べて大きなメモ
リセル電流を流し得るバイアス条件とすることにより、
メモリセルアレイの容量を大きくしたときのデータ書込
み時間の増大を抑制することができ、ＥＥＰＲＯＭの高
速書き換えを実現することができる。より具体的にこの
発明によると、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡ
ＮＤ型メモリセルユニット（以下、単にＮＡＮＤセルと
いう）内のメモリセル数を増加して１ビット当たりのメ
モリセル面積を削減した場合に効果的である。この場
合、メモリセル電流の減少による書き換え速度の劣化
を、書込みベリファイ読出し動作において通常の読み出
し時に比べてメモリセル電流が大きくなる条件とするこ
とによって、補償することができる。これにより、ＮＡ
ＮＤ型ＥＥＰＲＯＭのビットコストの削減と高速書き換
え性能の両立を図ることができる。
【００３３】更に、書込みベリファイ読み出し時に非選
択ワード線に与えるパス電圧を通常の読み出し時より高
くすることにより、メモリセル電流が増大するが、これ
は書込みマージンを拡げることにもなる。即ち、書込み
状態は、書込みベリファイ読み出し時に選択ワード線に
与えるベリファイ読出し電圧を超えるしきい値電圧にな
ることである。従って、書込みベリファイ読み出し時に
大きなメモリセル電流を流して“０”，“１”判定を行
うことにより、ベリファイ読出し電圧に対してしきい値
電圧が十分大きい状態を書込みと判定することになるか
ら、しきい値電圧マージンを拡大し、信頼性を高めると
いう効果が得られる。
択ワード線に与えるパス電圧を通常の読み出し時より高
くすることにより、メモリセル電流が増大するが、これ
は書込みマージンを拡げることにもなる。即ち、書込み
状態は、書込みベリファイ読み出し時に選択ワード線に
与えるベリファイ読出し電圧を超えるしきい値電圧にな
ることである。従って、書込みベリファイ読み出し時に
大きなメモリセル電流を流して“０”，“１”判定を行
うことにより、ベリファイ読出し電圧に対してしきい値
電圧が十分大きい状態を書込みと判定することになるか
ら、しきい値電圧マージンを拡大し、信頼性を高めると
いう効果が得られる。
【００３４】
【発明の実施の形態】図１は、この発明の実施の形態に
よるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一つ
のＮＡＮＤセルブロック１の等価回路を示している。こ
の例では、ビット線ＢＬの本数として５２８バイト
（（５１２＋１６）×８＝４２２４本）を例にとり、示
している。この実施の形態では、１ＮＡＮＤセルは３２
個のメモリセルトランジスタＭＣ０〜ＭＣ３１により構
成されている。メモリセルトランジスタＭＣ０〜ＭＣ３
１はビット線ＢＬとソース線ＳＬの間に直列接続され
る。ビット線ＢＬとメモリトランジスタＭＣ０の間には
選択トランジスタＳＳＴが設けられ、ソース線ＳＬとメ
モリセルトランジスタＭＣ３１の間にも同様に選択トラ
ンジスタＧＳＴが設けられている。
よるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一つ
のＮＡＮＤセルブロック１の等価回路を示している。こ
の例では、ビット線ＢＬの本数として５２８バイト
（（５１２＋１６）×８＝４２２４本）を例にとり、示
している。この実施の形態では、１ＮＡＮＤセルは３２
個のメモリセルトランジスタＭＣ０〜ＭＣ３１により構
成されている。メモリセルトランジスタＭＣ０〜ＭＣ３
１はビット線ＢＬとソース線ＳＬの間に直列接続され
る。ビット線ＢＬとメモリトランジスタＭＣ０の間には
選択トランジスタＳＳＴが設けられ、ソース線ＳＬとメ
モリセルトランジスタＭＣ３１の間にも同様に選択トラ
ンジスタＧＳＴが設けられている。
【００３５】図２は、ＮＡＮＤセルブロック１のレイア
ウトであり、図３及び図４はそれぞれ、図２のＡ−
Ａ′、Ｂ−Ｂ′断面を示している。ｐ型シリコン基板１
０のメモリセルアレイ領域にはｎ型ウェル１１が形成さ
れ、このｎ型ウェル１１内にはｐ型ウェル１２が形成さ
れ、このｐ型ウェル１２には素子分離絶縁膜１３により
素子領域が区画されている。素子領域にトンネル酸化膜
１４を介して浮遊ゲート１５が各メモリセルトランジス
タ毎に形成され、この上に層間ゲート絶縁膜１６を介し
て制御ゲート１７が形成されている。
ウトであり、図３及び図４はそれぞれ、図２のＡ−
Ａ′、Ｂ−Ｂ′断面を示している。ｐ型シリコン基板１
０のメモリセルアレイ領域にはｎ型ウェル１１が形成さ
れ、このｎ型ウェル１１内にはｐ型ウェル１２が形成さ
れ、このｐ型ウェル１２には素子分離絶縁膜１３により
素子領域が区画されている。素子領域にトンネル酸化膜
１４を介して浮遊ゲート１５が各メモリセルトランジス
タ毎に形成され、この上に層間ゲート絶縁膜１６を介し
て制御ゲート１７が形成されている。
【００３６】制御ゲート１７は、図２に示すように行方
向に連続的に配設されて、これがワード線ＷＬ（ＷＬ
０，ＷＬ１，…，ＷＬ３１）となる。制御ゲート１７を
マスクとしてイオン注入を行うことにより、ソース、ド
レイン拡散層２１が形成されている。図３では、選択ト
ランジスタＳＳＴ，ＧＳＴは、メモリセルトランジスタ
ＭＣと同様の構造として示しているが、図４の断面に対
応する断面では、浮遊ゲート１５に対応する層と制御ゲ
ート１７に対応する層とが、所定箇所で共通接続されて
連続的に配設されて、選択ゲート線ＳＳＬ，ＳＴＬとな
る。ソース側の選択トランジスタＧＳＴも同様であり、
そのゲートは連続的に配設されて、選択ゲート線ＧＳＬ
となる。ここで、選択トランジスタＳＳＴ，ＧＳＴとメ
モリセルトランジスタＭＣとはゲート酸化膜厚を異なら
せてもよい。
向に連続的に配設されて、これがワード線ＷＬ（ＷＬ
０，ＷＬ１，…，ＷＬ３１）となる。制御ゲート１７を
マスクとしてイオン注入を行うことにより、ソース、ド
レイン拡散層２１が形成されている。図３では、選択ト
ランジスタＳＳＴ，ＧＳＴは、メモリセルトランジスタ
ＭＣと同様の構造として示しているが、図４の断面に対
応する断面では、浮遊ゲート１５に対応する層と制御ゲ
ート１７に対応する層とが、所定箇所で共通接続されて
連続的に配設されて、選択ゲート線ＳＳＬ，ＳＴＬとな
る。ソース側の選択トランジスタＧＳＴも同様であり、
そのゲートは連続的に配設されて、選択ゲート線ＧＳＬ
となる。ここで、選択トランジスタＳＳＴ，ＧＳＴとメ
モリセルトランジスタＭＣとはゲート酸化膜厚を異なら
せてもよい。
【００３７】ページ書き込み／読み出し機能を持つＮＡ
ＮＤ型ＥＥＰＲＯＭとしての全体ブロック構成は、図５
のようになる。図示のように、メモリセルアレイ５１
と、外部から入力されたアドレスに基いてメモリセルア
レイ５１のワード線を選択駆動するロウデコーダ５２
と、メモリセルアレイ５１のビット線ＢＬに接続され
る、入出力データのラッチ機能を持つセンスアンプ回路
５３とを有する。センスアンプ回路５３にはカラムゲー
ト５５が接続され、カラムデコーダ５４により外部から
入力されたアドレスに基いてカラムゲート５５を制御す
ることで、対応するビット線およびセンスアンプ回路が
選択される。
ＮＤ型ＥＥＰＲＯＭとしての全体ブロック構成は、図５
のようになる。図示のように、メモリセルアレイ５１
と、外部から入力されたアドレスに基いてメモリセルア
レイ５１のワード線を選択駆動するロウデコーダ５２
と、メモリセルアレイ５１のビット線ＢＬに接続され
る、入出力データのラッチ機能を持つセンスアンプ回路
５３とを有する。センスアンプ回路５３にはカラムゲー
ト５５が接続され、カラムデコーダ５４により外部から
入力されたアドレスに基いてカラムゲート５５を制御す
ることで、対応するビット線およびセンスアンプ回路が
選択される。
【００３８】センスアンプ回路５３は、カラムゲート５
５を介してデータ入出力（Ｉ／Ｏ）バッファ５８に接続
される。書き込み動作や消去動作に必要な高電圧を供給
するために昇圧回路５６が設けられ、またメモリセルア
レイ５１へのデータ書き込み、消去及び読み出しの制御
信号を生成してチップ内部を制御するとともに外部との
インターフェースをとるための制御回路５７が設けられ
ている。
５を介してデータ入出力（Ｉ／Ｏ）バッファ５８に接続
される。書き込み動作や消去動作に必要な高電圧を供給
するために昇圧回路５６が設けられ、またメモリセルア
レイ５１へのデータ書き込み、消去及び読み出しの制御
信号を生成してチップ内部を制御するとともに外部との
インターフェースをとるための制御回路５７が設けられ
ている。
【００３９】ロウデコーダ５２は、データの書き込み
時、消去時およびデータの読み出し時にそれぞれアドレ
ス信号に基づいて複数のワード線ＷＬを選択駆動するも
のであり、そのワード線ドライバには、所要の電圧が供
給される。センスアンプ回路５３は、読み出し時にビッ
ト線データをセンスする機能、書き込み時に外部からロ
ードされるデータを保持するデータラッチ機能、書き込
み及び消去の際にビット線ＢＬに対して所要の電圧をそ
れぞれ選択的に供給する機能を有する。制御回路５７に
は、ＮＡＮＤセルに対する消去／消去ベリファイ、書き
込み／書き込みベリファイ、及び読み出し動作を制御す
るためのシーケンス制御手段（例えばプログラマブルロ
ジックアレイ）が含まれている。
時、消去時およびデータの読み出し時にそれぞれアドレ
ス信号に基づいて複数のワード線ＷＬを選択駆動するも
のであり、そのワード線ドライバには、所要の電圧が供
給される。センスアンプ回路５３は、読み出し時にビッ
ト線データをセンスする機能、書き込み時に外部からロ
ードされるデータを保持するデータラッチ機能、書き込
み及び消去の際にビット線ＢＬに対して所要の電圧をそ
れぞれ選択的に供給する機能を有する。制御回路５７に
は、ＮＡＮＤセルに対する消去／消去ベリファイ、書き
込み／書き込みベリファイ、及び読み出し動作を制御す
るためのシーケンス制御手段（例えばプログラマブルロ
ジックアレイ）が含まれている。
【００４０】図６は、センスアンプ回路５３のなかの一
つセンスアンプの構成を示している。センスアンプは、
逆並列に接続されたインバータＩ１，Ｉ２により構成さ
れたデータラッチ回路６１を主体とする。このラッチ回
路６１のノードＱ，ＱｂはそれぞれＮＭＯＳトランジス
タＭ５，Ｍ６を介してセンス用ＮＭＯＳトランジスタＭ
７のドレインに接続されている。センス用ＮＭＯＳトラ
ンジスタＭ７のソースは接地れており、そのゲートがセ
ンスノードＮｓｅｎｓｅである。センスノードＮｓｅｎ
ｓｅは、トランスファゲートＮＭＯＳトランジスタＭ３
及びＭ１を介してビット線ＢＬｉに接続されている。Ｎ
ＭＯＳトランジスタＭ１は、データ消去時のバッフア用
高耐圧トランジスタである。
つセンスアンプの構成を示している。センスアンプは、
逆並列に接続されたインバータＩ１，Ｉ２により構成さ
れたデータラッチ回路６１を主体とする。このラッチ回
路６１のノードＱ，ＱｂはそれぞれＮＭＯＳトランジス
タＭ５，Ｍ６を介してセンス用ＮＭＯＳトランジスタＭ
７のドレインに接続されている。センス用ＮＭＯＳトラ
ンジスタＭ７のソースは接地れており、そのゲートがセ
ンスノードＮｓｅｎｓｅである。センスノードＮｓｅｎ
ｓｅは、トランスファゲートＮＭＯＳトランジスタＭ３
及びＭ１を介してビット線ＢＬｉに接続されている。Ｎ
ＭＯＳトランジスタＭ１は、データ消去時のバッフア用
高耐圧トランジスタである。
【００４１】また、ラッチ回路６１のノードＱは、書込
みデータをビット線ＢＬｉに転送するためのＮＭＯＳト
ランジスタＭ２を介してＮＭＯＳトランジスタＭ１に接
続されている。ラッチ回路６１のノードＱ，Ｑｂはまた
それぞれ、カラム選択ＮＭＯＳトランジスタＭ８，Ｍ９
を介してデータバッファに接続される。センスノードＮ
ｓｅｎｓｅにはこれをプリチャージするためのＮＭＯＳ
トランジスタＭ４が設けられている。
みデータをビット線ＢＬｉに転送するためのＮＭＯＳト
ランジスタＭ２を介してＮＭＯＳトランジスタＭ１に接
続されている。ラッチ回路６１のノードＱ，Ｑｂはまた
それぞれ、カラム選択ＮＭＯＳトランジスタＭ８，Ｍ９
を介してデータバッファに接続される。センスノードＮ
ｓｅｎｓｅにはこれをプリチャージするためのＮＭＯＳ
トランジスタＭ４が設けられている。
【００４２】次に、この実施の形態によるＮＡＮＤ型Ｅ
ＥＰＲＯＭのデータ消去、書き込み、及び読み出しの動
作を順次説明する。図７は、データ消去動作での各部の
バイアス電圧関係を示している。この実施の形態のＮＡ
ＮＤ型ＥＥＰＲＯＭでは、１ＮＡＮＤセルブロックが消
去単位となる。消去動作が開始されると、消去する選択
ブロックの全ワード線ＷＬ０〜ＷＬ３１には、Ｖｓｓ
（＝０Ｖ）が印加され、非選択ブロックの全ワード線Ｗ
Ｌ０〜ＷＬ３１および選択ゲート線ＳＳＬ，ＧＳＬはフ
ローティング状態にされる。この状態で、メモリセルア
レイのＰウェル（Ｐ−ｗｅｌｌ）に消去電圧Ｖｅｒａ
（＝２０Ｖ）が印加される。
ＥＰＲＯＭのデータ消去、書き込み、及び読み出しの動
作を順次説明する。図７は、データ消去動作での各部の
バイアス電圧関係を示している。この実施の形態のＮＡ
ＮＤ型ＥＥＰＲＯＭでは、１ＮＡＮＤセルブロックが消
去単位となる。消去動作が開始されると、消去する選択
ブロックの全ワード線ＷＬ０〜ＷＬ３１には、Ｖｓｓ
（＝０Ｖ）が印加され、非選択ブロックの全ワード線Ｗ
Ｌ０〜ＷＬ３１および選択ゲート線ＳＳＬ，ＧＳＬはフ
ローティング状態にされる。この状態で、メモリセルア
レイのＰウェル（Ｐ−ｗｅｌｌ）に消去電圧Ｖｅｒａ
（＝２０Ｖ）が印加される。
【００４３】このとき、非選択ブロックのワード線ＷＬ
０〜ＷＬ３１および選択ゲート線ＳＳＬ、ＧＳＬはＰウ
ェルとの容量結合により、α×Ｖｅｒａに昇圧される。
αは約０．９であるから、１８Ｖ程度まで上がる。ま
た、ビット線ＢＬ０、ＢＬ１、およびソース線ＳＬはＰ
ウェルとビット線コンタクト部のｎ+型拡散層およびソ
ース線ＳＬ部のｎ+型拡散層とのＰＮ接合が順バイアス
状態となり、Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ
接合のビルトイン・ポテンシャルであり、約０．７Ｖで
あるから、ビット線ＢＬ０、ＢＬ１及びソース線ＳＬは
約１９．３Ｖ程度となる。従って、非選択ブロックのワ
ード線ＷＬ０〜ＷＬ３１に沿ったメモリセルトランジス
タでは、消去動作は起こらない。
０〜ＷＬ３１および選択ゲート線ＳＳＬ、ＧＳＬはＰウ
ェルとの容量結合により、α×Ｖｅｒａに昇圧される。
αは約０．９であるから、１８Ｖ程度まで上がる。ま
た、ビット線ＢＬ０、ＢＬ１、およびソース線ＳＬはＰ
ウェルとビット線コンタクト部のｎ+型拡散層およびソ
ース線ＳＬ部のｎ+型拡散層とのＰＮ接合が順バイアス
状態となり、Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ
接合のビルトイン・ポテンシャルであり、約０．７Ｖで
あるから、ビット線ＢＬ０、ＢＬ１及びソース線ＳＬは
約１９．３Ｖ程度となる。従って、非選択ブロックのワ
ード線ＷＬ０〜ＷＬ３１に沿ったメモリセルトランジス
タでは、消去動作は起こらない。
【００４４】選択ブロックのワード線ＷＬ０〜ＷＬ３１
に沿ったメモリセルトランジスタでは、基板領域にＶｅ
ｒａ、制御ゲートにＶｓｓが印加されているため、浮遊
ゲートの電子はトンネル電流により基板領域（Ｐウェ
ル）へと放出され、メモリセルトランジスタの記憶デー
タは一括消去される。
に沿ったメモリセルトランジスタでは、基板領域にＶｅ
ｒａ、制御ゲートにＶｓｓが印加されているため、浮遊
ゲートの電子はトンネル電流により基板領域（Ｐウェ
ル）へと放出され、メモリセルトランジスタの記憶デー
タは一括消去される。
【００４５】図８は、データ書き込み動作での各部のバ
イアス電圧関係を示している。図８では、上の説明で一
括消去された選択ブロック内のワード線ＷＬ１７につい
て書き込みを行う場合を示している。また、ビット線Ｂ
Ｌ０では“０”データ書き込みを行い、ビット線ＢＬ１
では“１”データ書き込み（即ち、“１”データの消去
状態を保つ書き込み禁止）を行う場合を想定している。
この場合、図９は、図１のなかの二つのビット線ＢＬ
０，ＢＬ１のみ取り出して、電圧関係を示したものであ
る。
イアス電圧関係を示している。図８では、上の説明で一
括消去された選択ブロック内のワード線ＷＬ１７につい
て書き込みを行う場合を示している。また、ビット線Ｂ
Ｌ０では“０”データ書き込みを行い、ビット線ＢＬ１
では“１”データ書き込み（即ち、“１”データの消去
状態を保つ書き込み禁止）を行う場合を想定している。
この場合、図９は、図１のなかの二つのビット線ＢＬ
０，ＢＬ１のみ取り出して、電圧関係を示したものであ
る。
【００４６】このデータ書き込みでは、まずビット線Ｂ
Ｌ０，ＢＬ１にそれぞれ書き込み用の接地電位Ｖｓｓ、
書き込み禁止用の電源電位Ｖｃｃ（＝３．３Ｖ）が与え
られる。その後ソース線側の選択ゲート線ＧＳＬはＶｓ
ｓに保ったまま、他のワード線及び選択ゲート線に、Ｖ
ｃｃよりわずかに昇圧されたパス電圧Ｖｐａｓｓ１（約
３．５Ｖ程度）が与えられる。これにより、ビット線Ｂ
Ｌ０につながるＮＡＮＤセルチャネルには書き込みのた
めのＶｓｓが伝達される。ビット線ＢＬ１につながるＮ
ＡＮＤセルチャネルには、書き込み禁止のためのＶｃｃ
が伝達されるが、そのチャネル電位がＶｐａｓｓ１−Ｖ
ｔｈ（選択トランジスタ、若しくは、メモリセルトラン
ジスタのしきい値電圧の内、高いしきい値電圧）だけ低
下した値まで上昇すると、選択トランジスタＳＳＴはオ
フになり、チャネルはフローティングになる。
Ｌ０，ＢＬ１にそれぞれ書き込み用の接地電位Ｖｓｓ、
書き込み禁止用の電源電位Ｖｃｃ（＝３．３Ｖ）が与え
られる。その後ソース線側の選択ゲート線ＧＳＬはＶｓ
ｓに保ったまま、他のワード線及び選択ゲート線に、Ｖ
ｃｃよりわずかに昇圧されたパス電圧Ｖｐａｓｓ１（約
３．５Ｖ程度）が与えられる。これにより、ビット線Ｂ
Ｌ０につながるＮＡＮＤセルチャネルには書き込みのた
めのＶｓｓが伝達される。ビット線ＢＬ１につながるＮ
ＡＮＤセルチャネルには、書き込み禁止のためのＶｃｃ
が伝達されるが、そのチャネル電位がＶｐａｓｓ１−Ｖ
ｔｈ（選択トランジスタ、若しくは、メモリセルトラン
ジスタのしきい値電圧の内、高いしきい値電圧）だけ低
下した値まで上昇すると、選択トランジスタＳＳＴはオ
フになり、チャネルはフローティングになる。
【００４７】この状態で次に、選択ＮＡＮＤセルブロッ
クのワード線の内、書き込みを行わない非選択ワード線
ＷＬ０〜ＷＬ１６およびＷＬ１８〜ＷＬ３１には、パス
電圧Ｖｐａｓｓ１より高いパス電圧Ｖｐａｓｓ２(約８
〜１０Ｖ）が、書き込みを行う選択ワード線ＷＬ１７に
は更に高い書き込み電圧Ｖｐｇｍ（約１６Ｖ）が、それ
ぞれ印加される。ドレイン側選択ゲート線ＳＳＬは、Ｖ
ｐａｓｓ１のまま保つ。
クのワード線の内、書き込みを行わない非選択ワード線
ＷＬ０〜ＷＬ１６およびＷＬ１８〜ＷＬ３１には、パス
電圧Ｖｐａｓｓ１より高いパス電圧Ｖｐａｓｓ２(約８
〜１０Ｖ）が、書き込みを行う選択ワード線ＷＬ１７に
は更に高い書き込み電圧Ｖｐｇｍ（約１６Ｖ）が、それ
ぞれ印加される。ドレイン側選択ゲート線ＳＳＬは、Ｖ
ｐａｓｓ１のまま保つ。
【００４８】この時、選択ＮＡＮＤセルブロック内のビ
ット線ＢＬ１側のチャネル領域は、初期状態のＶｐａｓ
ｓ１−ＶｔｈからＶｐａｓｓ２およびＶｐｇｍに上昇す
るワードとの容量結合により、β×（Ｖｐａｓｓ２−Ｖ
ｐａｓｓ１）＋（Ｖｐａｓｓ１−Ｖｔｈ）まで上昇す
る。書き込み電圧Ｖｐｇｍが与えられるワード線１本に
対して、パス電圧Ｖｐａｓｓ２が与えられるワード線数
は３１本であるから、ほぼＶｐａｓｓ２により決まる上
述のチャネル電位になる。ここで、βは、ワード線とチ
ャネル領域の容量カップリング比であり、約０．５であ
る。
ット線ＢＬ１側のチャネル領域は、初期状態のＶｐａｓ
ｓ１−ＶｔｈからＶｐａｓｓ２およびＶｐｇｍに上昇す
るワードとの容量結合により、β×（Ｖｐａｓｓ２−Ｖ
ｐａｓｓ１）＋（Ｖｐａｓｓ１−Ｖｔｈ）まで上昇す
る。書き込み電圧Ｖｐｇｍが与えられるワード線１本に
対して、パス電圧Ｖｐａｓｓ２が与えられるワード線数
は３１本であるから、ほぼＶｐａｓｓ２により決まる上
述のチャネル電位になる。ここで、βは、ワード線とチ
ャネル領域の容量カップリング比であり、約０．５であ
る。
【００４９】一方、Ｖｓｓが与えられたビット線ＢＬ０
側では、ビット線ＢＬ０から伝達されるＶｓｓにより、
選択されたメモリセルトランジスタＭＣ１７０のチャネ
ルまでＶｓｓが伝わっている。この結果、書き込み電圧
Ｖｐｇｍが与えられた選択ワード線ＷＬ１７で駆動され
るメモリセルトランジスタＭＣ１７０では、トンネル注
入による書き込み動作が起こる。同じビット線ＢＬ０に
沿った他のメモリセルでは、大きな電界がかからず、書
き込みは生じない。
側では、ビット線ＢＬ０から伝達されるＶｓｓにより、
選択されたメモリセルトランジスタＭＣ１７０のチャネ
ルまでＶｓｓが伝わっている。この結果、書き込み電圧
Ｖｐｇｍが与えられた選択ワード線ＷＬ１７で駆動され
るメモリセルトランジスタＭＣ１７０では、トンネル注
入による書き込み動作が起こる。同じビット線ＢＬ０に
沿った他のメモリセルでは、大きな電界がかからず、書
き込みは生じない。
【００５０】データ書き込み時のドレイン側選択ゲート
線ＳＳＬに与えるパス電圧Ｖｐａｓｓ１のレベルは、書
き込み禁止のＮＡＮＤセルチャネルに対する予備充電の
機能と選択トランジスタＳＳＴをカットオフにする機能
を考慮して定める必要がある。前者の機能のためには高
くすることが必要であるが、後者の機能のためには低い
方がよい。従って、選択ゲート線ＳＳＬに与える電圧
は、最初のチャネル予備充電の際には昇圧されたパス電
圧Ｖｐａｓｓ１を用い、選択ワード線および非選択ワー
ド線にそれぞれ書込み電圧Ｖｐｇｍ、パス電圧Ｖｐａｓ
ｓ２を与える際には、選択トランジスタＳＳＴが充分カ
ットオフするレベル、例えば電源Ｖｃｃに下げるように
してもよい。或いは、最初から昇圧されたパス電圧Ｖｐ
ａｓｓ１を用いることなく、電源電位Ｖｃｃを用いるこ
ともできる。
線ＳＳＬに与えるパス電圧Ｖｐａｓｓ１のレベルは、書
き込み禁止のＮＡＮＤセルチャネルに対する予備充電の
機能と選択トランジスタＳＳＴをカットオフにする機能
を考慮して定める必要がある。前者の機能のためには高
くすることが必要であるが、後者の機能のためには低い
方がよい。従って、選択ゲート線ＳＳＬに与える電圧
は、最初のチャネル予備充電の際には昇圧されたパス電
圧Ｖｐａｓｓ１を用い、選択ワード線および非選択ワー
ド線にそれぞれ書込み電圧Ｖｐｇｍ、パス電圧Ｖｐａｓ
ｓ２を与える際には、選択トランジスタＳＳＴが充分カ
ットオフするレベル、例えば電源Ｖｃｃに下げるように
してもよい。或いは、最初から昇圧されたパス電圧Ｖｐ
ａｓｓ１を用いることなく、電源電位Ｖｃｃを用いるこ
ともできる。
【００５１】なお、実際のデータ書き込み動作は、図５
に示す制御回路５７によるシーケンス制御により、書き
込み電圧パルス印加と書き込み後のしきい値をチェック
するベリファイ（検証）動作を繰り返して、１ページ分
のデータを所定しきい値範囲に追い込むという制御が行
われる。１ページは例えば、１ワード線の範囲のビット
線数であるが、ページバッファ等との関係で１ワード線
の範囲を２ページとする場合もある。
に示す制御回路５７によるシーケンス制御により、書き
込み電圧パルス印加と書き込み後のしきい値をチェック
するベリファイ（検証）動作を繰り返して、１ページ分
のデータを所定しきい値範囲に追い込むという制御が行
われる。１ページは例えば、１ワード線の範囲のビット
線数であるが、ページバッファ等との関係で１ワード線
の範囲を２ページとする場合もある。
【００５２】この様なページ単位のデータ書き込みサイ
クルを説明すると、まず、図５のセンスアンプ回路５３
のデータラッチに連続的に書き込みデータがロードされ
る。このとき、“０”が書き込み動作を行うセルデータ
であり、“１”は書き込み禁止のセルデータである。書
き込みサイクルは、次のステップで構成される。 （１）ビット線のレベルを、センスアンプにラッチされ
ているデータに従って、Ｖｓｓ又はＶｃｃに設定する。 （２）選択ワード線に書き込み電圧パルスを印加する。 （３）選択ワード線を放電する。 （４）書き込みベリファイ読み出しを行う。
クルを説明すると、まず、図５のセンスアンプ回路５３
のデータラッチに連続的に書き込みデータがロードされ
る。このとき、“０”が書き込み動作を行うセルデータ
であり、“１”は書き込み禁止のセルデータである。書
き込みサイクルは、次のステップで構成される。 （１）ビット線のレベルを、センスアンプにラッチされ
ているデータに従って、Ｖｓｓ又はＶｃｃに設定する。 （２）選択ワード線に書き込み電圧パルスを印加する。 （３）選択ワード線を放電する。 （４）書き込みベリファイ読み出しを行う。
【００５３】ベリファイ動作では、十分な書き込みが行
われたセルに対応するデータラッチのデータが“０”か
ら“１”に変わり、それ以上の書き込み動作が行われな
いようにする。ベリファイ読出しが開始されると、ビッ
ト線は初期状態のＶｂｌ（約１．５Ｖ）に予備充電され
る。そして選択セルブロックの書込みを行ったワード線
ＷＬ１７にベリファイ読出し電圧Ｖｒｅｆ（約０．７
Ｖ）を与える以外、セルブロック内の他の非ワード線及
び選択ゲート線にはメモリセル及び選択トランジスタを
導通させるパス電圧Ｖｐａｓｓ３を与える。このパス電
圧Ｖｐａｓｓ３は、後に説明する通常のデータ読み出し
時に選択セルブロックの非選択ワード線に与えるパス電
圧Ｖｐａｓｓ１（約３．５Ｖ）より高く、例えば、Ｖｐ
ａｓｓ３＝約８Ｖとする。このパス電圧Ｖｐａｓｓ３
は、データ書込み時のバス電圧Ｖｐａｓｓ２より低いこ
とが、データ保持の信頼性上好ましい。
われたセルに対応するデータラッチのデータが“０”か
ら“１”に変わり、それ以上の書き込み動作が行われな
いようにする。ベリファイ読出しが開始されると、ビッ
ト線は初期状態のＶｂｌ（約１．５Ｖ）に予備充電され
る。そして選択セルブロックの書込みを行ったワード線
ＷＬ１７にベリファイ読出し電圧Ｖｒｅｆ（約０．７
Ｖ）を与える以外、セルブロック内の他の非ワード線及
び選択ゲート線にはメモリセル及び選択トランジスタを
導通させるパス電圧Ｖｐａｓｓ３を与える。このパス電
圧Ｖｐａｓｓ３は、後に説明する通常のデータ読み出し
時に選択セルブロックの非選択ワード線に与えるパス電
圧Ｖｐａｓｓ１（約３．５Ｖ）より高く、例えば、Ｖｐ
ａｓｓ３＝約８Ｖとする。このパス電圧Ｖｐａｓｓ３
は、データ書込み時のバス電圧Ｖｐａｓｓ２より低いこ
とが、データ保持の信頼性上好ましい。
【００５４】しかし、実際のデータ書き込みでは、書き
込み電圧Ｖｐｇｍおよびパス電圧Ｖｐａｓｓ２共に、書
き込みサイクル毎にそれぞれ、１Ｖ、０．５Ｖというよ
うに段階的にステップアップする方式を用いている。こ
れは、メモリセルにプロセス上のばらつきがあり、カッ
プリング比が大きく速く書き込まれるものと、カップリ
ング比が小さく、書き込みが遅いものとがあるためであ
る。例えば、書き込みの第１サイクルでは、Ｖｐｇｍ＝
１５Ｖ、Ｖｐａｓｓ２＝８Ｖとし、第２サイクルでは、
Ｖｐｇｍ＝１６Ｖ、Ｖｐａｓｓ２＝８．５Ｖとし、複数
回の書き込みサイクルを行う。このため、Ｖｐａｓｓ２
＞Ｖｐａｓｓ３となる事態もあり得る。
込み電圧Ｖｐｇｍおよびパス電圧Ｖｐａｓｓ２共に、書
き込みサイクル毎にそれぞれ、１Ｖ、０．５Ｖというよ
うに段階的にステップアップする方式を用いている。こ
れは、メモリセルにプロセス上のばらつきがあり、カッ
プリング比が大きく速く書き込まれるものと、カップリ
ング比が小さく、書き込みが遅いものとがあるためであ
る。例えば、書き込みの第１サイクルでは、Ｖｐｇｍ＝
１５Ｖ、Ｖｐａｓｓ２＝８Ｖとし、第２サイクルでは、
Ｖｐｇｍ＝１６Ｖ、Ｖｐａｓｓ２＝８．５Ｖとし、複数
回の書き込みサイクルを行う。このため、Ｖｐａｓｓ２
＞Ｖｐａｓｓ３となる事態もあり得る。
【００５５】以上の結果、通常のデータ読み出し時に選
択ワード線以外のパスワード線及び選択ゲート線にパス
電圧Ｖｐａｓｓ１を与える場合に比べて、メモリセルト
ランジスタ及び選択ゲートトランジスタのコンダクタン
スが大きくなり、通常の読み出し時よりメモリセル電流
が大きくなる。これにより、“０”データ（そのしきい
値がＶｒｅｆを超えて、書込み状態となったメモリセル
のデータ）を読み出すビット線は、Ｖｂｌを保ち、
“１”データ（消去状態のメモリセルのデータ）を読み
出すビット線は、ＶｂｌからＶｓｓになる。このビット
線電位の変化を通常読み出し時と同様に、センスアンプ
に検出して“０”，“１”を判別する。
択ワード線以外のパスワード線及び選択ゲート線にパス
電圧Ｖｐａｓｓ１を与える場合に比べて、メモリセルト
ランジスタ及び選択ゲートトランジスタのコンダクタン
スが大きくなり、通常の読み出し時よりメモリセル電流
が大きくなる。これにより、“０”データ（そのしきい
値がＶｒｅｆを超えて、書込み状態となったメモリセル
のデータ）を読み出すビット線は、Ｖｂｌを保ち、
“１”データ（消去状態のメモリセルのデータ）を読み
出すビット線は、ＶｂｌからＶｓｓになる。このビット
線電位の変化を通常読み出し時と同様に、センスアンプ
に検出して“０”，“１”を判別する。
【００５６】なお、図１０及び図１１の例では、非選択
ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１及び選
択ゲート線ＳＳＬ，ＧＳＬに同じパス電圧Ｖｐａｓｓ３
を与えたが、非選択ワード線と選択ゲート線が同じ電圧
であることは必ずしも必要ではない。即ち、非選択ワー
ド線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１に対して与
えるパス電圧Ｖｐａｓｓ３が、後述する通常読み出し時
に非選択ワード線に与えるパス電圧Ｖｐａｓｓ１との関
係で、Ｖｐａｓｓ１＜Ｖｐａｓｓ３を満たせばよく、例
えば選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧は通
常読み出し時と同じＶｐａｓｓ１であってもよい。或い
は逆に、選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧
をＶｐａｓｓ３とし、非選択ワード線に与えるパス電圧
は通常読み出し時と同じＶｐａｓｓ１としてもよい。い
ずれの場合も、ＮＡＮＤセルでの書込みベリファイ読み
出し時のメモリセル電流が通常読み出し時に比べて大き
くなり、書込み時間の短縮の効果が期待できる。
ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１及び選
択ゲート線ＳＳＬ，ＧＳＬに同じパス電圧Ｖｐａｓｓ３
を与えたが、非選択ワード線と選択ゲート線が同じ電圧
であることは必ずしも必要ではない。即ち、非選択ワー
ド線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１に対して与
えるパス電圧Ｖｐａｓｓ３が、後述する通常読み出し時
に非選択ワード線に与えるパス電圧Ｖｐａｓｓ１との関
係で、Ｖｐａｓｓ１＜Ｖｐａｓｓ３を満たせばよく、例
えば選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧は通
常読み出し時と同じＶｐａｓｓ１であってもよい。或い
は逆に、選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧
をＶｐａｓｓ３とし、非選択ワード線に与えるパス電圧
は通常読み出し時と同じＶｐａｓｓ１としてもよい。い
ずれの場合も、ＮＡＮＤセルでの書込みベリファイ読み
出し時のメモリセル電流が通常読み出し時に比べて大き
くなり、書込み時間の短縮の効果が期待できる。
【００５７】実際の使用においては、選択ゲート線ＳＳ
Ｌ，ＧＳＬに与えるパス電圧はＶｐａｓｓ３より低くす
る可能性が高い。何故なら、現在のＮＡＮＤ型ＥＥＰＲ
ＯＭでは選択ゲートトランジスタとメモリトランジスタ
とが同じトンネル酸化膜（約９ｎｍ）を用いている。両
者の違いは、メモリセルでは浮遊ゲートに印加される電
圧はほぼ制御ゲートの電圧×カップリング比であるが、
制御ゲートに加えた電圧の約１／２がトンネル酸化膜に
かかる。これに対して、選択ゲートトランジスタでは、
印加電圧がそのままトンネル酸化膜にかかるからであ
る。
Ｌ，ＧＳＬに与えるパス電圧はＶｐａｓｓ３より低くす
る可能性が高い。何故なら、現在のＮＡＮＤ型ＥＥＰＲ
ＯＭでは選択ゲートトランジスタとメモリトランジスタ
とが同じトンネル酸化膜（約９ｎｍ）を用いている。両
者の違いは、メモリセルでは浮遊ゲートに印加される電
圧はほぼ制御ゲートの電圧×カップリング比であるが、
制御ゲートに加えた電圧の約１／２がトンネル酸化膜に
かかる。これに対して、選択ゲートトランジスタでは、
印加電圧がそのままトンネル酸化膜にかかるからであ
る。
【００５８】また、データ書込み時に非選択ワード線に
与えるパス電圧Ｖｐａｓｓ２は、書き込み後ベリファイ
読出しに移る際に一旦接地電位にリセットして、ベリフ
ァイ読出し動作で改めて、パス電圧Ｖｐａｓｓ３を与え
るようにしても良い。或いはまた、データ書込み時に非
選択ワード線に与えるパス電圧Ｖｐａｓｓ２を、書き込
み後ベリファイ読出しに移る際にリセットすることな
く、そのままベリファイ読出し動作に連続的に与えるよ
うにしても良い。以上の書込みベリファイ読出し動作で
書き込みが不十分と判定されたセルについてのみ、次の
サイクルで再度書き込み動作が繰り返される。
与えるパス電圧Ｖｐａｓｓ２は、書き込み後ベリファイ
読出しに移る際に一旦接地電位にリセットして、ベリフ
ァイ読出し動作で改めて、パス電圧Ｖｐａｓｓ３を与え
るようにしても良い。或いはまた、データ書込み時に非
選択ワード線に与えるパス電圧Ｖｐａｓｓ２を、書き込
み後ベリファイ読出しに移る際にリセットすることな
く、そのままベリファイ読出し動作に連続的に与えるよ
うにしても良い。以上の書込みベリファイ読出し動作で
書き込みが不十分と判定されたセルについてのみ、次の
サイクルで再度書き込み動作が繰り返される。
【００５９】図１２及び図１３は、通常のデータ読み出
し動作での各部の電圧関係を示している。読み出しが開
始されると、ビット線は初期状態のＶｂｌ(約１．５
Ｖ）に予備充電される。そして、選択ブロックの選択ワ
ード線（図１２及び図１３では、ＷＬ１７）を読出し電
圧であるＶｓｓにする以外は、選択ＮＡＮＤセル内の全
ての選択ゲート線および非選択ワード線にパス電圧Ｖｐ
ａｓｓ１を与える。これにより、“０”データ（書き込
み状態のメモリセル）を読み出すビット線はＶｂｌを保
ち、“１”データ（消去状態のメモリセル）を読み出す
ビット線はＶＢｂｌからＶｓｓになる。このビット線電
圧の変化を、従来と同様にセンスアンプにより“０”，
“１”として判別する。
し動作での各部の電圧関係を示している。読み出しが開
始されると、ビット線は初期状態のＶｂｌ(約１．５
Ｖ）に予備充電される。そして、選択ブロックの選択ワ
ード線（図１２及び図１３では、ＷＬ１７）を読出し電
圧であるＶｓｓにする以外は、選択ＮＡＮＤセル内の全
ての選択ゲート線および非選択ワード線にパス電圧Ｖｐ
ａｓｓ１を与える。これにより、“０”データ（書き込
み状態のメモリセル）を読み出すビット線はＶｂｌを保
ち、“１”データ（消去状態のメモリセル）を読み出す
ビット線はＶＢｂｌからＶｓｓになる。このビット線電
圧の変化を、従来と同様にセンスアンプにより“０”，
“１”として判別する。
【００６０】以上のようにこの実施の形態によると、Ｎ
ＡＮＤ型ＥＥＰＲＯＭの書込みベリファイ読み出し時
に、通常のデータ読み出し時に比べて大きなメモリセル
電流が流れ得るバイアス条件とすることにより、データ
書込み時間の短縮が可能になる。従って、ＮＡＮＤセル
内のメモリセル数を増加して１ビット当たりのメモリセ
ル面積を削減した場合に、メモリセル電流の減少による
書き換え速度の劣化を補償することができ、これによ
り、ＮＡＮＤ型ＥＥＰＲＯＭのビットコストの削減と高
速書き換え性能の両立を図ることができる。
ＡＮＤ型ＥＥＰＲＯＭの書込みベリファイ読み出し時
に、通常のデータ読み出し時に比べて大きなメモリセル
電流が流れ得るバイアス条件とすることにより、データ
書込み時間の短縮が可能になる。従って、ＮＡＮＤセル
内のメモリセル数を増加して１ビット当たりのメモリセ
ル面積を削減した場合に、メモリセル電流の減少による
書き換え速度の劣化を補償することができ、これによ
り、ＮＡＮＤ型ＥＥＰＲＯＭのビットコストの削減と高
速書き換え性能の両立を図ることができる。
【００６１】
【発明の効果】以上のようにこの発明によれば、書込み
ベリファイ読み出し時に、通常のデータ読み出し時と比
べて大きなメモリセル電流を流し得るバイアス条件とす
ることにより、メモリセルアレイの容量を大きくしたと
きのデータ書込み時間の増大を抑制することができ、Ｅ
ＥＰＲＯＭの高速書き換えを実現することができる。
ベリファイ読み出し時に、通常のデータ読み出し時と比
べて大きなメモリセル電流を流し得るバイアス条件とす
ることにより、メモリセルアレイの容量を大きくしたと
きのデータ書込み時間の増大を抑制することができ、Ｅ
ＥＰＲＯＭの高速書き換えを実現することができる。
【図１】この発明の実施の形態によるＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイの等価回路である。
ＲＯＭのメモリセルアレイの等価回路である。
【図２】同メモリセルアレイのレイアウトである。
【図３】図２のＡ−Ａ′断面図である。
【図４】図２のＢ−Ｂ′断面図である。
【図５】同ＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示
す図である。
す図である。
【図６】同ＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ構成
を示す図である。
を示す図である。
【図７】同ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の
バイアス関係を示す図である。
バイアス関係を示す図である。
【図８】同ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動
作のバイアス関係を示す図である。
作のバイアス関係を示す図である。
【図９】図８のバイアス関係をメモリセルアレイ上で示
す図である。
す図である。
【図１０】同ＮＡＮＤ型ＥＥＰＲＯＭの書込み後のベリ
ファイ読み出し動作のバイアス関係を示す図である。
ファイ読み出し動作のバイアス関係を示す図である。
【図１１】図１１のバイアス関係をメモリセルアレイ上
で示す図である。
で示す図である。
【図１２】同ＮＡＮＤ型ＥＥＰＲＯＭのデータ読出し動
作のバイアス関係を示す図である。
作のバイアス関係を示す図である。
【図１３】図１２のバイアス関係をメモリセルアレイ上
で示す図である。
で示す図である。
【図１４】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイを示す図である。
アレイを示す図である。
【図１５】従来のＮＡＮＤ型ＥＥＰＲＯＭのデータ消
去、読み出し及び書き込みのバイアス関係を示す図であ
る。
去、読み出し及び書き込みのバイアス関係を示す図であ
る。
【図１６】ＮＡＮＤ型ＥＥＰＲＯＭのＮＡＮＤセル内メ
モリセル数と１ビット当たりの実効的メモリセル面積と
の関係を示す図である。
モリセル数と１ビット当たりの実効的メモリセル面積と
の関係を示す図である。
１…ＮＡＮＤセルブロック、ＭＣ…メモリセルトランジ
スタ、ＳＳＴ，ＧＳＴ…選択トランジスタ、ＷＬ…ワー
ド線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＳＬ，ＧＳ
Ｌ，ＳＴＬ…選択ゲート線、５１…メモリセルアレイ、
５２…ロウデコーダ、５３…センスアンプ回路、５４…
カラムデコーダ、５５…カラムゲート、５６…昇圧回
路、５７…制御回路。
スタ、ＳＳＴ，ＧＳＴ…選択トランジスタ、ＷＬ…ワー
ド線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＳＬ，ＧＳ
Ｌ，ＳＴＬ…選択ゲート線、５１…メモリセルアレイ、
５２…ロウデコーダ、５３…センスアンプ回路、５４…
カラムデコーダ、５５…カラムゲート、５６…昇圧回
路、５７…制御回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月１６日（１９９９．８．１
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】ベリファイ動作では、十分な書き込みが行
われたセルに対応するデータラッチのデータが“０”か
ら“１”に変わり、それ以上の書き込み動作が行われな
いようにする。ベリファイ読出しが開始されると、ビッ
ト線は初期状態のＶｂｌ（約１．５Ｖ）に予備充電され
る。そして選択セルブロックの書込みを行ったワード線
ＷＬ１７にベリファイ読出し電圧Ｖｒｅｆ（約０．７
Ｖ）を与える以外、セルブロック内の他の非ワード線及
び選択ゲート線にはメモリセル及び選択トランジスタを
導通させるパス電圧Ｖｐａｓｓ３を与える。このパス電
圧Ｖｐａｓｓ３は、後に説明する通常のデータ読み出し
時に選択セルブロックの非選択ワード線に与えるパス電
圧Ｖｐａｓｓ１（約３．５Ｖ）より高く、例えば、Ｖｐ
ａｓｓ３＝約８Ｖとする。このパス電圧Ｖｐａｓｓ３
は、データ書込み時のパス電圧Ｖｐａｓｓ２より低いこ
とが、データ保持の信頼性上好ましい。
われたセルに対応するデータラッチのデータが“０”か
ら“１”に変わり、それ以上の書き込み動作が行われな
いようにする。ベリファイ読出しが開始されると、ビッ
ト線は初期状態のＶｂｌ（約１．５Ｖ）に予備充電され
る。そして選択セルブロックの書込みを行ったワード線
ＷＬ１７にベリファイ読出し電圧Ｖｒｅｆ（約０．７
Ｖ）を与える以外、セルブロック内の他の非ワード線及
び選択ゲート線にはメモリセル及び選択トランジスタを
導通させるパス電圧Ｖｐａｓｓ３を与える。このパス電
圧Ｖｐａｓｓ３は、後に説明する通常のデータ読み出し
時に選択セルブロックの非選択ワード線に与えるパス電
圧Ｖｐａｓｓ１（約３．５Ｖ）より高く、例えば、Ｖｐ
ａｓｓ３＝約８Ｖとする。このパス電圧Ｖｐａｓｓ３
は、データ書込み時のパス電圧Ｖｐａｓｓ２より低いこ
とが、データ保持の信頼性上好ましい。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD05 AD06 AD08 AD09 AE05 5F001 AA25 AB08 AB09 AD41 AD51 AD53 AE02 AE03 5F083 EP02 EP23 EP27 EP32 EP76 ER22 ER23 GA01 GA09 GA22 KA05 LA03 LA04 LA05 LA10 LA16
Claims (9)
- 【請求項１】 電気的書き換え可能なメモリセルが複数
個ずつメモリセルユニットを構成してマトリクス配列さ
れたメモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのメモリ
セルを選択するデコード回路と、 前記メモリセルアレイからの読出しデータを検知し、前
記メモリセルアレイへの書込みデータをラッチするセン
スアンプ回路と、 前記デコード回路により選択されたメモリセルユニット
の中の選択されたメモリセルのデータ読出しを行う読出
し制御手段と、 前記デコード回路により選択されたメモリセルユニット
の中の選択されたメモリセルに書込み用電圧を与えてデ
ータ書込みを行う書込み制御手段と、 この書込み制御手段によるデータ書込み状態を確認する
ために、選択されたメモリセルについて、その導通時の
メモリセル電流が前記読出し制御手段によるデータ読み
出し時に比べて大きくなるバイアス条件でデータ読出し
を行う書込みベリファイ読出し制御手段と、を有するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 ワード線により駆動される電気的書き換
え可能なメモリセルが複数個ずつビット線に直列接続さ
れてＮＡＮＤ型メモリセルユニットを構成してマトリク
ス配列されたメモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのワード
線及びビット線を選択するデコード回路と、 前記メモリセルアレイのビット線に読み出されるデータ
を検知し、前記メモリセルアレイへの書込みデータをラ
ッチするセンスアンプ回路と、 前記デコード回路により選択されたＮＡＮＤ型メモリセ
ルユニットの中の選択されたワード線に読出し用電圧を
与え、非選択ワード線にメモリセルを導通させる第１の
パス電圧を与えてデータ読出しを行う読出し制御手段
と、 前記デコード回路により選択されたＮＡＮＤ型メモリセ
ルユニットの中の選択されたワード線に書込み用電圧を
与え、非選択ワード線に前記書込み用電圧より低い第２
のパス電圧を与えてデータ書込みを行う書込み制御手段
と、 この書込み制御手段によるデータ書込み状態を確認する
ために、選択されたＮＡＮＤ型メモリセルユニットの中
の選択されたワード線にベリファイ読出し用電圧を与
え、非選択ワード線にメモリセルを導通させる第３のパ
ス電圧を与えて、選択されたＮＡＮＤ型メモリセルユニ
ットの導通時の電流が前記読出し手段によるデータ読み
出し時に比べて大きくなる条件でデータ読出しを行う書
込みベリファイ読出し制御手段と、を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 ワード線により駆動される電気的書き換
え可能なメモリセルが複数個ずつビット線に直列接続さ
れてＮＡＮＤ型メモリセルユニットを構成してマトリク
ス配列されたメモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのワード
線及びビット線を選択するデコード回路と、 前記メモリセルアレイのビット線に読み出されるデータ
を検知し、前記メモリセルアレイへの書込みデータをラ
ッチするセンスアンプ回路と、 前記デコード回路により選択されたＮＡＮＤ型メモリセ
ルユニットの中の選択されたワード線に読出し用電圧を
与え、非選択ワード線にメモリセルを導通させる第１の
パス電圧を与えてデータ読出しを行う読出し制御手段
と、 前記デコード回路により選択されたＮＡＮＤ型メモリセ
ルユニットの中の選択されたワード線に書込み用電圧を
与え、非選択ワード線に前記書込み用電圧より低い第２
のパス電圧を与えてデータ書込みを行う書込み制御手段
と、 この書込み制御手段によるデータ書込み状態を確認する
ために、選択されたＮＡＮＤ型メモリセルユニットの中
の選択されたワード線にベリファイ読出し用電圧を与
え、非選択ワード線にメモリセルを導通させる第３のパ
ス電圧を与えて、非選択ワード線により駆動されるメモ
リセルのコンダクタンスがデータ読み出し時に比べて大
きくなる条件でデータ読出しを行う書込みベリファイ読
出し制御手段と、を有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項４】 前記メモリセルアレイの中のワード線を
共通とするＮＡＮＤ型メモリセルユニットの範囲をデー
タ消去の最小単位であるセルブロックとして、選択され
たセルブロックの基板領域に消去用電圧を与えてそのセ
ルブロック内の全メモリセルのデータを一括消去するデ
ータ消去制御手段を有することを特徴とする請求項２又
は３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第３のパス電圧は、前記第１のパス
電圧より高い値に設定されることを特徴とする請求項２
又は３記載の不揮発性半導体記憶装置。 - 【請求項６】 前記第２のパス電圧は、前記第１のパス
電圧より高い値に設定されることを特徴とする請求項２
又は３記載の不揮発性半導体記憶装置。 - 【請求項７】 前記ＮＡＮＤ型メモリセルユニットは、
複数のメモリセルの一端とビット線との間に第１の選択
ゲート線により駆動される第１の選択トランジスタを有
し、他端と共通ソース線との間に第２の選択ゲート線に
より駆動される第２の選択トランジスタを有し、 前記読出し制御手段によるデータ読み出し時、選択され
たＮＡＮＤ型メモリセルユニットの第１及び第２の選択
ゲート線に前記第１のパス電圧が与えられ、 前記書込みベリファイ読出し制御手段による書込みベリ
ファイ読出し時、選択されたＮＡＮＤ型メモリセルユニ
ットの第１及び第２の選択ゲート線に前記第１又は第３
のパス電圧が与えられることを特徴とする請求項５又は
６記載の不揮発性半導体記憶装置。 - 【請求項８】 書込み動作において非選択ワード線に与
えられた第２のパス電圧は、書込動作終了により一旦接
地電位にリセットされ、引き続く書込みベリファイ読出
し動作においてその非選択ワード線に第３のパス電圧が
与えられることを特徴とする請求項２又は３記載の不揮
発性半導体記憶装置。 - 【請求項９】 書込み動作において非選択ワード線に与
えられた第２のパス電圧は、書込動作終了によりリセッ
トされることなく、書込みベリファイ読出し動作におい
て引き続き前記非選択ワード線に与えられることを特徴
とする請求項２又は３記載の不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22423299A JP3886673B2 (ja) | 1999-08-06 | 1999-08-06 | 不揮発性半導体記憶装置 |
| US09/632,843 US6330189B1 (en) | 1999-08-06 | 2000-08-04 | Nonvolatile semiconductor memory device |
| TW089115709A TW563241B (en) | 1999-08-06 | 2000-08-04 | Non-volatile semiconductor memory device |
| KR10-2000-0045441A KR100366741B1 (ko) | 1999-08-06 | 2000-08-05 | 불휘발성 반도체 기억 장치 |
| US09/994,828 US6418058B1 (en) | 1999-08-06 | 2001-11-28 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22423299A JP3886673B2 (ja) | 1999-08-06 | 1999-08-06 | 不揮発性半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001052487A true JP2001052487A (ja) | 2001-02-23 |
| JP3886673B2 JP3886673B2 (ja) | 2007-02-28 |
Family
ID=16810582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22423299A Expired - Lifetime JP3886673B2 (ja) | 1999-08-06 | 1999-08-06 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6330189B1 (ja) |
| JP (1) | JP3886673B2 (ja) |
| KR (1) | KR100366741B1 (ja) |
| TW (1) | TW563241B (ja) |
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-
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