JP2012069695A - 半導体記憶装置 - Google Patents

Abstract

【課題】 簡略化された構造を実現可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、基板表面の上方に設けられ、直列接続された複数のメモリセルを含んだ複数のメモリセルユニット3を含む。メモリセルは、半導体柱9と前記半導体柱の周囲の導電膜および絶縁膜5を含み、不揮発にデータを記憶する。複数のメモリセルユニットは複数のブロックを構成する。パイプ層PCは、隣接する第１、第２メモリセルユニットの各組において、第１、第２メモリセルユニットの各半導体柱と接続された半導体層を含む。導電性のプレートBGは、第１、第２メモリセルユニットの各一端と半導体基板の表面との間に設けられ、少なくとも２つのブロックのパイプ層を内部に含み、内部のパイプ層の導通および非導通を制御する。供給経路構造CBG1、LBG1、CBG2、TBG、CBG3は、プレートに接続され、プレートに印加されるプレート線DBGの電位をプレートに供給する。
【選択図】 図５

Description

本発明の実施形態は半導体記憶装置に関する。

いわゆる積層型の不揮発性半導体記憶装置が知られている。このような半導体装置の１つに、ＢｉＣＳ技術の製造プロセスを用いて製造されたＮＡＮＤ型フラッシュメモリがある。ＢｉＣＳ技術の製造プロセスでは、ゲート電極と層間絶縁膜が交互に積み重ねられ、最上層から最下層まで貫通する孔が開けられ、この孔が不純物を含んだシリコンにより埋め込まれる。その結果、シリコン柱をゲート絶縁層が一定間隔ごとに覆う構造となる。各交点にあらかじめメモリ膜として窒化Ｓｉ膜などを形成しておけば、ＮＡＮＤ型のメモリセルが実現される。平面電極とシリコン柱の交点に形成された縦型トランジスタの直列パイプ層がメモリストリングを形成する。

ＢｉＣＳ技術を用いたＮＡＮＤ型フラッシュメモリ（ＢｉＣＳフラッシュメモリ）の１つに、いわゆるパイプ型のものがある（ｐ−ＢｉＣＳフラッシュメモリ）。ｐ−ＢｉＣＳフラッシュメモリでは、隣接する１対のメモリストリング同士の下端はパイプ層と呼ばれるトランジスタで接続される。１対のうちの各メモリストリング一方、他方の各上端は選択ゲートを介して、それぞれビット線、ソース線と接続される。

ｐ−ＢｉＣＳフラッシュメモリでは、孔底が存在しないため、孔底のメモリ膜を取り除く工程が不要となり、メモリ膜の損傷がなく、メモリ膜の信頼性が向上する。また、直線型ＢｉＣＳフラッシュメモリと異なり、メモリ膜形成の熱工程を経た後に選択ゲートトランジスタおよびソース線が形成される。このため、選択ゲートトランジスタの特性が改善され、また、低抵抗の金属配線で形成されたソース線の適用が可能になり、大規模なチップでの動作に必要な読み出しができる。

ｐ−ＢｉＣＳフラッシュメモリによれば、従来のＮＡＮＤ型フラッシュメモリより集積度を上げることができる。しかしながら、半導体記憶装置に対しては、集積度の向上、製造プロセスや設計の簡素化などが常に求められている。このことは、ｐ−ＢｉＣＳフラッシュメモリでも同じである。

特開２００７−２６６１４３号公報

簡略化された構造を実現可能な半導体記憶装置を提供しようとするものである。

実施形態の一態様による半導体記憶装置は、複数のメモリセルユニット、パイプ層、プレート、供給経路構造を含む。複数のメモリセルユニットは、半導体基板の表面の上方に設けられ、直列接続された複数のメモリセルを含んだ複数のメモリセルユニットを含む。メモリセルは、半導体柱と半導体柱の周囲に設けられた導電膜および絶縁膜を含みかつ不揮発にデータを記憶するように構成される。複数のメモリセルユニットは複数のブロックを構成し、データの消去の最小の単位はブロックである。パイプ層は、複数のメモリセルアレイのうちの隣接する第１、第２メモリセルユニットの各組において、第１メモリセルユニットの半導体柱と第２メモリセルユニットの半導体柱と接続された半導体層を含み、第１メモリセルユニットの一端と第２メモリセルユニットの一端と接続される。プレートは、導電性であり、第１メモリセルユニットの一端および第２メモリセルユニットの一端と半導体基板の表面との間に設けられ、少なくとも２つのブロックのパイプ層を内部に含み、内部のパイプ層の導通および非導通を制御するためのものである。供給経路構造は、プレートに接続され、プレートに印加されるプレート線の電位をプレートに供給するためのものである。

ｐ−ＢｉＣＳフラッシュメモリの参考例の断面図を概略的に示す図。 ｐ−ＢｉＣＳフラッシュメモリの参考例の一部の接続を示す回路図。 実施形態に係る半導体記憶装置を概略的に示す斜視図。 図３のｘ軸に沿った断面図。 図３のｚ軸あるいは図４のＶ−Ｖ線に沿った断面図。 ２つのメモリストリングの接続構造の等価回路図。 実施形態のＤ１層のパターンを概略的に示す平面図。 実施形態に係る半導体記憶装置の平面図。 実施形態のＤ２層のパターンを概略的に示す平面図。 実施形態に係る半導体記憶装置の主要部の接続を概略的に示す図。 実施形態に係る半導体記憶装置のブロックデコーダおよびセレクタを詳細に示す回路図。

（参考例）
実施形態の説明に先立ち、積層型の半導体記憶装置、より具体的には、ｐ−ＢｉＣＳフラッシュメモリの参考例について図１を参照して説明する。

図１は、ｐ−ＢｉＣＳフラッシュメモリの参考例の断面図を概略的に示している。図１に示されているように、複数のブロック１０１が設けられている。各ブロック１０１は消去単位に相当する。すなわちデータの消去の対象は、１つのブロック内の全メモリセルトランジスタである。ブロック１０１は、複数のメモリストリング（ＮＡＮＤストリング）１０２を含んでいる。メモリストリング１０２は、直列接続された複数のメモリセルトランジスタ１０３と選択ゲートトランジスタ１０４を含んでいる。メモリセルトランジスタ１０４は、トンネル絶縁膜、電荷捕獲膜、電極間絶縁膜、制御ゲート電極、半導体領域等を含んだいわゆる積層ゲート型のトランジスタを実現するように構成されている。制御ゲート電極は、外形が方形状の平面形状を有しており、以下、制御ゲートプレート１０５と称する。制御ゲートプレート１０５は、半導体基板（図示せず）の基板から離れる方向に沿って、相互に距離を置いて積み重ねられている。制御ゲートプレート１０５を貫いて不純物を含んだ半導体柱１０６が設けられており、半導体柱にチャネルおよびソース／ドレイン領域が形成される。

隣接する２つのメモリストリング１０２ａ、１０２ｂは、１つのパイプ構造を構成する。各パイプ構造において、メモリストリング１０２ａ、１０２ｂは、下端において、パイプ層１１１によって接続されている。パイプ構造中の一方のメモリストリング１０２ａは、上端においてソース線１１３と接続されている。他方のメモリストリング１０２ｂは、上端においてビット線１１２と接続されている。パイプ層１１１は、バックゲート線１１４中に埋め込まれている。バックゲート線１１４は、方形状の平面形状を有しており、バックゲートプレートと称する。パイプ層１１１は、バックゲートプレート１１４の電位によって、自身が接続されているメモリストリング１０２ａ、１０２ｂを電気的に接続または切断する。各パイプ構造は、隣接する別のパイプ構造とソース線１１３を共有する。

バックゲートプレート１１４は、各ブロック１０１に共通となっている。すなわち、各ブロック１０１内の全てのパイプ層１１１は、このブロック１０１用のバックゲートプレート１１４内に形成されている。別々のブロック１０１用のバックゲートプレート１１４は、相互に分離されている。

ブロック１０１同士の各境界には、ダミーメモリストリング１０２Ｄが設けられている。ダミーメモリストリング１０２Ｄは、電気的に浮遊状態となっており、データの保持に寄与しない。ダミーメモリストリング１０２Ｄを設けないと、ブロック１０１同士の間が非常に狭くなり、構造を形成することが困難であり、またメモリストリング１０２の配置の周期性が乱れる。そこで、ダミーメモリストリング１０２Ｄを設けることによって、ブロック１０１同士の間の距離を保つとともに、周期性を維持している。

図２は、図１のｐ−ＢｉＣＳフラッシュメモリの一部の接続を示す回路図である。図２に示されているように、フラッシュメモリは、複数のメモリセルアレイ１２１を有しており、各メモリセルアレイ１２１が複数のブロック１０１を含んでいる。メモリセルアレイ１２１ごとに独立して制御され、具体的には、各メモリセルアレイ１２１のブロック同士（例えばブロック＜０＞同士）は独立している。したがって、別々のメモリセルアレイ１２１に属するブロックは、個別のブロックである。

各ブロック１０１は、最も下層においてバックゲートプレート１１４を有しており、バックゲートプレート１１４の上方（基板から離れる方向）に沿って、相互に距離を置いて制御ゲートプレート１０５が設けられている。各制御ゲートプレート１０５は、選択的にＣＧドライバと接続される。

各バックゲートプレート１１４は、トランジスタおよびＢＧドライバ線１２２を介してＢＧドライバに選択的に接続される。各バックゲートプレート１１４は、個別に制御されており、したがって、バックゲートプレート１１４とＢＧドライバ線１２２との間の、トランジスタおよび配線を含んだバックゲート制御構造１２３の数は、バックゲートプレート１１４の数、すなわちブロック１０１の数と等しい。ブロック１０１の数は、本願の出願時点の一例によれば１チップ当たり４０００である。このため、バックゲート制御構造の数は４０００である。このような数の構造を限られた面積に適切に配置するための面積が必要となっている。そこで、面積のさらに小さな半導体記憶装置、特にｐ−ＢｉＣＳフラッシュメモリが求められる。

以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（実施形態）
図３は、一実施形態に係る半導体記憶装置を概略的に示す斜視図である。図４は、図３のｘ軸に沿った断面図である。図５は、図３のｚ軸あるいは図４のＶ−Ｖ線に沿った断面図である一実施形態に係る半導体記憶装置を概略的に示す斜視図である。

図３〜図５に示されているように、半導体基板の表面１のｚ軸に沿った上方にはバックゲートプレートＢＧが形成されている。バックゲートプレートＢＧは、ｘｙ平面に沿って広がる平面形状を有する。バックゲートプレートＢＧのｚ軸に沿った上方には、複数の制御ゲートプレートＣＧが相互に間隔を有して設けられている。制御ゲートプレートＣＧは、ｘｙ平面に沿って広がる平面形状を有し、ｚ軸に沿って上側にあるものほど、外形の寸法が小さい。制御ゲートプレートＣＧの数は、図の簡略化のために、図３、図４、図５において、それぞれ、２、４、４のみが例示されている。制御ゲートプレートＣＧの上方には、選択ゲートプレートＳＧが形成されている。選択ゲートプレートＣＧは、ｘｙ平面に沿って広がる平面形状を有する。

選択ゲートプレートＳＧおよび制御ゲートプレートＣＧを貫いて、複数のメモリストリング（ＮＡＮＤストリング）３が形成されている。メモリストリング３は、ｚ軸に沿って延びている。メモリストリング３は、直列接続された複数のメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴを含んでいる。ｘｙ方向に隣接する複数のメモリセルトランジスタＭＴはページを構成する。半導体記憶装置は、ページ単位でデータを読み出したり書き込んだりするように構成されている。また、複数のページからブロックが構成され、半導体記憶装置は、ブロック単位でデータを消去するように構成されている。

選択ゲートプレートＳＧおよび制御ゲートプレートＣＧには、これらを貫いてｚ方向に沿って延びる複数の孔が設けられている。これらの孔は、バックゲートプレートＢＧの中まで達する。各孔の、最上の制御ゲートプレートＣＧより下方の部分の内部表面には、トンネル絶縁膜、電荷捕獲膜、電極間絶縁膜からなる積層膜５が形成されている。各孔のうちの積層膜５より上の部分の内部表面には、ゲート絶縁膜７が設けられている。また、各孔の中は、半導体材料９により埋め込まれている。半導体材料９は、例えば不純物を含んだシリコンから構成される。なお、電荷捕獲膜は、電荷蓄積層などとも呼ばれる。

選択ゲートプレートＳＧにより囲まれた部分では、半導体材料９、積層膜５、制御ゲートプレートＣＧにより、いわゆる積層ゲート型トランジスタと同じ構成を有するメモリセルトランジスタＭＴが実現される。一方、選択ゲートプレートＳＧにより囲まれた部分では、半導体材料９、ゲート絶縁膜７、選択ゲートプレートＳＧにより選択ゲートトランジスタＳＴが実現される。複数のメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴは、ｚ軸に沿って直列に接続されて上記のメモリストリング３を構成する。

２つのメモリストリング３ａ、３ｂは、１つのパイプ構造を構成する。各パイプ構造において、メモリストリング３ａ、３ｂは、下端において、パイプ層ＰＣによって接続されている。パイプ層ＰＣは、バックゲートプレートＢＧ内に形成され、半導体材料９により一部構成されている。パイプ層ＰＣは、トランジスタを実現し、バックゲートプレートＢＧの電位によって自身が接続されているメモリストリング３ａ、３ｂを電気的に接続または切断する。パイプ構造中の一方のメモリストリング３ｂは、上端においてソース線ＳＬと接続されている。ソース線ＳＬは、ｙ軸に沿って延び、選択ゲートプレートＳＧの上方のＤ０層中のパターンにより実現される。パイプ構造中のもう一方のメモリストリング３ｂは、上端においてＤ０層の独立パターン（図３では省略されている）を介してビット線ＢＬと接続されている。各ビット線ＢＬは、ｙ軸に沿って延び、Ｄ０層の上方のＤ１層中のパターンにより実現され、ｘ軸方向に沿って相互に離れている。各パイプ構造は、隣接する別のパイプ構造とソース線ＳＬを共有し、また、ビット線ＢＬに共通に接続されている。

このように、２つのメモリストリングが、選択ゲートトランジスタＳＴの反対側において、トランジスタによって接続される。その等価回路は、図６のようになる。図６に示されているように、複数の直列接続されたメモリセルトランジスタＭＴの組同士がトランジスタＰＴにより接続され、メモリセルトランジスタＭＴとトランジスタＰＴの直列構造の両端に選択ゲートトランジスタＳＴが接続されている。一方の選択ゲートトランジスタＳＴは、ソース線ＳＬと接続され、もう一方の選択ゲートトランジスタＳＴはビット線ＢＬと接続される。この構造は、トランジスタＰＴを除いて、ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングと同じである。トランジスタＰＴは、バックゲートプレートＢＧに対応し、メモリセルトランジスタＭＴの制御ゲート電極は制御ゲートプレートに対応し、選択ゲートトランジスタＳＴのゲート電極は制御ゲートプレートＣＧに対応する。

図３〜図５に示されているように、各制御ゲートプレートＣＧは、端部において、プラグＣＣＧ１と接続されている。プラグＣＣＧ１は、Ｄ０層の独立のパターン（図３では省略されている）を介して、対応する信号線ＬＣＧと接続されている。各選択ゲートプレートＳＧは、端部において、プラグＣＳＧ１と接続されている。プラグＣＳＧ１は、Ｄ０層の独立のパターン（図３では省略されている）を介して、対応する信号線ＬＳＧと接続されている。バックゲートプレートＢＧは、端部において、プラグＣＢＧ１と接続されている。プラグＣＢＧ１は、Ｄ０層の独立のパターン（図３では省略されている）を介して、対応する信号線ＬＢＧと接続されている。

信号線ＬＣＧ、ＬＳＧ、ＬＢＧは、図７にも示されているように、ｘ軸に沿って延び、Ｄ１層中のパターンにより実現され、ｙ軸方向に沿って相互に離れている。一方、やはりＤ１層に実現されているビット線ＢＬはｙ軸方向に沿って延びている。

図３〜図５に示されているように、配線ＬＣＧ１、ＬＳＧ１、ＬＢＧ１は、ｚ軸に沿うプラグＣＣＧ２、ＣＳＧ２、ＣＢＧ２によって、それぞれ対応するトランジスタＴＣＧ、ＴＳＧ、ＴＢＧのソース／ドレイン層の一方に接続されている。トランジスタＴＣＧ、ＴＳＧ、ＴＢＧは、基板１の表面に形成されている。各トランジスタＴＣＧ、ＴＳＧ、ＴＢＧのソース／ドレイン層の他方は、ｚ軸に沿うプラグＣＣＧ３、ＣＳＧ３、ＣＢＧ３によって、それぞれ、配線ＬＣＧ２、ＬＳＧ２、ＬＢＧ２と接続されている。配線ＬＣＧ２、ＬＳＧ２、ＬＢＧ２は、ｙ軸に沿って延び、Ｄ０層中のパターンにより実現されている。プラグＣＣＧ３、ＣＳＧ３、ＣＢＧ３は、実際には、図４に示されているように、Ｍ０層、Ｍ１層中の独立パターンと、これらを繋ぐプラグにより実現されている。配線ＬＣＧ２、ＬＢＧ２は、プラグおよび独立配線パターンを介してＣＧドライバ線ＤＣＧ、ＢＧドライバ線ＤＢＧとそれぞれ接続されている。

トランジスタＴＣＧ、ＴＳＧ、ＴＢＧは、図８に示されているように、複数のメモリセルアレイＭＡの相互の間の領域１１に設けられる。チップ上には、複数（例えば図７のように４つ）のメモリセルアレイＭＡが設けられている。各メモリセルアレイＭＡの最上部がブロック＜０＞として定義され、最下部がブロック＜ｎ＞として定義されている。各トランジスタＴＣＧ、ＴＢＧの一端は、上記のようにそれぞれプラグＣＣＧ３、ＣＢＧ３および配線ＬＣＧ２、ＬＢＧ２を介して、ＣＧドライバ線ＤＣＧ、ＢＧドライバ線ＤＢＧとそれぞれ接続されている。ＣＧドライバ線ＤＣＧ、ＢＧドライバ線ＤＢＧは、図９に示されているように、メモリセルアレイＭＡの組の外側の周辺回路（図示せず）領域中のドライバから所定の電圧を供給される。図９は、Ｄ２配線を示す斜視図である。

バックゲートプレートＢＧは、図５に示されているように、複数のブロックＢにより共有されている。すなわち、バックゲートプレートＢＧは、複数のブロックＢのｚ軸方向下方において広がっている。したがって、バックゲートプレートＢＧの電位は、バックゲートプレートＢＧを共用する複数のブロックＢに共通となっている。このことに関して次に説明する。

図１０は、実施形態に係る半導体記憶装置の主要部の接続を概略的に示している。図１０に示されており、また上記したように、各メモリセルアレイＭＡにおいて、各ブロックＢは、複数の制御ゲートプレートＣＧを含んでいる。各制御ゲートプレートＣＧは、トランジスタＴＣＧを介してＣＧドライバ線ＤＣＧと電気的に接続されている。トランジスタＴＣＧは、ブロックＢごとに設けられたブロックデコーダＢＤにより制御される。各ブロックデコーダＢＧは、外部からのアドレス信号が、自身に対応するブロックＢを選択している場合に、トランジスタＴＣＧをオンする。レベルシフタＬＳは、ブロックデコーダＢＧからの出力信号をトランジスタＴＣＧの駆動に必要な電位へと変換するためのものである。

上記のように、同じメモリセルアレイＭＡ中の複数（図では「３」を例示）のブロックＢによってバックゲートプレートＢＧが共有されている。このため、バックゲートプレートＢＧの電位を制御するための構成は、ブロックＢごとに設けられる必要がない。したがって、図１０のように３つのブロックＢによってバックゲートプレートＢＧが共有される例では、ブロック＜０＞〜ブロック＜２＞のうちの例えばブロック＜２＞においてのみ、コンタクトＣＢＧ１、ＣＢＧ２、配線ＬＢＧ１、トランジスタＴＢＧが設けられる。したがって、図３は、図１０のブロック＜２＞の構成に相当する。

トランジスタＴＢＧのゲートは、バックゲートセレクタ（ＢＧセレクタ）ＢＧＳによって制御される。ＢＧセレクタＢＧＳと接続されたレベルシフタＬＳは、バックゲートセレクタＢＧＳからの出力信号をトランジスタＴＢＧの駆動に必要な電位へと変換するためのものである。ＢＧセレクタＢＧＳは、このＢＧＳセレクタＢＧＳが制御するバックゲートプレートＢＧを共有する全ブロックＢの各ブロックデコーダＢＤの出力信号を受け取るＢＧセレクタＢＧＳは、対応する複数のブロックＢがいずれか１つでも選択されると活性化する。ただし、後述のように、選択されたブロックＢがバッドブロックである場合、ブロック選択信号は、ブロックデコーダＢＤから出力されない。

このように、バックゲートプレートＢＧが複数のブロックＢにより共有されるので、バックゲートプレートＢＧを制御するためのスイッチや配線は、バックゲートプレートＢＧを共有するブロックＢにおいて１組のみしか必要ない。したがって、その分、構成が簡素化される。

図１１は、ブロックデコーダＢＧおよびＢＧセレクタを詳細に示す回路図である。図１１に示されているように、各ブロックデコーダＢＤは、ブロックＢごとに設けられ、アンド回路ＡＮＤから構成されている。各アンド回路ＡＮＤは、ロウアドレス信号を受け取り、ロウアドレス信号に応じて選択されるいずれかのアンド回路ＡＮＤが、有効な論理レベルの信号をレベルシフタＬＳに供給する。

各ブロックＢには、また、ラッチＬが設けられている。ラッチＬは、対応するブロックＢがバッドブロックである場合に、その旨のデータを予め格納している。各ラッチＬの出力は、対応するアンド回路ＡＮＤに供給される。したがって、バッドブロックは、選択されたとしても、ラッチＬの作用により、バッドブロックについてのアンド回路ＡＮＤから信号は有効な論理レベルの信号は出力されない。

ＢＧセレクタＢＧＳは、例えばオア回路ＯＲによって実現されている。オア回路ＯＲは、バックゲートプレートＢＧを共有する全ブロックＢのアンド回路ＡＮＤの出力を受け取る。したがって、バックゲートプレートＢＧを共有する複数ブロックＢのいずれかが選択されると、オア回路ＯＲからの有効な論理レベルの信号によりトランジスタＴＢＧがオンする。

以上述べたように、実施形態に係る半導体記憶装置によれば、複数のブロックによってバックゲートプレートが共有される。このため、バックゲートプレートを制御するための構成（配線、トランジスタ、プラグ等）の数は、ブロックの数より少なく、半導体記憶装置の構成が簡略化される。具体的には、このような構成の数は、ブロック数／バックゲートプレートを共有するブロックの個数である。

また、バックゲートプレートがブロックごとに分断されない。このため、バックゲートプレート同士の間隔を確保するための領域は、バックゲートプレート同士の各境界に設けられる必要が無い。よって、半導体記憶装置の面積を削減することができる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…基板表面、３…メモリストリング（ＮＡＮＤストリング）５…積層膜、７…ゲート絶縁膜、９…半導体材料、１１…メモリセルアレイ境界、ＢＧ…バックゲートプレート、ＣＧ…制御ゲートプレート、ＳＧ…選択ゲートプレート、ＭＴ…メモリセルトランジスタ、ＳＴ…選択ゲートトランジスタ、ＰＣ…パイプ層、ＭＡ…メモリセルアレイ、Ｂ…ブロック、ＣＣＧ１、ＣＣＧ２、ＣＣＧ３、ＣＳＧ１、ＣＳＧ２、ＣＳＧ３、ＣＢＧ１、ＣＢＧ２、ＣＢＧ３…プラグ、ＬＣＧ１、ＬＣＧ２、ＬＳＧ１、ＬＳＧ２、ＬＢＧ１、ＬＢＧ２…配線、ＴＣＧ、ＴＳＧ、ＴＢＧ…トランジスタ、ＤＣＧ…ＣＧドライバ線、ＤＢＧ…ＢＧドライバ線、ＢＤ…ブロックデコーダ、ＢＧＳ…バックゲートセレクタ。

Claims (5)

1. 半導体基板の表面の上方に設けられ、直列接続された複数のメモリセルを含んだ複数のメモリセルユニットであって、前記メモリセルは、半導体柱と前記半導体柱の周囲に設けられた導電膜および絶縁膜を含みかつ不揮発にデータを記憶するように構成され、前記複数のメモリセルユニットは複数のブロックを構成し、データの消去の最小の単位は前記ブロックである、複数のメモリセルユニットと、
   複数の前記メモリセルアレイのうちの隣接する第１、第２メモリセルユニットの各組において、前記第１メモリセルユニットの半導体柱と前記第２メモリセルユニットの半導体柱と接続された半導体層を含み、前記第１メモリセルユニットの一端と前記第２メモリセルユニットの一端と接続されたパイプ層と、
   前記第１メモリセルユニットの一端および前記第２メモリセルユニットの一端と前記半導体基板の表面との間に設けられ、少なくとも２つの前記ブロックの前記パイプ層を内部に含み、内部のパイプ層の導通および非導通を制御するための導電性のプレートと、
   前記プレートに接続され、前記プレートに印加されるプレート線の電位を前記プレートに供給するための供給経路構造と、
   を含む半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   前記供給経路構造が、前記プレートに対して１つのみ設けられている、
   半導体記憶装置
3. 請求項２の半導体記憶装置において、
   前記供給経路が、プラグ、トランジスタ、配線を含む、
   半導体記憶装置。
4. 請求項３の半導体記憶装置において、
   前記トランジスタが、前記少なくとも２つのブロックの少なくともいずれかを選択する選択信号が出力されたことに応答してオンする、
   半導体記憶装置。
5. 請求項４の半導体記憶装置において、
   前記選択信号が、前記少なくとも２つのブロックの各々に対して設けられたデコーダから出力され、
   前記デコーダが、供給されたアドレス信号に応じて前記選択信号を出力し、
   対応するブロックがバッドブロックである場合、前記アドレス信号の内容によらずに前記選択信号の出力が阻止される、
   半導体記憶装置。

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