KR20160011027A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판 상에 형성된 공통 소스 라인과 연결되는 제1 수직 메모리 스트링과, 기판 상에 형성된 비트 라인과 연결되는 제2 수직 메모리 스트링과, 기판에 형성되고 제1 및 제2 수직 메모리 스트링들 사이에 연결되는 파이프 트랜지스터, 및 블록 선택 신호에 응답하여 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 선택적으로 연결하도록 구성되는 트랜지스터들을 포함하고, 트랜지스터들의 게이트들과 파이프 트랜지스터의 게이트가 전기적으로 연결된다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
정해진 면적에 보다 많은 수의 메모리 셀들을 형성하기 위하여 메모리 셀들이 3차원 구조로 형성된다. 이로 인해, 메모리 셀들을 동작시키기 위한 동작 회로들과 메모리 셀들을 연결하는 배선들의 구조가 달라져야 한다.
본 발명의 실시예는 메모리 블록과 동작 회로의 연결 구조를 개선하여 공정 단계와 비용을 줄이고 반도체 소자들을 효율적으로 배치할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상에 형성된 공통 소스 라인과 연결되는 제1 수직 메모리 스트링과, 기판 상에 형성된 비트 라인과 연결되는 제2 수직 메모리 스트링과, 기판에 형성되고 제1 및 제2 수직 메모리 스트링들 사이에 연결되는 파이프 트랜지스터, 및 블록 선택 신호에 응답하여 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 선택적으로 연결하도록 구성되는 트랜지스터들을 포함하고, 트랜지스터들의 게이트들과 파이프 트랜지스터의 게이트가 전기적으로 연결된다.
본 발명의 다른 실시예에 따른 반도체 장치는 기판에 형성된 파이프 트랜지스터, 파이프 트랜지스터와 공통 소스 라인 사이에 연결된 제1 수직 메모리 스트링, 파이프 트랜지스터와 비트 라인 사이에 연결된 제2 수직 스트링을 포함하는 메모리 블록과, 블록 선택 신호에 응답하여 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 연결하도록 구성된 트랜지스터들을 포함하는 연결 회로, 및 어드레스 신호에 응답하여 블록 선택 신호를 연결 회로의 트랜지스터들 및 파이프 트랜지스터의 게이트로 출력하도록 구성된 디코더를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 기판에 형성된 파이프 트랜지스터, 파이프 트랜지스터와 공통 소스 라인 사이에 연결된 제1 수직 메모리 스트링, 파이프 트랜지스터와 비트 라인 사이에 연결된 제2 수직 스트링을 포함하는 메모리 블록, 및 메모리 블록이 선택되면 메모리 블록의 어드레스에 의해 생성되는 블록 선택 신호에 응답하여 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 연결하는 동작 회로를 포함하고, 동작 회로는 블록 선택 신호를 선택된 메모리 블록에 포함된 파이프 트랜지스터의 게이트로 인가한다.
본 발명의 실시예는 메모리 블록과 동작 회로의 연결 구조를 개선하여 공정 단계와 비용을 줄이고 반도체 소자들을 효율적으로 배치할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 도 1의 메모리 블록을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 메모리 블록과 동작 회로의 연결 관계를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5는 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 3차원 구조의 메모리 스트링을 포함하는 메모리 블록에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2c는 도 1의 메모리 블록을 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WLn~WLk+1)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WLk)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WLn~WLk+1, SSL, WL0~WLk)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WLn~WLk+1)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WLk)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WLk)과 제2 도전막들(DSL, WLn~WLk+1)이 각각 적층된다. 제1 도전막들(SSL, WL0~WLk)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WLn~WLk+1)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WLn~WLk+1)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(Cn~Ck+1)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WLk)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~Ck)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(Cn 또는 C0) 사이에 더미 셀 트랜지스터가 더 연결되고, 메인 셀 트랜지스터(Ck+1 또는 Ck)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)은 제2 수직 메모리 스트링을 구성할 수 있다.
도 2c를 참조하면, 메모리 블록(MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(MB)이 선택되면 선택된 메모리 블록(MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL, SSL)과 워드라인들(WL0~WL15)은 메모리 블록(MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
다시 도 1 및 도 2b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)를 제어한다.
전압 공급 회로(130)는 제어 회로(120)의 제어에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들을 생성한다. 여기서, 동작 전압은 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 셀렉트 전압, 공통 소스 전압 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)는 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호와 메모리 셀들에 저장하기 위한 데이터에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
이하, 메모리 블록과 동작 회로의 연결 관계를 보다 구체적으로 설명하기로 한다. 도 3은 본 발명의 실시예에 따른 메모리 블록과 동작 회로의 연결 관계를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL)은 동작 회로(특히, 전압 공급 회로)(131S, 131D, 133, 135S, 135D)에 의해 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)과 연결된다. 특히, 동작 회로(131S, 131D, 133, 135S, 135D)는 어드레스 신호(예, 로우 어드레스 신호)(RADD)에 응답하여 블록 선택 신호(BLKWL)를 생성하고, 블록 선택 신호(BLKWL)에 응답하여 메모리 블록들 중 선택된 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL)을 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)과 연결한다. 로컬 라인들(SSL, WL0~WLn, DSL)과 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)을 연결하기 위해서는 트랜지스터들(TR)을 포함하는 연결 회로(135S, 135D)가 필요하다.
메모리 블록(MB)이 도 2a에서 설명한 3차원 구조의 메모리 스트링(ST)을 포함하는 경우, 제1 수직 메모리 스트링(VST1)의 로컬 라인들(SSL, WL0~WLk)은 메모리 블록(MB)의 일측 방향으로 연장되고 제2 수직 메모리 스트링(VST2)의 로컬 라인들(DSL, WLk+1~WLn)은 메모리 블록(MB)의 타측 방향으로 연장된다. 연장되는 방향은 반대로 바뀔 수 있다. 따라서, 로컬 라인들(SSL, WL0~WLk)과 글로벌 라인들(GSSL, GWL0~GWLk)을 연결하기 위한 제1 연결 회로(135S)는 메모리 블록(MB)의 일측에 배치되고 로컬 라인들(DSL, WLk+1~WLn)과 글로벌 라인들(GDSL, GWLk+1~GWLn)을 연결하기 위한 제2 연결 회로(135D)는 메모리 블록(MB)의 타측에 배치된다.
로컬 라인들(SSL, WL0~WLn, DSL)과 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)을 연결하기 위해서는 연결 회로(135S, 135D)로 블록 선택 신호(BLKWL)가 인가되어야 한다. 블록 선택 신호(BLKWL)을 출력하는 로우 디코더(133)와 메모리 블록(MB)의 반대편에 위치하는 연결 회로(예, 135S)로 블록 선택 신호(BLKWL)을 인가하기 위해서는 로우 디코더(133)로부터 메모리 블록(MB)의 상부를 지나 반대편 연결 회로(135S)와 연결되는 배선을 추가로 형성해야 한다. 이 때문에 공정 단계가 복잡해지고 비용이 증가할 수 있다.
추가 배선을 사용하지 않고 로우 디코더(133)의 블록 선택 신호(BLKWL)를 연결 회로(135S)로 인가하는 연결 구조를 설명하면 다음과 같다.
연결 회로들(135S, 135D) 중 하나의 연결 회로(예, 135D)에 포함된 트랜지스터들(TR)의 게이트들은 블록 선택 신호(BLKWL)이 출력되는 로우 디코더(133)의 출력 단자와 직접적으로 연결될 수 있다. 바람직하게, 로우 디코더(133)와 메모리 블록(MB) 사이에 위치하는 연결 회로(135D)에 포함된 트랜지스터들(TR)의 게이트들이 로우 디코더(133)의 출력 단자와 연결될 수 있다. 로우 디코더(133)와 메모리 블록(MB) 사이에는 제2 연결 회로(135D) 대신 제1 연결 회로(135S)가 위치할 수도 있다.
그리고, 제2 연결 회로(135D)에 포함된 트랜지스터들(TR)의 게이트들과 파이프 트랜지스터(PT)의 파이프 게이트(PG)를 전기적으로 연결한다. 또한, 파이프 트랜지스터(PT)의 파이프 게이트(PG)를 제1 연결 회로(135S)에 포함된 트랜지스터들(TR)의 게이트들과 연결한다. 즉, 연결 회로(135D, 135S)에 포함된 트랜지스터들(TR)의 게이트들과 파이프 트랜지스터(PT)의 파이프 게이트(PG)를 전기적으로 연결한다.
이로써, 동작 회로의 디코더(133)는 어드레스 신호(RADD)에 응답하여 생성된 블록 선택 신호(BLKWL)를 연결 회로(135D, 135S)의 트랜지스터들(TR)뿐만 아니라 파이프 트랜지스터(PT)의 게이트(PG)로도 출력하게 된다. 즉, 블록 선택 신호(BLKWL)가 제2 연결 회로(135D)의 트랜지스터들(TR)로 인가되면, 블록 선택 신호(BLKWL)는 제2 연결 회로(135D)의 트랜지스터들(TR)의 게이트들을 통해 파이프 트랜지스터(PT)의 파이프 게이트(PG)로도 인가된다. 또한, 블록 선택 신호(BLKWL)는 파이프 트랜지스터(PT)의 파이프 게이트(PG)를 통해 제1 연결 회로(135S)에 포함된 트랜지스터들(TR)의 게이트들로도 인가된다.
블록 선택 신호(BLKWL)가 활성화되면, 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL)은 연결 회로(135S, 135D)를 통해 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)과 연결된다. 또한, 활성화된 블록 선택 신호(BLKWL)가 파이프 트랜지스터(PT)의 파이프 게이트(PG)로 인가됨에 따라 파이프 트랜지스터(PT)가 턴온되고, 파이프 트랜지스터(PT)를 통해 제1 수직 메모리 스트링(VST1)의 채널과 제2 수직 메모리 스트링(VST2)의 채널이 전기적으로 연결된다.
상기와 같이, 메모리 블록(MB)과 동작 회로를 연결함으로써, 디코더(133)가 블록 선택 신호(BLKWL)를 파이프 트랜지스터(PT)의 파이프 게이트(PG)로 인가하게 된다. 따라서, 파이프 트랜지스터(PT)를 제어하기 위한 신호와 신호 전달을 위한 반도체 소자를 생략할 수 있다.
또한, 연결 회로(135S, 135D)에 포함된 트랜지스터들(TR)의 게이트들과 파이프 트랜지스터(PT)의 파이프 게이트(PG)를 연결함으로써, 블록 선택 신호(BLKWL)을 전달하기 위한 배선 없이 로우 디코더(133)는 메모리 블록(MB)의 반대편에 위치하는 제1 연결 회로(135S)로 파이프 게이트(PG)를 통해 블록 선택 신호(BLKWL)을 인가할 수 있다.
[표 1]
Figure pat00001
상기의 표 1을 참조하면, 리드 동작 시 선택된 메모리 블록의 블록 선택 신호(BLKWL)가 동작 회로에 의해 활성화되면, 블록 선택 신호(BLKWL)는 비선택 워드라인들에 인가되는 패스 전압보다 적어도 트랜지스터(TR)의 문턱전압만큼 더 높은 전압(Vpasspmp)이 된다. 그 결과, 파이프 게이트(PG)에도 높은 전압(Vpasspmp)이 인가되고, 제1 수직 메모리 스트링(VST1)의 채널과 제2 수직 메모리 스트링(VST2)의 채널이 전기적으로 연결된다.
또한, 비선택된 메모리 블록의 블록 선택 신호(BLKWL)가 동작 회로에 의해 비활성화되면, 블록 선택 신호(BLKWL)는 0V가 된다. 그 결과, 파이프 게이트(PG)에도 0V가 인가되고, 제1 수직 메모리 스트링(VST1)의 채널과 제2 수직 메모리 스트링(VST2)의 채널이 전기적으로 분리된다.
[표 2]
Figure pat00002
상기의 표 2를 참조하면, 프로그램 동작 시 선택된 메모리 블록의 블록 선택 신호(BLKWL)가 동작 회로에 의해 활성화되면, 블록 선택 신호(BLKWL)는 선택된 워드라인에 인가되는 프로그램 전압보다 적어도 트랜지스터(TR)의 문턱전압만큼 더 높은 전압(Vpepmp)이 된다. 그 결과, 파이프 게이트(PG)에도 높은 전압(Vpepmp)이 인가되고, 제1 수직 메모리 스트링(VST1)의 채널과 제2 수직 메모리 스트링(VST2)의 채널이 전기적으로 연결된다.
또한, 비선택된 메모리 블록의 블록 선택 신호(BLKWL)가 동작 회로에 의해 비활성화되면, 블록 선택 신호(BLKWL)는 0V가 된다. 그 결과, 파이프 게이트(PG)에도 0V가 인가되고, 제1 수직 메모리 스트링(VST1)의 채널과 제2 수직 메모리 스트링(VST2)의 채널이 전기적으로 분리된다.
[표 3]
Figure pat00003
상기의 표 3을 참조하면, 소거 동작 시 선택된 메모리 블록의 블록 선택 신호(BLKWL)가 동작 회로에 의해 활성화되면, 블록 선택 신호(BLKWL)는 소거 전압(Verase)이 된다. 그 결과, 파이프 게이트(PG)에도 소거 전압(Verase)이 인가된다.
또한, 비선택된 메모리 블록의 블록 선택 신호(BLKWL)가 동작 회로에 의해 비활성화되면, 블록 선택 신호(BLKWL)는 0V가 된다.
상기에서와 같이, 연결 회로(135S, 135D)에 포함된 트랜지스터들(TR)의 게이트들과 파이프 트랜지스터(PT)의 파이프 게이트(PG)가 연결되더라도, 반도체 장치는 정상적으로 동작할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(400)은 불휘발성 메모리 장치(420)와 메모리 컨트롤러(410)를 포함한다.
불휘발성 메모리 장치(420)는 도 1에서 설명한 반도체 장치에 해당할 수 있으며, 도 3에서 설명한 바와 같이 메모리 블록과 동작 회로가 연결될 수 있다. 메모리 컨트롤러(410)는 불휘발성 메모리 장치(420)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(420)와 메모리 컨트롤러(410)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(411)은 프로세싱 유닛(412)의 동작 메모리로써 사용된다. 호스트 인터페이스(413)는 메모리 시스템(400)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(414)은 불휘발성 메모리 장치(420)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(414)는 본 발명의 불휘발성 메모리 장치(420)와 인터페이싱 한다. 프로세싱 유닛(412)은 메모리 컨트롤러(410)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(420)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(400)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(410)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 5는 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(500)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(500)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(510)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(520)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(530)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(540) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(550)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 6에는 본 발명에 따른 플래시 메모리 장치(612)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(600)은 시스템 버스(660)에 전기적으로 연결된 마이크로프로세서(620), 램(630), 사용자 인터페이스(640), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(650) 및 메모리 시스템(610)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(600)이 모바일 장치인 경우, 컴퓨팅 시스템(600)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(600)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(610)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(610)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
10 : 반도체 메모리 장치 110 : 메모리 어레이
ST : 스트링 MB : 메모리 블록
VST1 : 수직 메모리 스트링 PT : 파이프 트랜지스터
120 : 제어 회로 130 : 전압 공급 회로
131D, 131S : 전압 생성 회로 133 : 로우 디코더
135D, 135S : 연결 회로 140 : 읽기/쓰기 회로

Claims (16)

  1. 기판 상에 형성된 공통 소스 라인과 연결되는 제1 수직 메모리 스트링;
    상기 기판 상에 형성된 비트 라인과 연결되는 제2 수직 메모리 스트링;
    상기 기판에 형성되고 상기 제1 및 제2 수직 메모리 스트링들 사이에 연결되는 파이프 트랜지스터; 및
    블록 선택 신호에 응답하여 상기 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 선택적으로 연결하도록 구성되는 트랜지스터들을 포함하고,
    상기 트랜지스터들의 게이트들과 상기 파이프 트랜지스터의 게이트가 전기적으로 연결되는 반도체 장치.
  2. 제 1 항에 있어서, 상기 트랜지스터들,
    상기 블록 선택 신호에 응답하여 상기 제1 수직 메모리 스트링의 제1 로컬 라인들을 제1 글로벌 라인들과 연결하도록 구성되는 제1 트랜지스터들; 및
    상기 블록 선택 신호에 응답하여 상기 제2 수직 메모리 스트링의 제2 로컬 라인들을 제2 글로벌 라인들과 연결하도록 구성되는 제2 트랜지스터들을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 수직 메모리 스트링들 및 상기 파이프 트랜지스터가 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들 사이에 배치되는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 블록 선택 신호는 상기 파이프 트랜지스터의 게이트를 통해 상기 제1 트랜지스터들의 게이트들 또는 상기 제2 트랜지스터들의 게이트들로 인가되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 블록 선택 신호는 상기 트랜지스터들 중 일부 트랜지스터의 게이트들로 직접 인가되고 나머지 트랜지스터들의 게이트들로 상기 파이프 트랜지스터의 게이트를 경유하여 인가되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 로컬 라인들은 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인을 포함하고,
    상기 글로벌 라인들은 글로벌 드레인 셀렉트 라인, 글로벌 워드라인들 및 글로벌 소스 셀렉트 라인들을 포함하는 반도체 장치.
  7. 기판에 형성된 파이프 트랜지스터, 상기 파이프 트랜지스터와 공통 소스 라인 사이에 연결된 제1 수직 메모리 스트링, 상기 파이프 트랜지스터와 비트 라인 사이에 연결된 제2 수직 스트링을 포함하는 메모리 블록;
    블록 선택 신호에 응답하여 상기 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 연결하도록 구성된 트랜지스터들을 포함하는 연결 회로; 및
    어드레스 신호에 응답하여 상기 블록 선택 신호를 상기 연결 회로의 트랜지스터들 및 상기 파이프 트랜지스터의 게이트로 출력하도록 구성된 디코더를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 연결 회로에 포함된 트랜지스터들의 게이트들과 상기 파이프 트랜지스터들의 게이트가 전기적으로 연결되는 반도체 장치.
  9. 제 7 항에 있어서, 상기 연결 회로는,
    상기 블록 선택 신호에 응답하여 상기 제1 수직 메모리 스트링의 제1 로컬 라인들을 제1 글로벌 라인들과 연결하도록 구성되는 트랜지스터들을 포함하는 제1 연결 회로; 및
    상기 블록 선택 신호에 응답하여 상기 제2 수직 메모리 스트링의 제2 로컬 라인들을 제2 글로벌 라인들과 연결하도록 구성되는 트랜지스터들을 포함하는 제2 연결 회로를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제1 연결 회로는 상기 메모리 블록의 일측에 배치되고, 상기 제2 연결 회로는 상기 메모리 블록의 타측에 배치되는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 연결 회로들에 포함된 트랜지스터들의 게이트들과 상기 파이프 트랜지스터의 게이트가 연결되는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 블록 선택 신호는 상기 디코더로부터 상기 디코더와 상기 메모리 블록의 사이에 위치하는 상기 연결 회로의 트랜지스터들로 인가되고,
    상기 블록 선택 신호는 상기 디코더로부터 상기 파이프 트랜지스터의 게이트를 통해 상기 연결 회로의 나머지 트랜지스터들로 인가되는 반도체 장치.
  13. 제 7 항에 있어서,
    상기 로컬 라인들은 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인을 포함하고,
    상기 글로벌 라인들은 글로벌 드레인 셀렉트 라인, 글로벌 워드라인들 및 글로벌 소스 셀렉트 라인들을 포함하는 반도체 장치.
  14. 기판에 형성된 파이프 트랜지스터, 상기 파이프 트랜지스터와 공통 소스 라인 사이에 연결된 제1 수직 메모리 스트링, 상기 파이프 트랜지스터와 비트 라인 사이에 연결된 제2 수직 스트링을 포함하는 메모리 블록; 및
    상기 메모리 블록이 선택되면 상기 메모리 블록의 어드레스에 의해 생성되는 블록 선택 신호에 응답하여 상기 제1 및 제2 수직 메모리 스트링들의 로컬 라인들을 글로벌 라인들과 연결하는 동작 회로를 포함하고,
    상기 동작 회로는 상기 블록 선택 신호를 상기 선택된 메모리 블록에 포함된 상기 파이프 트랜지스터의 게이트로 인가하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 로컬 라인들과 상기 글로벌 라인들을 연결하기 위해 상기 동작 회로에 포함된 트랜지스터들의 게이트들이 상기 파이프 트랜지스터의 게이트와 연결되는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 로컬 라인들은 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인을 포함하고,
    상기 글로벌 라인들은 글로벌 드레인 셀렉트 라인, 글로벌 워드라인들 및 글로벌 소스 셀렉트 라인들을 포함하는 반도체 장치.
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