KR101951046B1

KR101951046B1 - 반도체 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템

Info

Publication number: KR101951046B1
Application number: KR1020120095095A
Authority: KR
Inventors: 최상무
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-08-29
Filing date: 2012-08-29
Publication date: 2019-04-25
Also published as: US20140063951A1; US8817539B2; KR20140028565A

Abstract

반도체 메모리 장치의 동작 방법은 비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들에 의해 정의되는 메모리 셀들 중 선택된 메모리 셀이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하는 단계, 상기 선택된 메모리 셀이 연결된 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하는 단계, 및 상기 선택된 메모리 셀이 연결된 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하는 단계를 포함한다.

Description

반도체 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템{Semiconductor memory device, operating method thereof and memory system including thesame}

본 발명은 프로그램 동작을 실시하는 반도체 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.

도 1은 2차원(2D) 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 회로도이다.

도 1에는 2개의 셀 스트링(ST1, ST2)들을 포함하는 메모리 블록이 도시되어 있다. 각 셀스트링은 비트라인(BL1, BL2)과 공통 소스 라인(CSL) 사이에 직렬 접속된 드레인 선택 트랜지스터(DST), 메모리 셀들(C1, C2), 및 소스 선택 트랜지스터(SST)를 포함한다. 설명의 편의를 위해 하나의 셀 스트링이 2개의 메모리 셀들(C1, C2)을 포함하는 것을 예로 들어 설명한다.

제1 스트링(ST1)에 포함되는 메모리 셀들 중 제2 워드라인(WL2)과 제1 비트라인(BL1)에 연결된 메모리 셀(C21)에 데이터를 프로그램하는 경우, 선택 비트라인인 제1 비트라인(BL1)에는 프로그램 허용 전압(예: 0V)을 인가하고, 비선택 비트라인인 제2 비트라인(BL2)에는 프로그램 금지 전압(예: Vcc)을 인가한다. 선택 워드라인인 제2 워드라인(WL2)에는 프로그램전압(Vpgm)을 인가하고 비선택 워드라인인 제1 워드라인(WL1)에는 패스전압(Vpass)을 인가한다. 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고 소스 선택 라인(SSL)에는 접지전압(예: 0V)을 인가한다. 이 경우 제2 스트링(ST2)의 채널은 Vcc-Vth 레벨까지 프리차지된다. 이후 제2 스트링(ST2)의 채널은 부스팅되어 제2 워드라인(WL2) 및 제2 비트라인(BL2)에 연결된 메모리 셀(C22)은 프로그램금지되고, 제2 워드라인(WL2)과 제1 비트라인(BL1)에 연결된 메모리 셀(C21)은 프로그램된다.

최근, 메모리 집적도를 높이기 위해 3차원 반도체 메모리 장치가 연구 개발되고 있다. 3차원 반도체 메모리 장치의 경우 메모리 셀들이 2차원이 아닌 3차원 상에 배치되기 때문에 프로그램 동작 특성 면에서 2차원 반도체 메모리 장치와 차이점이 존재한다.

따라서 3차원 반도체 메모리 장치의 물리적 특성에 맞게 프로그램 동작을 실시할 필요가 있다.

본 발명의 실시예는 프로그램 디스터브(program disturbance) 현상의 발생을 방지할 수 있는 반도체 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템을 제공한다.

반도체 메모리 장치의 동작 방법은 비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들에 의해 정의되는 메모리 셀들 중 선택된 메모리 셀이 연결된 선택 비트라인에 제1 전압(0V) 보다 기준전압(Vcc)만큼 높은 제2 전압(Vcc)를 인가하고, 비선택 비트라인에 상기 제2 전압(Vcc) 보다 상기 기준전압(Vcc)만큼 높은 제3 전압(2Vcc)을 인가하는 단계, 상기 선택된 메모리 셀이 연결된 선택된 드레인 선택 라인에 상기 제2 전압(Vcc)보다 상기 기준전압만큼(Vcc) 높은 상기 제3 전압(2Vcc)을 인가하고, 비선택된 드레인 선택 라인에 상기 제1 전압(0V) 보다 상기 기준전압(Vcc)만큼 높은 상기 제2 전압(Vcc)을 인가하는 단계, 및 상기 선택된 메모리 셀이 연결된 선택 워드라인에 프로그램 전압(Vpgm)보다 상기 기준전압(Vcc)만큼 높은 제4 전압(Vpgm+Vcc)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)보다 상기 기준전압(Vcc)만큼 높은 제5 전압(Vpass+Vcc)을 인가하는 단계를 포함한다.

반도체 메모리 장치는 비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들에 의해 정의되는 메모리 셀들을 포함하는 메모리 블록, 및 프로그램 동작 시, 선택된 메모리 셀들이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하고, 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하고, 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하도록 구성된 주변 회로를 포함한다.

반도체 메모리 장치는 비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들을 포함하고, 상기 워드라인들이 상기 수직 채널층을 감싸는 부분에서 형성되는 메모리 셀들을 포함하는 메모리 블록,

비트 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 메모리 셀들이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하도록 구성된 페이지 버퍼, 및

워드 라인들 및 선택 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하고, 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하도록 구성된 전압 공급부를 포함한다.

메모리 시스템은 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 반도체 메모리 장치는 비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들을 포함하고, 상기 워드라인들이 상기 수직 채널층을 감싸는 부분에서 형성되는 메모리 셀들을 포함하는 메모리 블록, 비트 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 메모리 셀들이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하도록 구성된 페이지 버퍼, 및 워드 라인들 및 선택 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하고, 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하도록 구성된 전압 공급부를 포함한다.

본 발명의 실시예는 3차원으로 배치된 메모리 셀들을 포함하는 반도체 메모리 장치의 프로그램 동작 시 채널이 프리차지되지 않는 비선택 셀 스트링들의 비트라인 전압과 드레인 선택 전압을 조절하여 비선택 셀 스트링들의 채널을 프리차지한다.

비선택 셀 스트링들에서 채널 부스팅이 안정적으로 실시되고 드레인 선택 라인을 통해 흐르는 누설 전류(leakage current)가 감소됨으로써 프로그램 디스터브 현상의 발생을 감소시킬 수 있고, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

도 1은 2차원(2D) 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3a 및 도 3b는 도 1에 도시된 메모리 블록의 일 실시예를 설명하기 위한 도면이다.
도 4a 및 도 4b는 도 1에 도시된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 6 내지 도 8은 각각 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도, 흐름도, 및 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서 사용되는 전압들의 인가 조건을 보여주는 테이블이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이고, 도 3a 및 도 3b는 도 1에 도시된 메모리 블록의 일 실시예를 설명하기 위한 도면이고, 도 4a 및 도 4b는 도 1에 도시된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.

도 2를 참조하면, 반도체 메모리 장치는 메모리 어레이(110)와 주변 회로(120, 130, 140, 150, 160)를 포함한다. 주변 회로는 제어 회로(120)와 동작 회로(130, 140, 150, 160)를 포함한다. 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 선택 회로(150) 및 입출력 회로(160)를 포함할 수 있다.

메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록(110MB)은 다수의 메모리 스트링들을 포함할 수 있다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.

도 3a는 도 2에 도시된 메모리 블록의 실시예를 설명하기 위한 입체도이고, 도 3b는 도 3a에 도시된 입체도의 3차원 등가 회로도이다.

도 3a 및 도 3b를 참조하면, P웰(PW)이 형성된 반도체 기판 상에 소스 라인(SL)이 형성된다. 소스 라인(SL)은 각 셀 스트링들 사이에 공통으로 접속되어 공통 소스 라인(CSL)이 될 수 있다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)을 반도체 기판으로부터 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SSL, WL0~WLn, DSL)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SSL, WL0~WLn, DSL) 사이에도 위치한다.

최하부 도전막은 소스 선택 라인(SSL)이 되고, 최상부 도전막은 드레인 선택 라인(DSL)이 된다. 선택 라인들(SSL, DSL) 사이의 도전막들은 워드라인들(WL0~WLn)이 된다. 드레인 선택 라인(DSL)은 수직 채널층(SP)의 상단부를 감싸도록 형성되고, 소스 선택 라인(SSL)은 수직 채널층(SP)의 하단부를 감싸도록 형성된다. 다시 말해, 반도체 기판 상에는 서로 다른층에 형성되는 도전막들(SSL, WL0~WLn, DSL)이 다층으로 형성되고, 도전막들(SSL, WL0~WLn, DSL)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.

수직 채널층(SP)을 최상부 도전막(DSL)이 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 수직 채널층(SP)을 최하부 도전막(SSL)이 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성된다. 수직 채널층(SP)을 중간 도전막들(WL0~WLn)이 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.

상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 이러한 메모리 스트링을 BiCS(Bit Cost Scalable) 구조라 한다.

상기에서 설명한 구조가 메모리 스트링이 되고, 메모리 블록에는 다수의 메모리 스트링들이 포함된다.

이와는 다른 구조의 메모리 블록을 설명하면 다음과 같다.

도 4a는 도 2에 도시된 메모리 블록의 다른 실시예를 설명하기 위한 입체도이고, 도 4b는 도 4a에 도시된 입체도의 등가 회로도이다.

도 4a 및 도 4b를 참조하면, 반도체 기판(미도시) 상에 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG) 내에 수평 채널층(미도시)이 형성된다. 수평 채널층의 양단부에는 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.

반도체 기판으로부터 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(WL0~WL7, SSL)이 형성된다. 또한, 반도체 기판으로부터 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(WL8~WL15, DSL)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 수평 채널층의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2) 및 도전막들(SSL, WL0~WL15, DSL)의 사이와 수평 채널층 및 파이프 게이트(PG)의 사이에도 위치한다.

제1 수직 채널층(SP1)의 상단부를 감싸는 최상부 도전막은 소스 선택 라인(SSL)이 되고, 소스 선택 라인(SSL) 하부의 도전막들은 워드라인들(WL0~WL7)이 된다. 제2 수직 채널층(SP2)의 상단부를 감싸는 최상부 도전막은 드레인 선택 라인(DSL)이 되고, 드레인 선택 라인(DSL) 하부의 도전막들은 워드라인들(WL8~WL15)이 된다.

다시 말해, 반도체 기판 상에는 서로 다른층에 한쌍의 도전막들(SSL, WL0~WL15, DSL)이 적층되고, 도전막들(SSL, WL0~WL7)을 관통하는 제1 수직 채널층(SP1)이 파이프 게이트(PG) 내부에 형성된 수평 채널층의 일단부와 소스 라인(SL) 사이에 수직으로 연결된다. 도전막들(DSL, WL8~WL15)을 관통하는 제2 수직 채널층(SP2)이 파이프 게이트(PG) 내부에 형성된 수평 채널층의 타단부와 비트 라인(BL) 사이에 수직으로 연결된다.

제1 수직 채널층(SP1)을 최상부 도전막(SSL)이 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 제1 수직 채널층(SP1)을 나머지 도전막(WL0~WL7)이 감싸는 부분에서 메모리 셀들(C0~C7)이 형성된다. 제2 수직 채널층(SP2)을 최상부 도전막(DSL)이 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 제2 수직 채널층(SP2)을 나머지 도전막(WL8~WL15)이 감싸는 부분에서 메모리 셀들(C8~C15)이 형성된다.

상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 수평 채널층 사이에서 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST) 및 메모리 셀들(C0~C7)과 비트 라인(BL)과 파이프 채널층(PC) 사이에서 기판과 수직으로 연결되는 드레인 선택 트랜지스터(DST) 및 메모리 셀들(C8~C15)을 포함한다. 이러한 메모리 스트링을 P-BiCS(Pipe-shaped Bit Cost Scalable) 구조라 한다.

메모리 블록에서 비트라인(BL)마다 4개의 메모리 스트링(ST)이 연결되며 연결되는 메모리 스트링의 수는 변경 가능하다. 각각의 스트링(ST)과 비트라인(BL)이 연결 및 차단은 서로 다른 드레인 선택 라인(DSL1~DSL4)에 의해 제어된다.

도 2, 도 3b, 및 도 4b를 참조하면, 주변 회로(120~160)는 선택된 워드라인에 연결된 메모리 셀들의 프로그램 루프, 리드 루프 및 소거 루프를 수행하도록 구성된다. 이러한 주변 회로는 프로그램 루프, 리드 루프 및 소거 루프를 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 루프, 리드 루프 및 소거 루프를 수행하도록 구성된 동작 회로(130~160)를 포함한다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하며, 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 소거 루프는 소거 동작과 소거 검증 동작을 포함하며, 소거 루프는 ISPE(Increment Step Pulse Erase) 방식으로 실시될 수 있다. 프로그램 루프, 리드 루프 및 소거 루프를 수행하기 위하기 위하여, 동작 회로(130~160)는 제어 회로(120)의 제어에 따라 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 검증 전압, 소스 전압, 드레인 셀렉트 전압, 소스 셀렉트 전압, 파이프 게이트 전압 및 비트라인 전압을 동작 전압(Vop)으로서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WL15, SSL, PG, SL) 및 비트라인들(BL)로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전압 또는 전류를 센싱하도록 구성된다. 특히, NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 선택 회로(150) 및 입출력 회로(160)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.

제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 리드 루프 또는 소거 루프를 수행하기 위한 동작 전압들(Vop)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(VCON)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 리드 루프 또는 소거 루프를 수행하기 위해 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(미도시)을 제어하기 위한 PB 제어 신호들(PBCON)을 출력한다. 또한, 어드레스 신호(ADD)가 제어 회로(120)로 입력되면, 제어 회로(120)는 어드레스 신호(ADD)를 이용하여 로우 어드레스 신호(RADD)를 전압 공급 회로(130)로 출력하고 컬럼 어드레스 신호(CADD)를 컬럼 선택 회로(150)로 출력한다.

전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 루프, 리드 루프 또는 소거 루프에 따라 필요한 동작 전압들을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL, PG)과 공통 소스 라인(CSL)으로 동작 전압들을 출력한다.

페이지 버퍼 그룹들(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함한다. 프로그램 동작 시 제어 회로(120)의 PB 제어 신호(PBCON)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 PB 제어 신호(PBCON)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.

컬럼 선택 회로(150)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 즉, 컬럼 선택 회로(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(150)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들을 선택한다.

입출력 회로(160)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(150)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.

도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.

도 5에서는 설명의 편의를 위해 3차원 반도체 메모리 장치의 셀 스트링들을 2차원으로 도시하였다. 2개의 비트라인(BL1, BL2)에 연결된 4개의 셀 스트링들(ST1~ST4), 그리고 각 셀 스트링들은 2개의 메모리 셀들을 포함하는 경우를 예로 들어 설명하기로 한다.

제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀(C11, A)에 데이터를 프로그램하는 경우에, 선택 비트라인인 제1 비트라인(BL1)에는 프로그램 허용 전압으로서 접지 전압(예: 0V)을 인가하고 비선택 비트라인인 제2 비트라인(BL2)에는 프로그램 금지 전압으로서 전원 전압(Vcc)을 인가한다. 선택 드레인 선택 라인(DSL1)에는 전원 전압(Vcc)을 인가하고 비선택 드레인 선택 라인(DSL2)에는 접지 전압(0V)을 인가한다. 모든 소스 선택 라인(SSL1, SSL2)에는 접지 전압(0V)를 인가하고 공통 소스 라인(CSL)에는 전원 전압(Vcc)을 인가한다. 선택 워드라인인 제1 워드라인(WL1)에는 프로그램 전압(Vpgm)을 인가하고 비선택 워드라인인 제2 워드라인(WL2)에는 패스 전압(Vpass)을 인가한다.

그 결과, 제2 스트링(ST2)의 채널은 Vcc-Vth로 프리차지되고, 채널 부스팅에 의해 제2 스트링(ST2)의 메모리 셀(C12, B)은 프로그램되지 않는다.

그러나, 제3 스트링(ST3)과 제4 스트링(ST4)의 채널은 프리차지되지 않는다. 제3 스트링(ST3)의 메모리 셀(C)과 제4 스트링(ST4)의 메모리 셀(D)은 채널 부스팅이 제대로 되지 않아서, 프로그램 금지 셀임에도 불구하고 프로그램되는 프로그램 디스터브 현상이 발생할 우려가 있다.

따라서 프로그램 금지 셀들의 채널을 프리차지할 필요가 있다.

도 6 내지 도 8은 각각 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도, 흐름도, 및 타이밍도이고, 도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서 사용되는 전압들의 인가 조건을 보여주는 테이블이다.

도 6을 참조하면, 먼저 제3 스트링(ST3)의 채널을 프리차지하기 위해 제2 드레인 선택 라인(DSL1)에 접지 전압(0V)이 아닌 전원 전압(Vcc)을 인가하고(1) 제1 비트라인(BL1)에 접지 전압(0V)이 아닌 전원 전압(Vcc)을 인가한다(2). 제3 스트링(ST3)의 채널은 Vcc-Vth레벨까지 프리차지된다.

제1 비트라인(BL1)에 전원 전압(Vcc)이 인가되면 제1 드레인 선택 트랜지스터(DST1)의 게이트와 드레인에 모두 전원 전압이 인가되는데, 이 경우 채널 전압이 Vcc-Vth까지 상승되면 제1 드레인 선택 트랜지스터가 턴 오프된다. 이로 인해 제1 스트링(ST1)의 채널이 부스팅되어 메모리 셀(A)이 프로그램되지 않는다. 이를 방지하기 위해 제1 드레인 선택 라인(DSL1)에 원래 전압(Vcc)보다 전원전압(Vcc)만큼 상승된 전압(2Vcc)을 인가한다(3). 제1 드레인 선택 트랜지스터(DST1)가 턴 온 상태를 유지하므로 제1 스트링(ST1)의 채널이 부스팅되지 않는다.

제1 드레인 선택 라인(DSL1)에 전원 전압의 두배 만큼의 전압(2Vcc)이 인가되면 제2 스트링(ST2)의 채널이 부스팅되지 않아서 제2 스트링(ST2)의 메모리 셀(C12, B)이 프로그램되는 문제가 발생한다. 이를 방지하기 위해 제2 비트라인(BL2)에 전원 전압의 두배 만큼의 전압(2Vcc)을 인가한다(4). 제2 스트링(ST2)의 채널은 2Vcc-Vth레벨까지 프리차지된다.

제2 비트라인(BL2)에는 전원 전압의 두배 만큼의 전압(2Vcc)가 인가되고 제2 드레인 선택 라인(DSL2)에는 전원 전압(Vcc)이 인가되므로 제4 스트링(ST4)의 채널은 Vcc-Vth레벨까지 프리차지된다.

결론적으로, 선택 비트라인(BL1)과 비선택 비트라인(BL2), 선택 드레인 선택 라인(DSL1)과 비선택 드레인 선택 라인(DSL2)에 인가하는 전압이 전원 전압(Vcc)만큼 상승한 것을 볼 수 있다. 따라서 정상적인 프로그램 동작의 실시를 위해 선택 워드라인(WL1)에는 프로그램 전압(Vpgm) 보다 전원 전압(Vcc)만큼 상승된 전압(Vpgm+Vcc)을 인가하고 비선택 워드라인(WL2)에는 패스 전압(Vpass) 보다 전원 전압(Vcc)만큼 상승된 전압(Vpass+Vcc)을 인가한다.

이와 같이, 비선택 메모리 셀들(B, C, D)을 포함하는 제2 내지 제4 스트링(ST2~ST4)들의 채널이 모두 프리차지되므로 채널 부스팅에 의해 비선택 메모리 셀들(B, C, D)은 프로그램되지 않는다. 따라서 프로그램 디스터브 현상의 발생을 방지할 수 있다. 또한, 비트라인의 전압 레벨이 증가함으로써 드레인 선택 라인을 통해 흐르는 누설 전류가 감소하여 프로그램 디스터브 현상의 발생을 방지할 수 있다.

한편, 각 비트라인과 드레인 선택 라인 및 워드라인에 인가하는 전압은 설명의 편의를 위해 선택된 것이며 전압의 크기가 이에 한정되는 것은 아니다.

도 7 내지 도 9를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 먼저 비트라인들이 셋업된다(S210, t1). 비트라인들 중 선택 비트라인에 제1 비트라인 전압(VBL1)이 인가되고 비선택 비트라인에 제1 비트라인 전압(VBL1) 보다 높은 제2 비트라인 전압(VBL2)이 인가된다. 예시적으로, 제1 비트라인 전압(VBL1)은 전원 전압(Vcc) 보다 낮은 전압이고, 제2 비트라인 전압(VBL2)은 전원 전압(VBL2)일 수 있다.

다음으로 채널이 셋업된다(S220, t2). 선택된 드레인 선택 라인에 제1 드레인 선택 전압(VDSL1)이 인가되고, 비선택 드레인 선택 라인에 제2 드레인 선택 전압(VDSL2)가 인가된다. 예시적으로, 제1 드레인 선택 전압(VDSL1)은 제2 드레인 선택 전압(VDSL2) 보다 높은 전압이고, 제 2 드레인 선택 전압(VDSL2)은 전원 전압(Vcc)일 수 있다.

메모리 셀(A)가 포함된 제1 스트링(ST1)의 채널은 제1 비트라인 전압(VBL1)과 제1 드레인 선택 전압(VDSL1)에 의해 셋업되고, 메모리 셀(B)가 포함된 제2 스트링(ST1)의 채널은 제2 비트라인 전압(VBL1)과 제1 드레인 선택 전압(VDSL1)에 의해 셋업되고, 메모리 셀(C)가 포함된 제3 스트링(ST3)의 채널은 제1 비트라인 전압(VBL1)과 제2 드레인 선택 전압(VDSL2)에 의해 셋업되고, 메모리 셀(D)가 포함된 제4 스트링(ST4)의 채널은 제2 비트라인 전압(VBL1)과 제2 드레인 선택 전압(VDSL1)에 의해 셋업된다.

채널이 셋업되면, 프로그램 동작 전압을 인가한다(S230).

프로그램 동작 전압의 인가에 의해 먼저 채널 부스팅이 일어난다(t3). 셀 스트링들의 채널이 프리차지되고, 드레인 선택 트랜지스터가 턴 오프되어 채널이 플로팅 상태가 되었을 때 선택 워드라인 및 비선택 워드라인에 패스 전압(Vpass)이 인가되면 채널 부스팅이 일어난다. 따라서 제2 내지 제4 셀 스트링(ST2~ST4)들의 채널이 부스팅되어 채널 전압이 상승한다. 실시예로서, 패스 전압(Vpass) 보다 기준 전압(Vref)만큼 높은 전압(Vpass+Vref)을 선택 워드라인 및 비선택 워드라인에 인가한다. 기준 전압(Vref)은 전원 전압(Vcc)일 수 있다.

마지막으로, 선택 워드라인의 전압 레벨을 프로그램 전압(Vpgm) 보다 기준 전압(Vref)만큼 높은 전압 레벨(Vpgm+Vref)까지 변경하여 선택된 메모리 셀에 데이터를 프로그램한다.

한편, 비트라인 셋업 구간(t1), 채널 셋업 구간(t2), 채널 부스팅 구간(t3), 그리고 프로그램 구간(t4)에서 소스 선택 라인(SSL)에는 접지 전압(Vss)이 인가된다. 즉, 셀 스트링들은 공통 소스 라인(CSL)과 전기적으로 분리된다.

도 10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.

도 10은 P-BiCS 구조의 메모리 스트링에서 본 발명의 실시예가 적용되는 것을 설명한다.

도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 다른 비선택 워드라인들과 마찬가지로 파이프 게이트 라인(PG)에 패스전압(Vpass) 보다 전원 전압(Vcc)만큼 상승된 전압(Vpass+Vcc)을 인가한다. 그 이외의 부분은 도 6에서 설명한 내용과 동일하므로 중복 설명은 생략하기로 한다.

도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(300)은 불휘발성 메모리 장치(320)와 메모리 컨트롤러(310)를 포함한다.

불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(320)와 메모리 컨트롤러(310)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(311)은 프로세싱 유닛(312)의 동작 메모리로써 사용된다. 호스트 인터페이스(313)는 메모리 시스템(300)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(314)은 불휘발성 메모리 장치(320)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(314)는 본 발명의 불휘발성 메모리 장치(320)와 인터페이싱 한다. 프로세싱 유닛(312)은 메모리 컨트롤러(310)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(300)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(320)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(300)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(310)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(400)에 본 발명의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(400)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(410)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(420)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(430)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(440) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(450)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.

도 13에는 본 발명에 따른 플래시 메모리 장치(512)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(500)은 시스템 버스(560)에 전기적으로 연결된 마이크로프로세서(520), 램(530), 사용자 인터페이스(540), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(550) 및 메모리 시스템(510)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(500)이 모바일 장치인 경우, 컴퓨팅 시스템(500)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(510)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(510)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
120: 제어 회로 130: 전압 공급 회로
140: 페이지 버퍼 그룹 150: 컬럼 선택 회로
160: 입출력 회로 ST: 스트링

Claims

비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들에 의해 정의되는 메모리 셀들 중 선택된 메모리 셀이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하는 단계;
상기 선택된 메모리 셀이 연결된 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하는 단계; 및
상기 선택된 메모리 셀이 연결된 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제1항에 있어서,
상기 제1 전압은 상기 제4 전압과 같은 레벨을 갖는 반도체 메모리 장치의 동작 방법.
제1항에 있어서,
상기 제2 전압은 상기 제3 전압과 같은 레벨을 갖는 반도체 메모리 장치의 동작 방법.
제1항에 있어서,
상기 프로그램 전압과 상기 제5 전압의 차이는 상기 제1 전압과 상기 제2 전압의 차이와 같은 반도체 메모리 장치의 동작 방법.
제1항에 있어서,
상기 패스 전압과 상기 제6 전압의 차이는 상기 제1 전압과 상기 제2 전압의 차이와 같은 반도체 메모리 장치의 동작 방법.
제1항에 있어서, 상기 선택 워드라인에 제5 전압을 인가하고 비선택 워드라인들에 제6 전압을 인가하는 단계는,
상기 선택 워드라인 및 상기 비선택 워드라인들에 상기 제6 전압을 인가하는 단계; 및
상기 선택 워드라인의 전압 레벨을 상기 제5 전압 레벨까지 상승시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들에 의해 정의되는 메모리 셀들 중 선택된 메모리 셀이 연결된 선택 비트라인에 제1 전압(0V) 보다 기준전압(Vcc)만큼 높은 제2 전압(Vcc)를 인가하고, 비선택 비트라인에 상기 제2 전압(Vcc) 보다 상기 기준전압(Vcc)만큼 높은 제3 전압(2Vcc)을 인가하는 단계;
상기 선택된 메모리 셀이 연결된 선택된 드레인 선택 라인에 상기 제2 전압(Vcc)보다 상기 기준전압(Vcc)만큼 높은 상기 제3 전압(2Vcc)을 인가하고, 비선택된 드레인 선택 라인에 상기 제1 전압(0V) 보다 상기 기준전압(Vcc)만큼 높은 상기 제2 전압(Vcc)을 인가하는 단계; 및
상기 선택된 메모리 셀이 연결된 선택 워드라인에 프로그램 전압(Vpgm)보다 상기 기준전압(Vcc)만큼 높은 제4 전압(Vpgm+Vcc)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)보다 상기 기준전압(Vcc)만큼 높은 제5 전압(Vpass+Vcc)을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제7항에 있어서, 상기 선택 워드라인에 제4 전압을 인가하고 비선택 워드라인들에 제5 전압을 인가하는 단계는,
상기 선택 워드라인 및 상기 비선택 워드라인들에 상기 제5 전압을 인가하는 단계; 및
상기 선택 워드라인의 전압 레벨을 상기 제4 전압 레벨까지 상승시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들에 의해 정의되는 메모리 셀들을 포함하는 메모리 블록; 및
프로그램 동작 시, 선택된 메모리 셀들이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하고, 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하고, 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하도록 구성된 주변 회로를 포함하는 반도체 메모리 장치.
제9항에 있어서, 상기 주변회로는
같은 전압 레벨을 갖는 상기 제1 전압과 상기 제4 전압을 상기 선택 비트라인과 상기 비선택된 드레인 선택 라인에 인가하는 반도체 메모리 장치.
제9항에 있어서, 상기 주변회로는
같은 전압 레벨을 갖는 상기 제2 전압과 상기 제3 전압을 상기 비선택된 비트라인과 상기 선택된 드레인 선택 라인에 인가하는 반도체 메모리 장치.
제9항에 있어서, 상기 주변회로는
상기 프로그램 전압과 상기 제5 전압의 차이가 상기 제1 전압과 상기 제2 전압의 차이와 같도록 상기 프로그램 전압, 상기 제5 전압, 상기 제1 전압, 및 상기 제2 전압을 인가하는 반도체 메모리 장치.
제9항에 있어서, 상기 주변회로는
상기 패스 전압과 상기 제6 전압의 차이가 상기 제1 전압과 상기 제2 전압의 차이와 같도록 상기 패스 전압, 상기 제6 전압, 상기 제1 전압, 및 상기 제2 전압을 인가하는 반도체 메모리 장치.
제9항에 있어서 상기 주변 회로는
상기 선택 워드라인에 제5 전압을 인가하고 비선택 워드라인들에 제6 전압을 인가할 때, 상기 선택 워드라인 및 상기 비선택 워드라인들에 상기 제6 전압을 인가한 후에 상기 선택 워드라인의 전압 레벨을 상기 제5 전압 레벨까지 상승시키는 반도체 메모리 장치.
비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들을 포함하고, 상기 워드라인들이 상기 수직 채널층을 감싸는 부분에서 형성되는 메모리 셀들을 포함하는 메모리 블록;
비트 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 메모리 셀들이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하도록 구성된 페이지 버퍼; 및
워드 라인들 및 선택 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하고, 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하도록 구성된 전압 공급부를 포함하는 반도체 메모리 장치.
제15항에 있어서, 상기 제1 전압과 상기 제4 전압은 같은 전압 레벨을 갖는 반도체 메모리 장치.
제15항에 있어서, 상기 제2 전압과 상기 제3 전압은 같은 전압 레벨을 갖는 반도체 메모리 장치.
제15항에 있어서, 상기 프로그램 전압과 상기 제5 전압의 차이는 상기 제1 전압과 상기 제2 전압의 차이와 같은 반도체 메모리 장치.
제15항에 있어서, 상기 패스 전압과 상기 제6 전압의 차이는 상기 제1 전압과 상기 제2 전압의 차이와 같은 반도체 메모리 장치.
반도체 메모리 장치; 및
상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
상기 반도체 메모리 장치는
비트라인과 공통 소스 라인 사이에 연결된 수직 채널층을 반도체 기판으로부터 서로 다른 높이에서 감싸는 워드라인들을 포함하고, 상기 워드라인들이 상기 수직 채널층을 감싸는 부분에서 형성되는 메모리 셀들을 포함하는 메모리 블록;
비트 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 메모리 셀들이 연결된 선택 비트라인에 제1 전압을 인가하고 비선택 비트라인에 상기 제1 전압 보다 높은 제2 전압을 인가하도록 구성된 페이지 버퍼; 및
워드 라인들 및 선택 라인들을 통해 상기 메모리 블록에 연결되고, 프로그램 동작 시에 선택된 드레인 선택 라인에 제3 전압을 인가하고 비선택된 드레인 선택 라인에 상기 제3 전압 보다 낮은 제4 전압을 인가하고, 선택 워드라인에 프로그램 전압보다 높은 제5 전압을 인가하고 비선택 워드라인들에 패스 전압보다 높은 제6 전압을 인가하도록 구성된 전압 공급부를 포함하는 메모리 시스템.