KR20160097006A - 반도체 메모리 장치 및 그 프로그램 방법 - Google Patents

반도체 메모리 장치 및 그 프로그램 방법 Download PDF

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KR20160097006A KR1020150018784A KR20150018784A KR20160097006A KR 20160097006 A KR20160097006 A KR 20160097006A KR 1020150018784 A KR1020150018784 A KR 1020150018784A KR 20150018784 A KR20150018784 A KR 20150018784A KR 20160097006 A KR20160097006 A KR 20160097006A
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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 비트 라인들 각각과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 어레이; 및 상기 비트 라인들을 통해 상기 메모리 어레이에 연결되고, 프로그램 동작 시, 상기 메모리 어레이의 온도에 따라 가변된 비트 라인 전압을 생성하여 상기 비트 라인들 중 선택된 비트 라인에 제공하고, 프로그램 금지 전압을 비선택된 비트 라인에 제공하는 주변회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 집적도를 높일 수 있는 다양한 구조로 개발되고 있다. 그 예로서, 3차원 메모리 소자를 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 메모리 소자는 채널막을 따라 기판 상에 적층된 메모리 셀들을 포함한다. 3차원 메모리 소자는 메모리 셀들의 적층 수를 증가시켜 집적도를 향상시킬 수 있다. 이러한 3차원 메모리 소자는 2차원 메모리 소자와 다른 구조의 메모리 블록을 포함한다. 따라서, 동작의 신뢰성 확보를 위해 3차원 메모리 소자의 구조에 적합한 다양한 기술 개발이 요구된다.
본 발명의 실시 예는 프로그램 동작의 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그 프로그램 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트 라인들 각각과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 어레이; 및 상기 비트 라인들을 통해 상기 메모리 어레이에 연결되고, 프로그램 동작 시, 상기 메모리 어레이의 온도에 따라 가변된 비트 라인 전압을 생성하여 상기 비트 라인들 중 선택된 비트 라인에 제공하고, 프로그램 금지 전압을 비선택된 비트 라인에 제공할 수 있다.
상기 프로그램 동작시, 상기 주변회로는 상기 온도가 기준 온도 이하인 경우 상기 선택된 비트 라인에 제1 비트 라인 전압을 제공하고, 상기 온도가 기준 온도를 초과한 경우 상기 선택된 비트 라인에 상기 제1 비트 라인 전압보다 높은 제2 비트 라인 전압을 제공할 수 있다.
상기 기준 온도는 상온일 수 있다.
상기 상온은 20℃ 내지 25℃의 범위를 포함한다.
상기 제2 비트 라인 전압은 상기 프로그램 금지 전압보다 낮다.
상기 메모리 어레이는, 상기 메모리 스트링들 단위로 직렬로 연결되고 제1 내지 제3 방향을 따라 배열된 메모리 셀들을 포함할 수 있다.
상기 메모리 스트링들 각각은 상기 비트 라인들 중 어느 하나에 연결된 드레인 셀렉트 트랜지스터; 상기 드레인 셀렉트 트랜지스터와 동일 평면에 배치되고 상기 공통 소스 라인에 연결된 소스 셀렉트 트랜지스터; 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터와 다른 평면에 배치된 파이프 트랜지스터; 상기 파이프 트랜지스터와 상기 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 드레인 사이드 메모리 셀들을 포함하는 드레인 사이드 스트링; 및 상기 파이프 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 소스 사이드 메모리 셀들을 포함하는 소스 사이드 스트링을 포함할 수 있다.
상기 메모리 스트링들 각각은 상기 비트 라인들 중 어느 하나에 연결된 드레인 셀렉트 트랜지스터; 상기 드레인 셀렉트 트랜지스터와 다른 평면에 배치되고 상기 공통 소스 라인에 연결된 소스 셀렉트 트랜지스터; 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 상기 메모리 셀들 중 일부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 프로그램 방법은 비트 라인들 각각과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 어레이를 제공하는 단계; 상기 메모리 어레이의 온도를 센싱하는 단계; 및 센싱된 상기 온도에 따라 비트 라인 전압을 생성하여 상기 비트 라인들 중 선택된 비트 라인에 인가하는 단계를 포함할 수 있다.
상기 비트 라인 전압을 상기 선택된 비트 라인에 인가하는 동안, 상기 비트 라인들 중 비선택된 비트 라인에 프로그램 금지 전압을 인가할 수 있다.
상기 비트 라인 전압은 상기 프로그램 금지 전압보다 낮다.
본 기술은 프로그램 동작 시, 선택된 비트 라인에 제공되는 비트 라인 전압을 메모리 어레이의 온도에 따라 가변함으로써 프로그램 동작의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 메모리 스트링을 설명하기 위한 회로도들이다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 5a 및 도 5b는 선택된 비트 라인에 연결된 프로그램 모드 스트링의 동작을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 선택된 비트 라인에 연결된 선택 금지 모드 스트링의 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 비선택된 비트 라인에 연결된 비선택 금지 모드 스트링들의 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110)와 주변 회로(120)를 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들(MB)을 포함한다. 메모리 블록들(110) 각각은 다수의 메모리 스트링들을 포함한다. 메모리 스트링들 각각의 구조에 대해서는 도 2a 및 도 2b를 참조하여 후술한다. 메모리 블록들(MB)은 비트 라인들(BL0 내지 BLm)을 통해 주변 회로(120)에 연결된다. 메모리 블록들(MB)은 셀렉트 라인들(DSL1, DSL2, SSL1, SSL2) 및 워드 라인들(WL<n:0>)을 통해 주변 회로(120)에 연결된다.
주변 회로(120)는 데이터 입출력과 관련된 동작을 수행하도록 구성된다. 예를 들어, 주변 회로(120)는 프로그램 동작, 검증 동작, 소거 동작 및 독출 동작을 수행하도록 구성된다. 프로그램 동작, 검증 동작, 소거 동작 및 독출 동작을 수행하기 위하여, 주변 회로(120)는 제어 회로(121), 전압 생성회로(123), 페이지 버퍼 회로(125), 및 로우 디코더(127)를 포함한다. 주변회로(120)는 제어 회로(121)의 제어에 따라 동작 전압들(Vpgm, Vpass, Vssl1, Vssl2, Vdsl1, Vdsl2, Verase, Vread, Vver)을 선택된 메모리 블록에 선택적으로 출력하도록 구성된다. 주변회로(120)는 비트 라인들(BL0 내지 BLm)의 프리차지/디스차지를 제어하거나 비트 라인들(BL0 내지 BLm)의 전류 흐름을 센싱하도록 구성된다. 하기에서 주변 회로(120)를 구성하는 각각의 구성 요소에 대해 보다 구체적으로 설명한다.
제어 회로(121)는 전압 생성회로(123), 페이지 버퍼 회로(125), 및 로우 디코더(127)에 연결된다. 제어 회로(121)는 반도체 메모리 장치의 프로그램 동작, 검증 동작, 소거 동작 및 독출 동작 시, 전압 생성회로(123)를 제어하기 위한 전압 제어 신호들(VC_signals), 페이지 버퍼 회로(125)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 로우 디코더(127)를 제어하기 위한 로우 어드레스(RADD)를 생성하여 출력한다. 제어 회로(121)는 외부로부터 입력되는 명령 신호에 응답하여 동작한다.
전압 생성회로(123)는 제어 회로(121)에서 출력되는 전압 제어 신호들(VC_signals)에 응답하여 동작 전압들(Vpgm, Vpass, Vssl1, Vssl2, Vdsl1, Vdsl2, Verase, Vread, Vver)을 원하는 레벨로 생성한다. 전압 생성회로(123)는 반도체 메모리 장치의 프로그램 동작에 필요한 프로그램 전압(Vpgm), 패스 전압(Vpass), 소스 셀렉트 라인 전압(Vssl1, Vssl2), 드레인 셀렉트 라인 전압(Vdsl1, Vdsl2)을 원하는 레벨로 생성할 수 있다. 전압 생성회로(123)는 반도체 메모리 장치의 소거 동작에 필요한 소거 전압(Verase)을 원하는 레벨로 생성할 수 있다. 전압 생성회로(123)는 반도체 메모리 장치의 독출 동작에 필요한 독출 전압(Vread)을 원하는 레벨로 생성할 수 있다. 전압 생성회로(123)는 반도체 메모리 장치의 검증 동작에 필요한 검증 전압(Vver)을 원하는 레벨로 생성할 수 있다.
로우 디코더(127)는 셀렉트 라인들(DSL1, DSL2, SSL1, SSL2) 및 워드 라인들(WL<n:0>)을 통해 메모리 어레이(110)의 메모리 블록들(MB)과 연결된다. 로우 디코더(127)는 제어 회로(121)에서 출력되는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vpgm, Vpass, Vssl1, Vssl2, Vdsl1, Vdsl2, Verase, Vread, Vver)을 메모리 어레이(110)의 선택된 메모리 블록으로 전달한다.
페이지 버퍼 회로(125)는 비트 라인들(BL0 내지 BLm)을 통해 메모리 어레이(110)의 메모리 블록들(MB)과 연결된다. 페이지 버퍼 회로(125)는 제어 회로(121)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 프로그램 동작 시 데이터를 저장하기 위해 입력되는 데이터에 따라 비트 라인들(BL0 내지 BLm)을 선택적으로 프리차지할 수 있다. 페이지 버퍼 회로(125)는 프로그램 동작 시 외부에서 입력되는 데이터에 따라 비트 라인들(BL0 내지 BLm)을 선택적으로 프리차지하거나, 독출 동작 및 검증 동작시 비트 라인들(BL0 내지 BLm)의 전위를 이용하여 메모리 셀들의 문턱 전압을 센싱한다.
페이지 버퍼 회로(125)는 프로그램 동작의 신뢰성을 높이기 위해, 프로그램 동작 시, 메모리 어레이(110)의 온도를 감지하여, 메모리 어레이(110)의 온도에 따라 가변된 비트 라인 전압을 생성할 수 있다. 페이지 버퍼 회로(125)는 온도에 따라 가변된 비트 라인 전압을 외부에서 입력되는 데이터에 따라 비트 라인들(BL0 내지 BLm)에 선택적으로 제공할 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 메모리 스트링을 설명하기 위한 회로도들이다.
도 2a 및 도 2b를 참조하면, 메모리 블록들 각각은 비트 라인들(BL0, BL1)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST[01] 내지 ST[12])을 포함한다. 비트 라인들(BL0, BL1)은 공통 소스 라인(SL)과 다른 평면에 배치될 수 있다. 메모리 스트링들(ST[01] 내지 ST[12]) 각각은 비트 라인들(BL0, BL1) 중 어느 하나에 연결된 드레인 셀렉트 트랜지스터(DST), 공통 소스 라인(SL)에 연결된 소스 셀렉트 트랜지스터(SST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 메모리 셀들(C0 내지 Cn)을 포함한다.
메모리 셀들(C0 내지 Cn)은 서로 다른 제1 내지 제3 방향(X, Y, Z)을 따라 3차원으로 배열될 수 있다. 메모리 셀들(C0 내지 Cn)은 메모리 스트링들(ST[01] 내지 ST[12]) 단위로 직렬로 연결된다.
메모리 스트링들(ST[01] 내지 ST[12]) 각각은 U자형, W자형, 스트레이트 타입 등 다양한 형태로 형성될 수 있다.
예를 들어, 도 2a에 도시된 바와 같이 메모리 스트링들(ST[01] 내지 ST[12]) 각각은 U자형으로 형성될 수 있다. 도 2a를 참조하면, 메모리 스트링들(ST[01] 내지 ST[12]) 각각은 동일 평면에 배치된 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 이 경우, 메모리 스트링들(ST[01] 내지 ST[12]) 각각은 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)와 다른 평면에 배치된 파이프 트랜지스터(PT)를 더 포함할 수 있다. 이러한 메모리 스트링들(ST[01] 내지 ST[12]) 각각의 메모리 셀들(C0 내지 Cn)은 드레인 사이드 스트링(ST_D)을 구성하는 드레인 사이드 메모리 셀들(Ck+1 내지 Cn)과 소스 사이드 스트링(ST_S)을 구성하는 소스 사이드 메모리 셀들(C0 내지 Ck)로 구분될 수 있다. 드레인 사이드 메모리 셀들(Ck+1 내지 Cn)은 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에 적층되며, 직렬로 연결된다. 소스 사이드 메모리 셀들(C0 내지 Ck)은 파이프 트랜지스터(PT)와 소스 셀렉트 트랜지스터(SST) 사이에 적층되며, 직렬로 연결된다.
파이프 트랜지스터(PT)는 파이프 게이트(PG)에 연결된 게이트를 포함하고, 파이프 게이트(PG)에 인가되는 전압에 의해 제어된다. 파이프 트랜지스터(PT)는 선택된 메모리 블록에 포함된 소스 사이드 스트링(ST_S)의 채널과 드레인 사이드 스트링(ST_D)의 채널을 전기적으로 연결시키는 동작을 수행한다.
소스 사이드 메모리 셀들(C0 내지 Ck)의 게이트들은 파이프 게이트(PG)와 공통 소스 라인(SL) 사이에 적층된 소스 사이드 워드 라인들(WL0 내지 WLk)에 각각 연결된다. 소스 사이드 메모리 셀들(C0 내지 Ck)은 소스 사이드 워드 라인들(WL0 내지 WLk)에 인가되는 전압에 의해 제어된다. 하나의 메모리 블록 내에서 서로 이웃한 메모리 스트링들(ST[01] 내지 ST[12])은 소스 사이드 워드 라인들(WL0 내지 WLk)을 공유할 수 있다.
소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1 또는 SSL2)에 연결된 게이트를 포함하고, 소스 셀렉트 라인(SSL1 또는 SSL2)으로 인가되는 전압에 의해 제어된다. 소스 셀렉트 트랜지스터(SST)는 그에 대응하는 메모리 스트링(예를 들어, ST[01])과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다. 소스 셀렉트 라인(SSL1 또는 SSL2)은 소스 사이드 워드 라인들(WL0 내지 WLk)과 공통 소스 라인(SL) 사이에 배치된다.
드레인 사이드 메모리 셀들(Ck+1 내지 Cn)의 게이트들은 파이프 게이트(PG)와 비트 라인들(BL0, BL1) 사이에 적층된 드레인 사이드 워드 라인들(WLk+1 내지 WLn)에 각각 연결된다. 드레인 사이드 메모리 셀들(Ck+1 내지 Cn)은 드레인 사이드 워드 라인들(WLk+1 내지 WLn)에 인가되는 전압에 의해 제어된다.
드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1 또는 DSL2)에 연결된 게이트를 포함하고, 드레인 셀렉트 라인(DSL1 또는 DSL2)으로 인가되는 전압에 의해 제어된다. 드레인 셀렉트 트랜지스터(DST)는 그에 대응하는 메모리 스트링(예를 들어, ST[01])과 그에 대응하는 비트라인(예를 들어, BL0)의 연결 또는 차단을 제어한다. 드레인 셀렉트 라인(DSL1 또는 DSL2)은 드레인 사이드 워드 라인들(WLk+1 내지 WLn)과 비트 라인들(BL0, BL1) 사이에 배치된다.
도 2a에서 상술한 바와 다르게, 메모리 스트링들(ST[01] 내지 ST[12]) 각각은 도 2b에 도시된 바와 같이 스트레이트 타입으로 형성될 수 있다. 도 2b를 참조하면, 메모리 스트링들(ST[01] 내지 ST[12]) 각각은 서로 다른 평면에 배치된 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 이 경우, 메모리 스트링들(ST[01] 내지 ST[12]) 각각의 메모리 셀들(C0 내지 Cn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결되며 일렬로 적층된다.
메모리 셀들(C0 내지 Cn)의 게이트들은 비트 라인들(BL0, BL1)과 공통 소스 라인(SL) 사이에 적층된 워드 라인들(WL0 내지 WLn)에 각각 연결된다. 메모리 셀들(C0 내지 Cn)은 워드 라인들(WL0 내지 WLn)에 인가되는 전압에 의해 제어된다. 하나의 메모리 블록 내에서 워드 라인들(WL0 내지 WLn) 각각은 일 방향(예를 들어, X방향)을 따라 연장된 라인부들과 라인부들의 일측을 연결하는 연결부를 포함할 수 있다. 또는 워드 라인들(WL0 내지 WLn) 각각은 평판형으로 형성될 수 있다. 이로써, 하나의 메모리 블록 내에서 메모리 스트링들(ST[01] 내지 ST[12])은 워드 라인들(WL0 내지 WLn)을 공유할 수 있다.
소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1 또는 SSL2)에 연결된 게이트를 포함하고, 소스 셀렉트 라인(SSL1 또는 SSL2)으로 인가되는 전압에 의해 제어된다. 소스 셀렉트 트랜지스터(SST)는 그에 대응하는 메모리 스트링(예를 들어, ST[01])과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다. 소스 셀렉트 라인(SSL1 또는 SSL2)은 워드 라인들(WL0 내지 WLn)과 공통 소스 라인(SL) 사이에 배치된다.
드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1 또는 DSL2)에 연결된 게이트를 포함하고, 드레인 셀렉트 라인(DSL1 또는 DSL2)으로 인가되는 전압에 의해 제어된다. 드레인 셀렉트 트랜지스터(DST)는 그에 대응하는 메모리 스트링(예를 들어, ST[01])과 그에 대응하는 비트라인(예를 들어, BL0)의 연결 또는 차단을 제어한다. 드레인 셀렉트 라인(DSL1 또는 DSL2)은 워드 라인들(WL0 내지 WLn)과 비트 라인들(BL0, BL1) 사이에 배치된다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 하나의 메모리 블록 내에서 비트 라인들(BL0, BL1) 각각에 다수의 메모리 스트링들이 공통으로 연결될 수 있다. 보다 구체적으로, 임의의 비트 라인(BL0)에 2이상의 메모리 스트링들(ST[01], ST[02])이 공통으로 연결될 수 있다. 하나의 메모리 블록 내에서 비트 라인들(BL0, BL1) 각각에 공통으로 연결된 메모리 스트링들의 개수는 설계에 따라 다양하게 변경될 수 있다.
워드 라인들(WL0 내지 WLn)은 비트 라인들(BL0, BL1)의 연장방향(Y)에 교차되는 방향(X)을 따라 연장되어 2이상의 메모리 스트링들에 공통으로 연결될 수 있다. 워드 라인들(WL0 내지 WLn) 각각에 공통으로 연결되는 메모리 스트링들의 개수는 설계에 따라 다양하게 변경될 수 있다.
드레인 셀렉트 라인(DSL1 또는 DSL2) 및 소스 셀렉트 라인(SSL1 또는 SSL2)은 비트 라인들(BL0, BL1)의 연장방향(Y)에 교차되는 방향(X)을 따라 연장되어 2이상의 메모리 스트링들에 공통으로 연결될 수 있다. 드레인 셀렉트 라인(DSL1 또는 DSL2) 및 소스 셀렉트 라인(SSL1 또는 SSL2)에 연결되는 메모리 스트링들의 개수는 설계에 따라 다양하게 변경될 수 있다.
하나의 메모리 블록을 구성하는 드레인 셀렉트 라인들(DSL1, DSL2), 소스 셀렉트 라인들(SSL1, SSL2), 워드 라인들(WL0 내지 WLn), 비트 라인들(BL0, BL1), 메모리 스트링들(ST[01] 내지 ST[12])의 개수는 설계에 따라 다양하게 변경될 수 있다. 메모리 스트링들(ST[01] 내지 ST[12]) 각각을 구성하는 메모리 셀들(C0 내지 Cn)의 개수는 설계에 따라 다양하게 변경될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작, 검증 동작 및 독출 동작은 선택된 메모리 블록 내에서 페이지(PAGE) 단위로 실시될 수 있다. 하나의 페이지는 선택된 메모리 블록의 메모리 셀들 중 하나의 워드 라인(예를 들어, WL0)에 연결된 메모리 셀들로 구성된다.
3차원 반도체 메모리 장치 및 2차원 반도체 메모리 장치의 경우 모두에서, 프로그램 동작시 선택된 메모리 블록에 연결된 비트 라인들은 선택된 비트 라인과 비선택된 비트 라인으로 구분될 수 있다. 3차원 반도체 메모리 장치 및 2차원 반도체 메모리 장치의 경우 모두에서 비선택된 비트 라인에 프로그램 금지 모드 스트링만이 연결된다. 이하, 비선택된 비트 라인에 연결된 프로그램 금지 모드 스트링을 비선택 금지 모드 스트링으로 정의한다. 비선택 금지 모드 스트링에 연결된 메모리 셀들이 프로그램 되는 것을 방지하기 위해 채널 부스팅 스킴(channel boosting scheme)이 이용될 수 있다. 선택된 비트라인에 연결되는 메모리 스트링의 모드는 2차원 반도체 메모리 장치와 3차원 메모리 장치에서 다르다.
2차원 반도체 메모리 장치의 경우, 프로그램 대상이 되는 메모리 셀을 포함하는 프로그램 모드 스트링만 선택된 비트 라인에 연결된다. 이에 따라, 2차원 반도체 메모리 장치는 선택된 비트 라인과 프로그램 모드 스트링의 채널이 프로그램 동작 시 연결될 수 있도록 선택된 비트 라인에 연결된 드레인 셀렉트 트랜지스터의 상태를 턴-온 상태로만 유지하면 된다.
반면, 3차원 반도체 메모리 장치의 경우, 선택된 비트 라인에 프로그램 모드 스트링 뿐 아니라, 프로그램 금지 모드 스트링이 연결될 수 있다. 이하, 선택된 비트 라인에 연결된 프로그램 금지 모드 스트링을 선택 금지 모드 스트링으로 정의한다. 도 2a 및 도 2b를 참조하면, 제1 메모리 스트링(ST[01])의 제1 메모리 셀(C1)을 프로그램하고자 하는 경우, 제1 메모리 스트링(ST[01])에 연결된 제1 비트 라인(BL0)이 프로그램 동작 시 선택된다. 제1 비트 라인(BL0)은 프로그램 모드 스트링인 제1 메모리 스트링(ST[01]) 뿐 아니라, 선택 금지 모드 스트링인 제2 메모리 스트링(ST[02])에도 연결된다.
프로그램 모드 스트링인 제1 메모리 스트링(ST[01])의 채널과 선택된 제1 비트 라인(BL0)은 제1 드레인 셀렉트 라인(DSL1)에 인가된 전압에 의해 턴-온 된 드레인 셀렉트 트랜지스터(DST)를 통해 서로 연결될 수 있다. 선택 금지 모드 스트링인 제2 메모리 스트링(ST[02])의 채널과 선택된 제1 비트 라인(BL0)은 제2 드레인 셀렉트 라인(DSL2)에 인가된 전압에 의해 턴-오프 된 드레인 셀렉트 트랜지스터(DST)를 통해 서로 전기적으로 차단된다. 이에 따라, 3차원 반도체 메모리 장치는 채널 부스팅 스킴을 이용하여 선택 금지 모드 스트링에 연결된 메모리 셀들의 프로그램을 방지할 수 있다. 선택 금지 모드 스트링의 채널 부스팅 스킴은 도 6a 및 도 6b에서 구체적으로 후술하기로 한다.
상술한 바와 같이, 프로그램 시, 2차원 반도체 메모리 장치의 선택된 비트 라인은 온 상태의 드레인 셀렉트 트랜지스터에만 연결된다. 이에 비해, 프로그램 시, 3차원 반도체 메모리 장치의 선택된 비트 라인은 온 상태의 드레인 셀렉트 트랜지스터와 오프 상태의 드레인 셀렉트 트랜지스터에 연결된다. 이에 따라, 프로그램 교란(program disturb)은 2차원 반도체 메모리 장치에 비해 3차원 메모리 장치에서 제어되기 어렵다.
프로그램 교란을 개선하기 위해 3차원 메모리 장치의 프로그램 동작시, 선택된 비트 라인에 인가되는 비트 라인 전압을 높일 수 있다. 선택된 비트 라인에 인가되는 비트 라인 전압을 높이면, 선택된 비트 라인에 연결된 드레인 셀렉트 트랜지스터의 바디 효과(body effect)가 증가되어 선택된 비트 라인에 연결된 드레인 셀렉트 트랜지스터의 오프 상태 누설 전류를 줄일 수 있다. 상술하였듯, 3차원 메모리 장치의 선택된 비트 라인은 오프 상태의 드레인 셀렉트 트랜지스터 뿐 아니라 온 상태의 드레인 셀렉트 트랜지스터에도 연결된다. 이에 따라, 프로그램 동작시 선택된 비트 라인에 인가되는 비트 라인 전압을 높이면, 선택된 비트 라인에 연결된 오프 상태의 드레인 셀렉트 트랜지스터의 바디 효과 뿐 아니라 선택된 비트 라인에 연결된 온 상태의 드레인 셀렉트 트랜지스터의 바디 효과도 동시에 증가될 수 있다. 온 상태의 드레인 셀렉트 트랜지스터는 바디 효과 증가로 인하여 메모리 어레이의 온도에 따라 그 상태가 가변될 수 있다. 보다 구체적으로, 메모리 어레이의 온도가 상온(20℃ 내지 25℃)을 초과한 경우, 온 상태의 드레인 셀렉트 트랜지스터는 온 상태를 유지할 수 있다. 반면, 메모리 어레이의 온도가 상온 이하의 저온인 경우, 온 상태의 드레인 셀렉트 트랜지스터가 턴-오프될 수 있다. 이 경우, 프로그램 모드 스트링의 프로그램 대상 메모리 셀이 프로그램되지 않을 수 있다.
본 발명의 실시 예는 프로그램 동작 시, 메모리 어레이의 온도에 따라 선택된 비트 라인에 인가되는 비트 라인 전압을 가변한다. 이로써, 본 발명의 실시 예는 메모리 어레이의 온도가 변화되더라도 프로그램 모드 스트링의 드레인 셀렉트 트랜지스터가 온 상태를 유지할 수 있도록 할 수 있다. 또한, 본 발명의 실시 예는 선택 금지 모드 스트링의 드레인 셀렉트 트랜지스터에서 누설 전류가 발생하는 현상을 줄여 선택 금지 모드 스트링의 채널 부스팅 효율을 유지할 수 있다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 페이지 버퍼 회로(125)는 비트 라인들(BL0 내지 BLm)에 각각 연결된 페이지 버퍼들(PB0 내지 PBm) 및 페이지 버퍼들(PB0 내지 PBm)에 연결된 온도 감지 회로(210)를 포함한다.
페이지 버퍼들(PB0 내지 PBm) 각각에는 메모리 셀 어레이(도 1의 110)에 프로그램될 데이터 또는 메모리 셀 어레이(도 1의 110)로부터 읽혀진 데이터가 저장된다.　 페이지 버퍼들(PB0 내지 PBm) 각각은 프로그램시 저장된 데이터 값에 따라 비트 라인들(BL0 내지 BLm)로 프로그램 금지 전압 또는 온도에 따라 가변된 비트 라인 전압을 인가하는 프리차지부(220)를 포함한다.
온도 감지 회로(210)는 메모리 셀 어레이(도 1의 110)의 온도를 감지하여 온도 감지 정보를 생성한다.　　 온도 감지 회로(210)에서 생성된 온도 감지 정보는 페이지 버퍼들(PB0 내지 PBm) 각각의 프리차지부(220)에 공급된다.　 온도 감지 회로(210)는 메모리 셀 어레이(도 1의 110)의 온도가 기준 온도 이하인 경우 제1 데이터의 온도 감지 정보를 생성하고, 메모리 셀 어레이(도 1의 110)의 온도가 기준 온도를 초과한 경우 제2 데이터의 온도 감지 정보를 생성할 수 있다.　 프로그램 시, 프리차지부(220)는 비선택된 비트 라인에 온도 감지 정보와 무관하게 일정한 값을 유지하는 프로그램 금지 전압을 인가한다.　 프로그램시, 프리차지부(220)는 선택된 비트 라인에 온도 감지 정보에 따라 가변된 비트 라인 전압을 인가한다.　 　예를 들어, 프리차지부(220)는 제1 데이터의 온도 감지 정보에 따라 선택된 비트 라인에 제1 비트 라인 전압을 인가하고, 제2 데이터의 온도 감지 정보에 따라 선택된 비트 라인에 제1 비트 라인 전압보다 높은 제2 비트 라인 전압을 인가할 수 있다.
이하, 도 4 및 도 7b를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작에 대해 보다 구체적으로 설명한다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 프로그램 동작을 위하여, 본 발명의 실시 예에 따른 반도체 메모리 장치를 구성하는 메모리 어레이의 온도를 센싱한다(S110). 메모리 어레이는 도 2a 및 도 2b에서 상술한 바와 같이 3차원으로 배열된 메모리 셀들을 포함할 수 있다.
이어서, 센싱된 온도에 따라 비트 라인 전압을 생성하고, 비트 라인들 중 선택된 비트 라인에 센싱된 온도에 따라 가변된 비트 라인 전압을 인가한다(S120). 선택된 비트 라인에 비트 라인 전압을 인가하는 동안, 비선택된 비트 라인에 프로그램 금지 전압이 인가될 수 있다. 이 때, 소스 셀렉트 라인들에는 턴-오프 전압이 인가되며, 공통 소스 라인에는 접지 전압이 인가될 수 있다. 또한, 드레인 셀렉트 라인들 중 프로그램 모드 스트링에 연결된 드레인 셀렉트 라인에 턴-온 전압이 인가되고, 나머지 드레인 셀렉트 라인들에 턴-오프 전압이 인가될 수 있다.
상기에서 프로그램 금지 전압은 비선택 금지 모드 스트링들 중 턴-온 전압이 인가된 드레인 셀렉트에 연결된 제1 비선택 금지 모드 스트링의 채널 부스팅을 유발할 수 있는 레벨로 설정된다. 예를 들어, 프로그램 금지 전압은 드레인 셀렉트 라인에 인가되는 턴-온 전압 이상의 레벨로 설정될 수 있다. 비트 라인 전압은 프로그램 모드 스트링의 채널 부스팅이 유발되지 않도록 프로그램 금지 전압보다 낮으며 드레인 셀렉트 라인에 인가되는 턴-온 전압보다 낮은 레벨로 설정될 수 있다.
상술한 전압 조건에 따르면, 선택된 비트 라인에 프로그램 모드 스트링의 채널이 연결되며, 프로그램 모드 스트링의 드레인 셀렉트 라인에 센싱된 온도에 따라 가변된 비트 라인 전압이 인가될 수 있다.
센싱된 온도가 기준 온도 이하인 경우 제1 비트 라인 전압이 생성되고, 센싱된 온도가 기준 온도를 초과한 경우 제1 비트 라인 전압과 다른 레벨의 제2 비트 라인 전압이 생성된다. 기준 온도는 상온일 수 있다. 상온은 20℃ 내지 25℃의 범위를 포함할 수 있다. 이하, 설명의 편의를 위해 기준 온도 이하의 온도 범위를 저온이라 지칭하고, 기준 온도를 초과한 온도 범위를 고온이라 지칭한다.
제1 및 제2 비트 라인 전압은 프로그램 모드 스트링의 채널 부스팅이 유발되지 않도록, 프로그램 금지 전압보다 낮은 레벨로 설정될 수 있다. 제2 비트 라인 전압은 드레인 셀렉트 트랜지스터의 바디 효과를 높일 수 있도록 제1 비트 라인 전압보다 높을 레벨로 설정될 수 있다. 예를 들어, 제1 비트 라인 전압은 OV의 접지 전압일 수 있다. 제2 비트 라인 전압은 0.1V보다 크고 2V보다 작을 수 있다.
제1 비트 라인 전압 또는 제2 비트 라인 전압이 인가되는 선택된 비트 라인은 프로그램 모드 스트링의 온 상태 드레인 셀렉트 트랜지스터와 선택 금지 모드 스트링의 오프 상태 드레인 셀렉트 트랜지스터에 연결된다.
본 발명의 실시 예에서와 같이 저온에서 선택된 비트 라인에 제1 비트 라인 전압을 인가하면 오프 상태의 드레인 셀렉트 트랜지스터의 바디 효과가 높아지지 않는다. 오프 상태의 드레인 셀렉트 트랜지스터는 저온에서 누설 전류 변동이 미미하다. 따라서, 저온에서 오프 상태의 드레인 셀렉트 트랜지스터의 바디 효과를 높이지 않더라도, 저온에서 오프 상태의 드레인 셀렉트 트랜지스터의 누설 전류 특성은 유지될 수 있다.
한편, 고온에서 오프 상태의 드레인 셀렉트 트랜지스터는 고온에서 누설 전류 특성이 급격하게 저하된다. 본 발명의 실시 예는 고온에서 선택된 비트 라인에 제1 비트 라인 전압보다 높은 레벨의 제2 비트 라인 전압을 인가하여 오프 상태의 드레인 셀렉트 트랜지스터의 바디 효과를 높일 수 있다. 이로써, 본 발명의 실시 예는 고온에서 오프 상태의 드레인 셀렉트 트랜지스터의 누설 전류를 줄일 수 있다.
상기에서 온 상태의 드레인 셀렉트 트랜지스터는 고온에서 바디 효과가 높아지더라도 온 상태를 유지할 수 있다. 이에 따라, 본 발명의 실시 예는 고온에서 선택된 비트 라인에 드레인 셀렉트 트랜지스터의 바디 효과를 높이는 레벨의 제2 비트 라인 전압을 인가하더라도 드레인 셀렉트 트랜지스터의 온 상태를 유지할 수 있다.
저온에서 드레인 셀렉트 트랜지스터의 바디 효과가 높아지면 온 상태의 드레인 셀렉트 트랜지스터는 오프 상태로 변경될 수 있다. 본 발명의 실시 예는 저온에서 온 상태의 드레인 셀렉트 트랜지스터의 바디 효과가 높아지지 않도록 선택된 비트 라인에 제2 비트 라인 전압보다 낮은 레벨의 제1 비트 라인 전압을 인가하여 온 상태의 드레인 셀렉트 트랜지스터의 상태 변경을 방지할 수 있다.
상술한 바와 같이 본 발명의 실시 예는 메모리 어레이의 온도에 따라 선택된 비트 라인에 인가되는 비트 라인 전압을 가변한다. 이로써, 본 발명의 실시 예는 선택된 비트 라인에 연결된 온 상태의 드레인 셀렉트 트랜지스터의 상태 변동과 오프 상태의 드레인 셀렉트 트랜지스터의 누설 전류 특성 변동을 동시에 개선할 수 있다. 그 결과, 본 발명의 실시 예는 3차원 반도체 메모리 장치의 프로그램 동작을 안정적으로 확보할 수 있다.
비트 라인들에 비트 라인 전압 및 프로그램 금지 전압이 인가된 후, 선택된 워드 라인에 프로그램 전압이 인가되고, 비선택된 워드 라인에 패스 전압이 인가된다(S130). 프로그램 전압은 메모리 스트링의 채널로부터 FN 터널링을 유발할 수 있을 정도로 큰 레벨이고, 패스 전압은 메모리 셀의 문턱 전압보다 크고 프로그램 전압보다 작은 레벨이다. 프로그램 전압 및 패스 전압이 인가되면, 프로그램 모드 스트링의 채널과 선택된 워드 라인에 연결된 프로그램 대상 메모리 셀의 게이트 사이에 FN 터널링을 유발될 수 있을 만큼 큰 전위차가 발생하여 프로그램 대상 메모리 셀이 프로그램된다. 또한, 선택 금지 모드 스트링의 채널과 비선택 금지 모드 스트링의 채널은 플로팅 상태에서 프로그램 전압 및 패스 전압에 의해 부스팅된다. 이에 따라, 선택 금지 모드 스트링과 비선택 금지 모드 스트링에 연결된 메모리 셀들의 프로그램이 금지된다.
이하, 도 5a 내지 도 7b를 참조하여, 모드별 스트링 동작에 대해 보다 구체적으로 설명한다. 이하에서는 제1 비트 라인(BL0)에 연결된 제1 메모리 스트링(ST[01])의 제1 메모리 셀(C1)을 프로그램 하는 경우를 예로 들어 설명한다. 이하에서 각 전압들의 레벨은 도 4에서 상술한 바와 동일하다.
도 5a 및 도 5b는 선택된 비트 라인에 연결된 프로그램 모드 스트링의 동작을 설명하기 위한 도면들이다. 도 5a는 저온에서 프로그램 동작시, 프로그램 모드 스트링에 인가되는 전압을 나타내며, 도 5b는 고온에서 프로그램 동작시, 프로그램 모드 스트링에 인가되는 전압을 나타낸다.
도 5a 및 도 5b를 참조하면, 선택된 제1 비트 라인(BL0)에 연결된 프로그램 모드 스트링(PGM.ST)이 제1 메모리 스트링(ST[01])인 경우, 프로그램 동작시 선택된 제1 비트 라인(BL0)에 메모리 어레이 온도에 따라 제1 비트 라인 전압(Vbl1) 또는 제2 비트 라인 전압(Vbl2)이 인가된다. 메모리 어레이의 온도가 저온이면, 선택된 제1 비트 라인(BL0)에 제1 비트 라인 전압(Vbl1)이 인가된다. 메모리 어레이의 온도가 고온이면, 선택된 제1 비트 라인(BL0)에 제2 비트 라인 전압(Vbl1)이 인가된다.
프로그램 모드의 제1 메모리 스트링(ST[01])에 연결된 제1 소스 셀렉트 라인(SSL1), 제1 드레인 셀렉트 라인(DSL1), 및 워드 라인들(WL0 내지 WLn)에 인가되는 전압은 하기와 같다.
제1 소스 셀렉트 라인(SSL1)에 턴-오프 전압(Vssl1)이 인가되고, 제1 드레인 셀렉트 라인(DSL1)에 턴-온 전압(Vdsl1)이 인가된다. 워드 라인들(WL0 내지 WLn) 중 선택된 워드 라인(WL1)에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들(WL0, WLn-1, WLn)에 패스 전압(Vpass)이 인가된다.
상술한 조건에서 제1 메모리 스트링(ST[01])의 소스 셀렉트 트랜지스터(SST)는 턴-오프되며, 비선택 메모리 셀들(C0, Cn-1, Cn)은 턴-온되며, 드레인 셀렉트 트랜지스터(DST)는 턴-온된다. 제1 메모리 스트링(ST[01])의 드레인 셀렉트 트랜지스터(DST)에 연결된 제1 비트 라인(BL0)에 저온에서 제2 비트 라인 전압(Vbl2)보다 낮은 레벨의 제1 비트 라인 전압(Vbl1)이 인가되므로 드레인 셀렉트 트랜지스터(DST)의 온-상태가 유지될 수 있다. 드레인 셀렉트 트랜지스터(DST)가 턴-온 상태를 유지하므로, 제1 메모리 스트링(ST[01])의 채널은 선택된 제1 비트 라인(BL0)에 연결될 수 있다. 선택된 제1 비트 라인(BL0)에 인가되는 비트 라인 전압은 채널 부스팅을 유발하지 않도록 낮게 설정되고, 프로그램 전압(Vpgm)은 FN 터널링을 유발할 수 있도록 높게 설정된다. 이러한 전압 조건에서 제1 메모리 스트링(ST[01])의 채널과 제1 메모리 셀(C1)의 게이트 사이에 FN 터널링이 유발될 만큼 높은 전위차가 형성되어 제1 메모리 스트링(ST[01])의 제1 메모리 셀(C1)이 프로그램될 수 있다.
도 6a 및 도 6b는 선택된 비트 라인에 연결된 선택 금지 모드 스트링의 동작을 설명하기 위한 도면들이다. 도 6a는 저온에서 프로그램 동작시, 선택 금지 모드 스트링에 인가되는 전압을 나타내며, 도 6b는 고온에서 프로그램 동작시, 선택 금지 모드 스트링에 인가되는 전압을 나타낸다.
도 6a 및 도 6b를 참조하면, 프로그램 동작시 선택된 제1 비트 라인(BL0)에 도 5a 및 도 5b에서 상술한 바와 동일하게 메모리 어레이 온도에 따라 제1 비트 라인 전압(Vbl1) 또는 제2 비트 라인 전압(Vbl2)이 인가된다. 선택된 제1 비트 라인(BL0)에 연결되며, 선택 금지 모드 스트링(Inh.ST)인, 제2 메모리 스트링(ST[02])은 제2 드레인 셀렉트 라인(DSL2) 및 제2 소스 셀렉트 라인(SSL2)에 연결된다. 제2 드레인 셀렉트 라인(DSL2)은 도 5a 및 도 5b에 도시된 제1 드레인 셀렉트 라인(DSL1)과 분리되어 별도로 제어될 수 있다. 제2 소스 셀렉트 라인(SSL2)은 도 5a 및 도 5b에 도시된 제1 소스 셀렉트 라인(SSL1)과 분리되어 별도로 제어될 수 있다.
선택 금지 모드의 제2 메모리 스트링(ST[02])에 연결된 제2 소스 셀렉트 라인(SSL2), 제2 드레인 셀렉트 라인(DSL2), 및 워드 라인들(WL0 내지 WLn)에 인가되는 전압은 하기와 같다.
제2 소스 셀렉트 라인(SSL2) 및 제2 드레인 셀렉트 라인(DSL2)에 턴-오프 전압들(Vssl2, Vdsl2)이 각각 인가된다. 워드 라인들(WL0 내지 WLn) 중 선택된 워드 라인(WL1)에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들(WL0, WLn-1, WLn)에 패스 전압(Vpass)이 인가된다.
상술한 조건에서 제2 메모리 스트링(ST[02])의 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)는 턴-오프된다. 이로써, 제2 메모리 스트링(ST[02])의 채널은 선택된 제1 비트 라인(BL0)으로부터 전기적으로 차단되어 플로팅 상태가 된다. 플로팅 상태의 제2 메모리 스트링(ST[02])의 채널 전위는 패스 전압(Vpass) 및 프로그램 전압(Vpgm)에 의해 부스팅될 수 있다. 이에 따라, 선택된 워드 라인(WL1)에 연결된 제2 메모리 스트링(ST[02])의 제2 메모리 셀(C1)의 프로그램이 방지될 수 있다. 이는 부스팅된 전위를 갖는 제2 메모리 스트링(ST[02])의 채널과 프로그램 전압(Vpgm)이 인가되는 제2 메모리 셀(C1)의 게이트 사이에 FN 터널링이 유발될 만큼 높은 전위차가 형성되지 않기 때문이다.
상기에서, 제2 메모리 스트링(ST[02])의 프로그램 방지 효율을 높이기 위해서, 제2 메모리 스트링(ST[02])의 부스팅 효율이 유지되어야 한다. 이를 위해 본 발명의 실시 예는 프로그램 동작시 제2 메모리 스트링(ST[02])의 드레인 셀렉트 트랜지스터(DST)가 턴-오프 상태를 유지할 수 있도록 고온에서 드레인 셀렉트 트랜지스터(DST)의 누설 전류를 제어한다. 본 발명의 실시 예는 고온에서 드레인 셀렉트 트랜지스터(DST)의 바디 효과를 높여 드레인 셀렉트 트랜지스터(DST)의 누설 전류를 줄일 수 있도록 선택된 제1 비트 라인(BL0)에 저온에서 인가되는 제1 비트 라인(Vbl1)보다 높은 레벨의 제2 비트 라인 전압(Vbl2)을 인가한다.
도 7a 및 도 7b는 비선택된 비트 라인에 연결된 비선택 금지 모드 스트링들의 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b를 참조하면, 프로그램 동작시 비선택된 제2 비트 라인(BL1)에 프로그램 금지 전압(Vinh)이 인가된다. 비선택된 제2 비트 라인(BL1)에 연결된 비선택 금지 모드 스트링들은 제1 비선택 금지 모드 스트링(Unsel. ST1)과 제2 비선택 금지 모드 스트링(Unsel. ST2)으로 구분될 수 있다. 제1 비선택 금지 모드 스트링(Unsel. ST1)은 제3 메모리 스트링(ST[11])과 같이 프로그램 모드 스트링에 연결된 제1 드레인 셀렉트 라인(DSL1)과 제1 소스 셀렉트 라인(SSL1)에 연결된 것으로 정의한다. 제2 비선택 금지 모드 스트링(Unsel. ST2)은 제4 메모리 스트링(ST[12])과 같이 프로그램 모드 스트링으로부터 분리된 제2 드레인 셀렉트 라인(DSL2)에 연결된 것으로 정의한다. 제2 비선택 금지 모드 스트링(Unsel. ST2)은 프로그램 모드 스트링으로부터 분리된 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
제1 소스 셀렉트 라인(SSL1), 제1 드레인 셀렉트 라인(DSL1), 제2 소스 셀렉트 라인(SSL2), 제2 드레인 셀렉트 라인(DSL2), 및 워드 라인들(WL0 내지 WLn)에 인가되는 전압은 도 5a 내지 도 6b에서 상술한 바와 같다.
도 7a를 참조하면, 상술한 조건에서 제3 메모리 스트링(ST[11])의 소스 셀렉트 트랜지스터(SST)는 턴-오프되며, 드레인 셀렉트 트랜지스터(DST)는 턴-온 된다. 제2 비트 라인(BL1)에 인가되는 프로그램 금지 전압(Vinh)은 턴-온된 드레인 셀렉트 트랜지스터(DST)를 통해 제3 메모리 스트링(ST[11])의 채널에 충전된다. 제3 메모리 스트링(ST[11])의 채널 전위가 프로그램 금지 전압(Vinh)과 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 차이만큼 충전되면, 제3 메모리 스트링(ST[11])의 드레인 셀렉트 트랜지스터(DST)가 셧-오프(shut-off)된다. 이로써, 제3 메모리 스트링(ST[11])의 채널은 비선택된 제2 비트 라인(BL1)으로부터 전기적으로 차단되고 플로팅 상태가 된다. 플로팅 상태에서 제3 메모리 스트링(ST[11])의 채널 전위는 패스 전압(Vpass) 및 프로그램 전압(Vpgm)에 의해 부스팅될 수 있다. 이에 따라, 선택된 워드 라인(WL1)에 연결된 제3 메모리 스트링(ST[11])의 제3 메모리 셀(C1)의 프로그램이 방지될 수 있다. 이는 부스팅된 전위를 갖는 제3 메모리 스트링(ST[11])의 채널과 프로그램 전압(Vpgm)이 인가되는 제3 메모리 셀(C1)의 게이트 사이에 FN 터널링이 유발될 만큼 높은 전위차가 형성되지 않기 때문이다.
도 7b를 참조하면, 상술한 조건에서 제4 메모리 스트링(ST[12])의 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)는 턴-오프된다. 이로써, 제4 메모리 스트링(ST[12])의 채널은 비선택된 제2 비트 라인(BL1)으로부터 전기적으로 차단되어 플로팅 상태가 된다. 플로팅 상태에서 제4 메모리 스트링(ST[12])의 채널 전위는 패스 전압(Vpass) 및 프로그램 전압(Vpgm)에 의해 부스팅될 수 있다. 이에 따라, 선택된 워드 라인(WL1)에 연결된 제4 메모리 스트링(ST[12])의 제4 메모리 셀(C1)의 프로그램이 방지될 수 있다. 이는 부스팅된 전위를 갖는 제4 메모리 스트링(ST[12])의 채널과 프로그램 전압(Vpgm)이 인가되는 제4 메모리 셀(C1)의 게이트 사이에 FN 터널링이 유발될 만큼 높은 전위차가 형성되지 않기 때문이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1의 반도체 메모리 장치와 동일하게 구성될 수 있다. 메모리 소자(1120)는 도 2a 및 도 2b에서 상술한 메모리 어레이와 도 3에서 상술한 페이지 버퍼 회로를 포함할 수 있다. 메모리 소자(1120)는 도 4 내지 도 7b에서 상술한 방식으로 프로그램 동작이 제어될 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 8을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 어레이 MB: 메모리 블록
ST[01] 내지 ST[12]: 메모리 스트링 BL0 내지 BLm: 비트 라인
SL: 공통 소스 라인 PG: 파이프 게이트
SSL1, SSL2: 소스 셀렉트 라인 DSL1, DSL2: 드레인 셀렉트 라인
WL0 내지 WLn: 워드 라인 120: 주변회로
121: 제어회로 123: 전압 생성회로
125: 페이지 버퍼 회로 127: 로우 디코더

Claims (14)

  1. 비트 라인들 각각과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 어레이; 및
    상기 비트 라인들을 통해 상기 메모리 어레이에 연결되고, 프로그램 동작 시, 상기 메모리 어레이의 온도에 따라 가변된 비트 라인 전압을 생성하여 상기 비트 라인들 중 선택된 비트 라인에 제공하고, 프로그램 금지 전압을 비선택된 비트 라인에 제공하는 주변회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 동작시, 상기 주변회로는
    상기 온도가 기준 온도 이하인 경우 상기 선택된 비트 라인에 제1 비트 라인 전압을 제공하고,
    상기 온도가 기준 온도를 초과한 경우 상기 선택된 비트 라인에 상기 제1 비트 라인 전압보다 높은 제2 비트 라인 전압을 제공하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 기준 온도는 상온인 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 상온은 20℃ 내지 25℃의 범위를 포함하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제2 비트 라인 전압은 상기 프로그램 금지 전압보다 낮은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 어레이는, 상기 메모리 스트링들 단위로 직렬로 연결되고 제1 내지 제3 방향을 따라 배열된 메모리 셀들을 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 스트링들 각각은
    상기 비트 라인들 중 어느 하나에 연결된 드레인 셀렉트 트랜지스터;
    상기 드레인 셀렉트 트랜지스터와 동일 평면에 배치되고 상기 공통 소스 라인에 연결된 소스 셀렉트 트랜지스터;
    상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터와 다른 평면에 배치된 파이프 트랜지스터;
    상기 파이프 트랜지스터와 상기 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 드레인 사이드 메모리 셀들을 포함하는 드레인 사이드 스트링; 및
    상기 파이프 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 소스 사이드 메모리 셀들을 포함하는 소스 사이드 스트링을 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메모리 스트링들 각각은
    상기 비트 라인들 중 어느 하나에 연결된 드레인 셀렉트 트랜지스터;
    상기 드레인 셀렉트 트랜지스터와 다른 평면에 배치되고 상기 공통 소스 라인에 연결된 소스 셀렉트 트랜지스터; 및
    상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 상기 메모리 셀들 중 일부를 포함하는 반도체 메모리 장치.
  9. 비트 라인들 각각과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 어레이를 제공하는 단계;
    상기 메모리 어레이의 온도를 센싱하는 단계; 및
    센싱된 상기 온도에 따라 비트 라인 전압을 생성하여 상기 비트 라인들 중 선택된 비트 라인에 인가하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 비트 라인 전압은
    상기 온도가 기준 온도 이하인 경우 생성된 제1 비트 라인 전압; 및
    상기 온도가 기준 온도를 초과한 경우 상기 제1 비트 라인 전압보다 높게 생성된 제2 비트 라인 전압을 포함하는 반도체 장치의 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 기준 온도는 상온인 반도체 장치의 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 상온은 20℃ 내지 25℃의 범위를 포함하는 반도체 장치의 프로그램 방법.
  13. 제 9 항에 있어서,
    상기 비트 라인 전압을 상기 선택된 비트 라인에 인가하는 동안,
    상기 비트 라인들 중 비선택된 비트 라인에 프로그램 금지 전압을 인가하는 반도체 장치의 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 비트 라인 전압은 상기 프로그램 금지 전압보다 낮은 반도체 장치의 프로그램 방법.
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