KR20220163204A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은, 플러그 홀 별로 페이지 버퍼에 인가되는 신호의 크기를 다르게 설정함으로써 문턱 전압 분포의 열화를 방지하는 메모리 장치는, 복수의 라인들이 연결된 메모리 블록을 포함하는 메모리 장치에 있어서, 상기 복수의 라인들 중 워드 라인들에 각각 연결된 복수의 메모리 셀들, 복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들 및 상기 복수의 메모리 셀들에 리드 동작을 수행하는 주변 회로를 포함하고, 상기 주변 회로는, 상기 복수의 라인들 중 드레인 선택 라인과 슬릿 사이에서 상기 복수의 메모리 셀들이 스택 구조인 복수의 플러그 홀들로 형성될 때, 상기 플러그 홀들의 위치에 따라 상기 리드 동작이 수행되도록 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 전압 생성부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 플러그 홀 별로 구분되는 페이지 버퍼에 인가되는 신호를 제어하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 라인들이 연결된 메모리 블록을 포함하는 메모리 장치에 있어서, 상기 복수의 라인들 중 워드 라인들에 각각 연결된 복수의 메모리 셀들, 복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들 및 상기 복수의 메모리 셀들에 리드 동작을 수행하는 주변 회로를 포함하고, 상기 주변 회로는, 상기 복수의 라인들 중 드레인 선택 라인과 슬릿 사이에서 상기 복수의 메모리 셀들이 스택 구조인 복수의 플러그 홀들로 형성될 때, 상기 플러그 홀들의 위치에 따라 상기 리드 동작이 수행되도록 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 전압 생성부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 라인들이 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 메모리 블록에 대한 리드 동작 시, 상기 복수의 라인들 중 워드 라인들에 각각 연결된 복수의 메모리 셀들이 상기 복수의 라인들 중 드레인 선택 라인과 슬릿 사이에서 스택 구조인 복수의 플러그 홀들로 형성되면, 상기 플러그 홀들의 위치에 따라 상기 플러그 홀들을 구분하는 단계 및 복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들에 인가되는 신호를 상기 플러그 홀들의 위치에 따라 제어하는 단계를 포함할 수 있다.
본 기술에 따르면, 플러그 홀 별로 페이지 버퍼에 인가되는 신호의 크기를 다르게 설정함으로써 문턱 전압 분포의 열화를 방지할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 3차원 구조를 가지는 메모리 블록에 포함된 메모리 셀을 설명하기 위한 도면이다.
도 7은 싱글 스택 구조의 메모리 블록을 설명하기 위한 도면들이다.
도 8은 멀티 스택 구조를 설명하기 위한 도면이다.
도 9는 비트 라인 별로 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 10은 플러그 홀 별로 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 11은 플러그 홀 별로 동작을 수행할 때 제어되는 신호를 설명하기 위한 도면이다.
도 12는 센싱 동작 시 플러그 홀 별로 페이지 버퍼에 인가되는 신호의 레벨을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)가 프로그램 동작 시 플러그 홀 간 메모리 셀들의 문턱 전압 분포의 차이가 발생될 수 있다. 여기서, 플러그 홀은 3차원 어레이 구조에서 메모리 셀들이 스택 구조로 형성될 때 워드 라인들 및 층간 절연막들을 수직으로 관통하는 수직홀의 내부에 형성될 수 있다.
실시 예에서, 플러그 홀의 위치, 즉 플러그 홀의 상부 또는 하부인지 여부에 따라 플러그 홀에 포함된 메모리 셀들의 폭이 달라질 수 있다. 또, 인접한 플러그 홀 간 플러그 홀에 포함된 메모리 셀들의 폭이 달라질 수 있다. 따라서, 메모리 셀들의 폭이 달라짐에 따라, 프로그램 동작 시 플러그 홀 간 메모리 셀들의 문턱 전압 분포의 차이가 발생될 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 셀들의 어드레스를 기반으로 페이지 버퍼들을 구분할 수 있다. 예를 들면, 메모리 셀들이 연결된 스트링들 중 일부는 이븐 비트 라인들을 통해 페이지 버퍼들과 연결되고, 나머지는 오드 비트 라인들을 통해 페이지 버퍼들과 연결될 수 있다. 메모리 장치(100)는 동작 시, 이븐 비트 라인들에 연결된 메모리 셀들에 대한 동작을 수행하거나 또는 오드 비트 라인들에 연결된 메모리 셀들에 대한 동작을 수행할 수 있다.
그러나, 어드레스 기반으로 페이지 버퍼들을 구분할 경우, 위에서 설명된 바와 같이, 플러그 홀 간 메모리 셀들의 문턱 전압 분포의 차이가 발생될 수 있다.
따라서, 본 발명에서, 플러그 홀 간 메모리 셀들의 문턱 전압 분포의 차이를 보상하기 위해, 페이지 버퍼들을 플러그 홀 별로 구성하고, 센싱 동작 시, 플러그 홀 별로 페이지 버퍼에 인가되는 신호의 레벨을 제어하는 방법이 제시된다. 여기서 센싱 동작은 리드 동작 또는 검증 동작일 수 있다.
실시 예에서, 메모리 장치(100)는 전압 생성부(122)를 포함할 수 있다. 전압 생성부(122)는 센싱 동작 시 플러그 홀 별로 페이지 버퍼들에 인가될 신호를 제어할 수 있다. 즉, 이븐 비트 라인에 연결된 메모리 셀들 또는 오드 비트 라인에 연결된 메모리 셀들에 대한 동작이 아닌, 플러그 홀 별로 동작이 수행될 수 있다. 이 때, 전압 생성부(122)는 플러그 홀 별로 페이지 버퍼에 인가되는 신호의 크기를 제어할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
또한, 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상이 더미 메모리 셀로서 이용될 수도 있다.
도 6은 3차원 구조를 가지는 메모리 블록에 포함된 메모리 셀을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 블록은 기판(substrate)에 수직한 방향(+Z)으로 적층된 다수의 워드 라인들(WL) 및 층간 절연막들(IT)과, 워드 라인들(WL) 및 층간 절연막들(IT)을 수직으로 관통하는 플러그(plug; PLG)를 포함하는 스택 구조(stack structure; ST)로 형성될 수 있다. 워드 라인들(WL)과 층간 절연막들(IT)은 교대로 적층될 수 있다. 워드 라인들(WL)은 도전물질로 형성될 수 있으며, 층간 절연막들(IT)은 절연물질로 형성될 수 있다.
플러그(PLG)는 워드 라인들(WL) 및 층간 절연막들(IT)을 수직으로 관통하는 수직홀(VH) 내에 형성된 갭필막(dap fill layer; GF), 채널막(channel layer; CHL) 및 메모리막(memory layer; MR)을 포함할 수 있다. 갭필막(GF)은 수직홀(VH)의 중앙에서 수직 방향(+Z)으로 연장된 원기둥 형태로 형성될 수 있다. 채널막(CHL)은 갭필막(GF)의 측벽을 둘러싸는 원통 형태로 형성될 수 있으며, 메모리막(MR)은 채널막(CHL)의 측벽을 둘러싸는 원통 형태로 형성될 수 있다. 갭필막(GF)은 절연물질로 형성될 수 있으며, 채널막(CHL)은 폴리 실리콘으로 형성될 수 있다. 또는, 수직홀(VH)의 중앙에 갭필막(GF) 대신 채널막(CHL)이 원기둥 형태로 형성될 수도 있다.
메모리막(MR)은 채널막(CHL)의 측벽을 둘러싸는 원통형태의 터널 절연막(TO), 터널 절연막(TO)의 측벽을 둘러싸는 원통형태의 전하 트랩막(TR), 전하 트랩막(TR)의 측벽을 둘러싸는 원통형태의 블로킹막(BK)을 포함할 수 있다. 터널 절연막(TO)은 절연물질인 산화막으로 형성될 수 있으며, 전하 트랩막(TR)은 질화막으로 형성될 수 있으며, 블로킹막(BK)은 절연물질인 산화막으로 형성될 수 있다. 터널 절연막(TO)은 채널막(CHL)과 전하 트랩막(TR) 사이에서 전자가 터널링되는 막(layer)이며, 전하 트랩막(TR)은 전자를 트랩(trap)하는 막(layer)이며, 블로킹막(BK)은 전하 트랩막(TR)에 트랩된 전자가 워드 라인(WL)으로 이동하는 것을 차단하는 막(layer)이다.
메모리 셀(cell)은 스택 구조(ST)에서 워드 라인과 인접한 플러그를 포함하며, 메모리 셀의 폭(width)은 플러그(PLG)를 구성하는 각 요소에 의해 정의된다.
예를 들면, 플러그(PLG)는 워드 라인들(WL) 및 층간 절연막(IT)을 수직으로 관통하는 수직홀(VH)의 내부에 형성되므로, 플러그(PLG)의 폭은 수직홀(VH)의 폭에 따라 결정된다.
이상적으로는 수직홀(VH)의 폭은 위치에 관계없이 동일해야 하지만, 제조 공정의 특성 상 수직홀(VH)의 폭은 스택 구조(ST)의 높이에 따라 다르게 형성될 수 있다. 따라서, 메모리 셀들의 폭도 높이에 따라 다르게 형성될 수 있으므로, 메모리 셀들의 구조에 따라 동작 전압을 다르게 설정할 수 있다. 여기서, 메모리 셀들의 구조는 메모리 셀들의 폭(width) 일 수 있다.
또한, 메모리 셀들의 구조가 서로 유사하더라도 메모리 셀 또는 워드 라인(WL)을 구성하는 물질의 특성 상 전기적인 차이가 있을 수 있으므로, 메모리 셀들의 구조에 따라 워드 라인들(WL)을 그룹핑하고, 메모리 셀들의 전기적인 특성에 따라 워드 라인들(WL)의 그룹을 유동적으로 변경하고, 변경된 그룹에 따라 동작 전압을 다르게 설정할 수 있다.
도 7은 싱글 스택 구조의 메모리 블록을 설명하기 위한 도면들이다.
도 7을 참조하면, 싱글(single) 스택 구조(ST)는, 적층된 워드 라인들(WL) 및 층간 절연막들(IT)을 수직으로 관통하는 수직홀(VH)이 한 번의 식각 공정을 통해 형성된 구조이다. 식각 공정으로 인해, 수직홀(VH)의 상부 폭은 하부 폭보다 넓게 형성될 수 있다. 즉, 수직홀(VH)의 측벽의 기울기는 기판에 대하여 수직하지 않을 수 있으며 곡면을 가질 수도 있다. 예를 들면, 수직홀(VH)의 최하부의 폭이 제1 폭(W1)을 가진다면, 수직홀(VH)의 중간 높이의 폭은 제1 폭(W1)보다 넓거나 좁은 제2 폭(W2)을 가질 수 있으며, 수직홀(VH)의 최상부의 폭은 제2 폭(W2)보다 넓은 제3 폭(W3)을 가질 수 있다.
따라서, 플러그(PLG)에 포함된 메모리 셀들의 폭도 위치에 따라 다를 수 있다. 예를 들면, 플러그(PLG)의 최하부에 형성된 메모리 셀은 제1 폭(W1)을 가질 수 있고, 플러그(PLG)의 중간 높이에 형성된 메모리 셀은 제2 폭(W2)을 가질 수 있으며, 플러그(PLG)의 최상부에 형성된 메모리 셀은 제3 폭(W3)을 가질 수 있다.
따라서, 메모리 스택 구조(ST)에 포함된 워드 라인들(WL)은 메모리 셀들의 구조에 따라 다수의 그룹들로 구분될 수 있다. 예를 들면, 워드 라인들(WL)은 메모리 셀들의 폭이 좁은 제1 그룹(GR1)과 메모리 셀들의 폭이 넓은 제2 그룹(GR2)으로 구분될 수 있다. 예를 들면, 메모리 스트링의 중앙에 형성된 제1 경계 워드 라인(boundary word line; WLb1)을 포함한 하부 영역에 형성된 워드 라인들(WL)이 제1 그룹(GR1)에 포함될 수 있고, 제1 경계 워드 라인(WLb1)의 상부 영역에 형성된 워드 라인들(WL)이 제2 그룹(GR2)에 포함될 수 있다.
실시 예에서, 프로그램 또는 리드 동작 시, 선택된 워드 라인에 인가되는 전압과 비선택된 워드 라인들에 인가되는 전압이 제1 및 제2 그룹(GR1, GR2)에 따라 다르게 설정될 수 있다.
또, 제1 및 제2 그룹(GR1, GR2)을 구분하는 경계(boundary) 또는 기준은 제1 그룹(GR1)에서 최 상단에 위치한 워드 라인으로 설정되거나, 제2 그룹(GR2)에서 최 하단에 위치한 워드 라인으로 설정되거나, 제1 및 제2 그룹(GR1, GR2)에서 서로 인접한 워드 라인들 사이에서 층간 절연막들(IT)이 형성된 영역(region)으로 설정될 수도 있다.
제1 및 제2 그룹(GR1, GR2)을 구분하는 경계 영역(boundary region)은 제1 및 제2 그룹(GR1, GR2) 사이에 포함된 일부 메모리 셀들의 테스트 동작을 통해 유동적으로 변경될 수 있다.
도 8은 멀티 스택 구조를 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 도 8은 도 7의 싱글 스택을 복수개로 적층했을 때의 평면도를 도시한다. 도 8에서 점선 부분은 복수의 플러그 홀들 중 어느 하나를 나타낸다.
실시 예에서, DSM(DSL select mask)과 슬릿(SLIT2) 사이에 복수의 스택들이 적층될 수 있다. DSM(DSL select mask)과 슬릿(SLIT2)은 제1 내지 제4 배선(H1~H4)을 통해 연결될 수 있다. 여기서, DSM(DSL select mask)은 드레인 선택 라인을 구분하기 위해 표시되는 마스크이고, 슬릿(SLIT2)은 적층된 스택들을 구분하고, 메탈을 통해 적층 구조의 하부에 주변 회로를 연결하기 위해 확보되는 영역일 수 있다.
또, 제1 배선(H1)은 제0 이븐 비트 라인(E0), 제2 이븐 비트 라인(E2) 및 제4 이븐 비트 라인(E4)에 연결될 수 있고, 제2 배선(H2)은 제1 이븐 비트 라인(E1) 및 제3 이븐 비트 라인(E03)에 연결될 수 있고, 제3 배선(H3)은 제0 오드 비트 라인(O0), 제2 오드 비트 라인(O2) 및 제4 오드 비트 라인(O4)에 연결될 수 있고, 제4 배선(H4)은 제1 오드 비트 라인(O1) 및 제3 오드 비트 라인(O3)에 연결될 수 있다.
실시 예에서, 제1 내지 제4 배선(H1~H4)은 각각 DSM(DSL select mask)과 슬릿(SLIT2) 사이에서 하나의 플러그 홀과 연결될 수 있다.
예를 들면, 제0 이븐 비트 라인(E0)에 연결되는 제1 배선(H1)은 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제1 플러그 홀(HOLE1)과 연결될 수 있다. 또, 제0 오드 비트 라인(O0)에 연결되는 제3 배선(H3)은 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제3 플러그 홀(HOLE3)과 연결되고, 제1 이븐 비트 라인(E1)에 연결되는 제2 배선(H2)은 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제2 플러그 홀(HOLE2)과 연결되고, 제1 오드 비트 라인(O1)에 연결되는 제4 배선(H4)은 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제4 플러그 홀(HOLE4)과 연결될 수 있다.
위와 같은 방식으로, 각 비트 라인에 연결되는 배선은 인터레이어 컨택(INTERLAYER CONTACT)을 통해 플러그 홀과 연결될 수 있다.
도 9는 비트 라인 별로 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 도 9는 도 8의 멀티 스택 구조에서, 이븐 비트 라인들(BL_E)에 연결된 메모리 셀들에 대한 동작을 수행하는 방법을 도시한다.
실시 예에서, 인접한 하나의 이븐 비트 라인 및 하나의 오드 비트 라인은 하나의 페이지 버퍼에 연결될 수 있다. 예를 들면, 제1 배선(H1)에 연결되는 제0 이븐 비트 라인(E0) 및 제3 배선(H3)에 연결되는 제0 오드 비트 라인(O0)은 하나의 페이지 버퍼에 연결되고, 제2 배선(H2)에 연결되는 제1 이븐 비트 라인(E1) 및 제4 배선(H4)에 연결되는 제1 오드 비트 라인(O1)은 하나의 페이지 버퍼에 연결될 수 있다.
실시 예에서, 이븐 비트 라인들(BL_E) 및 오드 비트 라인들(BL_O)은 각각 하나의 페이지 버퍼에 연결될 수 있다. 예를 들면, 제1 배선(H1)에 연결되는 제0 이븐 비트 라인(E0)은 하나의 페이지 버퍼에 연결되고, 제3 배선(H3)에 연결되는 제0 오드 비트 라인(O0)은 하나의 페이지 버퍼에 연결될 수 있다.
본 발명에서, 이븐 비트 라인들(BL_E) 및 오드 비트 라인들(BL_O)은 각각 하나의 페이지 버퍼에 연결되는 것으로 가정한다.
실시 예에서, 메모리 장치(도 1의 100)는 이븐 비트 라인들(BL_E)과 오드 비트 라인들(BL_O)을 구분하여 동작을 수행할 수 있다. 즉, 메모리 장치(도 1의 100)에 포함된 복수의 페이지 버퍼들은 연결된 비트 라인들에 따라 구분되고, 동작이 수행되는 메모리 셀들이 이븐 비트 라인들(BL_E)에 연결되었는지 또는 오드 비트 라인들(BL_O)에 연결되었는지 따라 해당 비트 라인들과 연결된 페이지 버퍼들을 통해 동작이 수행될 수 있다.
예를 들면, 메모리 장치(도 1의 100)는 제0 내지 제3 이븐 비트 라인(E0~E3)에 연결된 메모리 셀들에 대한 동작을 수행할 수 있다. 즉, 메모리 장치(도 1의 100)는 제0 내지 제3 이븐 비트 라인(E0~E3)에 각각 연결된 페이지 버퍼를 통해 제0 내지 제3 이븐 비트 라인(E0~E3)에 연결된 메모리 셀들에 대한 동작을 수행할 수 있다.
여기서, 제0 및 제1 이븐 비트 라인(E0, E1)은 페이지 버퍼를 통해 제01 입출력 장치(IO_01)에 연결되고, 제2 및 제3 이븐 비트 라인(E2, E3)은 페이지 버퍼를 통해 제23 입출력 장치(IO_23)에 연결될 수 있다. 제01 입출력 장치(IO_01) 및 제23 입출력 장치(IO_23)는 도 2의 입출력 회로(도 2의 125)에 포함될 수 있다.
그러나, 메모리 장치(도 1의 100)가 프로그램 동작 시 이븐 비트 라인들(BL_E) 및 오드 비트 라인들(BL_O)을 구분하여 페이지 버퍼를 선택하는 경우, 플러그 홀 간 메모리 셀들의 문턱 전압 분포의 차이가 발생될 수 있다. 즉, 비트 라인을 기준으로 페이지 버퍼를 선택하고 페이지 버퍼에 인가되는 신호를 결정하게 되면, 플러그 홀 간 구조적 차이, 즉 플러그 홀 간 메모리 셀들의 폭의 차이에 따른 프로그램 속도의 차이로 인해 문턱 전압 분포 특성의 열화가 유발될 수 있다.
따라서, 본 발명에서, 비트 라인 기준이 아닌 플러그 홀 별로 페이지 버퍼를 선택하고, 플러그 홀 별로 페이지 버퍼에 인가되는 신호를 결정함으로써, 문턱 전압 분포 특성의 열화를 방지하는 방법이 제시된다.
도 10은 플러그 홀 별로 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 8 및 도 10을 참조하면, 도 10은 도 8의 멀티 스택 구조에서, 제1 플러그 홀(HOLE1) 및 제2 플러그 홀(HOLE2)의 메모리 셀들에 대한 동작을 수행하는 방법을 도시한다.
도 10에서, OFC1 및 OFC2는 인터레이어 컨택(INTERLAYER CONTACT)과 컨택 가능한 영역으로, 각각 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제1 플러그 홀(HOLE1) 및 제2 플러그 홀(HOLE2)과 연결되는 제1 배선(H1)의 영역 및 제2 배선(H2)의 영역을 나타낼 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 플러그 홀을 구분하여 동작을 수행할 수 있다. 예를 들면, 메모리 장치(도 1의 100)는 제1 내지 제4 플러그 홀(HOLE1~HOLE4) 중 도 8의 슬릿(SLIT2)에 인접한 제1 플러그 홀(HOLE1) 및 제2 플러그 홀(HOLE2)에 대한 동작을 수행한 후, 제3 플러그 홀(HOLE3) 및 제4 플러그 홀(HOLE4)에 대한 동작을 수행할 수 있다. 또는, 메모리 장치(도 1의 100)는 제1 내지 제4 플러그 홀(HOLE1~HOLE4) 중 도 8의 DSM(DSL select mask)에 인접한 제3 플러그 홀(HOLE3) 및 제4 플러그 홀(HOLE4)에 대한 동작을 수행한 후, 제1 플러그 홀(HOLE1) 및 제2 플러그 홀(HOLE2)에 대한 동작을 수행할 수 있다.
따라서, 메모리 장치(도 1의 100)가 플러그 홀을 구분하여 동작을 수행하는 경우, 메모리 장치(도 1의 100)에 포함된 복수의 페이지 버퍼들은 플러그 홀에 따라 구분되고, 인터레이어 컨택(INTERLAYER CONTACT)을 통해 연결되는 배선들에 각각 대응하는 비트 라인들과 연결된 페이지 버퍼들을 통해 동작이 수행될 수 있다.
예를 들면, 메모리 장치(도 1의 100)는 제1 플러그 홀(HOLE1) 및 제2 플러그 홀(HOLE2)에 대한 동작을 수행할 수 있다. 즉, 메모리 장치(도 1의 100)는 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제1 플러그 홀(HOLE1)과 연결되는 제0 및 제2 이븐 비트 라인(E0, E2)에 대응하는 페이지 버퍼들, 인터레이어 컨택(INTERLAYER CONTACT)을 통해 제2 플러그 홀(HOLE2)과 연결되는 제1 및 제3 이븐 비트 라인(E1, E3)에 대응하는 페이지 버퍼들을 통해 동작을 수행할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 플러그 홀 별로 프로그램 동작을 수행하는 경우, 플러그 홀 간 메모리 셀들의 폭의 차이로 인해 발생되는 문턱 전압 분포 특성의 열화가 방지될 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 플러그 홀 별로 센싱 동작을 수행하는 경우, 플러그 홀 별로 플러그 홀과 연결되는 비트 라인에 대응하는 페이지 버퍼에 인가되는 신호의 크기를 제어하는 방법이 문제될 수 있다.
도 11은 플러그 홀 별로 동작을 수행할 때 제어되는 신호를 설명하기 위한 도면이다.
도 2 및 도 11을 참조하면, 도 11은 도 2의 복수의 페이지 버퍼들(PB1~PBn) 중 제1 페이지 버퍼(PB1)를 도시한다. 제2 내지 제n 페이지 버퍼(PB2~PBn)도 각각 도 11과 동일한 구성요소들로 구성될 수 있다.
실시 예에서, 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 메모리 셀(MC1)과 연결되고, 제1 트랜지스터(M1) 내지 제5 트랜지스터(M5)를 통해 내부 전원 전압(VCCI)으로부터 공급된 전하(charge)를 제1 비트 라인(BL1)에 차징(charging)하는 비트 라인 프리차지(BL precharge) 동작을 수행할 수 있다. 이 때, 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 제1 래치(190_1)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 제2 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다.
또, 제1 페이지 버퍼(PB1)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인(BL)에 차징(charging)된 전하를 내부 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 제1 래치(190_1)에 의해 제어된다.
실시 예에서, 제1 페이지 버퍼(PB1)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 제1 래치(190_1)를 포함할 수 있다. 제1 래치(190_1)는 제1 큐(Q1) 노드를 통해 제3 트랜지스터(M3)를 턴-온(turn-on) 또는 턴-오프(turn-off) 시켜 비트 라인 프리차지(BL precharge) 동작을 제어할 수 있다. 제1 큐바(Q1b) 노드와 제1 큐(Q1) 노드는 서로 반전된 값을 가진다.
제1 메모리 셀(MC1)에 대한 센싱 동작 중 제1 센싱 노드(SO1)의 전압은 제1 메모리 셀(MC1)의 문턱 전압에 기초하여 결정된다. 제1 래치(190_1)는 제1 센싱 노드(SO1)에 연결된 제9 트랜지스터(M9)를 통해 제1 메모리 셀(MC1)의 문턱 전압을 센싱한 결과를 저장할 수 있다. 이 때, 제9 트랜지스터(M9)는 N-타입 모스 트랜지스터(n-type mos transistor)일 수 있고, 제1 센싱 노드(SO1)는 제9 트랜지스터(M9)의 게이트 노드에 연결될 수 있다.
따라서 제1 메모리 셀(MC1)의 문턱 전압이 낮은 경우, 센싱 동작 중 제1 센싱 노드(SO1)는 로우(low)로 될 수 있고 제9 트랜지스터(M9)는 턴-오프 될 수 있다. 제1 메모리 셀(MC1)의 문턱 전압이 높은 경우, 센싱 동작 중 제1 센싱 노드(SO1)는 하이(high)로 될 수 있고 제9 트랜지스터(M9)는 턴-온 될 수 있다.
실시 예에서, 제1 래치(190_1)에 포함된 제1 인버터(INV1) 및 제2 인버터(INV2)는 각각 내부 전원 전압(VCCI) 및 내부 접지 전압(VSSI)에 연결된다.
실시 예에서, 메모리 장치(도 1의 100)는 제1 페이지 버퍼(PB1)에 인가되는 신호들 중 제1 트랜지스터(M1)의 게이트에 인가되는 제1 센스 신호(PBSENSE)의 크기를 플러그 홀 별로 다르게 제어할 수 있다. 제1 페이지 버퍼(PB1)에 인가되는 신호들은 전압 생성부(도 2의 122)에 의해 생성될 수 있다.
예를 들면, 메모리 장치(도 1의 100)가 플러그 홀 별로 센싱 동작을 수행하는 경우, 제1 센스 신호(PBSENSE)의 크기는 플러그 홀의 위치에 따라 다르게 설정될 수 있다. 즉, 인터레이어 컨택(INTERLAYER CONTACT)을 통해 연결되는 배선에 대응하는 비트 라인과 연결된 페이지 버퍼에 인가되는 제1 센스 신호(PBSENSE)의 크기가 플러그 홀의 위치에 따라 제어될 수 있다.
구체적으로, 메모리 장치(도 1의 100)는 도 8의 DSM(DSL select mask)과 인접한지 여부에 따라 또는 도 8의 슬릿(SLIT2)에 인접한지 여부에 따라 제1 센스 신호(PBSENSE)의 크기를 제어할 수 있다.
도 12는 센싱 동작 시 플러그 홀 별로 페이지 버퍼에 인가되는 신호의 레벨을 설명하기 위한 도면이다.
도 8, 도 11및 도 12를 참조하면, 도 12의 (a)는 플러그 홀 별로 동작이 수행될 때, 슬릿(SLIT2)에 가까워질수록 도 11의 제1 센스 신호(PBSENSE)가 증가되는 경우를 도시하고, 도 12의 (b)는 플러그 홀 별로 동작이 수행될 때, 슬릿(SLIT2)에 가까워질수록 제1 센스 신호(PBSENSE)가 감소되는 경우를 도시한다. 즉, 제1 센스 신호(PBSENSE)의 크기는 플러그 홀의 위치에 따라 커지거나 또는 작아질 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 플러그 홀 별로 센싱 동작을 수행할 수 있다. 이 때, 센싱 동작은 리드 동작 또는 검증 동작일 수 있다.
플러그 홀 별로 센싱 동작을 수행할 때, 메모리 장치(도 1의 100)는 플러그 홀에 대응되는 페이지 버퍼에 인가되는 제1 센스 신호(PBSENSE)의 크기를 플러그 홀 별로 제어할 수 있다. 플러그 홀에 대응되는 페이지 버퍼는 해당 플러그 홀과 인터레이어 컨택(INTERLAYER CONTACT)을 통해 연결되는 배선에 대응하는 비트 라인과 연결될 수 있다.
도 12의 (a)를 참조하면, 플러그 홀 별로 센싱 동작을 수행할 때, 메모리 장치(도 1의 100)는 플러그 홀이 슬릿(SLIT2)에 가까워질수록 제1 센스 신호(PBSENSE)의 크기를 증가시킬 수 있다. 또는, 메모리 장치(도 1의 100)는 플러그 홀이 DSM(DSL select mask)에 가까워질수록 제1 센스 신호(PBSENSE)의 크기를 감소시킬 수 있다.
예를 들면, 제1 플러그 홀(HOLE1)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H1의 크기는 제2 플러그 홀(HOLE2)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H2의 크기보다 클 수 있다. 즉, 제1 플러그 홀(HOLE1)이 제2 플러그 홀(HOLE2)보다 슬릿(SLIT2)에 가깝기 때문에, 또는 제1 플러그 홀(HOLE1)이 제2 플러그 홀(HOLE2)보다 DSM에서 멀기 때문에, VPBSENSE_H1의 크기는 VPBSENSE_H2의 크기보다 더 클 수 있다.
위에서 설명된 바와 같이, VPBSENSE_H2의 크기는 제3 플러그 홀(HOLE3)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H3의 크기보다 클 수 있다. 또, VPBSENSE_H3의 크기는 제4 플러그 홀(HOLE4)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H4의 크기보다 클 수 있다.
도 12의 (b)를 참조하면, 플러그 홀 별로 센싱 동작을 수행할 때, 메모리 장치(도 1의 100)는 플러그 홀이 슬릿(SLIT2)에 가까워질수록 제1 센스 신호(PBSENSE)의 크기를 감소시킬 수 있다. 또는, 메모리 장치(도 1의 100)는 플러그 홀이 DSM(DSL select mask)에 가까워질수록 제1 센스 신호(PBSENSE)의 크기를 증가시킬 수 있다.
예를 들면, 제1 플러그 홀(HOLE1)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H1의 크기는 제2 플러그 홀(HOLE2)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H2의 크기보다 작을 수 있다. 즉, 제1 플러그 홀(HOLE1)이 제2 플러그 홀(HOLE2)보다 슬릿(SLIT2)에 가깝기 때문에, 또는 제1 플러그 홀(HOLE1)이 제2 플러그 홀(HOLE2)보다 DSM에서 멀기 때문에, VPBSENSE_H1의 크기는 VPBSENSE_H2의 크기보다 더 작을 수 있다.
위에서 설명된 바와 같이, VPBSENSE_H2의 크기는 제3 플러그 홀(HOLE3)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H3의 크기보다 작을 수 있다. 또, VPBSENSE_H3의 크기는 제4 플러그 홀(HOLE4)에 대응되는 페이지 버퍼 내 제1 트랜지스터(M1)의 게이트에 인가되는 신호인 VPBSENSE_H4의 크기보다 작을 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, S1301 단계에서, 메모리 장치는 센싱 동작 시 플러그 홀 별로 그룹들을 생성할 수 있다. 여기서, 플러그 홀은 3차원 어레이 구조에서 메모리 셀들이 스택 구조로 형성될 때 워드 라인들 및 층간 절연막들을 수직으로 관통하는 수직홀의 내부에 형성될 수 있다.
플러그 홀 별로 그룹이 생성되면, S1303 단계에서, 메모리 장치는 플러그 홀 그룹 별로 페이지 버퍼에 인가되는 신호를 생성할 수 있다.
예를 들면, 복수의 플러그 홀들 중 일부 플러그 홀들에 대한 센싱 동작이 우선적으로 수행될 수 있다. 이 때, 메모리 장치는 플러그 홀이 슬릿(SLIT2) 또는 DSM(DSL select mask)에 가까운지 또는 먼지 여부에 따라 페이지 버퍼에 인가되는 신호를 제어할 수 있다.
실시 예에서, 플러그 홀이 슬릿에 가까울수록 페이지 버퍼에 인가되는 신호의 크기는 증가될 수 있다. 또는, 플러그 홀이 슬릿에 가까울수록 페이지 버퍼에 인가되는 신호의 크기는 감소될 수 있다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 14를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
실시 예에서, 메모리 장치(2200)에 포함된 메모리 셀들은 3차원 어레이 구조를 형성할 수 있다. 3차원 어레이 구조에서, 메모리 셀들은 스택 구조를 형성하고, 워드 라인들 및 층간 절연막들을 수직으로 관통하는 수직홀의 내부에 플러그 홀이 형성될 수 있다. 스택 구조는 슬릿(SLIT2)과 DSM(DSL select mask) 사이에 형성될 수 있다.
실시 예에서, 메모리 장치(2200)가 센싱 동작 시 플러그 홀 별로 센싱 동작이 수행될 수 있다. 예를 들면, 메모리 장치(2200)는 슬릿(SLIT2)과 인접한 플러그 홀의 메모리 셀들에 대한 센싱 동작을 우선적으로 수행할 수 있다. 또는, 메모리 장치(2200)는 DSM(DSL select mask)과 인접한 플러그 홀의 메모리 셀들에 대한 센싱 동작을 우선적으로 수행할 수 있다.
이 때, 메모리 장치(2200)는 플러그 홀이 슬릿(SLIT2)에 가까워질수록 비트 라인과 페이지 버퍼를 연결하는 트랜지스터의 게이트에 인가되는 신호의 크기를 크게 설정할 수 있다. 또는, 메모리 장치(2200)는 플러그 홀이 슬릿(SLIT2)에 멀어질수록 비트 라인과 페이지 버퍼를 연결하는 트랜지스터의 게이트에 인가되는 신호의 크기를 작게 설정할 수 있다.
메모리 장치(2200)가 플러그 홀 별로 프로그램 동작을 수행함으로써, 플러그 홀 간 메모리 셀들의 폭의 차이로 인해 발생되는 문턱 전압 분포 특성의 열화가 방지될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)에 각각 포함된 메모리 셀들은 3차원 어레이 구조를 형성할 수 있다. 3차원 어레이 구조에서, 메모리 셀들은 스택 구조를 형성하고, 워드 라인들 및 층간 절연막들을 수직으로 관통하는 수직홀의 내부에 플러그 홀이 형성될 수 있다. 스택 구조는 슬릿(SLIT2)과 DSM(DSL select mask) 사이에 형성될 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)이 센싱 동작 시 플러그 홀 별로 센싱 동작이 수행될 수 있다. 예를 들면, 복수의 플래시 메모리들(3221~322n)은 슬릿(SLIT2)과 인접한 플러그 홀의 메모리 셀들에 대한 센싱 동작을 우선적으로 수행할 수 있다. 또는, 복수의 플래시 메모리들(3221~322n)은 DSM(DSL select mask)과 인접한 플러그 홀의 메모리 셀들에 대한 센싱 동작을 우선적으로 수행할 수 있다.
이 때, 복수의 플래시 메모리들(3221~322n)은 플러그 홀이 슬릿(SLIT2)에 가까워질수록 비트 라인과 페이지 버퍼를 연결하는 트랜지스터의 게이트에 인가되는 신호의 크기를 크게 설정할 수 있다. 또는, 복수의 플래시 메모리들(3221~322n)은 플러그 홀이 슬릿(SLIT2)에 멀어질수록 비트 라인과 페이지 버퍼를 연결하는 트랜지스터의 게이트에 인가되는 신호의 크기를 작게 설정할 수 있다.
복수의 플래시 메모리들(3221~322n)이 플러그 홀 별로 프로그램 동작을 수행함으로써, 플러그 홀 간 메모리 셀들의 폭의 차이로 인해 발생되는 문턱 전압 분포 특성의 열화가 방지될 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
실시 예에서, 스토리지 모듈(4400)에 포함된 메모리 셀들은 3차원 어레이 구조를 형성할 수 있다. 3차원 어레이 구조에서, 메모리 셀들은 스택 구조를 형성하고, 워드 라인들 및 층간 절연막들을 수직으로 관통하는 수직홀의 내부에 플러그 홀이 형성될 수 있다. 스택 구조는 슬릿(SLIT2)과 DSM(DSL select mask) 사이에 형성될 수 있다.
실시 예에서, 스토리지 모듈(4400)이 센싱 동작 시 플러그 홀 별로 센싱 동작이 수행될 수 있다. 예를 들면, 스토리지 모듈(4400)은 슬릿(SLIT2)과 인접한 플러그 홀의 메모리 셀들에 대한 센싱 동작을 우선적으로 수행할 수 있다. 또는, 스토리지 모듈(4400)은 DSM(DSL select mask)과 인접한 플러그 홀의 메모리 셀들에 대한 센싱 동작을 우선적으로 수행할 수 있다.
이 때, 스토리지 모듈(4400)은 플러그 홀이 슬릿(SLIT2)에 가까워질수록 비트 라인과 페이지 버퍼를 연결하는 트랜지스터의 게이트에 인가되는 신호의 크기를 크게 설정할 수 있다. 또는, 스토리지 모듈(4400)은 플러그 홀이 슬릿(SLIT2)에 멀어질수록 비트 라인과 페이지 버퍼를 연결하는 트랜지스터의 게이트에 인가되는 신호의 크기를 작게 설정할 수 있다.
스토리지 모듈(4400)이 플러그 홀 별로 프로그램 동작을 수행함으로써, 플러그 홀 간 메모리 셀들의 폭의 차이로 인해 발생되는 문턱 전압 분포 특성의 열화가 방지될 수 있다.
50: 저장 장치
100: 메모리 장치
122: 전압 생성부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 라인들이 연결된 메모리 블록을 포함하는 메모리 장치에 있어서,
    상기 복수의 라인들 중 워드 라인들에 각각 연결된 복수의 메모리 셀들;
    복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들; 및
    상기 복수의 메모리 셀들에 리드 동작을 수행하는 주변 회로;를 포함하고,
    상기 주변 회로는, 상기 복수의 라인들 중 드레인 선택 라인과 슬릿 사이에서 상기 복수의 메모리 셀들이 스택 구조인 복수의 플러그 홀들로 형성될 때, 상기 플러그 홀들의 위치에 따라 상기 리드 동작이 수행되도록 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 전압 생성부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 전압 생성부는,
    상기 복수의 페이지 버퍼들에 각각 포함된 트랜지스터들 중 상기 복수의 비트 라인들과 각각 연결되는 제1 트랜지스터에 인가되는 신호의 크기를 상기 플러그 홀들의 위치에 따라 제어하는 메모리 장치.
  3. 제 2항에 있어서, 상기 주변 회로는,
    상기 리드 동작 시, 상기 복수의 플러그 홀들 중 상기 드레인 선택 라인과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치.
  4. 제 3항에 있어서, 상기 전압 생성부는,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 증가시키는 메모리 장치.
  5. 제 3항에 있어서, 상기 전압 생성부는,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 감소시키는 메모리 장치.
  6. 제 3항에 있어서, 상기 주변 회로는,
    상기 드레인 선택 라인과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행한 후, 상기 슬릿과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치.
  7. 제 2항에 있어서, 상기 주변 회로는,
    상기 리드 동작 시, 상기 복수의 플러그 홀들 중 상기 슬릿과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치.
  8. 제 7항에 있어서, 상기 전압 생성부는,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 증가시키는 메모리 장치.
  9. 제 7항에 있어서, 상기 전압 생성부는,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 감소시키는 메모리 장치.
  10. 제 7항에 있어서, 상기 주변 회로는,
    상기 슬릿과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행한 후, 상기 드레인 선택 라인과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치.
  11. 복수의 라인들이 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 메모리 블록에 대한 리드 동작 시, 상기 복수의 라인들 중 워드 라인들에 각각 연결된 복수의 메모리 셀들이 상기 복수의 라인들 중 드레인 선택 라인과 슬릿 사이에서 스택 구조인 복수의 플러그 홀들로 형성되면, 상기 플러그 홀들의 위치에 따라 상기 플러그 홀들을 구분하는 단계; 및
    복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들에 인가되는 신호를 상기 플러그 홀들의 위치에 따라 제어하는 단계;를 포함하는 메모리 장치의 동작 방법.
  12. 제 11항에 있어서, 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 단계에서,
    상기 복수의 페이지 버퍼들에 각각 포함된 트랜지스터들 중 상기 복수의 비트 라인들과 각각 연결되는 제1 트랜지스터에 인가되는 신호의 크기를 제어하는 메모리 장치의 동작 방법.
  13. 제 12항에 있어서,
    상기 리드 동작 시, 상기 복수의 플러그 홀들 중 상기 드레인 선택 라인과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치의 동작 방법.
  14. 제 13항에 있어서, 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 단계에서,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 증가시키는 메모리 장치의 동작 방법.
  15. 제 13항에 있어서, 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 단계에서,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 감소시키는 메모리 장치의 동작 방법.
  16. 제 13항에 있어서,
    상기 드레인 선택 라인과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행한 후, 상기 슬릿과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치의 동작 방법.
  17. 제 12항에 있어서,
    상기 리드 동작 시, 상기 복수의 플러그 홀들 중 상기 슬릿과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 단계에서,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 증가시키는 메모리 장치의 동작 방법.
  19. 제 17항에 있어서, 상기 복수의 페이지 버퍼들에 인가되는 신호를 제어하는 단계에서,
    상기 플러그 홀들이 상기 드레인 선택 라인과 인접할수록 상기 제1 트랜지스터에 인가되는 신호의 크기를 감소시키는 메모리 장치의 동작 방법.
  20. 제 17항에 있어서,
    상기 슬릿과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행한 후, 상기 드레인 선택 라인과 인접한 플러그 홀들에 대해 상기 리드 동작을 수행하는 메모리 장치의 동작 방법.
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