KR20220150147A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은, 기준 전류와 센싱 전류를 비교하여 에러 정정 불가능한 페이지로 될 가능성이 있는 페이지를 선정하고, 해당 페이지에 대한 리드 리클레임 또는 추가 펄스 인가 동작을 수행함으로써 데이터의 신뢰성이 향상시키는 메모리 장치는, 복수의 메모리 셀들로 각각 구성된 복수의 페이지들, 복수의 비트 라인들을 통해 상기 복수의 페이지들과 연결되는 복수의 페이지 버퍼들, 메모리 컨트롤러로부터 커맨드가 수신되지 않는 아이들 타임에 상기 복수의 페이지들 중 선택된 페이지에 대한 백그라운드 미디어 스캔을 수행하는 주변 회로, 상기 복수의 페이지 버퍼들 및 상기 선택된 페이지의 메모리 셀들 사이에서 각각 연결되는 복수의 트랜지스터들을 포함하고, 상기 백그라운드 미디어 스캔 시 흐르는 전류를 센싱하는 전류 센싱부, 상기 전류 센싱부가 센싱한 센싱 전류와 기준 전류를 비교한 결과를 기초로 스트링 수를 결정하는 스트링 결정부 및 상기 스트링 수에 따라 상기 선택된 페이지를 포함하는 메모리 블록에 대한 리드 리클레임 또는 추가 펄스 인가 동작이 수행되도록 상기 주변 회로를 제어하는 리드 리클레임 제어부를 포함하는 것을 특징으로 한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 기준 전류와 센싱 전류를 비교한 결과를 기초로 리드 리클레임 또는 추가 펄스 인가 동작을 수행하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들로 각각 구성된 복수의 페이지들, 복수의 비트 라인들을 통해 상기 복수의 페이지들과 연결되는 복수의 페이지 버퍼들, 메모리 컨트롤러로부터 커맨드가 수신되지 않는 아이들 타임에 상기 복수의 페이지들 중 선택된 페이지에 대한 백그라운드 미디어 스캔을 수행하는 주변 회로, 상기 복수의 페이지 버퍼들 및 상기 선택된 페이지의 메모리 셀들 사이에서 각각 연결되는 복수의 트랜지스터들을 포함하고, 상기 백그라운드 미디어 스캔 시 흐르는 전류를 센싱하는 전류 센싱부, 상기 전류 센싱부가 센싱한 센싱 전류와 기준 전류를 비교한 결과를 기초로 스트링 수를 결정하는 스트링 결정부 및 상기 스트링 수에 따라 상기 선택된 페이지를 포함하는 메모리 블록에 대한 리드 리클레임 또는 추가 펄스 인가 동작이 수행되도록 상기 주변 회로를 제어하는 리드 리클레임 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 셀들로 각각 구성된 복수의 페이지들을 포함하는 메모리 장치의 동작 방법에 있어서, 메모리 컨트롤러로부터 커맨드가 수신되지 않는 아이들 타임에 상기 복수의 페이지들 중 선택된 페이지에 대한 백그라운드 미디어 스캔을 수행하는 단계, 상기 백그라운드 미디어 스캔 시, 복수의 비트 라인들을 통해 상기 복수의 페이지들과 연결되는 복수의 페이지 버퍼들 및 상기 선택된 페이지의 메모리 셀들 사이에서 각각 연결되는 복수의 트랜지스터들을 통해 흐르는 전류를 센싱하는 단계, 상기 복수의 트랜지스터들을 통해 흐르는 전류를 센싱한 센싱 전류와 기준 전류를 비교한 결과를 기초로 스트링 수를 결정하는 단계 및 상기 스트링 수에 따라 상기 선택된 페이지를 포함하는 메모리 블록에 대한 리드 리클레임 또는 추가 펄스 인가 동작을 수행하는 단계를 포함할 수 있다.
본 기술에 따르면, 기준 전류와 센싱 전류를 비교하여 에러 정정 불가능한 페이지로 될 가능성이 있는 페이지를 선정하고, 해당 페이지에 대한 리드 리클레임 또는 추가 펄스 인가 동작을 수행함으로써 데이터의 신뢰성이 향상될 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 비트 라인에 연결된 페이지 버퍼의 구성요소들을 나타낸 도면이다.
도 5는 멀티 레벨 셀 방식으로 프로그램 동작을 수행할 때 메모리 셀들의 문턱 전압 분포 및 리드 전압을 도시한다.
도 6은 백그라운드 미디어 스캔 시 센싱 전류를 설명하기 위한 도면이다.
도 7은 센싱 전류를 기초로 리드 리클레임 또는 추가 펄스 인가 동작이 수행되는 과정을 설명하기 위한 도면이다.
도 8은 기준 전류를 도시한다.
도 9는 문턱 전압 분포의 시프팅에 따라 검출되는 센싱 전류의 일 실시 예를 도시한다.
도 10은 문턱 전압 분포의 시프팅에 따라 검출되는 센싱 전류의 일 실시 예를 도시한다.
도 11은 기준 전류 및 센싱 전류를 기초로 결정되는 스트링 수를 도시한다.
도 12는 도 11의 스트링 수에 따른 리드 리클레임 및 추가 펄스 인가 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 13은 도 12의 리드 전압들의 상대적 크기를 도시한다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 백그라운드 미디어 스캔(background media scan; BGMS)을 수행할 수 있다. 백그라운드 미디어 스캔(BGMS)은 메모리 컨트롤러(200)로부터 커맨드가 수신되지 않는 아이들 타임(idle time)에 수행될 수 있다. 또, 백그라운드 미디어 스캔(BGMS)은 리드 페일, 즉 리드 동작 시 리드된 데이터에 대한 에러 정정이 불가능(uncorrectable error correction codes; UECC)하게 되는 것을 사전에 방지하기 위해 수행될 수 있다.
예를 들면, 메모리 장치(100)는 아이들 타임(idle time)에 메모리 셀들에 저장된 데이터를 스캔하고(리드하고), 스캔 결과를 기초로 리드 페일될 가능성이 높은 페이지를 선정하여 리프레시 동작을 수행할 수 있다. 이 때, 메모리 장치(100)는 메모리 블록 번호에 따라 순차적으로 또는 랜덤한 메모리 블록 번호에 따라 데이터를 스캔할 수 있다.
본 발명에서, 메모리 장치(100)는 백그라운드 미디어 스캔(BGMS) 시, 페이지에 저장된 데이터의 스캔을 통해 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출하고, 검출된 페이지의 데이터를 다른 메모리 블록에 프로그램함으로써 에러 정정 불가능(UECC)을 사전에 방지할 수 있다. 이 때, 메모리 장치(100)는 리드 동작 시 패스/페일 신호를 출력하는 대신 전류의 센싱을 통해 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다.
결과적으로, 본 발명의 메모리 장치(100)는 리드 디스터브 및 리텐션으로 인해 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 전류의 센싱만을 통해 검출하여 검출 시간을 단축시키고 데이터의 신뢰성을 향상시킬 수 있다.
실시 예에서, 전류의 센싱만을 통해 메모리 장치(100)가 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있도록, 메모리 장치(100)는 전류 센싱부(150), 스트링 결정부(170) 및 리드 리클레임 제어부(190)를 포함할 수 있다.
실시 예에서, 전류 센싱부(150)는 선택된 페이지의 메모리 셀들 중 턴-온되는 메모리 셀들을 통해 흐르는 전류를 센싱할 수 있다. 전류 센싱부(150)는 전류의 센싱을 위해 복수의 NMOS 트랜지스터들 또는 PMOS 트랜지스터들을 포함할 수 있다. 전류 센싱부(150)는 리드 전압 및 각 페이지의 버퍼의 센싱 노드 전압을 기초로 전류를 센싱할 수 있다.
실시 예에서, 스트링 결정부(170)는 전류 센싱부(150)로부터 출력된 센싱 전류를 기초로 복수의 스트링들 중 턴-온된 메모리 셀과 연결된 스트링의 수를 결정할 수 있다.
실시 예에서, 리드 리클레임 제어부(190)는 스트링 결정부(170)가 결정한 스트링의 수를 기초로 리드 리클레임 또는 추가 펄스 인가동작을 수행할 수 있다.
예를 들면, 결정된 스트링의 수가 '0'이면, 리드 리클레임 제어부(190)는 추가 펄스 인가 동작을 수행할 수 있다. 추가 펄스 동작은 백그라운드 미디어 스캔(BGMS)이 수행된 페이지의 메모리 셀들이 연결된 워드 라인 또는 기판에 전압을 인가하는 동작일 수 있다.
그러나, 결정된 스트링의 수가 '0'이 아니면, 리드 리클레임 제어부(190)는 변경된 리드 전압 레벨로 리드 리클레임 동작을 수행할 수 있다. 이 때, 변경된 리드 전압 레벨은 결정된 스트링의 수에 따라 결정될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 비트 라인에 연결된 페이지 버퍼의 구성요소들을 나타낸 도면이다.
도 2 및 도 4를 참조하면, 도 4는 도 2의 복수의 페이지 버퍼들(PB1~PBn) 중 제1 페이지 버퍼(PB1)를 도시한다. 제2 내지 제n 페이지 버퍼(PB2~PBn)도 각각 도 4와 동일한 구성요소들로 구성될 수 있다.
실시 예에서, 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 메모리 셀(MC1)과 연결되고, 제1 트랜지스터(M1) 내지 제5 트랜지스터(M5)를 통해 내부 전원 전압(VCCI)으로부터 공급된 전하(charge)를 제1 비트 라인(BL1)에 차징(charging)하는 비트 라인 프리차지(BL precharge) 동작을 수행할 수 있다. 이 때, 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 제1 래치(190_1)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 제2 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다.
또, 제1 페이지 버퍼(PB1)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인(BL)에 차징(charging)된 전하를 내부 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 제1 래치(190_1)에 의해 제어된다.
실시 예에서, 제1 페이지 버퍼(PB1)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 제1 래치(190_1)를 포함할 수 있다. 제1 래치(190_1)는 제1 큐(Q1) 노드를 통해 제3 트랜지스터(M3)를 턴-온(turn-on) 또는 턴-오프(turn-off) 시켜 비트 라인 프리차지(BL precharge) 동작을 제어할 수 있다. 제1 큐바(Q1b) 노드와 제1 큐(Q1) 노드는 서로 반전된 값을 가진다.
제1 메모리 셀(MC1)에 대한 센싱 동작 중 제1 센싱 노드(SO1)의 전압은 제1 메모리 셀(MC1)의 문턱 전압에 기초하여 결정된다. 제1 래치(190_1)는 제1 센싱 노드(SO1)에 연결된 제9 트랜지스터(M9)를 통해 제1 메모리 셀(MC1)의 문턱 전압을 센싱한 결과를 저장할 수 있다. 이 때, 제9 트랜지스터(M9)는 N-타입 모스 트랜지스터(n-type mos transistor)일 수 있고, 제1 센싱 노드(SO1)는 제9 트랜지스터(M9)의 게이트 노드에 연결될 수 있다.
따라서 제1 메모리 셀(MC1)의 문턱 전압이 낮은 경우, 센싱 동작 중 제1 센싱 노드(SO1)는 로우(low)로 될 수 있고 제9 트랜지스터(M9)는 턴-오프 될 수 있다. 제1 메모리 셀(MC1)의 문턱 전압이 높은 경우, 센싱 동작 중 제1 센싱 노드(SO1)는 하이(high)로 될 수 있고 제9 트랜지스터(M9)는 턴-온 될 수 있다.
실시 예에서, 제1 래치(190_1)에 포함된 제1 인버터(INV1) 및 제2 인버터(INV2)는 각각 내부 전원 전압(VCCI) 및 내부 접지 전압(VSSI)에 연결된다.
도 5는 멀티 레벨 셀 방식으로 프로그램 동작을 수행할 때 메모리 셀들의 문턱 전압 분포 및 리드 전압을 도시한다.
도 5를 참조하면, 도 5는 메모리 장치(도 1의 100)가 멀티 레벨 셀(multi-level cell, MLC) 방식으로 프로그램 동작을 수행하는 경우, 즉 메모리 셀들에 2비트에 해당하는 데이터가 저장되는 경우 선택된 페이지의 선택된 메모리 셀들의 문턱 전압 분포를 도시한다. 도 5에서, 가로축은 메모리 셀들의 상태에 따른 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀들은 각각 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱 전압을 갖도록 프로그램 될 수 있다.
도 5는 메모리 장치(도 1의 100)가 멀티 레벨 셀(multi-level cell, MLC) 방식으로 프로그램 동작을 수행하는 경우를 도시하나, 본 발명은, 싱글 레벨 셀(single-level cell, SLC), 트리플 레벨 셀(triple-level cell, TLC) 또는 쿼드러플 레벨 셀(quadruple-level cell, QLC) 방식으로 프로그램 동작을 수행하는 경우에도 적용될 수 있다.
실시 예에서, 소거 상태(E)는 데이터 '11'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '10'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '00'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '01'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
실시 예에서, 메모리 셀들의 문턱 전압 분포는 리드 디스터브 또는 리텐션에 의해 시프팅될 수 있다. 리드 디스터브는 선택된 페이지에 리드 동작이 수행됨으로써 선택된 페이지와 인접한 페이들의 메모리 셀들의 문턱 전압 분포가 시프팅됨을 의미할 수 있다. 리텐션은 메모리 장치(도 1의 100)에 전원이 오프 된 시점부터 메모리 장치에 전원이 인가되는 시점까지의 기간, 즉 리텐션 기간에 의해 메모리 셀들의 문턱 전압 분포가 시프팅됨을 의미할 수 있다.
실시 예에서, 리텐션 기간이 증가됨에 따라 메모리 셀들의 플로팅 게이트(Floating Gate, FG)에 트랩된 전하의 이동이 증가할 수 있다. 따라서, 플로팅 게이트(FG)에 트랩된 전하의 이동이 증가함에 따라, 메모리 셀들의 문턱 전압은 낮아질 수 있다. 결과적으로, 리텐션 기간이 증가함에 따라 메모리 셀들의 문턱 전압은 낮아 질 수 있다.
또, 리텐션의 경우, 메모리 셀들 각각의 프로그램 상태에 따라, 문턱 전압 분포의 변화가 다를 수 있다. 즉, 플로팅 게이트(FG)에 트랩된 전하의 수에 따라, 메모리 셀의 문턱 전압 분포 변화가 다를 수 있다. 예를 들면, 프로그램 상태가 높을 수록 메모리 셀의 플로팅 게이트(FG)에 트랩된 전하의 수가 많기 때문에, 높은 프로그램 상태에서의 문턱 전압 분포의 시프팅은 낮은 프로그램 상태에서의 문턱 전압 분포의 시프팅보다 클 수 있다.
여기서, 플로팅 게이트(FG)에 트랩된 전하의 수가 많다는 것은 플로팅 게이트(FG)로부터 유출되는 전하의 수가 많음을 의미할 수 있다. 따라서, 메모리 셀들의 프로그램 상태가 높을수록, 문턱 전압 분포의 시프팅이 클 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위한 리드 동작을 수행할 수 있다.
구체적으로, 메모리 장치(도 1의 100)는 소거 상태(E) 및 제1 프로그램 상태(P1)를 구분하기 위해 R1 전압, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위해 R2 전압, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위해 R3 전압으로 리드 동작을 수행할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 프로그램 동작 시 랜더마이즈된 데이터를 메모리 셀 어레이(도 2의 110)에 프로그램할 수 있다. 따라서, 백그라운드 미디어 스캔(background media scan; BGMS) 시 R1 내지 R3 전압으로 선택된 페이지에 대한 리드 동작이 수행될 때 턴-온되는 메모리 셀들의 수가 예측될 수 있다. 즉, 메모리 장치(도 1의 100)가 프로그램 동작 시 데이터가 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)로 균등한 수로 프로그램되므로, 백그라운드 미디어 스캔(BGMS) 시 선택된 페이지에 포함된 메모리 셀들 중 턴-온 또는 턴-오프되는 메모리 셀들의 비율은 일정할 수 있다.
본 발명에서, 메모리 장치(도 1의 100)는 백그라운드 미디어 스캔(BGMS)에서 R1 내지 R3 전압으로 리드 동작 수행 시 턴-온될 것으로 예측되는 메모리 셀들의 수를 기초로 기준 전류를 설정할 수 있다. 기준 전류가 설정되면, 메모리 장치(도 1의 100)는 R1 내지 R3 전압 중 어느 하나의 리드 전압을 선택된 워드 라인에 인가하여, 전류 센싱부(150)를 통해 센싱되는 센싱 전류를 기준 전류와 비교할 수 있다. 메모리 장치(도 1의 100)는 비교 결과를 기초로 리드 리클레임 또는 추가 펄스 인가 동작을 수행할 수 있다.
도 6은 백그라운드 미디어 스캔 시 센싱 전류를 설명하기 위한 도면이다.
도 1, 도 3 및 도 6을 참조하면, 도 6은 도 1의 전류 센싱부(150) 및 도 3의 복수의 워드 라인들(WL1~WL16) 중 선택된 워드 라인에 연결된 선택된 메모리 셀들(M21~M2n)을 도시한다. 전류 센싱부(150)는 복수의 센싱 트랜지스터들(M11~M1n)을 포함할 수 있다. 전류 센싱부(150)에는 복수의 워드 라인들(도 3의 WL1~WL16)에 각각 연결된 메모리 셀들의 수만큼의 센싱 트랜지스터들이 포함될 수 있다.
실시 예에서, 전류 센싱부(150)는 복수의 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(도 2의 110)와 페이지 버퍼 그룹(도 2의 123) 사이에 연결될 수 있다. 전류 센싱부(150)는 백그라운드 미디어 스캔(background media scan; BGMS) 시 복수의 센싱 트랜지스터들(M11~M1n)을 통해 흐르는 전류인 센싱 전류(I_SENSING)를 센싱할 수 있다.
다른 실시 예에서, 전류 센싱부(150)는 페이지 버퍼 그룹(도 2의 123)에 포함될 수도 있다.
도 6에서, 복수의 센싱 트랜지스터들(M11~M1n)은 각각 PMOS 트랜지스터로 도시되었으나, 다른 실시 예에서, 복수의 센싱 트랜지스터들(M11~M1n)은 각각 NMOS 트랜지스터일 수도 있다.
실시 예에서, 선택된 메모리 셀들(M21~M2n)에는 랜더마이즈된 데이터가 프로그램될 수 있다. 따라서, 선택된 메모리 셀들(M21~M2n)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 중 어느 하나의 상태로 균등한 수로 프로그램될 수 있다. 또, 선택된 메모리 셀들(M21~M2n)은 리드 전압(VREF)에 따라 턴-온 또는 턴-오프될 수 있다.
도 4를 참조하면, 복수의 센싱 트랜지스터들(M11~M1n)의 각 게이트에는 각 페이지 버퍼의 센싱 노드 전압이 인가될 수 있다. 예를 들면, 제11 센싱 트랜지스터(M11)에는 페이지 버퍼 그룹(도 2의 123)에 포함된 제1 페이지 버퍼(PB1)의 제1 센싱 노드(SO1)의 전압이 인가되고, 제12 센싱 트랜지스터(M12)에는 페이지 버퍼 그룹(도 2의 123)에 포함된 제2 페이지 버퍼(PB2)의 제2 센싱 노드(SO2)의 전압이 인가될 수 있다.
실시 예에서, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 낮으면, 선택된 메모리 셀들(M21~M2n)은 턴-온될 수 있다. 또, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 낮으면, 제11 내지 제1n 센싱 트랜지스터들(M11~M1n)은 턴-온될 수 있다. 즉, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 낮으면, 각 비트 라인을 통해 연결되는 페이지 버퍼의 센싱 노드는 로우(low)로 될 수 있고, 제11 내지 제1n 센싱 트랜지스터들(M11~M1n)은 턴-온될 수 있다.
반대로, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 높으면, 선택된 메모리 셀들(M21~M2n)은 턴-오프될 수 있다. 또, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 높으면, 제11 내지 제1n 센싱 트랜지스터들(M11~M1n)은 턴-오프될 수 있다. 즉, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 높으면, 각 비트 라인을 통해 연결되는 페이지 버퍼의 센싱 노드는 하이(high)로 될 수 있고, 제11 내지 제1n 센싱 트랜지스터들(M11~M1n)은 턴-오프될 수 있다.
결과적으로, 선택된 메모리 셀들(M21~M2n)의 문턱 전압이 리드 전압(VREF)보다 낮으면, 선택된 메모리 셀들(M21~M2n) 및 제11 내지 제1n 센싱 트랜지스터들(M11~M1n)이 턴온되기 때문에, 제11 내지 제1n 센싱 트랜지스터들(M11~M1n)을 통해 전류가 흐를 수 있다.
여기서, 선택된 메모리 셀들(M21~M2n)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 중 어느 하나의 상태로 균등한 수로 프로그램되기 때문에, 특정 리드 전압에서 흐르는 센싱 전류(I_SENSING)를 예측할 수 있다.
따라서, 본 발명에서, 예측된 센싱 전류를 기준 전류로 설정하고, 기준 전류와 센싱 전류를 비교한 결과를 기초로 리드 리클레임 또는 추가 펄스 인가 동작 중 어느 하나의 동작을 수행하는 방법이 제시된다.
도 7은 센싱 전류를 기초로 리드 리클레임 또는 추가 펄스 인가 동작이 수행되는 과정을 설명하기 위한 도면이다.
도 1의 도 7을 참조하면, 도 7은 도 1의 스트링 결정부(170) 및 리드 리클레임 제어부(190)의 동작을 도시한다. 스트링 결정부(170) 및 리드 리클레임 제어부(190)는 도 2의 제어 로직(도 2의 130) 내부에 위치하거나 또는 외부에 위치할 수 있다. 리드 리클레임 제어부(190)는 리드 리클레임 또는 추가 펄스 인가 동작이 수행되도록 주변 회로(도 2의 120)를 제어할 수 있다.
실시 예에서, 스트링 결정부(170)는 센싱 전류(I_SENSING) 및 기준 전류(I_REF)를 비교하여 스트링 수(ST_NUM)를 결정할 수 있다. 여기서, 센싱 전류(I_SENSING)는 도 6의 전류 센싱부(도 6의 150)로부터 수신된 전류이고, 기준 전류(I_REF)는 선택된 워드 라인에 리드 전압이 인가될 때 전류 센싱부(도 6의 150)가 센싱할 것으로 예측되는 전류일 수 있다.
예를 들면, 스트링 결정부(170)는 센싱 전류(I_SENSING)와 기준 전류(I_REF)를 비교한 결과를 기초로 턴-온된 메모리 셀들에 연결된 스트링 수(ST_NUM)를 결정할 수 있다.
구체적으로, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내 일 때, 스트링 결정부(170)는 스트링 수(ST_NUM)를 '0'으로 결정할 수 있다. 그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내가 아니면, 스트링 결정부(170)는 '0'이 아닌 스트링 수(ST_NUM)를 결정할 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 큰 경우, 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 많은 수의 메모리 셀들이 턴-온될 수 있다. 즉, 메모리 셀들의 문턱 전압 분포의 시프팅(left-shifting)으로 인해 예측된 메모리 셀들의 수보다 더 많은 수의 메모리 셀들이 턴-온될 수 있다. 이 때, 스트링 결정부(170)는 추가로 턴-온된 메모리 셀들이 연결된 스트링 수(ST_NUM)를 결정할 수 있다.
반대로, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작은 경우, 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 적은 수의 메모리 셀들이 턴-온될 수 있다. 즉, 메모리 셀들의 문턱 전압 분포의 시프팅(right-shifting)으로 인해 예측된 메모리 셀들의 수보다 더 적은 수의 메모리 셀들이 턴-온될 수 있다. 이 때, 스트링 결정부(170)는 턴-온되지 않은 메모리 셀들이 연결된 스트링 수(ST_NUM)를 결정할 수 있다.
실시 예에서, 리드 리클레임 제어부(190)는 스트링 결정부(170)로부터 수신된 스트링 수(ST_NUM)를 기초로 리드 리클레임 커맨드(RR_CMD) 또는 추가 펄스 커맨드(ADD_PULSE_CMD)를 출력할 수 있다. 리드 리클레임 커맨드(RR_CMD)는 변경된 리드 전압으로 리드 후 선택된 워드 라인에 연결된 선택된 페이지를 포함하는 메모리 블록의 데이터를 프리 블록으로 이동시키는 것을 지시하는 커맨드일 수 있다. 또, 추가 펄스 커맨드(ADD_PULSE_CMD)는 선택된 워드 라인 또는 기판(substrate)에 추가로 펄스를 인가하도록 지시하는 커맨드일 수 있다.
예를 들면, 스트링 수(ST_NUM)가 '0'이면, 리드 리클레임 제어부(190)는 추가 펄스 커맨드(ADD_PULSE_CMD)를 출력할 수 있다. 이 때, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 추가 펄스는 선택된 워드 라인에 인가되고, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 추가 펄스는 기판(substrate)에 인가될 수 있다.
또, 스트링 수(ST_NUM)가 '0'이 아니면, 리드 리클레임 제어부(190)는 리드 리클레임 커맨드(RR_CMD)를 출력할 수 있다. 메모리 장치(도 1의 100)는 리드 리클레임 커맨드(RR_CMD)에 응답하여, 변경된 리드 전압 레벨로 선택된 워드 라인에 연결된 선택된 페이지를 포함하는 메모리 블록의 데이터를 리드하여 프리 블록으로 이동시킬 수 있다.
도 8은 기준 전류를 도시한다.
도 5 및 도 8을 참조하면, 도 8은 도 5의 리드 전압들로 리드 시 예측되는 센싱 전류인 기준 전류(I_REF)를 도시한다. 도 8에서, 복수의 워드 라인들(도 3의 WL1~WL16) 중 선택된 워드 라인에 연결된 선택된 메모리 셀들에 프로그램 동작이 완료된 것으로 가정한다. 만약, 선택된 메모리 셀들에 대한 프로그램 동작이 완료되지 않은 경우, 기준 전류(I_REF)는 다르게 설정될 수 있다.
도 8에서 전류의 단위는 '㎲'인 것으로 가정한다.
실시 예에서, 선택된 메모리 셀들(M21~M2n)에는 랜더마이즈된 데이터가 프로그램될 수 있다. 따라서, 선택된 메모리 셀들(M21~M2n)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 중 어느 하나의 상태로 균등한 수로 프로그램되므로, 선택된 워드 라인에 R1, R2 또는 R3 전압 중 어느 하나의 전압이 인가될 때 흐르는 센싱 전류(I_SENSING)를 예측할 수 있다.
예를 들면, 도 5에서, 선택된 워드 라인에 R1 전압이 인가되면, 선택된 워드 라인의 선택된 메모리 셀들 중 턴-온 또는 턴-오프될 것으로 예측되는 메모리 셀들의 수에 따라 센싱 전류(I_SENSING)는 '25'로 예측될 수 있다. 즉, 리드 전압이 R1 전압일 때, 기준 전류(I_REF)는 25㎲로 설정될 수 있다.
위에서 설명된 바와 같이, 리드 전압이 R2 전압일 때 기준 전류(I_REF)는 50㎲, 리드 전압이 R3 전압일 때, 기준 전류(I_REF)는 75㎲로 설정될 수 있다.
실시 예에서, 기준 전류(I_REF)가 설정되면, 스트링 결정부(도 7의 170)는 전류 센싱부(도 6의 150)가 센싱한 센싱 전류(I_SENSING)와 기준 전류(I_REF)를 비교한 결과를 기초로 스트링 수(ST_NUM)를 결정할 수 있다.
도 9는 문턱 전압 분포의 시프팅에 따라 검출되는 센싱 전류의 일 실시 예를 도시한다.
도 5, 도 6 및 도 9를 참조하면, 도 9는 도 5의 문턱 전압 분포가 리드 디스터브 또는 리텐션으로 인해 시프팅된 상태에서 R2 전압으로 리드했을 때 기준 전류(I_REF) 및 도 6의 센싱 전류(I_SENSING)를 도시한다.
도 9에서 전류의 단위는 ‘㎲’인 것으로 가정한다.
실시 예에서, 메모리 셀들의 문턱 전압 분포가 왼쪽으로 시프팅될 수 있다(left-shifting). 문턱 전압 분포가 시프팅됨에 따라, 제2 프로그램 상태(P2)의 문턱 전압 분포는 제2' 프로그램 상태(P2')로 시프팅될 수 있다. 제2 프로그램 상태(P2)의 문턱 전압 분포가 시프팅되는 것과 마찬가지로, 소거 상태(E), 제1 프로그램 상태(P1) 및 제3 프로그램 상태(P3)의 문턱 전압 분포 또한 왼쪽으로 시프팅될 수 있다(left-shifting).
문턱 전압 분포가 왼쪽으로 시프팅되었을 때 R2 전압으로 리드 동작을 수행하면, 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 많은 수의 메모리 셀들이 턴온될 수 있다. 따라서, R2 전압으로 리드 시 예측되는 기준 전류(I_REF)는 '50'이지만, 더 많은 수의 메모리 셀들이 턴온됨에 따라, 도 6의 전류 센싱부(도 6의 150)가 센싱한 센싱 전류(I_SENSING)는 '55'일 수 있다.
실시 예에서, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크기 때문에, 메모리 장치(도 1의 100)는 R2 전압보다 낮은 전압으로 선택된 페이지를 포함하는 메모리 블록의 데이터를 리드하여 프리 블록으로 이동시키는 리드 리클레임 또는 선택된 페이지의 선택된 메모리 셀들이 연결된 워드 라인에 추가 펄스를 인가하는 추가 펄스 인가 동작을 수행할 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내에 속하면서 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 추가 펄스 인가 동작을 수행할 수 있다.
그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내에 속하지 않으면서 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 메모리 장치(도 1의 100)는 R2 전압보다 낮은 전압으로 리드 리클레임을 수행할 수 있다.
도 10은 문턱 전압 분포의 시프팅에 따라 검출되는 센싱 전류의 일 실시 예를 도시한다.
도 5, 도 6 및 도 10을 참조하면, 도 10은 도 5의 문턱 전압 분포가 리드 디스터브 또는 리텐션으로 인해 시프팅된 상태에서 R2 전압으로 리드했을 때 기준 전류(I_REF) 및 도 6의 센싱 전류(I_SENSING)를 도시한다.
도 10에서 전류의 단위는 ‘㎲’인 것으로 가정한다.
실시 예에서, 메모리 셀들의 문턱 전압 분포가 오른쪽으로 시프팅될 수 있다(right-shifting). 문턱 전압 분포가 시프팅됨에 따라, 제1 프로그램 상태(P1)의 문턱 전압 분포는 제1' 프로그램 상태(P1')로 시프팅될 수 있다. 제1 프로그램 상태(P1)의 문턱 전압 분포가 시프팅되는 것과 마찬가지로, 소거 상태(E), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 문턱 전압 분포 또한 오른쪽으로 시프팅될 수 있다(right-shifting).
문턱 전압 분포가 오른쪽으로 시프팅되었을 때 R2 전압으로 리드 동작을 수행하면, 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 적은 수의 메모리 셀들이 턴온될 수 있다. 따라서, R2 전압으로 리드 시 예측되는 기준 전류(I_REF)는 '50'이지만, 더 적은 수의 메모리 셀들이 턴온됨에 따라, 도 6의 전류 센싱부(도 6의 150)가 센싱한 센싱 전류(I_SENSING)는 '45'일 수 있다.
실시 예에서, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작기 때문에, 메모리 장치(도 1의 100)는 R2 전압보다 높은 전압으로 선택된 페이지를 포함하는 메모리 블록의 데이터를 리드하여 프리 블록으로 이동시키는 리드 리클레임 또는 선택된 페이지의 선택된 메모리 셀들의 기판(substrate)에 추가 펄스를 인가하는 추가 펄스 인가 동작을 수행할 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내에 속하면서 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 추가 펄스 인가 동작을 수행할 수 있다.
그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내에 속하지 않으면서 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 메모리 장치(도 1의 100)는 R2 전압보다 높은 전압으로 리드 리클레임을 수행할 수 있다.
도 11은 기준 전류 및 센싱 전류를 기초로 결정되는 스트링 수를 도시한다.
도 9 내지 도 11을 참조하면, 도 11은 도 9 및 도 10의 문턱 전압 분포의 시프팅에 따른 센싱 전류(I_SENSING) 및 기준 전류(I_REF)와 센싱 전류(I_SENSING)를 비교한 결과를 기초로 결정되는 스트링 수(ST_NUM)를 도시한다. 여기서, 스트링 수(ST_NUM)는 턴-온된 메모리 셀들과 연결된 스트링들의 수를 의미할 수 있다. 나아가, 스트링 수(ST_NUM)가 양의 정수 값을 가지면, 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 많은 수의 메모리 셀들이 턴-온된 것을 의미하고, 스트링 수(ST_NUM)가 음의 정수 값을 가지면, 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 적은 수의 메모리 셀들이 턴-온된 것을 의미할 수 있다.
도 11에서 전류의 단위는 ‘㎲’인 것으로 가정한다.
도 9 및 도 10을 참조하면, 선택된 페이지에 랜더마이즈된 데이터가 프로그램되면, 메모리 셀들의 문턱 전압 분포는 균등할 수 있다. 따라서, R2 전압으로 선택된 페이지를 리드할 때 턴-온될 것으로 예측되는 메모리 셀들의 수를 기초로, 기준 전류(I_REF)가 '50'으로 설정될 수 있다.
실시 예에서, 도 6의 전류 센싱부(도 6의 150)가 실제로 센싱한 센싱 전류(I_SENSING)는 기준 전류(I_REF)와 같거나 또는 문턱 전압 분포의 시프팅으로 인해 기준 전류(I_REF)와 다를 수 있다. 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 클수록 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 많은 수의 메모리 셀들이 턴-온된 것으로 판단될 수 있다. 반대로, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작을수록 턴-온될 것으로 예측된 메모리 셀들의 수보다 더 적은 수의 메모리 셀들이 턴-온된 것으로 판단될 수 있다.
예를 들면, 센싱 전류(I_SENSING)는 기준 전류(I_REF)의 오차 범위 내(46-54)일 수 있다. 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내에 속하면, 도 7의 스트링 결정부(도 7의 170)는 스트링 수(ST_NUM)를 '0'으로 결정할 수 있다. 스트링 수(ST_NUM)가 '0'으로 결정되면, 많은 시간이 소모되는 리드 리클레임 대신, 상대적으로 짧은 시간이 소모되는 추가 펄스 인가 동작이 수행될 수 있다.
그러나, 센싱 전류(I_SENSING)가 전류가 기준 전류(I_REF)의 오차 범위 내(46-54)에 속하지 않으면, 스트링 결정부(도 7의 170)는 센싱 전류(I_SENSING)에 따라 스트링 수(ST_NUM)를 결정할 수 있다.
구체적으로, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 스트링 수(ST_NUM)는 양의 정수 값으로 결정될 수 있다. 또, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 커질수록 추가로 턴-온된 것으로 판단된 메모리 셀들과 연결된 스트링들의 수를 나타내는 스트링 수(ST_NUM)가 증가될 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 '55'이면 스트링 수(ST_NUM)는 '1'로 설정되고, 센싱 전류(I_SENSING)가 '56'이면 스트링 수(ST_NUM)는 '2'로 설정되고, 센싱 전류(I_SENSING)가 '57'이면 스트링 수(ST_NUM)는 '3'로 설정되고, 센싱 전류(I_SENSING)가 '58'이면 스트링 수(ST_NUM)는 '4'로 설정될 수 있다.
그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 스트링 수(ST_NUM)는 음의 정수 값으로 결정될 수 있다. 또, 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작을수록 턴-온되지 않은 것으로 판단된 메모리 셀들과 연결된 스트링들의 수를 나타내는 스트링 수(ST_NUM)도 감소될 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 '45'이면 스트링 수(ST_NUM)는 '-1'로 설정되고, 센싱 전류(I_SENSING)가 '44'이면 스트링 수(ST_NUM)는 '-2'로 설정되고, 센싱 전류(I_SENSING)가 '43'이면 스트링 수(ST_NUM)는 '-3'로 설정되고, 센싱 전류(I_SENSING)가 '42'이면 스트링 수(ST_NUM)는 '-4'로 설정될 수 있다.
도 12는 도 11의 스트링 수에 따른 리드 리클레임 및 추가 펄스 인가 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 도 12는, 도 11에서 스트링 결정부(도 7의 170)가 결정한 스트링 수(ST_NUM)를 기초로 리드 리클레임이 수행되는 경우의 리드 전압(VREF) 및 추가 펄스 인가 동작이 수행될 때의 펄스 전압(VPULSE)을 도시한다.
실시 예에서, 스트링 수(ST_NUM)가 '0', 즉 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내 일 때, 메모리 장치(도 1의 100)는 리드 리클레임을 수행하지 않을 수 있다. 즉, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내이므로, 상대적으로 시간이 많이 소모되는 리드 리클레임 대신, 메모리 장치(도 1의 100)는 추가 펄스 인가 동작을 수행할 수 있다.
실시 예에서, 스트링 수(ST_NUM)가 ‘0’일 때, 메모리 장치(도 1의 100)는 V_ADD 전압 레벨을 펄스 전압(VPULSE)의 크기로 설정하여, 선택된 워드 라인 또는 기판(substrate)에 인가할 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내이지만 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 문턱 전압 분포가 왼쪽으로 시프팅된 것으로 판단될 수 있다. 따라서, 메모리 셀들의 문턱 전압을 증가시키기 위해, 메모리 장치(도 1의 100)는 V_ADD 전압을 선택된 워드 라인에 인가하는 추가 펄스 인가 동작을 수행할 수 있다.
그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내이지만 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 문턱 전압 분포가 오른쪽으로 시프팅된 것으로 판단될 수 있다. 따라서, 메모리 셀들의 문턱 전압을 감소시키기 위해, 메모리 장치(도 1의 100)는 V_ADD 전압을 기판(substrate)에 인가하는 추가 펄스 인가 동작을 수행할 수 있다.
실시 예에서, 스트링 수(ST_NUM)가 '0'이 아니면, 즉 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내가 아닐 때, 메모리 장치(도 1의 100)는 리드 리클레임을 수행할 수 있다. 즉, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 내가 아니면 문턱 전압 분포의 시프팅 정도가 큰 것으로 판단하고, 메모리 장치(도 1의 100)는 리드 리클레임을 수행할 수 있다.
실시 예에서, 스트링 수(ST_NUM)가 '0'이 아니면, 메모리 장치(도 1의 100)는 스트링 수(ST_NUM)에 따라 리드 전압을 설정하여 리드 리클레임을 수행할 수 있다.
예를 들면, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 밖이고 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 즉 스트링 수(ST_NUM)가 양의 정수 값을 가지면, 문턱 전압 분포가 왼쪽으로 시프팅된 것으로 판단될 수 있다. 따라서, 메모리 장치(도 1의 100)는 R2 전압 대신 R2 전압보다 낮은 전압들(R21~R24)로 선택된 페이지를 포함하는 메모리 블록의 데이터를 리드하여 프리 블록으로 이동시킬 수 있다. 이 때, 도 9의 R1 및 R3 전압 대신 R1 및 R3 전압보다 낮은 전압들로도 리드 동작이 수행될 수 있다.
구체적으로, 리드 리클레임이 수행될 때, 스트링 수(ST_NUM)가 '1'이면 R24 전압, 스트링 수(ST_NUM)가 '2'이면 R23 전압, 스트링 수(ST_NUM)가 '3'이면 R22 전압, 스트링 수(ST_NUM)가 '4'이면 R21 전압으로 리드 동작이 수행될 수 있다. 이 때, R24 전압에서 R21 전압으로 갈수록 전압 레벨은 낮아질 수 있다. 즉, 스트링 수(ST_NUM)가 양의 값으로 증가될수록 문턱 전압 분포가 왼쪽으로 더 시프팅된 것이므로, 리드 전압 레벨은 낮아지게 설정될 수 있다.
그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 밖이고 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 즉 스트링 수(ST_NUM)가 음의 정수 값을 가지면, 문턱 전압 분포가 오른쪽으로 시프팅된 것으로 판단될 수 있다. 따라서, 메모리 장치(도 1의 100)는 R2 전압 대신 R2 전압보다 높은 전압들(R25~R28)로 선택된 페이지를 포함하는 메모리 블록의 데이터를 리드하여 프리 블록으로 이동시킬 수 있다. 이 때, 도 10의 R1 및 R3 전압 대신 R1 및 R3 전압보다 높은 전압들로도 리드 동작이 수행될 수 있다.
구체적으로, 리드 리클레임이 수행될 때, 스트링 수(ST_NUM)가 '-1'이면 R25 전압, 스트링 수(ST_NUM)가 '-2'이면 R26 전압, 스트링 수(ST_NUM)가 '-3'이면 R27 전압, 스트링 수(ST_NUM)가 '-4'이면 R28 전압으로 리드 동작이 수행될 수 있다. 이 때, R25 전압에서 R28 전압으로 갈수록 전압 레벨은 높아질 수 있다. 즉, 스트링 수(ST_NUM)가 음의 값으로 증가될수록 문턱 전압 분포가 오른쪽으로 더 시프팅된 것이므로, 리드 전압 레벨은 높아지게 설정될 수 있다.
도 13은 도 12의 리드 전압들의 상대적 크기를 도시한다.
도 12 및 도 13을 참조하면, 도 13은 도 12에서 스트링 결정부(도 7의 170)가 결정한 스트링 수(ST_NUM)를 기초로 리드 리클레임이 수행될 때 리드 전압(VREF)의 상대적 크기를 도시한다. 도 13에서, R21 내지 R28 전압은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 전압들일 수 있다.
실시 예에서, 리드 디스터브 또는 리텐션에 의해 메모리 셀들의 문턱 전압 분포가 시프팅될 수 있다. 따라서, 리드 리클레임이 수행될 때, 기존의 R2 전압과 다른 전압 레벨로 리드 동작이 수행될 필요가 있다.
도 12를 참조하면, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 밖이고 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 크면, 즉 스트링 수(ST_NUM)가 양의 정수 값을 가지면, 문턱 전압 분포가 왼쪽으로 시프팅된 것으로 판단될 수 있다.
따라서, 스트링 수(ST_NUM)를 기초로 문턱 전압 분포의 시프팅이 판단되고, 스트링 수(ST_NUM)가 양의 값으로 증가될수록 문턱 전압 분포가 왼쪽으로 더 시프팅된 것이므로, 리드 전압 레벨은 낮아지게 설정될 수 있다. 즉, 스트링 수(ST_NUM)가 양의 값으로 증가될수록, 리드 전압은 R24 전압에서 R21 전압으로 낮아질 수 있다.
결과적으로, 스트링 수(ST_NUM)가 양의 값을 가지면, R2 전압 대신 R21 내지 R24 전압으로 리드 동작을 수행함으로써 리드 리클레임이 수행될 수 있다.
그러나, 센싱 전류(I_SENSING)가 기준 전류(I_REF)의 오차 범위 밖이고 센싱 전류(I_SENSING)가 기준 전류(I_REF)보다 작으면, 즉 스트링 수(ST_NUM)가 음의 정수 값을 가지면, 문턱 전압 분포가 오른쪽으로 시프팅된 것으로 판단될 수 있다.
따라서, 스트링 수(ST_NUM)를 기초로 문턱 전압 분포의 시프팅이 판단되고, 스트링 수(ST_NUM)가 음의 값으로 증가될수록 문턱 전압 분포가 오른쪽으로 더 시프팅된 것이므로, 리드 전압 레벨은 높아지게 설정될 수 있다. 즉, 스트링 수(ST_NUM)가 음의 값으로 증가될수록, 리드 전압은 R25 전압에서 R28 전압으로 높아질 수 있다.
결과적으로, 스트링 수(ST_NUM)가 음의 값을 가지면, R2 전압 대신 R25 내지 R28 전압으로 리드 동작을 수행함으로써 리드 리클레임이 수행될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, S1401 단계에서, 메모리 장치는 센싱 전류와 기준 전류를 비교할 수 있다. 센싱 전류는 전류 센싱부에 포함된 복수의 센싱 트랜지스터들을 통해 흐르는 전류를 센싱한 전류이고, 기준 전류는 메모리 셀들의 문턱 전압 분포가 균등할 때, 특정 리드 전압에서 턴-온될 것으로 예측되는 메모리 셀들의 수를 기초로 예측되는 전류일 수 있다.
S1403 단계에서, 메모리 장치는 센싱 전류와 기준 전류를 비교한 결과를 기초로 스트링 수를 결정할 수 있다.
구체적으로, 센싱 전류는 기준 전류의 오차 범위 내에 속하거나 또는 기준 전류의 오차 범위 내에 속하지 않을 수 있다. 여기서, 센싱 전류는, 기준 전류의 오차 범위 내에서 기준 전류보다 크거나 또는 작을 수 있다. 또, 센싱 전류는, 기준 전류의 오차 범위 밖에서 기준 전류보다 크거나 또는 작을 수 있다.
실시 예에서, 메모리 장치는 센싱 전류가 기준 전류의 오차 범위 내에 속하면 스트링 수를 '0'으로 설정할 수 있다.
그러나, 센싱 전류가 기준 전류의 오차 범위 내에 속하지 않으면서 센싱 전류가 기준 전류보다 작으면, 메모리 장치는 스트링 수를 음의 정수로 설정할 수 있다. 이 때, 센싱 전류가 기준 전류보다 작을수록, 스트링 수는 음의 값으로 커질 수 있다.
또, 센싱 전류가 기준 전류의 오차 범위 내에 속하지 않으면서 센싱 전류가 기준 전류보다 크면, 메모리 장치는 스트링 수를 양의 정수로 설정할 수 있다. 이 때, 센싱 전류가 기준 전류보다 클수록, 스트링 수는 양의 값으로 커질 수 있다.
S1405 단계에서, 메모리 장치는 결정된 스트링 수를 기초로 리드 리클레임 또는 추가 펄스 인가 동작을 수행할 수 있다.
예를 들면, 실시 예에서, 스트링 수가 '0', 즉 센싱 전류가 기준 전류의 오차 범위 내 일 때, 메모리 장치는 리드 리클레임을 수행하지 않을 수 있다. 즉, 센싱 전류가 기준 전류의 오차 범위 내이므로, 상대적으로 시간이 많이 소모되는 리드 리클레임 대신, 메모리 장치는 기판(substrate) 또는 워드 라인에 추가 펄스를 인가하는 추가 펄스 인가 동작을 수행할 수 있다.
그러나, 스트링 수가 '0'이 아니면, 즉 센싱 전류가 기준 전류의 오차 범위 내에 속하지 않으면, 메모리 장치는 리드 리클레임을 수행할 수 있다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 15를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
실시 예에서, 메모리 장치(2200)는 백그라운드 미디어 스캔(background media scan; BGMS)을 수행할 수 있다. 백그라운드 미디어 스캔(BGMS)은 메모리 컨트롤러(2100)로부터 커맨드가 수신되지 않는 아이들 타임(idle time)에 수행될 수 있다.
실시 예에서, 백그라운드 미디어 스캔(background media scan; BGMS) 시, 메모리 장치(2200)는 페이지에 저장된 데이터의 스캔을 통해 잠재적으로 에러 정정 불가능(uncorrectable error correction codes; UECC)할 가능성이 있는 페이지를 검출할 수 있다. 이 때, 메모리 장치(2200)는 패스/페일 신호를 출력하는 대신 전류의 센싱만을 통해 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다.
구체적으로, 메모리 장치(2200)는 기준 전류와 센싱 전류를 비교한 결과를 기초로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다. 여기서, 기준 전류는 선택된 워드 라인에 특정 리드 전압을 인가하고, 별도로 구성된 복수의 트랜지스터들의 각 게이트에 페이지 버퍼의 센싱 노드 전압을 인가했을 때 센싱될 것으로 예측되는 전류를 의미하고, 센싱 전류는 실제 센싱되는 전류를 의미할 수 있다.
실시 예에서, 메모리 장치(2200)는 기준 전류와 센싱 전류를 비교한 결과를 기초로 스트링 수를 결정할 수 있다. 예를 들면, 센싱 전류가 기준 전류의 오차 범위 내에 속하면, 스트링 수는 '0'으로 결정될 수 있다. 그러나, 센싱 전류가 기준 전류의 오차 범위 내에 속하지 않으면, 스트링 수는 턴-온될 것으로 예측되는 메모리 셀들보다 추가로 턴-온된 메모리 셀들과 연결된 스트링들의 수, 또는 턴-온될 것으로 예측된 메모리 셀들보다 적게 턴-온된 메모리 셀들과 연결된 스트링들의 수로 결정될 수 있다.
실시 예에서, 스트링 수가 결정되면, 메모리 장치(2200)는 스트링 수에 따른 동작을 수행할 수 있다. 예를 들면, 스트링 수가 ‘0’이면, 메모리 장치(2200)는 선택된 워드 라인 또는 기판(substrate)에 추가 펄스를 인가하는 추가 펄스 동작을 수행할 수 있다. 그러나, 스트링 수가 ‘0’이 아니면, 메모리 장치(2200)는 스트링 수에 따라 결정되는 리드 전압 레벨로 리드 리클레임을 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)은 백그라운드 미디어 스캔(background media scan; BGMS)을 수행할 수 있다. 백그라운드 미디어 스캔(BGMS)은 SSD 컨트롤러(3210)로부터 커맨드가 수신되지 않는 아이들 타임(idle time)에 수행될 수 있다.
실시 예에서, 백그라운드 미디어 스캔(background media scan; BGMS) 시, 복수의 플래시 메모리들(3221~322n)은 페이지에 저장된 데이터의 스캔을 통해 잠재적으로 에러 정정 불가능(uncorrectable error correction codes; UECC)할 가능성이 있는 페이지를 검출할 수 있다. 이 때, 복수의 플래시 메모리들(3221~322n)은 패스/페일 신호를 출력하는 대신 전류의 센싱만을 통해 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다.
구체적으로, 복수의 플래시 메모리들(3221~322n)은 기준 전류와 센싱 전류를 비교한 결과를 기초로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다. 여기서, 기준 전류는 선택된 워드 라인에 특정 리드 전압을 인가하고, 별도로 구성된 복수의 트랜지스터들의 각 게이트에 페이지 버퍼의 센싱 노드 전압을 인가했을 때 센싱될 것으로 예측되는 전류를 의미하고, 센싱 전류는 실제 센싱되는 전류를 의미할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)은 기준 전류와 센싱 전류를 비교한 결과를 기초로 스트링 수를 결정할 수 있다. 예를 들면, 센싱 전류가 기준 전류의 오차 범위 내에 속하면, 스트링 수는 ‘0’으로 결정될 수 있다. 그러나, 센싱 전류가 기준 전류의 오차 범위 내에 속하지 않으면, 스트링 수는 턴-온될 것으로 예측되는 메모리 셀들보다 추가로 턴-온된 메모리 셀들과 연결된 스트링들의 수, 또는 턴-온될 것으로 예측된 메모리 셀들보다 적게 턴-온된 메모리 셀들과 연결된 스트링들의 수로 결정될 수 있다.
실시 예에서, 스트링 수가 결정되면, 복수의 플래시 메모리들(3221~322n)은 스트링 수에 따른 동작을 수행할 수 있다. 예를 들면, 스트링 수가 ‘0’이면, 복수의 플래시 메모리들(3221~322n)은 선택된 워드 라인 또는 기판(substrate)에 추가 펄스를 인가하는 추가 펄스 동작을 수행할 수 있다. 그러나, 스트링 수가 ‘0’이 아니면, 복수의 플래시 메모리들(3221~322n)은 스트링 수에 따라 결정되는 리드 전압 레벨로 리드 리클레임을 수행할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
실시 예에서, 스토리지 모듈(4400)은 백그라운드 미디어 스캔(background media scan; BGMS)을 수행할 수 있다. 백그라운드 미디어 스캔(BGMS)은 애플리케이션 프로세서(4100)로부터 커맨드가 수신되지 않는 아이들 타임(idle time)에 수행될 수 있다.
실시 예에서, 백그라운드 미디어 스캔(background media scan; BGMS) 시, 스토리지 모듈(4400)은 페이지에 저장된 데이터의 스캔을 통해 잠재적으로 에러 정정 불가능(uncorrectable error correction codes; UECC)할 가능성이 있는 페이지를 검출할 수 있다. 이 때, 스토리지 모듈(4400)은 패스/페일 신호를 출력하는 대신 전류의 센싱만을 통해 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다.
구체적으로, 스토리지 모듈(4400)은 기준 전류와 센싱 전류를 비교한 결과를 기초로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다. 여기서, 기준 전류는 선택된 워드 라인에 특정 리드 전압을 인가하고, 별도로 구성된 복수의 트랜지스터들의 각 게이트에 페이지 버퍼의 센싱 노드 전압을 인가했을 때 센싱될 것으로 예측되는 전류를 의미하고, 센싱 전류는 실제 센싱되는 전류를 의미할 수 있다.
실시 예에서, 스토리지 모듈(4400)은 기준 전류와 센싱 전류를 비교한 결과를 기초로 스트링 수를 결정할 수 있다. 예를 들면, 센싱 전류가 기준 전류의 오차 범위 내에 속하면, 스트링 수는 ‘0’으로 결정될 수 있다. 그러나, 센싱 전류가 기준 전류의 오차 범위 내에 속하지 않으면, 스트링 수는 턴-온될 것으로 예측되는 메모리 셀들보다 추가로 턴-온된 메모리 셀들과 연결된 스트링들의 수, 또는 턴-온될 것으로 예측된 메모리 셀들보다 적게 턴-온된 메모리 셀들과 연결된 스트링들의 수로 결정될 수 있다.
실시 예에서, 스트링 수가 결정되면, 스토리지 모듈(4400)은 스트링 수에 따른 동작을 수행할 수 있다. 예를 들면, 스트링 수가 ‘0’이면, 스토리지 모듈(4400)은 선택된 워드 라인 또는 기판(substrate)에 추가 펄스를 인가하는 추가 펄스 동작을 수행할 수 있다. 그러나, 스트링 수가 ‘0’이 아니면, 스토리지 모듈(4400)은 스트링 수에 따라 결정되는 리드 전압 레벨로 리드 리클레임을 수행할 수 있다.
50: 저장 장치
100: 메모리 장치
150: 전류 센싱부
170: 스트링 결정부
190: 리드 리클레임 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 셀들로 각각 구성된 복수의 페이지들;
    복수의 비트 라인들을 통해 상기 복수의 페이지들과 연결되는 복수의 페이지 버퍼들;
    메모리 컨트롤러로부터 커맨드가 수신되지 않는 아이들 타임에 상기 복수의 페이지들 중 선택된 페이지에 대한 백그라운드 미디어 스캔을 수행하는 주변 회로;
    상기 복수의 페이지 버퍼들 및 상기 선택된 페이지의 메모리 셀들 사이에서 각각 연결되는 복수의 트랜지스터들을 포함하고, 상기 백그라운드 미디어 스캔 시 흐르는 전류를 센싱하는 전류 센싱부;
    상기 전류 센싱부가 센싱한 센싱 전류와 기준 전류를 비교한 결과를 기초로 스트링 수를 결정하는 스트링 결정부; 및
    상기 스트링 수에 따라 상기 선택된 페이지를 포함하는 메모리 블록에 대한 리드 리클레임 또는 추가 펄스 인가 동작이 수행되도록 상기 주변 회로를 제어하는 리드 리클레임 제어부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 전류 센싱부는,
    상기 복수의 트랜지스터들의 각 게이트에 상기 복수의 페이지 버퍼들의 센싱 노드 전압들을 인가하고, 상기 복수의 트랜지스터들에 흐르는 전류를 센싱하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 기준 전류는 상기 복수의 페이지들 각각에 랜더마이즈된 데이터가 프로그램되었을 때, 상기 전류 센싱부가 센싱할 것으로 예측되는 전류인 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서, 상기 스트링 결정부는,
    상기 센싱 전류가 상기 기준 전류의 오차 범위 내에 속하면 상기 스트링 수를 '0'으로 결정하고,
    상기 센싱 전류가 상기 기준 전류의 오차 범위 밖일 때, 상기 센싱 전류가 상기 기준 전류보다 크면 상기 스트링 수를 양의 정수로 결정하고, 상기 센싱 전류가 상기 기준 전류보다 작으면 상기 스트링 수를 음의 정수로 결정하는 메모리 장치.
  5. 제 1항에 있어서, 상기 리드 리클레임 제어부는,
    상기 센싱 전류가 상기 기준 전류의 오차 범위 내에 속하면, 상기 센싱 전류를 기초로 상기 추가 펄스 인가 동작이 수행되도록 상기 주변 회로를 제어하는 메모리 장치.
  6. 제 5항에 있어서, 상기 리드 리클레임 제어부는,
    상기 센싱 전류가 상기 기준 전류보다 크면, 상기 선택된 페이지에 포함된 상기 메모리 셀들을 연결하는 워드 라인에 펄스 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
  7. 제 5항에 있어서, 상기 리드 리클레임 제어부는,
    상기 센싱 전류가 상기 기준 전류보다 작으면, 상기 선택된 페이지의 기판에 펄스 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
  8. 제 1항에 있어서, 상기 리드 리클레임 제어부는,
    상기 센싱 전류가 상기 기준 전류의 오차 범위 밖이면, 상기 스트링 수에 따라 상기 리드 리클레임이 수행되도록 상기 주변 회로를 제어하는 메모리 장치.
  9. 제 8항에 있어서, 상기 리드 리클레임 제어부는,
    상기 스트링 수가 양의 정수면, 상기 백그라운드 미디어 스캔에서의 리드 전압 레벨보다 낮은 레벨로 상기 리드 리클레임이 수행되도록 상기 주변 회로를 제어하는 메모리 장치.
  10. 제 9항에 있어서, 상기 리드 리클레임 제어부는,
    상기 스트링 수가 양의 값으로 커질수록, 상기 리드 리클레임에서의 리드 전압 레벨을 낮게 설정하는 메모리 장치.
  11. 제 8항에 있어서, 상기 리드 리클레임 제어부는,
    상기 스트링 수가 음의 정수면, 상기 백그라운드 미디어 스캔에서의 리드 전압 레벨보다 높은 레벨로 상기 리드 리클레임이 수행되도록 상기 주변 회로를 제어하는 메모리 장치.
  12. 제 11항에 있어서, 상기 리드 리클레임 제어부는,
    상기 스트링 수가 음의 값으로 커질수록, 상기 리드 리클레임에서의 리드 전압 레벨을 높게 설정하는 메모리 장치.
  13. 복수의 메모리 셀들로 각각 구성된 복수의 페이지들을 포함하는 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 커맨드가 수신되지 않는 아이들 타임에 상기 복수의 페이지들 중 선택된 페이지에 대한 백그라운드 미디어 스캔을 수행하는 단계;
    상기 백그라운드 미디어 스캔 시, 복수의 비트 라인들을 통해 상기 복수의 페이지들과 연결되는 복수의 페이지 버퍼들 및 상기 선택된 페이지의 메모리 셀들 사이에서 각각 연결되는 복수의 트랜지스터들을 통해 흐르는 전류를 센싱하는 단계;
    상기 복수의 트랜지스터들을 통해 흐르는 전류를 센싱한 센싱 전류와 기준 전류를 비교한 결과를 기초로 스트링 수를 결정하는 단계; 및
    상기 스트링 수에 따라 상기 선택된 페이지를 포함하는 메모리 블록에 대한 리드 리클레임 또는 추가 펄스 인가 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
  14. 제 13항에 있어서, 상기 복수의 트랜지스터들을 통해 흐르는 전류를 센싱하는 단계에서,
    상기 복수의 트랜지스터들의 각 게이트에 상기 복수의 페이지 버퍼들의 센싱 노드 전압들을 인가하여 센싱하는 메모리 장치의 동작 방법.
  15. 제 13항에 있어서, 상기 리드 리클레임 또는 추가 펄스 인가 동작을 수행하는 단계에서,
    상기 센싱 전류가 상기 기준 전류의 오차 범위 내에 속하면, 상기 센싱 전류를 기초로 상기 추가 펄스 인가 동작이 수행되는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 센싱 전류가 상기 기준 전류보다 크면, 상기 선택된 페이지에 포함된 상기 메모리 셀들을 연결하는 워드 라인에 펄스 전압이 인가되는 메모리 장치의 동작 방법.
  17. 제 15항에 있어서,
    상기 센싱 전류가 상기 기준 전류보다 작으면, 상기 선택된 페이지의 기판에 펄스 전압이 인가되는 메모리 장치의 동작 방법.
  18. 제 13항에 있어서, 상기 리드 리클레임 또는 추가 펄스 인가 동작을 수행하는 단계에서,
    상기 센싱 전류가 상기 기준 전류의 오차 범위 밖이면, 상기 스트링 수에 따라 상기 리드 리클레임이 수행되는 메모리 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 스트링 수가 양의 정수면, 상기 백그라운드 미디어 스캔에서의 리드 전압 레벨보다 낮은 레벨로 상기 리드 리클레임이 수행되는 메모리 장치의 동작 방법.
  20. 제 18항에 있어서,
    상기 스트링 수가 음의 정수면, 상기 백그라운드 미디어 스캔에서의 리드 전압 레벨보다 높은 레벨로 상기 리드 리클레임이 수행되는 메모리 장치의 동작 방법.
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