CN110619911B - 存储装置及存储装置的操作方法 - Google Patents

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Abstract

本公开涉及一种电子装置。一种存储装置，包括：存储器装置，被配置成包括多个存储器单元；以及存储器控制器，被配置成根据读取操作是否是高速缓存读取操作来确定待对存储器装置执行的读取操作的读取电压。

Description

存储装置及存储装置的操作方法
相关申请的交叉引用
本申请要求于2018年6月20日提交的申请号为10-2018-0071090的韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本发明的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储装置及该存储装置的操作方法。
背景技术
存储装置可响应于诸如计算机、智能手机和智能平板的主机装置的控制存储数据。存储装置的示例可包括用于将数据存储在诸如硬盘驱动器(HDD)的磁盘中的装置和用于将数据存储在诸如固态驱动器(SSD)或存储卡的半导体存储器、尤其是非易失性存储器中的装置。
存储装置可包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可分为易失性存储器和非易失性存储器。非易失性存储器可包括只读取存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。
发明内容
各个实施例涉及一种通过根据执行读取操作的环境设置的读取电压执行读取操作的存储装置及该存储装置的操作方法。
根据实施例，一种存储装置可包括：存储器装置，包括多个存储器单元；以及存储器控制器，根据读取操作是否是高速缓存读取操作来确定待对存储器装置执行的读取操作的读取电压。
根据实施例，一种存储装置可包括：存储器装置，被配置成包括多个存储器单元；以及存储器控制器，被配置成根据对所选择的存储器单元执行读取操作时的环境确定待对多个存储器单元之中所选择的存储器单元执行的读取操作的读取电压，其中，存储器控制器包括存储表示多个存储器单元的环境的环境信息的管理表，并且其中存储器控制器基于环境信息确定读取电压。
根据实施例，一种操作存储装置的方法，该存储装置包括控制包括多个存储器单元的存储器装置的存储器控制器，该操作存储装置的方法可包括：接收关于在多个存储器单元之中所选择的存储器单元的读取请求，根据执行与读取请求相对应的读取操作的环境确定待提供到所选择的存储器单元的读取电压，并使用读取电压执行读取操作。
根据实施例，一种存储器系统可包括：存储器装置，包括存储器单元；储存器，存储至少一条信息，信息表示：待执行的读取操作是否是高速缓存读取操作；在完成先前编程操作之后经过的时间；在先前编程操作期间存储器单元的温度；以及读取操作的目标存储块是否是在先前操作期间未选择的块；读取电压确定器，通过参考信息并在读取操作期间选择性地基于存储器单元的温度确定读取操作的读取电压；以及读取操作控制器，控制存储器装置使用所确定的读取电压执行读取操作，其中，信息基于存储器单元的物理地址被存储在储存器中。
附图说明
图1是示出根据实施例的存储装置的示图；
图2是示出图1中所示的存储器装置的结构的示图；
图3是示出图2中所示的存储器单元阵列的实施例的示图；
图4是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKa的电路图；
图5是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKb的电路图；
图6是示出高速缓存读取操作的示图；
图7是示出在高速缓存读取操作期间发生的问题的示图；
图8是示出在正常读取操作和高速缓存读取操作期间的阈值电压分布的示图；
图9是描述根据实施例的存储器控制器的操作的流程图；
图10是示出在短时读取操作期间阈值电压分布的变化的示图；
图11是描述根据实施例的存储器控制器的操作的流程图；
图12是示出由编程操作与读取操作的温度差引起的阈值电压分布的变化的示图；
图13是描述根据实施例的存储器控制器的操作的流程图；
图14A和14B是示出在多个存储块之中的未选择的存储器块中发生的现象的示图；
图15是描述根据实施例的存储器控制器的操作的流程图；
图16是示出图1的读取电压设置组件的结构的框图；
图17是示出图16的管理表的示图；
图18是描述根据实施例的存储器控制器的操作的流程图；
图19是示出图1的存储器控制器的实施例的示图；
图20是示出应用了根据实施例的存储装置的存储卡系统的框图；
图21是示出应用了根据实施例的存储装置的固态驱动器(SSD)系统的示例的框图；以及
图22是示出应用了根据实施例的存储装置的用户系统的框图。
具体实施方式
在下文中，本文的具体结构或功能描述仅用于描述本公开的实施例的目的。然而，实施例可以以各种方式修改或以各种形式实施，因此本发明不应被解释为限于本文阐述的实施例。相反地，本发明涵盖不脱离本公开的精神和技术范围的改变、修改和/或替换。
此外，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
虽然诸如“第一”和“第二”的术语可用于标识各个组件，但这些组件不受这种标识的限制。上述术语用于将一个组件与否则具有相同或相似名称的另一组件区分开。例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称为第二组件，且类似地，第二组件可被称为第一组件。
应当理解的是，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者也可以存在一个或多个中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。诸如“在......之间”、“紧接在......之间”或“与......相邻”和“与......直接相邻”的描述组件之间的关系的其它表达可以类似地进行解释。
本申请中使用的术语仅用于描述特定实施例，并不意图限制本公开。除非上下文另有明确说明，否则本公开中的单数形式旨在包括复数形式，反之亦然。在本说明书中，应当理解的是，术语“包括/包括有”或“有/具有”等旨在表示存在说明书中描述的所述特征、数量、步骤、操作、组件、部件或其组合，但不排除存在或添加一个或多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
到目前为止，没有不同地定义，本文使用的包括技术或科学术语的所有术语具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的那些术语应被解释为具有与在相关技术的背景下所解释的相同的含义，并且除非本说明书中另有明确地定义，否则将不应被解释为具有理想化或过于形式化的含义。
在描述这些实施例时，省略了对本公开所属领域众所周知的以及本公开未直接涉及的技术的描述。这种省略有助于更清楚地呈现本公开的元件和特征。
在下文中，将参照附图详细描述本公开的示例性实施例，以使得本领域技术人员能够容易地实现本公开的技术精神。
图1是示出根据实施例的存储装置50的示图。
参照图1，存储装置50可包括存储器装置100、存储器控制器200和缓冲存储器300。
存储装置50可被配置成响应于主机400存储数据。存储装置50的非限制性示例可包括蜂窝电话、智能手机、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
根据与主机400的通信方法的主机接口，存储装置50可以被配置成各种类型的存储装置中的一种。例如，存储装置50可以被配置成诸如以下的各种类的存储装置的任意一种：固态驱动器(SSD)，MMC、eMMC，RS-MMC和微型MMC形式的多媒体卡，SD、迷你-SD和微型-SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-e或PCIe)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡，记忆棒等。
存储装置50可以由各种类型的封装中的任意一种来制造。例如，存储装置50可以通过诸如以下的各种类的封装类型中的任意一种来制造：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片封装(COB)、晶圆级封装(WFP)、晶圆级堆叠封装(WSP)等。
存储器装置100可以存储数据。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可包括存储器单元阵列(未示出)，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。每一个存储块可包括多个存储器单元。每一个存储块可包括多个页面。根据实施例，页面可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单元。存储块可以是擦除数据的单元。
例如而非限制，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移扭矩随机存取存储器(STT-RAM)。为了便于说明，假设存储器装置100是NAND闪速存储器。
根据实施例，存储器装置100可以具有二维(2D)或三维(3D)阵列结构。本公开不仅可以应用于其中电荷存储层包括导电浮栅(FG)的闪速存储器，还可以应用于其中电荷存储层包括绝缘层的电荷撷取闪速(CTF)存储器。
根据实施例，存储器装置100中包括的每个存储器单元可以是存储一个数据位的单层单元(SLC)。可选地，存储器装置100的每个存储器单元可被配置成用于存储两个数据位的多层单元(MLC)、用于存储三个数据位的三层单元(TLC)或用于存储四个数据位的四层单元(QLC)。
存储器装置100可从存储器控制器200接收命令和地址，并访问响应于存储器单元阵列中的地址而选择的区域。也就是说，存储器装置100可以对响应于该地址而选择的区域执行与命令相对应的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以用数据对通过地址选择的区域进行编程。在读取操作期间，存储器装置100可以从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可以从通过地址选择的区域擦除数据。
存储器控制器200可以控制存储装置50的一般操作。
当向存储装置50供应电力时，存储器控制器200可以运行固件FW。当存储器装置100是闪速存储器装置时，存储器控制器200可以操作诸如闪存转换层(FTL)的固件，以控制主机400和存储器装置100之间的通信。
根据实施例，存储器控制器200可以从主机400接收数据和逻辑块地址，并且将逻辑块地址转换为指示其中存储数据的存储器装置100中的存储器单元的地址的物理块地址。另外，存储器控制器200可以存储逻辑-物理地址映射表，该逻辑-物理地址映射表配置缓冲存储器300中的逻辑块地址和物理块地址之间的映射关系。
存储器控制器200可控制存储器装置100，使得可以响应于来自主机400的请求执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、物理地址和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理地址。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理地址。
根据实施例，存储器控制器200可以在没有接收到来自主机400的请求的情况下自主地生成编程命令、地址和数据，并且可以将编程命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
存储器控制器200可包括读取电压设置组件210。存储器控制器200可以从主机400接收读取请求，并且向存储器装置100提供与读取请求相对应的读取命令。存储器装置100可以响应于读取命令执行读取操作。读取操作可以是使用至少一个读取电压获得存储在由地址选择的区域中的数据的操作。
可以根据存储器单元的阈值电压来识别存储在存储器单元中的数据。可以通过各种因素来改变存储器单元的阈值电压。例如，当执行读取操作时，可以改变存储器单元的阈值电压。因此，当使用预定的默认读取电压执行读取操作时，错误发生的概率可能会增加。根据本发明的实施例，读取电压设置组件210可以控制存储器装置100根据执行读取操作的环境确定最佳读取电压，并且使用确定的读取电压执行读取操作。
根据实施例，存储器控制器200可以控制主机400和缓冲存储器300之间的数据交换。可选地，存储器控制器200可以将用于控制存储器装置100的系统数据临时存储在缓冲存储器300中。例如，存储器控制器200可以临时存储从主机400输入的数据，并将临时存储在缓冲存储器装置300中的数据传输到存储器装置100。
根据各个实施例，缓冲存储器300可以用作操作存储器或高速缓存存储器。缓冲存储器300可以存储由存储器控制器200运行的代码或命令。可选地，缓冲存储器300可以存储由存储器控制器200处理的数据。
根据实施例，例如而非限制，缓冲存储器300可包括诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
根据各个实施例，存储装置50可不包括缓冲存储器300。然而，存储装置50外部的非易失性存储器装置可以用作缓冲存储器300。
根据各个实施例，缓冲存储器300可包括在存储器控制器200中。
根据实施例，存储器控制器200可以控制至少两个存储器装置100。存储器控制器200可以根据交织方式来控制存储器装置100以提高操作性能。
主机400可以使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)通信方法。
图2是示出图1中所示的存储器装置100的结构的示图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL联接到行解码器121。存储块BLK1至BLKz可以通过位线BL1至BLm联接到页面缓冲器组123。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可以被定义为一个页面。因此，每一个存储块可包括多个页面。
行线RL可包括至少一个源极选择线、多个字线和至少一个漏极选择线。
存储器单元阵列110中包括的存储器单元中的每一个可包括存储单个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)、或存储四个数据位的四层单元(QLC)。
外围电路120可响应于控制逻辑130的控制被配置成对存储器单元阵列110中所选择的区域执行编程、读取和擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可响应于控制逻辑130的控制将各种操作电压施加到行线RL和位线BL1至BLn或者放电所施加的电压。
外围电路120可包括行解码器121、电压发生器122、页面缓冲器组123、列解码器124、数据输入/输出电路125、感测电路126和温度传感器127。
行解码器121可以通过行线RL联接到存储器单元阵列110。行线RL可包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可包括正常字线和虚设字线。根据实施例，行线RL可进一步包括管道选择线。
行解码器121可以被配置为响应于控制逻辑130的控制进行操作。行解码器121可以从控制逻辑130接收行地址RADD。
行解码器121可以被配置成对行地址RADD进行解码。行解码器121可以根据被解码的块地址选择存储块BLK1至BLKz之中的至少一个存储块。行解码器121可以根据被解码的地址选择所选择的存储块中的至少一个字线，以将由电压发生器122产生的电压施加到至少一个字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到所选择的字线，并将具有低于编程电压的电压电平的通过电压施加到未选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到所选择的字线并将大于验证电压的验证通过电压施加到未选择的字线。在读取操作期间，行解码器121可以将读取电压施加到所选择的字线并将大于读取电压的读取通过电压施加到未选择的字线。
根据实施例，可以以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可以根据被解码的地址选择存储块中的一个。在擦除操作期间，行解码器121可以将接地电压施加到与所选择的存储块联接的字线。
电压发生器122可以由控制逻辑130控制。电压发生器122可以被配置成通过使用供应到存储器装置100的外部电源电压来生成多个电压。更具体地，电压发生器122可以响应于操作信号OPSIG生成用于编程、读取和擦除操作的各种操作电压Vop。例如，电压发生器122可以响应于控制逻辑130的控制生成编程电压、验证电压、通过电压、读取电压和擦除电压。
根据实施例，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作存储器装置100的操作电压。
根据实施例，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且响应于控制逻辑130的控制通过选择性地激活多个泵浦电容器来生成多个电压。
多个所生成的电压可以通过行解码器121供应到存储器单元阵列110。
页面缓冲器组123可包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn可以分别通过第一至第n位线BL1至BLn联接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可以响应于控制逻辑130的控制进行操作。更具体地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，第一至第n页面缓冲器PB1至PBn可以临时存储通过位线BL1至BLn接收的数据，或者可以在读取或验证操作期间感测位线BL1至BLn中的电压或电流。
更具体地，在编程操作期间，当编程脉冲被施加到所选择的字线时，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn将通过输入/输出电路125接收到的数据DATA传输到所选择的存储器单元。所选择的页面的存储器单元可以根据传输的数据DATA被编程。联接到施加编程许可电压(例如，接地电压)的位线的存储器单元的阈值电压可增加。联接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可被保持。在编程验证操作期间，第一至第n页面缓冲器PB1至PBm可以通过第一至第n位线BL1至BLn从所选择的存储器单元读取存储的数据。
在读取操作期间，第一至第n页面缓冲器PB1至PBn可以分别通过第一至第n位线BL1至BLn从所选择的页面的存储器单元读取数据DATA，并且可以响应于列解码器124的控制将读取数据DATA输出到输入/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以分别使第一至第n位线BL1至BLn浮置。
列解码器124可以响应于列地址CADD在输入/输出电路125和页面缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以传输来自以上参照图1描述的存储器控制器200的命令CMD和地址ADD，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可响应于允许位信号VRYBIT而生成参考电流，并将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
温度传感器127可以感测存储器装置100的温度。温度传感器127可以为控制逻辑130提供温度信号TEMP，温度信号TEMP的电压电平根据由温度传感器127测量的温度而变化。控制逻辑130可以响应于温度信号TEMP生成显示存储器装置100的温度的温度信息，并且可以将生成的温度信息输出到外部装置。
控制逻辑130可以响应于命令CMD和地址ADD通过输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位信号VRYBIT来控制外围电路120。另外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图3是示出图2中所示的存储器单元阵列110的实施例的示图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。每一个存储块可以具有三维结构。每一个存储块可包括堆叠在衬底上的多个存储器单元。多个存储器单元可布置在+X方向、+Y方向和+Z方向。虽然图3示出了三维结构，但本发明不限于此。也就是说，存储块也可以具有二维结构。下面将参照图4和5详细描述每一个存储块的结构。
图4是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKa的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为U形。在存储块BLKa中，可在行方向(即+X方向)上布置'm'个单元串。在图4中，示出了在列方向(即+Y方向)上布置两个单元串。然而，将理解的是，可以在列方向上布置三个或更多个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST中的每一个以及存储器单元MC1至MCn中的每一个可以具有彼此类似的结构。根据实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。根据实施例，可以在每一个单元串中设置用于提供沟道层的柱。根据实施例，可以向每一个单元串设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST可以联接在公共源极线CSL和存储器单元MC1至MCp之间。
根据实施例，布置在相同行中的单元串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可以联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可以联接到第二源极选择线SSL2。
根据另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到一个源极选择线。
每一个单元串的第一至第n存储器单元MC1至MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可以顺序地布置在与+Z方向相反的方向上，并且可以串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn可以顺序地布置在+Z方向上，并且可以串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn可以通过管道晶体管PT联接。每一个单元串的第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。
每一个单元串的管道晶体管PT的栅极可以联接到管线PL。
每一个单元串的漏极选择晶体管DST可以联接在相应的位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
布置在列方向上的单元串可以联接到在列方向上延伸的位线。如图4中所示，第一列中的单元串CS11和CS21可以联接到第一位线BL1。第m列中的单元串CS1m和CS2m可以联接到第m位线BLm。
联接到布置在沿行方向布置的单元串中的相同字线的存储器单元可形成单个页面。例如，在第一行中的单元串CS11至CS1m中，联接到第一字线WL1的存储器单元可以构成单个页面。在第二行中的单元串CS21至CS2m中，联接到第一字线WL1的存储器单元可以构成另一页面。当选择漏极选择线DSL1和DSL2中的一个时，可以选择布置在一个行方向上的单元串。当选择第一至第n字线WL1至WLn中的一个时，可以从所选择的单元串中选择一个页面。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以分别联接到偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以分别联接到奇数位线。
根据实施例，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以提供一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以提供一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供较多的虚设存储器单元时，存储块BLKa的操作可靠性可以提高，但可能增加存储块BLKa的大小。另一方面，当虚设存储器单元的数量减少时，存储块BLKa的大小可减小，但可能降低存储块BLKa的操作可靠性。
为了有效地控制一个或多个虚设存储器单元，每一个虚设存储器单元可具有所需的阈值电压。在对存储块BLKa进行擦除操作之前或之后，可以对一部分或全部虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚设存储器单元的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图5是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKb的实施例的电路图。
参照图5，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以在+Z方向上延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可包括堆叠在存储块BLK1'下方的衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每一个单元串的源极选择晶体管SST可以联接在公共源极线CSL和第一至第n存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以联接到第二源极选择线SSL2。根据另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以联接到单个源极选择线。
每一个单元串的第一至第n存储器单元MC1至MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST可以联接在相应的位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接到第二漏极选择线DSL2。
因此，图5中所示的存储块BLKb可以具有与图4中所示的存储块BLKa相似的电路，除了可以在图5的存储块BLKb的每一个单元串中去除包括在图4的存储块BLKa的每一个单元串中的管道晶体管PT。
在另一实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'的偶数单元串可以分别联接到偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'的奇数单元串可以分别联接到奇数位线。
根据实施例，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以提供一个或多个虚设存储器单元以减小源极选择晶体管SST与第一至第n存储器单元MC1至MCn之间的电场。可选地，可以提供一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供较多的虚设存储器单元时，存储块BLKb的操作可靠性可提高，但可能增加存储块BLKb的大小。当提供较少的存储器单元时，存储块BLKb的大小可减小，但可能降低存储块BLKb的操作可靠性。
为了有效地控制一个或多个虚设存储器单元，每一个虚设存储器单元可具有所需的阈值电压。在对存储块BLKb进行擦除操作之前或之后，可以对一部分或全部虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚设存储器单元的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图6是示出高速缓存读取操作的示图。
参照图6，存储器装置100可包括存储器单元阵列110和页面缓冲器PB。图6的页面缓冲器PB可以指以上参照图2描述的页面缓冲器组123中包括的第一至第n页面缓冲器PB1至PBn的配置中的一个。
在高速缓存读取操作期间，当读取包括在存储器装置100中的单个页面的数据并将存储在页面缓冲器中的单个页面的数据输出到存储器控制器200时，存储器单元阵列110的另一页面的数据可以由页面缓冲器读取，以提高以上参照图1描述的存储装置50的性能。
图6示出了对由被请求高速缓存读取的地址指示的两个连续页面(例如，第N页面和第(N+1)页面)执行高速缓存读取的方法。
页面缓冲器PB可包括第一锁存器LAT1和第二锁存器LAT2。第一锁存器LAT1可以是主锁存器，第二锁存器LAT2可以是高速缓存锁存器。从存储器单元阵列110读取的数据可被存储在作为主锁存器的第一锁存器LAT1中。存储在主锁存器中的数据可被传输到第二锁存器LAT2。
首先，可对第N页面执行读取操作。当执行读取操作时，第N页面数据可被存储在第一锁存器LAT1中。根据实施例，存储在第一锁存器LAT1中的数据可被传输到第二锁存器LAT2。
当第N数据存储在第二锁存器LAT2中时，可以响应于存储器控制器200的请求输出所存储的数据。存储在第二锁存器LAT2中的第N页面数据可被提供到存储器控制器200(表示为“N页面输出”)。
当存储在第二锁存器LAT2中的第N页面数据被提供到存储器控制器200时，可读取存储器单元阵列110的第(N+1)页面数据并将其存储在第一锁存器LAT1中(N+1页面读取)。
图7是示出在高速缓存读取操作期间可能发生的问题的示图。
参照图7，示出了第N页面(表示为“N页面”)和第(N+1)页面(表示为“N+1页面”)的数据的高速缓存读取操作。当对单个页面执行读取操作所需的时间是tR时，可能需要针对第N页面和第(N+1)页面中的每一个的时间tR。当经过时间tR时，如以上参照图6所述，第N页面数据和第(N+1)页面数据可以存储在页面缓冲器PB中。随后，响应于从存储器控制器200输入的数据输出命令，可以输出存储在页面缓冲器PB中的页面数据。
读取操作可被划分为多个时段。例如，读取操作可被划分为逻辑设置时段、读取偏置设置时段、感测时段和偏置放电时段。
在逻辑设置时段期间，可以接收读取命令并且可以设置相关逻辑。例如，可以在逻辑设置时段期间加载用于执行读取操作的算法。
在读取偏置设置时段期间，可以使用电压泵生成与读取操作有关的电压，并且可以施加所生成的电压。例如，可以将读取电压Vread施加到选择的字线，并且可以将通过电压Vpass施加到未选择的字线。
在感测时段期间，可以在施加在读取偏置设置时段期间设置的电压之后感测存储在存储器单元中的数据。例如，存储在存储器单元中的数据可以通过感测联接到存储器单元的位线中的电压或电流而存储在页面缓冲器中。
在偏置放电时段期间，可以对联接到存储器单元阵列的每条线的电压进行放电。
在感测时段期间，存储器单元的数据可以存储在页面缓冲器中。因此，在感测时段期间的操作的准确性可以与读取操作的准确性密切相关。响应于数据输出命令输出存储在页面缓冲器PB中的页面数据的操作(表示为“数据输出”)可能消耗较多驱动功率。因此，当感测时段与数据输出操作重叠时，可能发生功率噪声，因此，可能无法确保准确的感测操作。功率噪声可能导致存储器单元的阈值电压的暂时升高。当使用作为预定基本读取电压的默认读取电压执行读取操作时，发生的错误的数量可能会增加。
图8是示出在正常读取操作和高速缓存读取操作期间的阈值电压分布的示图。
参照图8，横轴表示存储器单元的阈值电压，纵轴表示包括在相应的阈值电压中的存储器单元的数量。虽然图8作为示例示出了其每一个是存储两位数据的多层单元(MCL)的存储器单元，但是本发明不限于此。也就是说，本发明的实施例还可以应用于存储多于两位的数据的存储器单元。
存储器单元可被编程为对应于擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个。
第一至第三读取电压R1至R3可以是默认读取电压。第一读取电压R1可以区分擦除状态E与第一编程状态P1，第二读取电压R2可以区分第一编程状态P1与第二编程状态P2，并且第三读取电压R3可以区分第二编程状态P2与第三编程状态P3。
在高速缓存读取操作期间，与正常读取操作相比，除了如上参照图7描述的功率噪声之外，源极线反弹(bouncing)和位线电容的干扰可能会引起阈值电压分布从擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3分别变成擦除状态E’、第一编程状态P1’、第二编程状态P2'和第三编程状态P3'。
因此，当在高速缓存读取操作期间使用作为第一至第三读取电压R1至R3的默认读取电压执行读取操作时，错误的数量可能会增加并且读取操作可能失败。
根据实施例，对于高速缓存读取操作，可以使用通过将第一偏移电压offset1分别与第一、第二和第三读取电压R1、R2和R3相加而获得的高速缓存读取电压R1+offset1、R2+offset1和R3+offset1执行读取操作。因此，由于读取电压根据由高速缓存读取操作引起的阈值电压分布的变化而改变，因此可以减少读取操作的失败。
根据实施例，与正常读取操作相比，第一偏移电压offset1可以对应于高速缓存读取操作期间存储器单元的阈值电压的增加量。第一偏移电压可具有大于0V的正电压值。例如，第一偏移电压offset1可对应于60mV或100mV。可以通过测试存储器装置预先确定第一偏移电压offset1的大小。
图9是描述根据实施例的存储器控制器，例如图1的存储器控制器200的操作的流程图。
参照图9，在步骤S901，存储器控制器200可以从主机400接收读取请求。存储器控制器200可以将与读取请求相对应的逻辑地址转换为物理地址。
在步骤S903，存储器控制器200可以确定待执行的读取操作是否是高速缓存读取操作。例如，当与读取请求相对应的物理地址是连续地址时，可以执行高速缓存读取操作。根据各个实施例，不管与读取请求相对应的物理地址如何，当存储器装置100被设置为执行高速缓存读取操作时，可以执行高速缓存读取操作。当待执行的读取操作是高速缓存读取操作时(即，步骤S903处为“是”)，进程进行到步骤S907。当确定待执行的读取操作不是高速缓存读取操作时，进程进行到步骤S905。
在步骤S905，当存储器控制器200确定待执行的读取操作不是高速缓存读取操作时，存储器控制器200可以控制存储器装置100使用默认读取电压执行读取操作。
在步骤S907，当存储器控制器200确定待执行的读取操作是高速缓存读取操作时，存储器控制器200可以控制存储器装置100使用通过将第一偏移电压加到默认读取电压上而获得的高速缓存读取电压执行读取操作。例如，存储器控制器200可以提供与正常读取命令不同的高速缓存读取命令，并且接收高速缓存读取命令的存储器装置100可以使用高速缓存读取电压执行读取操作。可选地，根据实施例，存储器控制器200可以在将高速缓存读取命令提供到存储器装置100之前提供用于将读取电压从默认读取电压改变为高速缓存读取电压的读取电压设置命令，然后可以提供高速缓存读取命令。根据实施例，读取电压设置命令可以是用于指示改变包括在存储器装置100中的预定寄存器的值的参数设置命令。
图10是示出在短时读取操作期间阈值电压分布的变化的示图。
参照图10，横轴表示存储器单元的阈值电压，纵轴表示包括在相应的阈值电压中的存储器单元的数量。虽然图10作为示例示出了其每一个是存储两位数据的多层单元(MCL)的存储器单元，但是本发明不限于此。也就是说，本发明的实施例还可以应用于存储多于两位的数据的存储器单元。
存储器单元可被编程为对应于擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个。
在刚执行编程操作之后的存储器单元可具有对应于擦除状态E、第一编程状态P1”、第二编程状态P2”和第三编程状态P3”中的一个的阈值电压分布。
当在执行编程操作之后经过预定时间tref时，对应于编程状态P1”、P2”和P3”的存储器单元的阈值电压可以分别改变成第一、第二和第三编程状态P1、P2和P3。换言之，与刚执行了编程操作之后相比，当参考时间tref通过时，具有编程状态P1”、P2”和P3”的存储器单元的阈值电压可能会降低，这可被称为“早期保留失败(Early Retention Fail，ERF)”。因此，当在编程之后立即读取相应的存储器单元时，即，当使用作为默认读取电压的第一至第三读取电压R1至R3执行读取操作时，错误发生的概率可能会增加。
因此，根据实施例，在执行编程操作之后立即执行的读取操作可以使用高于默认读取电压R1至R3的读取电压R1+offset2、R2+offset2和R3+offset2来执行。
更具体地，第二偏移电压offset2可以根据与自执行编程操作以来已经过的时间相对应的经过时间由读取电压设置组件210来确定，并且读取操作可以使用通过将第二偏移电压offset2与默认读取电压R1至R3相加而获得的短时读取电压R1+offset2、R2+offset2和R3+offset2执行。
根据实施例，第二偏移电压offset2可以具有与编程操作之后随时间变化的存储器单元的阈值电压相对应的电压电平。第二偏移电压offset2可具有大于0V的正电压值。例如，当经过时间是零秒时，第二偏移电压offset2可以是100mV；当经过时间是10秒时，第二偏移电压offset2可以是60mV；并且当经过时间是30秒时，第二偏移电压offset2可以是20mV。可以通过测试存储器装置预先确定根据经过时间施加的第二偏移电压offset2的电压电平。
图11是描述根据实施例的存储器控制器，例如图1的存储器控制器200的操作的流程图。
参照图11，在步骤S1101，存储器控制器200可以从主机400接收读取请求。存储器控制器200可以将与读取请求相对应的逻辑地址转换为物理地址。
在步骤S1103，存储器控制器200可以确定响应于读取请求待执行的读取操作是否是短时读取操作。例如，在对针对其进行读取请求的数据进行编程以来已经经过参考时间之后执行的读取操作可以是正常读取操作，在参考时间经过之前执行的读取操作可以是短时读取操作。当待执行的读取操作是短时读取操作时(即，步骤S1103处为“是”)，进程进行到步骤S1107。当确定待执行的读取操作不是短时读取操作时(即，步骤S1103处为“否”)，进程进行到步骤S1105。
在步骤S1105，当存储器控制器200确定待执行的读取操作不是短时读取操作时，存储器控制器200可以控制存储器装置100使用默认读取电压执行读取操作。
在步骤S1107，当存储器控制器200确定待执行的读取操作是短时读取操作时，存储器控制器200可以控制存储器装置100使用短时读取电压执行读取操作。例如，存储器控制器200可以控制存储器装置100确定第二偏移电压的电压电平，并且使用通过将第二偏移电压加到默认读取电压上而获得的短时读取电压执行读取操作。例如，存储器控制器200可以提供与正常读取命令不同的短时读取命令，并且接收短时读取命令的存储器装置100可以使用短时读取电压执行读取操作。
根据实施例，存储器控制器200可以提供用于将读取电压从默认读取电压改变为短时读取电压的读取电压设置命令，然后可以提供正常读取命令。根据实施例，读取电压设置命令可以是用于指示改变包括在存储器装置100中的预定寄存器的值的参数设置命令。
图12是示出由编程操作期间的温度与读取操作期间的温度之间的差引起的阈值电压分布的变化的示图。
参照图12，横轴表示存储器单元的阈值电压，纵轴表示包括在相应的阈值电压中的存储器单元的数量。虽然图12作为示例示出了其每一个是存储两位数据的多层单元(MCL)存储器单元的图表，但是本发明不限于此。也就是说，本发明的实施例还可以应用于存储多于两位的数据的存储器单元。
存储器单元可被编程为对应于擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个。
通常，当执行读取操作时，在相对低温的环境中流过存储器单元的单元电流的增加率可能会降低。因此，即使在编程操作期间用足够的读取裕度(margin)对存储器单元进行编程，如果在比编程操作期间的温度低的温度下执行读取操作，则存储器单元的阈值电压可增大并且可以读取存储器单元的增加的阈值电压。另一方面，当在比编程操作的温度高的温度下执行读取操作时，存储器单元的阈值电压可降低并且可以读取存储器单元的降低的阈值电压。
在图12中，在相对高的温度下执行的编程操作(表示为“热温编程”)期间存储器单元的阈值电压分布的读取裕度可以被定义为裕度1。因此，在比编程操作的温度低的温度下执行的读取操作(表示为“冷温读取”)期间存储器单元的阈值电压分布的读取裕度将是具有小于裕度1的宽度的裕度2。
因此，当使用作为低于编程操作的温度的较低温度的默认电压的第一至第三读取电压R1至R3执行读取操作时，由于阈值电压的变化，错误发生的概率可能会增加。
根据实施例，存储装置可以使用通过加入对应于阈值电压的变化的第三偏移电压offset3而获得的交叉温度读取电压执行读取操作，该阈值电压对应于编程操作与读取操作之间的温度差。
根据实施例，第三偏移电压offset3可以具有随编程操作和读取操作之间的温度差增加而增加的值。更具体地，当编程操作的温度高于读取操作的温度时，第三偏移电压offset3可具有大于零的值。另一方面，当编程操作的温度低于读取操作的温度时，第三偏移电压offset3可具有小于零的值。
根据实施例，每当编程操作和读取操作之间的温度差达到单位(unit)温度时，第三偏移电压offset3可以增加预定的单位电压。例如，每当编程操作和读取操作之间的温度差达到10℃时，第三偏移电压offset3可以增加30mV。由编程操作和读取操作之间的温度差确定的单位电压的电压电平可以通过测试存储器装置进行预先确定。
图13是描述根据实施例的存储器控制器，例如图1的存储器控制器200的操作的流程图。
参照图13，在步骤S1301，存储器控制器200可以从主机400接收读取请求。存储器控制器200可以将与读取请求相对应的逻辑地址转换为物理地址。
在步骤S1303，存储器控制器200可以确定响应于读取请求待执行的读取操作是否是交叉温度读取操作。例如，当编程操作和读取操作之间的温度差小于参考温度时，读取操作可以是正常读取操作，否则，读取操作可以是交叉温度读取操作。当待执行的读取操作是交叉温度读取操作时(即，步骤S1303处为“是”)，进程进行到步骤S1307。当待执行的读取操作不是交叉温度读取操作时(即，步骤S1303处为“否”)，进程进行到步骤S1305。
在步骤S1305，当存储器控制器200确定待执行的读取操作不是交叉温度操作时，存储器控制器200可以控制存储器装置100使用默认读取电压执行读取操作。
在步骤S1307，当存储器控制器200确定待执行的读取操作是交叉温度操作时，存储器控制器200可以控制存储器装置100使用交叉温度读取电压执行读取操作。例如，存储器控制器200可以控制存储器装置100以确定第三偏移电压offset3的电压电平，并且使用通过将第三偏移电压offset3加到默认读取电压上而获得的交叉温度读取电压执行读取操作，其中每次编程操作和读取操作之间的温度差达到单位温度时，第三偏移电压offset3增加预定的单位电压。例如，存储器控制器200可以提供与正常读取命令不同的交叉温度读取命令，并且接收交叉温度读取命令的存储器装置100可以使用交叉温度读取电压执行读取操作。
根据实施例，存储器控制器200可以提供用于将读取电压从默认读取电压改变为交叉温度读取电压的读取电压设置命令，然后可以提供正常读取命令。根据实施例，读取电压设置命令可以是用于指示改变包括在存储器装置100中的预定寄存器的值的参数设置命令。
图14A和14B是示出在多个存储块之中的未选择的存储器块中发生的现象的示图。
参照图14，可以对多个存储块，例如图2的多个存储块BLK1至BLKz之中的通过地址选择的存储块执行编程操作、读取操作和擦除操作。因此，可以控制联接到未选择的存储块的字线处于浮置状态，使得包括在未选择的存储块中的存储器单元的阈值电压可以不改变，并且可以将0V的接地电压施加到联接到未选择的存储块的源极选择线和漏极选择线，以分别关断源极选择晶体管和漏极选择晶体管。
例如，如图14A所示，当未选择预定存储块时，可以通过与源极选择线和漏极选择线相对应的通道的连结部部分地注入电荷。因此，如图14B所示，存储器单元的通道区域的电位可增加。此后，当包括在未选择的存储块中的存储器单元的通道被升压时，存储器单元的阈值电压可以在正方向上增加。
因此，当首先对未选择的存储块执行读取操作时，可以在存储器单元的阈值电压增加的情况下执行读取操作。当使用默认读取电压执行读取操作时，错误可能会增加。因此，读取操作可能会失败。这可被称为第一页面读取失败。
根据实施例，当执行第一页面读取操作使得首先对未选择的存储块执行读取操作时，存储装置可以使用通过将预定第四偏移电压offset4加到默认读取电压上而获得的第一页面读取电压执行读取操作。
根据实施例，第四偏移电压offset4可具有大于0V的正电压值。第四偏移电压offset4的电压电平可以通过测试存储器装置而预先被确定。
图15是描述根据实施例的存储器控制器，例如图1的存储器控制器200的操作的流程图。
参照图15，在步骤S1501，存储器控制器200可以从主机400接收读取请求。存储器控制器200可以将与读取请求相对应的逻辑地址转换为物理地址。
在步骤S1503，存储器控制器200可以确定响应于读取请求待执行的读取操作是否是第一页面读取操作。例如，存储器控制器可以根据包括待在对其执行读取操作的页面的存储块是否对应于先前操作中的未选择的块来确定待执行的读取操作是否是第一页面读取操作。更具体地，当包括待对其执行读取操作的页面的存储块是先前操作中的未选择的块时，读取操作可以是第一页面读取操作，否则，读取操作可以是正常读取操作。当待执行的读取操作是第一页面读取操作时(即，步骤S1503处为“是”)，进程进行到步骤S1507。当待执行的读取操作不是第一页面读取操作时(即，步骤S1503处为“否”)，进程进行到步骤S1505。
在步骤S1505，当存储器控制器200确定待执行的读取操作不是第一页面读取操作时，存储器控制器200可以控制存储器装置100使用默认读取电压执行读取操作。
在步骤S1507，当存储器控制器200确定待执行的读取操作是第一页面读取操作时，存储器控制器200可以控制存储器装置使用第一页面读取电压执行读取操作。例如，存储器控制器200可以控制存储器装置100以使用通过将第四偏移电压offset4加到默认读取电压上而获得的第一页面读取电压执行读取操作。例如，存储器控制器200可以提供与正常读取命令不同的第一页面读取命令，并且接收第一页面读取命令的存储器装置100可以使用第一页面读取电压执行读取操作。
根据实施例，存储器控制器200可以提供用于将读取电压从默认读取电压改变为第一页面读取电压的读取电压设置命令，然后可以提供正常读取命令。根据实施例，读取电压设置命令可以是用于指示改变包括在存储器装置100中的预定寄存器的值的参数设置命令。
图16是示出图1的读取电压设置组件210的结构的框图。
参照图16，读取电压设置组件210可包括读取电压确定器211、管理表212和读取操作控制器213。
读取电压确定器211可以接收读取信息(表示为“读取Info”)并根据存储在管理表212中的环境信息(表示为“环境Info”)提供读取电压。
根据实施例，读取信息可以是与待执行的读取操作相对应的物理地址。读取电压确定器211可以根据存储在管理表212中的存储的环境信息来确定读取电压。
管理表212可以存储在参照图1描述的存储器装置100中存储的环境信息。环境信息可以通过存储器控制器200的操作来更新。环境信息可以根据存储器单元的物理地址来存储。
如参照图8至图15所描述的，由读取电压确定器211提供的读取电平可包括默认电压以及第一至第四偏移电压中的至少一个值。
根据实施例，当对应于读取请求的物理地址是连续地址时，读取电压确定器211可以将第一偏移电压确定为读取电平。可选地，当执行读取操作的存储器装置被设置为响应于读取请求执行高速缓存读取操作时，读取电压确定器211可将第一偏移电压确定为读取电平。
根据实施例，在对与当前读取请求相对应的物理地址执行先前编程操作之后经过参考时间之前，读取电压确定器211可以提供根据对应于自执行了先前编程操作以来已经过的时间的经过时间确定的第二偏移电压作为读取电平。
根据实施例，对与当前读取请求相对应的物理地址执行先前编程操作时和执行当前读取操作时之间的温度差大于参考温度时，读取电压确定器211可以提供根据温度差确定的第三偏移电压作为读取电平。
根据实施例，当与对应于当前读取请求的物理地址相对应的页面包括在先前操作中的未选择的块中时，读取电压确定器211可以提供第四偏移电压作为读取电平。
根据各个实施例，当多个偏移电压被确定为读取电平时，读取电压确定器211可以提供偏移电压的总和作为最终读取电压。可选地，读取电压确定器211可以提供多个偏移电压之中具有最大电压电平的偏移电压作为最终读取电压。
当第一至第四偏移电压未被施加到读取操作时，读取电压确定器211可以提供默认电压作为读取电平。
读取操作控制器213可以根据由读取电压确定器211提供的读取电平来提供用于执行读取操作的命令。可以将所提供的命令提供给存储器装置100。
根据实施例，读取操作控制器213可以通过将确定的读取电平应用于默认读取电压来提供用于设置读取电压的读取电压设置命令。
图17是示出图16的管理表212的示图。
参照图17，管理表212可以存储环境信息。根据实施例，管理表212可以存储在如上参照图1描述的缓冲存储器300中。另外，管理表212可以周期性地或随机地存储在存储器装置100中。
管理表212可以存储关于包括在参照图1描述的存储器装置100中的存储器单元的环境信息(在图16中表示为“环境Info”)。可以通过存储器控制器200的操作来更新环境信息。可以根据存储器单元的物理地址来存储环境信息。更具体地，环境信息根据每个物理地址可包括擦除计数、写入计数、读取计数以及编程操作期间的编程温度。虽然未在图17中示出，但根据实施例，环境信息还可包括关于执行编程所花费的时间(表示为“编程时间”)的信息、指示是否支持高速缓存读取操作的信息等。根据各个实施例，环境信息可以以存储块、页面和平面为单位进行管理。
图18是描述根据实施例的存储器控制器，例如图1的存储器控制器200的操作的流程图。
参照图18，在步骤S1801，存储器控制器200可以从主机400接收读取请求。存储器控制器200可以将与读取请求相对应的逻辑地址转换为物理地址。
在步骤S1803，存储器控制器200可以根据待执行的读取操作的类型来确定读取电压。例如，当对应于读取请求的物理地址是连续地址时，存储器控制器200可以确定通过将第一偏移电压加到默认读取电压上而获得的高速缓存读取电压作为读取电压。
作为另一示例，当在对与当前读取请求相对应的物理地址执行先前编程操作之后尚未经过参考时间时，存储器控制器200可确定通过将根据与执行先前编程操作之后已经过的时间相对应的经过时间确定的第二偏移电压加到默认读取电压上而获得的短时读取电压作为读取电压。
作为另一示例，在对与当前读取请求相对应的物理地址执行先前编程操作时和待执行当前读取操作时的温度差大于参考温度时，存储器控制器200可以确定通过将由温度差确定的第三偏移电压加到默认读取电压上而获得的交叉温度读取电压作为读取电压。
作为另一示例，当与当前读取请求相对应的物理地址的页面包括在先前操作中的未选择的块中时，存储器控制器200可以确定通过将第四偏移电压加到默认读取电压上而获得的第一页面读取电压作为读取电压。
在步骤S1805，存储器控制器200可以控制存储器装置100以使用在步骤S1803确定的读取电压执行读取操作。
图19是示出图1的存储器控制器200的另一实施例的示图。
存储器控制器1000可以联接到主机和存储器装置。响应于来自主机的请求，存储器控制器1000可以访问存储器装置。例如，存储器控制器1000可以被配置成控制存储器装置的写入、读取、擦除和后台操作。存储器控制器1000可以提供存储器装置和主机之间的接口。存储器控制器1000可以被配置成驱动固件以控制存储器装置。
参照图19，存储器控制器1000可包括处理器1010、存储器缓冲器1020、错误校正码(ECC)块1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以提供存储器控制器1000的组件之间的通道。
处理器1010可以控制存储器控制器1000的整体操作并执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以通过使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过闪存转换层FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。闪存转换层FTL可以接收逻辑块地址LBA，并通过使用映射表将逻辑块地址LBA转换成物理块地址PBA。根据映射单元，可以存在用于闪存转换层FTL的各种地址映射方法。代表性的地址映射方法可包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以将从主机接收的数据随机化。例如，处理器1010可以使用随机化种子以将从主机接收的数据随机化。随机化的数据可以作为待存储的数据提供到存储器装置，并且可被编程到存储器单元阵列中。
处理器1010可以在读取操作期间将从存储器装置接收的数据去随机化。例如，处理器1010可以使用去随机化种子来将从存储器装置接收的数据去随机化。去随机化的数据可被输出到主机。
根据实施例，处理器1010可以运行软件或固件以执行随机化操作和去随机化操作。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010运行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC块1030可以执行错误校正。ECC块1030可以基于待通过存储器接口1060写入存储器装置的数据执行ECC编码。经ECC编码的数据可以通过存储器接口1060传输到存储器装置。ECC块1030可以基于通过存储器接口1060从存储器装置接收的数据执行ECC解码。例如，ECC块1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如以下通信方法的各种通信方法中的至少一种执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道将命令、地址和数据传输到存储器装置/从存储器装置接收命令、地址和数据。
例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。
在实施例中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000中的非易失性存储器装置(例如，ROM)加载代码。在另一示例中，处理器1010可以通过存储器接口1060从存储器装置加载代码。
例如，存储器控制器1000的总线1070可被分为控制总线和数据总线。数据总线可以被配置成在存储器控制器1000中传输数据，并且控制总线可以被配置成在存储器控制器1000中传输诸如命令或地址的控制信息。数据总线和控制总线可以彼此分离，并且可以既不相互干扰也不相互影响。数据总线可以联接到主机接口1040、缓冲器控制电路1050、ECC块1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图20是示出应用了根据实施例的存储装置的存储卡系统2000的框图。
参照图20，存储卡系统2000可包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100可以联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取、写入、擦除和后台操作。存储器控制器2100可以被配置成提供存储器装置2200和主机之间的接口。存储器控制器2100可以被配置成驱动固件以控制存储器装置2200。存储器控制器2100可以具有与以上参照图1描述的存储器控制器200相同的配置。
在实施例中，存储器控制器2100可包括诸如随机存取存储器(RAM)，处理器、主机接口、存储器接口和ECC块的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定的通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙以及高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可以由上述各种通信协议中的至少一种来限定。
在实施例中，存储器装置2200可以被实施成诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、自旋力矩转移磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以被集成到单个半导体器装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可以集成到单个半导体器装置中并形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)等。
图21是示出应用了根据实施例的存储装置的固态驱动器(SSD)系统的示例的框图。
参照图21，SSD系统3000可包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行以上参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙以及高速非易失性存储器(NVMe)接口。
辅助电源3230可以通过电源连接器3002联接到主机3100。辅助电源3230可以由来自主机3100的电力PWR供电和充电。当主机3100没有平稳地供应电力时，辅助电源3230可以供应SSD 3200的电力。在实施例中，辅助电源3230可被安置在SSD 3200的内部或外部。例如，辅助电源3230可以设置在主板中并且可以向SSD 3200供应辅助电力。
缓冲存储器3240可以用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或者从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图22是示出应用了根据本公开的实施例的存储装置的用户系统的框图。
参照图22，用户系统4000可包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行包括在用户系统4000中的组件、操作系统(OS)或用户程序。在实施例中，应用处理器4100可包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可以作为片上系统(SoC)被提供。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2SDRAM和LPDDR3SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)被封装，然后可以作为单个半导体封装来提供。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙或WiFi通信的无线通信。在实施例中，网络模块4300可包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储在存储模块4400中的数据传输到应用处理器4100。在实施例中，存储模块4400可被实施为诸如以下的非易失性半导体存储器装置：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可以作为可移动存储介质(即，可移动驱动器)，诸如用户系统400的存储卡或外部驱动器被提供。
例如，存储模块4400可包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与以上参照图2至图5描述的存储器装置相同的方式操作。存储模块4400可以与以上参照图1描述的存储装置50相同的方式操作。
用户接口4500可包括将数据或指令输入到应用处理器4100或将数据输出到外部装置的接口。在实施例中，用户接口4500可包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500可进一步包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
根据本公开，可以提供一种使用根据执行读取操作的环境设置的读取电压执行读取操作的存储装置、以及该存储装置的操作方法。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神解释，而不限制本公开的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改将仍然落入如所附权利要求及其等同物所限定的本公开的精神和范围内。
对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例进行各种修改。
因此，本发明旨在覆盖所有这些修改，只要这些修改落入所附权利要求及其等同物的范围内。
在以上讨论的实施例中，可以选择性地执行或跳过所有步骤。另外，并非总是以常规顺序执行每一个实施例中的步骤。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，可以基于本公开的技术范围进行各种修改。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改将仍然落入如所附权利要求及其等同物所限定的本公开的精神和范围内。
对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例进行各种修改。因此，本发明旨在覆盖所有这些修改，只要这些修改落入所附权利要求及其等同物的范围内。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。

Claims (14)

1.一种存储装置，包括：
存储器装置，包括多个存储器单元；以及
存储器控制器，根据对所选择的存储器单元执行读取操作时的环境，确定待对所述多个存储器单元之中的所选择的存储器单元执行的读取操作的读取电压，
其中所述存储器控制器包括管理表，所述管理表存储表示所述多个存储器单元的环境的环境信息，并且
其中所述存储器控制器基于所述环境信息确定所述读取电压，
其中所述存储器控制器包括读取电压设置组件，所述读取电压设置组件根据所述环境确定至少一个偏移电压，并且通过将所述至少一个偏移电压反射到正常读取操作中使用的默认读取电压来确定所述读取电压，
其中所述至少一个偏移电压根据所述读取操作的类型具有不同的值，
其中所述读取操作的类型包括高速缓存读取操作、短时读取操作、交叉温度读取操作和第一页面读取操作中的至少一个。
2.根据权利要求1所述的存储装置，其中，所述读取电压设置组件包括：
所述管理表；以及
读取电压确定器，基于所述读取操作的类型和所述环境信息确定所述至少一个偏移电压。
3.根据权利要求2所述的存储装置，其中当所述读取操作是所述高速缓存读取操作时，所述读取电压确定器确定第一偏移电压作为所述至少一个偏移电压。
4.根据权利要求3所述的存储装置，其中与所述正常读取操作相比，所述第一偏移电压对应于所述高速缓存读取操作中的所述多个存储器单元的阈值电压的增加。
5.根据权利要求2所述的存储装置，其中当所述读取操作是在对所选择的存储器单元执行编程操作之后经过预定参考时间之前待执行的所述短时读取操作时，所述读取电压确定器确定第二偏移电压作为所述至少一个偏移电压。
6.根据权利要求5所述的存储装置，其中所述第二偏移电压根据在执行所述编程操作之后执行所述读取操作之前经过的时间长度降低。
7.根据权利要求2所述的存储装置，其中当所述读取操作是所述交叉温度读取操作时，所述读取电压确定器确定第三偏移电压作为所述至少一个偏移电压，在所述交叉温度读取操作中所述存储器装置在对所选择的存储器单元执行所述读取操作期间和先前编程操作期间之间的温度差大于预定参考温度。
8.根据权利要求7所述的存储装置，其中所述第三偏移电压随着所述差的增加而增加。
9.根据权利要求7所述的存储装置，其中当所述编程操作期间的温度高于所述读取操作期间的温度时，所述第三偏移电压具有大于0V的值，并且当所述编程操作期间的温度低于所述读取操作期间的温度时，所述第三偏移电压具有小于0V的值。
10.根据权利要求2所述的存储装置，其中当所述读取操作是其中包括所选择的存储器单元的存储块是先前操作中未选择的块的所述第一页面读取操作时，所述读取电压确定器确定第四偏移电压作为所述至少一个偏移电压。
11.根据权利要求10所述的存储装置，其中所述第四偏移电压具有大于0V的正电压值。
12.根据权利要求2所述的存储装置，其中所述读取电压设置组件进一步包括读取操作控制器，所述读取操作控制器控制所述存储器装置使用所述读取电压执行所述读取操作。
13.根据权利要求2所述的存储装置，其中所述管理表根据与所述多个存储器单元相对应的物理地址中的每一个来存储环境信息，所述环境信息包括擦除计数、写入计数、读取计数、编程操作期间的温度、关于执行所述编程操作所花费的时间的信息以及关于是否支持高速缓存读取操作的信息中的至少一个。
14.根据权利要求2所述的存储装置，其中所述管理表以存储块、页面或平面为单位进行管理。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US11281400B2 (en) 2019-04-16 2022-03-22 Micron Technology, Inc. Temperature-based storage system organization
CN111402947B (zh) * 2020-03-13 2023-09-29 浙江华忆芯科技有限公司 电压的确定方法及装置、存储介质、电子装置
KR20210158223A (ko) * 2020-06-23 2021-12-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102157570B1 (ko) * 2020-07-01 2020-09-18 주식회사 파두 메모리 컨트롤러 및 이를 포함하는 스토리지 디바이스
KR20230000274A (ko) * 2021-06-24 2023-01-02 에스케이하이닉스 주식회사 비휘발성 메모리장치, 그 비휘발성 메모리장치를 포함하는 메모리 시스템 및 그 메모리 시스템의 리드방법
KR20230018831A (ko) * 2021-07-30 2023-02-07 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
US20230197123A1 (en) * 2021-12-20 2023-06-22 Advanced Micro Devices, Inc. Method and apparatus for performing a simulated write operation
JP2023137061A (ja) * 2022-03-17 2023-09-29 キオクシア株式会社 メモリシステム
CN115158954B (zh) * 2022-08-11 2024-05-03 节时科技(深圳)有限公司 快递分拣存放方法、装置、设备及存储介质
US20240069745A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Cross-temperature compensation based on media endurance in memory devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6801454B2 (en) * 2002-10-01 2004-10-05 Sandisk Corporation Voltage generation circuitry having temperature compensation
KR100673025B1 (ko) * 2006-01-24 2007-01-24 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리의 프로그램 방법
US8706950B2 (en) * 2008-03-01 2014-04-22 Kabushiki Kaisha Toshiba Memory system
KR100967026B1 (ko) * 2009-01-21 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 캐쉬리드 방법
KR101774471B1 (ko) * 2010-11-25 2017-09-05 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
KR102282947B1 (ko) * 2014-12-15 2021-07-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
JP6545631B2 (ja) 2016-03-02 2019-07-17 東芝メモリ株式会社 不揮発性半導体記憶装置
US9761308B1 (en) * 2016-03-11 2017-09-12 Western Digital Technologies, Inc. Systems and methods for adaptive read level adjustment
KR102512448B1 (ko) * 2016-03-28 2023-03-22 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
KR102659596B1 (ko) * 2016-08-26 2024-04-19 삼성전자주식회사 비휘발성 메모리 장치

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