KR20200099825A - 저장 장치 및 그 동작 방법 - Google Patents

저장 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20200099825A
KR20200099825A KR1020190017946A KR20190017946A KR20200099825A KR 20200099825 A KR20200099825 A KR 20200099825A KR 1020190017946 A KR1020190017946 A KR 1020190017946A KR 20190017946 A KR20190017946 A KR 20190017946A KR 20200099825 A KR20200099825 A KR 20200099825A
Authority
KR
South Korea
Prior art keywords
power failure
instantaneous power
level
system data
data
Prior art date
Application number
KR1020190017946A
Other languages
English (en)
Inventor
변유준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190017946A priority Critical patent/KR20200099825A/ko
Priority to US16/589,900 priority patent/US20200264959A1/en
Priority to CN201911022904.3A priority patent/CN111580745A/zh
Publication of KR20200099825A publication Critical patent/KR20200099825A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1471—Saving, restoring, recovering or retrying involving logging of persistent data for recovery
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1441—Resetting or repowering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1458—Management of the backup or restore process
    • G06F11/1461—Backup scheduling policy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/86—Event-based monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Engineering (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로 저장 장치의 성능을 향상시키는 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 순간 정전을 감지하여 감지 정보를 생성하는 순간 정전 감지부, 상기 감지 정보에 기초하여 순간 정전 레벨을 결정하는 순간 정전 레벨 결정부, 상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하고, 결정된 기록 시점에 변경된 시스템 데이터를 저장하기 위한 커맨드를 생성하는 시스템 데이터 제어부 및 상기 시스템 데이터를 저장하는 시스템 데이터 저장부를 포함하고, 상기 시스템 데이터 저장부는 비휘발성 메모리로 구성되는 것을 특징으로 한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 시스템 데이터의 기록 주기를 변경하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 순간 정전을 감지하여 감지 정보를 생성하는 순간 정전 감지부, 상기 감지 정보에 기초하여 순간 정전 레벨을 결정하는 순간 정전 레벨 결정부, 상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하고, 결정된 기록 시점에 변경된 시스템 데이터를 저장하기 위한 커맨드를 생성하는 시스템 데이터 제어부 및 상기 시스템 데이터를 저장하는 시스템 데이터 저장부를 포함하고, 상기 시스템 데이터 저장부는 비휘발성 메모리로 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 순간 정전 현상을 감지하여 감지 정보를 생성하는 단계, 상기 감지 정보를 기초로 순간 정전 레벨을 결정하는 단계, 상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하는 단계 및 결정된 기록 시점에 변경된 시스템 데이터를 저장하기 위한 커맨드를 생성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치는, 데이터를 저장하는 메모리 장치 및 순간 정전을 감지하여 순간 정전 레벨을 결정하고, 상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하는 메모리 컨트롤러를 포함하는 저장 장치에 있어서 상기 저장 장치는, 상기 시스템 데이터를 저장하는 시스템 데이터 저장부를 더 포함하고, 상기 시스템 데이터 저장부는 비휘발성 메모리로 구성되는 것을 특징으로 한다.
본 기술에 따르면, 시스템 데이터의 기록 주기를 변경하는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 3은 순간 정전 기록부를 포함하는 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 4는 순간 정전 발생 횟수의 업데이트를 설명하기 위한 도면이다.
도 5는 순간 정전이 발생된 주기 및 순간 정전 발생 횟수가 업데이트 되는 방법을 설명하기 위한 도면이다.
도 6은 시스템 데이터를 설명하기 위한 도면이다.
도 7은 순간 정전 레벨을 결정하는 실시 예를 설명하기 위한 도면이다.
도 8은 순간 정전 레벨을 결정하는 다른 실시 예를 설명하기 위한 도면이다.
도 9는 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 10은 도 9의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 11은 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 12는 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
메모리 컨트롤러(200)는 순간 정전 감지부(210)를 포함할 수 있다. 순간 정전 감지부(210)는 순간 정전(Sudden Power Off, SPO)을 감지할 수 있다. 즉, 순간 정전(SPO)은 전원(Power)이 순간적으로 오프되는 현상일 수 있다. 전원이 순간적으로 오프되면, 순간 정전 감지부(210)는 전원이 오프된 시점을 기록하기 위해 메모리 장치(100)를 제어할 수 있다. 전원이 오프된 시점은 파워 오프 시간(PO_TIME)일 수 있다. 파워 오프 시간(PO_TIME)은 메모리 장치(100) 및/또는 메모리 컨트롤러(200)에 기록될 수 있다.
파워 오프 이후 다시 파워 온 되면, 순간 정전 감지부(210)는 메모리 장치(100)로부터 파워 오프 시간(PO_TIME)을 수신할 수 있다. 따라서, 순간 정전 감지부(210)는 파워 오프 된 때부터 파워 온 된 때까지의 기간을 기초로 순간 정전된 기간을 계산할 수 있다.
순간 정전 감지부(210)는 순간 정전(SPO)을 감지하여 감지 정보(SE_INF)를 생성할 수 있다. 구체적으로, 순간 정전 감지부(210)는 순간 정전된 기간을 기초로 감지 정보(SE_INF)를 생성할 수 있다. 감지 정보(SE_INF)는 기준 시간(t_ref) 동안 발생한 순간 정전 횟수 및 순간 정전 발생 주기(SPO_PER) 중 적어도 하나를 포함할 수 있다. 순간 정전 발생 주기(SPO_PER)는 순간 정전된 기간의 평균값일 수 있다.
메모리 컨트롤러(200)는 순간 정전 기록부(211)를 포함할 수 있다. 순간 정전 기록부(211)는 순간 정전 감지부(210)가 감지한 파워 오프 시간(PO_TIME)을 기록할 수 있다. 또, 순간 정전 기록부(211)는 기록된 파워 오프 시간(PO_TIME) 사이의 시간인 순간 정전 발생 시간을 기록할 수 있다.
실시 예에서, 순간 정전 기록부(211)는 비휘발성 메모리로 구성될 수 있다. 따라서, 순간 정전 기록부(211)에 기록된 파워 오프 시간(PO_TIME) 및 순간 정전 발생 시간은 파워 오프되더라도 순간 정전 기록부(211)에 유지될 수 있다. 즉, 전원이 오프되더라도 파워 오프 시간(PO_TIME) 및 순간 정전 발생 시간은 순간 정전 기록부(211)에 저장될 수 있다.
메모리 컨트롤러(200)는 순간 정전 레벨 결정부(220)를 포함할 수 있다. 순간 정전 레벨 결정부(220)는 순간 정전 감지부(210)로부터 감지 정보(SE_INF)를 수신할 수 있다. 순간 정전 레벨 결정부(220)는 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 순간 정전 레벨(SPO_LEVEL)에 따라, 기록되는 시스템 데이터(SYS_DATA) 및 기록 시점이 결정될 수 있다.
실시 예에서, 기준 시간(t_ref) 동안 발생한 순간 정전 횟수(SPO_NUM)가 많을수록, 순간 정전 레벨(SPO_LEVEL)은 높은 레벨로 결정될 수 있다. 반대로 기준 시간(t_ref) 동안 발생한 순간 정전 횟수(SPO_NUM)가 적을수록, 순간 정전 레벨(SPO_LEVEL)은 낮은 레벨로 결정될 수 있다.
실시 예에서, 순간 정전 발생 주기(SPO_PER)가 짧을수록, 순간 정전 레벨(SPO_LEVEL)은 높은 레벨로 결정될 수 있다. 반대로 순간 정전 발생 주기(SPO_PER)가 길수록, 순간 정전 레벨(SPO_LEVEL)은 낮은 레벨로 결정될 수 있다.
순간 정전 레벨(SPO_LEVEL)을 기초로 메모리 컨트롤러(200) 및/또는 메모리 장치(100)에 저장할 시스템 데이터(SYS_DATA)의 종류가 결정될 수 있다. 시스템 데이터(SYS_DATA)가 저장되는 메모리 컨트롤러(200) 또는 메모리 장치(100)의 영역은 불휘발성(nonvolatile) 메모리 셀들로 구성될 수 있다.
또, 순간 정전 레벨(SPO_LEVEL)을 기초로 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀들에 기록하는 주기 및/또는 횟수가 결정될 수 있다. 시스템 데이터(SYS_DATA)는 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA), 펌웨어 관련 데이터(FW_DATA) 및 맵핑 관련 데이터(MAP_DATA) 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(200)는 시스템 데이터 제어부(230)를 포함할 수 있다. 시스템 데이터 제어부(230)는 순간 정전 레벨 결정부(220)로부터 순간 정전 레벨(SPO_LEVEL)을 수신할 수 있다.
시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)을 기초로 기록할 시스템 데이터(SYS_DATA)의 종류를 결정할 수 있다. 구체적으로, 순간 정전 레벨(SPO_LEVEL)이 높은 레벨일수록, 기록되는 시스템 데이터(SYS_DATA)의 종류가 많아질 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨일수록, 기록되는 시스템 데이터(SYS_DATA)의 종류가 적어질 수 있다.
또, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)을 기초로 시스템 데이터(SYS_DATA)의 기록 시점을 결정할 수 있다. 구체적으로, 순간 정전 레벨(SPO_LEVEL)이 높은 레벨일수록, 시스템 데이터(SYS_DATA)를 불휘발성 메모리에 기록하는 횟수는 증가하고, 기록 시점 사이의 시간은 짧을 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨일수록, 시스템 데이터(SYS_DATA)를 불휘발성 메모리에 기록하는 횟수는 감소하고, 기록 시점 사이의 시간은 길 수 있다.
시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)을 기초로 메모리 장치(100) 및/또는 메모리 컨트롤러(200)에 시스템 데이터(SYS_DATA)를 기록할 수 있다. 시스템 데이터(SYS_DATA)가 기록되는 영역은 불휘발성 메모리 셀들로 구성될 수 있다.
또, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 기록 시점에 시스템 데이터(SYS_DATA)를 불휘발성 메모리에 기록할 수 있다. 일 실시 예에서, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 시스템 데이터 저장부(240)에 기록할 수 있다. 다른 실시 예에서, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 메모리 장치(100)에 포함된 데이터 저장부(130)에 기록할 수 있다.
시스템 데이터 제어부(230)는 시스템 데이터 기록 조건을 만족하는 경우에 시스템 데이터(SYS_DATA)를 기록할 수 있다. 구체적으로, 시스템 데이터(SYS_DATA)는 메모리 장치(100)내 데이터가 저장된 메모리 블록이 변경될 때 기록될 수 있다. 따라서, 시스템 데이터(SYS_DATA)는 맵핑 데이터가 업데이트 되는 경우에 기록될 수 있다. 또, 시스템 데이터(SYS_DATA)는 물리 블록 어드레스(Physical Block Address, PBA) 및 논리 블록 어드레스(Logical Block Address, LBA)간 맵핑 관계를 구성하는 맵핑 정보(P2L)가 업데이트 될 때 기록될 수 있다.
결과적으로, 시스템 데이터 기록 조건을 만족하면, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 기록 시점에, 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 시스템 데이터(SYS_DATA)를 기록할 수 있다.
시스템 데이터 제어부(230)는 불특정 시점에 전원이 오프 되는 순간 정전(SPO) 현상에 대비하여 시스템 데이터(SYS_DATA)를 저장할 수 있다. 시스템 데이터(SYS_DATA)를 불휘발성 메모리에 자주 저장하면, 변경된 시스템 데이터가 적을 수 있다. 따라서, 복구해야 할 시스템 데이터(SYS_DATA)가 적기 때문에, 복구 시간이 단축되어 빠른 부팅이 수행될 수 있다. 그러나, 시스템 데이터(SYS_DATA)를 불휘발성 메모리에 자주 저장하면, 저장 장치(50)의 성능이 감소될 수 있다. 즉, 저장 장치(50)의 동작 효율이 낮아질 수 있다. 따라서, 시스템 데이터 제어부(230)는 순간 정전(SPO) 현상에 대비한 최적의 시스템 데이터(SYS_DATA) 기록 시점 및 저장할 시스템 데이터(SYS_DATA)의 종류를 결정할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 시스템 데이터 저장부(240)를 포함할 수 있다. 다른 실시 예에서, 메모리 컨트롤러는 시스템 데이터 저장부(240)를 포함하지 않을 수 있다.
메모리 컨트롤러(200)가 시스템 데이터 저장부(240)를 포함하는 경우, 시스템 데이터 저장부(240)는 휘발성(volatile) 메모리 셀들 또는 불휘발성(nonvolatile) 메모리 셀들로 구성될 수 있다. 시스템 데이터 저장부(240)가 불휘발성(nonvolatile) 메모리 셀들로 구성되는 경우, 시스템 데이터 저장부(240)는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM), PCRAM(Phase-Change RAM)으로 구성될 수 있다.
시스템 데이터 저장부(240)가 불휘발성 메모리로 구성되는 경우, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 시스템 데이터 저장부(240)에 저장할 수 있다. 시스템 데이터 제어부(230)가 불휘발성 메모리 셀들로 구성되기 때문에, 전원이 오프되더라도 시스템 데이터 저장부(240)에 저장된 시스템 데이터(SYS_DATA)가 유지될 수 있다. 따라서, 전원 오프 이후, 다시 전원이 온 되면, 메모리 컨트롤러(200) 및 메모리 장치(100)를 포함하는 저장 장치(50)는 시스템 데이터 저장부(240)에 저장된 시스템 데이터(SYS_DATA)를 기초로 복구 동작을 수행할 수 있다.
다른 실시 예에서, 시스템 데이터 저장부(240)는 메모리 컨트롤러(200) 외부에 위치할 수 있다. 즉, 시스템 데이터 저장부(240)는 메모리 컨트롤러(200)와 별개의 구성으로 저장 장치(50)에 포함될 수 있다.
다른 실시 예에서, 시스템 데이터 저장부(240)는 메모리 장치(100)에 포함될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.
메모리 장치(100)는 데이터 저장부(130)를 포함할 수 있다. 실시 예에서, 데이터 저장부(130)는 시스템 데이터 제어부(230)로부터 수신된 시스템 데이터(SYS_DATA)를 저장할 수 있다. 데이터 저장부(130)는 불휘발성(nonvolatile) 메모리 셀들로 구성될 수 있다. 데이터 저장부(130)는 시스템 데이터(SYS_DATA)를 저장하기 위해, 시스템 데이터 제어부(230)로부터 커맨드를 수신할 수 있다. 데이터 저장부(130)는 시스템 데이터 제어부(230)로부터 수신된 커맨드를 기초로 시스템 데이터(SYS_DATA)를 저장할 수 있다. 즉, 데이터 저장부(130)는 시스템 데이터 저장부(240)와 동일한 기능을 가질 수 있다.
따라서, 전원이 오프 된 이후, 다시 전원이 온 되면, 데이터 저장부(130)에 저장된 시스템 데이터(SYS_DATA)가 메모리 컨트롤러(200)에 제공될 수 있다. 메모리 컨트롤러(200)는 시스템 데이터(SYS_DATA)를 수신하여 복구 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 맵핑 정보를 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 순간 정전 감지부(210), 순간 정전 레벨 결정부(220), 시스템 데이터 제어부(230) 및 시스템 데이터 저장부(240)를 포함할 수 있다. 다른 실시 예에서, 메모리 컨트롤러(200)는 시스템 데이터 저장부(240)를 포함하지 않을 수 있다. 도 2에서, 메모리 컨트롤러(200)의 구성 중 순간 정전 기록부(211)는 생략된 것으로 가정한다.
순간 정전 감지부(210)는 순간 정전(Sudden Power Off, SPO)을 감지할 수 있다. 순간 정전(SPO)은 전원이 순간적으로 오프되는 현상일 수 있다. 순간 정전 감지부(210)는 순간 정전(SPO)을 감지하고, 감지한 시점을 메모리 장치에 기록할 수 있다. 구체적으로, 전원이 순간적으로 오프되면, 즉, 순간 정전(SPO)이 발생하면, 순간 정전 감지부(210)는 전원이 오프된 시점을 메모리 장치(100)에 기록하도록 제어할 수 있다. 전원이 오프된 시점은 파워 오프 시간(PO_TIME)일 수 있다. 파워 오프 시간(PO_TIME)은 메모리 장치(100) 및/또는 메모리 컨트롤러(200)에 기록될 수 있다. 본 도면에서는 메모리 장치(100)에 기록하는 것으로 가정한다. 따라서, 순간 정전 감지부(210)는 파워 오프 시, 메모리 장치에 파워 오프 시간(PO_TIME)을 기록할 수 있다.
순간 정전 감지부(210)는 메모리 장치(100)로부터 파워 오프 시간(PO_TIME)을 수신할 수 있다. 구체적으로, 순간 정전(SPO) 이후 다시 파워 온 되면, 순간 정전 감지부(210)는 메모리 장치(100)로부터 파워 오프 시간(PO_TIME)을 수신할 수 있다. 순간 정전 감지부(210)는 파워 온 시, 파워 오프 시간(PO_TIME)을 수신하여 감지 정보(SE_INF)를 생성할 수 있다. 감지 정보(SE_INF)는 기준 시간(t_ref) 동안 순간 정전이 발생한 횟수에 관한 정보를 포함할 수 있다. 또, 감지 정보(SE_INF)는 순간 정전이 발생하는 주기에 관한 정보를 포함할 수 있다.
따라서, 순간 정전 감지부(210)는 파워 오프 된 때부터 파워 온 된 때까지의 기간을 기초로 감지 정보(SE_INF)를 생성할 수 있다. 감지 정보(SE_INF)는 순간 정전(SPO) 현상으로 인해 전원이 오프된 상태가 지속된 시간들의 평균값을 기초로 생성될 수 있다.
순간 정전 레벨 결정부(220)는 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 구체적으로 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 즉, 순간 정전 레벨(SPO_LEVEL)은 기준 시간(t_ref) 동안 순간 정전(SPO)이 발생한 횟수에 관한 정보를 기초로 결정될 수 있다. 또는, 순간 정전 레벨(SPO_LEVEL)은 순간 정전(SPO)이 발생되는 주기에 따라 결정될 수 있다. 순간 정전(SPO)이 발생하는 주기는 기준 횟수 동안 순간 정전(SPO)으로 인해 전원이 오프된 기간의 평균값일 수 있다.
감지 정보(SE_INF)가 기준 시간(t_ref) 동안 발생한 순간 정전(SPO) 횟수에 관한 정보를 포함할 때, 순간 정전(SPO)의 발생 횟수가 많을수록 순간 정전 레벨(SPO_LEVEL)은 높아질 수 있다. 반대로 순간 정전(SPO)의 발생 횟수가 적을수록 순간 정전 레벨(SPO_LEVEL)은 낮아질 수 있다.
다른 실시 예에서, 감지 정보(SE_INF)가 순간 정전이 발생되는 주기에 관한 정보를 포함할 때, 순간 정전이 발생되는 주기가 짧을수록, 순간 정전 레벨(SPO_LEVEL)은 높아질 수 있다. 반대로 순간 정전이 발생되는 주기가 길수록, 순간 정전 레벨(SPO_LEVEL)은 낮아질 수 있다.
결과적으로, 순간 정전 레벨(SPO_LEVEL)이 높은 레벨일수록 순간 정전(SPO)이 자주 발생할 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨일수록 순간 정전(SPO)은 거의 발생하지 않을 수 있다. 따라서, 순간 정전 레벨(SPO_LEVEL)이 높을수록, 시스템 데이터(SYS_DATA)를 기록하는 기록 시점은 짧아지고, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 시스템 데이터(SYS_DATA)를 기록하는 기록 시점은 길어진다.
순간 정전 레벨(SPO_LEVEL)을 기초로 메모리 컨트롤러(200) 및/또는 메모리 장치(100)에 기록되는 시스템 데이터(SYS_DATA)의 종류 및 시스템 데이터(SYS_DATA)의 기록 횟수가 결정될 수 있다. 시스템 데이터(SYS_DATA)는 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA), 펌웨어 관련 데이터(FW_DATA) 및 맵핑 관련 데이터(MAP_DATA) 중 적어도 하나를 포함할 수 있다.
구체적으로, 순간 정전 레벨이 높을수록 시스템 데이터를 기록하는 횟수가 많아질 수 있다. 즉, 순간 정전 레벨이 높을수록 시스템 데이터를 기록하는 기록 시점은 짧아질 수 있다. 반대로 순간 정전 레벨이 낮을수록 시스템 데이터를 기록하는 횟수는 적어질 수 있다. 즉, 순간 정전 레벨이 낮을수록 시스템 데이터를 기록하는 기록 시점은 길어질 수 있다.
결과적으로, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 시스템 데이터(SYS_DATA)를 기록하는 횟수는 적어지기 때문에, 저장 장치의 효율이 증가할 수 있다. 즉, 시스템 데이터(SYS_DATA)를 기록하는 횟수를 조절함으로써 저장 장치의 성능이 향상될 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높을수록, 시스템 데이터(SYS_DATA)를 기록하는 횟수는 많아지기 때문에, 시스템 데이터(SYS_DATA)를 자주 기록함으로써, 저장 장치가 복구해야하는 시스템 데이터(SYS_DATA)의 양을 줄여 저장 장치의 성능이 향상될 수 있다.
시스템 데이터(SYS_DATA)에 대해서는 도 3에서 보다 상세히 설명하도록 한다.
순간 정전 레벨 결정부(220)는 순간 정전 레벨(SPO_LEVEL)을 업데이트 할 수 있다.
일 실시 예에서, 순간 정전 레벨 결정부(220)는 호스트(300)의 요청에 따라 순간 정전 레벨(SPO_LEVEL)을 업데이트할 수 있다. 따라서, 순간 정전 레벨 결정부(220)는 호스트(300)로부터 순간 정전 레벨(SPO_LEVEL)을 업데이트 하기 위한 요청을 수신하면, 순간 정전 감지부(210)로부터 수신된 새로운 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 업데이트 할 수 있다. 순간 정전 레벨 결정부(220)는 업데이트된 순간 정전 레벨(SPO_LEVEL)을 시스템 데이터 제어부(230)에 출력할 수 있다.
다른 실시 예에서, 순간 정전 레벨 결정부(220)는 미리 결정된 시간 경과 후에 순간 정전 레벨(SPO_LEVEL)을 업데이트 할 수 있다. 순간 정전 레벨 결정부(220)는 미리 결정된 시간 경과 후, 순간 정전 감지부(210)로부터 새롭게 수신된 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 업데이트 할 수 있다. 순간 정전 레벨 결정부(220)는 업데이트된 순간 정전 레벨(SPO_LEVEL)을 시스템 데이터 제어부(230)에 출력할 수 있다.
시스템 데이터 제어부(230)는 순간 정전 레벨 결정부(220)로부터 순간 정전 레벨(SPO_LEVEL)을 수신할 수 있다. 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)에 따라 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 기록할 수 있다. 시스템 데이터 제어부(230)는 결정된 순간 정전 레벨(SPO_LEVEL)에 따라 시스템 데이터를 저장하는 횟수를 변경할 수 있다.
실시 예에서, 시스템 데이터 제어부(230)는 순간 정전 레벨 결정부(220)로부터 수신된 순간 정전 레벨(SPO_LEVEL)이 높은 레벨일수록, 더 많은 종류의 시스템 데이터(SYS_DATA)를 저장하도록 제어할 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨일수록, 더 적은 종류의 시스템 데이터(SYS_DATA)를 저장하도록 제어할 수 있다. 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨이더라도, 시스템 데이터(SYS_DATA)의 종류 중 맵핑 관련 데이터를 필수적으로 저장하도록 제어할 수 있다.
결과적으로, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 수가 적어지기 때문에, 적은 수의 데이터를 기록함으로써 저장 장치의 효율이 증가할 수 있다. 즉, 기록되는 시스템 데이터(SYS_DATA)의 수를 조절함으로써 저장 장치의 성능이 향상될 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높을수록, 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 수는 많아지기 때문에, 여러 종류의 시스템 데이터(SYS_DATA)를 기록함으로써, 저장 장치가 복구해야하는 시스템 데이터(SYS_DATA)의 양을 줄여 저장 장치의 성능이 향상될 수 있다.
실시 예에서, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)이 높은 레벨일수록, 시스템 데이터(SYS_DATA)의 기록 횟수를 증가시킬 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨일수록, 시스템 데이터(SYS_DATA)의 기록 횟수를 감소시킬 수 있다.
시스템 데이터 제어부(230)는 시스템 데이터 저장부(240) 및/또는 메모리 장치(100)에 시스템 데이터(SYS_DATA)를 저장할 수 있다. 시스템 데이터(SYS_DATA)는 불휘발성 메모리 셀들에 저장될 수 있다. 구체적으로, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 시스템 데이터(SYS_DATA)를 저장할 수 있다. 또, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 기록 시점에 시스템 데이터(SYS_DATA)를 저장할 수 있다.
시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 저장하기 위해 시스템 데이터 기록 커맨드(SDW_CMD) 및 시스템 데이터(SYS_DATA)를 출력할 수 있다. 시스템 데이터 제어부(230)는 시스템 데이터 기록 커맨드(SDW_CMD) 및 시스템 데이터(SYS_DATA)를 시스템 데이터 저장부(240) 및/또는 메모리 장치(100)에 출력할 수 있다. 시스템 데이터 저장부(240) 및/또는 메모리 장치(100)에 포함된 불휘발성 메모리 셀들에, 시스템 데이터 제어부(230)로부터 수신된 시스템 데이터(SYS_DATA)가 저장될 수 있다.
시스템 데이터 제어부(230)는 시스템 데이터 기록 조건을 만족하는 경우에 시스템 데이터(SYS_DATA)를 기록할 수 있다. 구체적으로, 시스템 데이터(SYS_DATA)는 메모리 장치(100)내 데이터가 저장된 메모리 블록이 변경될 때 기록될 수 있다. 따라서, 시스템 데이터(SYS_DATA)는 맵핑 데이터가 업데이트 되는 경우에 기록될 수 있다. 또, 시스템 데이터(SYS_DATA)는 물리 블록 어드레스(Physical Block Address, PBA) 및 논리 블록 어드레스(Logical Block Address, LBA)간 맵핑 관계를 구성하는 맵핑 정보(P2L)가 업데이트 될 때 기록될 수 있다.
결과적으로, 시스템 데이터 제어부(230)는 시스템 데이터 기록 조건을 만족하면, 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 기록 시점 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 기록할 수 있다.
시스템 데이터 저장부(240)는 시스템 데이터(SYS_DATA)를 저장할 수 있다. 시스템 데이터 저장부(240)는 휘발성(volatile) 메모리 셀들 또는 불휘발성(nonvolatile) 메모리 셀들로 구성될 수 있다. 시스템 데이터 저장부(240)가 불휘발성(nonvolatile) 메모리 셀들로 구성되는 경우, 시스템 데이터 저장부(240)는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM), PCRAM(Phase-Change RAM)으로 구성될 수 있다.
시스템 데이터 저장부(240)가 불휘발성 메모리로 구성되는 경우, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 시스템 데이터 저장부(240)에 저장할 수 있다. 즉, 전원이 오프 되더라도 시스템 데이터 저장부(240)는 저장된 시스템 데이터(SYS_DATA)를 유지할 수 있다. 따라서, 전원이 오프된 이후 다시 전원이 온 되면, 메모리 컨트롤러(200) 및 메모리 장치(100)를 포함하는 저장 장치(50)는 시스템 데이터 저장부(240)에 저장된 시스템 데이터(SYS_DATA)를 기초로 복구 동작을 수행할 수 있다.
구체적으로, 시스템 데이터 저장부(240)가 시스템 데이터(SYS_DATA)를 저장한 후, 순간 정전(SPO)이 발생하면, 메모리 컨트롤러(200)는 순간 정전이 발생하기 바로 전에 시스템 데이터 저장부(240)에 저장된 시스템 데이터(SYS_DATA)를 이용하여 데이터 복구 작업을 수행할 수 있다.
도 3은 순간 정전 기록부를 포함하는 도 1의 메모리 컨트롤러의 구성을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 컨트롤러(200)는 순간 정전 감지부(210), 순간 정전 기록부(211), 순간 정전 레벨 결정부(220), 시스템 데이터 제어부(230) 및 시스템 데이터 저장부(240)를 포함할 수 있다. 다른 실시 예에서, 메모리 컨트롤러(200)는 시스템 데이터 저장부(240)를 포함하지 않을 수 있다.
도 3의 메모리 컨트롤러(200)는 순간 정전 기록부(211)를 제외하고는 도 2의 메모리 컨트롤러(200)와 구성이 동일하므로, 본 도면에 대한 설명에서, 도 2와 중복되는 내용은 제외하고 설명하도록 한다.
순간 정전 기록부(211)는 순간 정전 감지부(210)로부터 파워 오프 시간(PO_TIME)을 수신할 수 있다. 파워 오프 시간(PO_TIME)은 전원이 오프된 시점일 수 있다. 파워 오프 시간(PO_TIME)은 메모리 장치(100) 및/또는 메모리 컨트롤러(200)에 기록될 수 있다. 본 도면에서는 메모리 컨트롤러(200) 내 순간 정전 기록부(211)에 기록하는 것으로 가정한다.
순간 정전 기록부(211)는 순간 정전 감지부(210)로부터 수신된 파워 오프 시간(PO_TIME)을 저장할 수 있다. 즉, 순간 정전 기록부(211)는 파워 오프 시간(PO_TIME)을 수신할 때 마다, 파워 오프 시간(PO_TIME)을 수신한 시점을 기록할 수 있다.
순간 정전 기록부(211)는 순간 정전 발생 시간을 기록할 수 있다. 순간 정전 발생 시간은 파워 오프 시간(PO_TIME)을 수신한 시점 사이의 시간일 수 있다. 실시 예에서, 제1 순간 정전 발생 이후 다시 순간 정전이 발생할 수 있다. 제1 순간 정전 발생 이후 발생한 순간 정전은 제2 순간 정전일 수 있다. 순간 정전 기록부(211)는 제1 순간 정전 및 제2 순간 정전 사이의 시간을 저장할 수 있다. 제1 순간 정전 및 제2 순간 정전 사이의 시간은 파워 오프 시간(PO_TIME)을 통해 계산될 수 있다.
순간 정전 기록부(211)는 순간 정전 발생 시간을 누적할 수 있다. 누적된 순간 정전 발생 시간은 순간 정전 기록부(211)에 저장될 수 있다. 구체적으로, 순간 정전이 발생할 때 마다, 이전 순간 정전 발생 기간을 포함하는 순간 정전 발생 기간이 저장될 수 있다.
순간 정전 기록부(211)는 순간 정전 발생 횟수를 기록할 수 있다. 구체적으로, 순간 정전 이후 다시 파워 온 될 때, 순간 정전 기록부(211)는 순간 정전 발생 횟수를 카운트 할 수 있다. 따라서, 순간 정전 이후 다시 파워 온 되면, 순간 정전 발생 횟수는 “1” 증가 할 수 있다. 증가된 순간 정전 발생 횟수는 순간 정전 기록부(211)에 저장될 수 있다.
순간 정전 기록부(211)는 파워 오프 시간(PO_TIME)을 기초로 감지 정보(SE_INF)를 생성할 수 있다. 감지 정보(SE_INF)는 순간 정전 발생 시간 및 순간 정전 발생 횟수에 관한 정보를 포함할 수 있다.
구체적으로 순간 정전 발생 시간은, 순간 정전 이후 다시 순간 정전이 발생할 때까지의 시간일 수 있다. 또, 순간 정전 발생 횟수는 파워 오프 시간(PO_TIME)을 수신한 횟수일 수 있다. 순간 정전 발생 시간 및 순간 정전 횟수는 누적하여 저장되기 때문에, 파워 온 될 때, 순간 정전 기록부(211)는 누적된 순간 정전 발생 시간 및 순간 정전 발생 횟수에 관한 정보를 포함하는 감지 정보(SE_INF)를 순간 정전 감지부(210)에 출력할 수 있다.
순간 정전 감지부(210)는 순간 정전 기록부(211)로부터 수신된 감지 정보(SE_INF)를 순간 정전 레벨 결정부(220)에 출력할 수 있다. 순간 정전 레벨 결정부(220)는 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 순간 정전 레벨 결정부(220)가 감지 정보(SE_INF)를 수신하여 순간 정전 레벨(SPO_LEVEL)을 결정한 이후의 내용은 도 2와 동일하다.
도 4는 순간 정전 발생 횟수의 업데이트를 설명하기 위한 도면이다.
도 4를 참조하면, 도 4의 첫번째 열은 파워 온 또는 파워 오프를 나타내고, 두번째 열은 순간 정전 기록부(211)에 기록된 순간 정전 발생 횟수를 나타낸다. 도 4에서, 파워 오프는 순간 정전에 의한 전원의 오프일 수 있다.
제0 파워 온은, 저장 장치(50)가 최초로 전원이 온 된 상태를 의미할 수 있다. 이 때, 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록되지 않을 수 있다.
제 1파워 오프는 최초로 발생한 순간 정전일 수 있다. 순간 정전이 발생하면, 순간 정전 기록부(211)는 순간 정전 감지부(210)로부터 수신된 파워 오프 시간(PO_TIME)을 기록할 수 있다. 이 때, 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록되지 않을 수 있다.
제1 파워 오프 이후 다시 전원이 온 상태가 될 수 있다. 다시 전원이 온 된 상태는 제1 파워 온 상태일 수 있다. 제1 파워 온 상태가 되면, 순간 정전 기록부(211)는 전원의 온 상태를 감지하여, 순간 정전 발생 횟수를 기록할 수 있다. 저장 장치(50)가 최초로 전원이 온 된 후 최초로 순간 정전이 발생했기 때문에, 순간 정전 기록부(211)가 기록하는 순간 정전 발생 횟수는 “1”일 수 있다. 순간 정전 기록부(211)는 순간 정전 발생 횟수를 기록한 후, 기록된 순간 정전 발생 횟수에 관한 정보를 포함하는 감지 정보(SE_INF)를 순간 정전 감지부(210)에 출력할 수 있다.
제1 파워 온 이후 다시 순간 정전이 발생할 수 있다. 이 때 순간 정전된 상태는 제2 파워 오프 상태일 수 있다. 제2 파워 오프 상태에서, 순간 정전 기록부(211)는 순간 정전 감지부(210)로부터 수신된 파워 오프 시간(PO_TIME)을 기록할 수 있다. 실시 예에서, 순간 정전 기록부(211)에 기록된 순간 정전 발생 횟수는 “1”을 유지할 수 있다.
제2 파워 오프 이후 다시 전원이 온 되면, 순간 정전 발생 횟수는 “1” 증가된 “2”로 업데이트 될 수 있다. 제2 파워 오프 이후 전원이 온 된 상태는 제2 파워 온 상태일 수 있다. 제2 파워 온 상태에서 순간 정전 발생 횟수는 “2”로 업데이트 되고, 업데이트된 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록될 수 있다. 순간 정전 기록부(211)는 업데이트 된 순간 정전 발생 횟수에 관한 정보를 포함하는 감지 정보(SE_INF)를 순간 정전 감지부(210)에 출력할 수 있다.
제2 파워 온 이후 다시 순간 정전이 발생할 수 있다. 이 때 순간 정전된 상태는 제3 파워 오프 상태일 수 있다. 제3 파워 오프 상태에서, 순간 정전 기록부(211)는 순간 정전 감지부(210)로부터 수신된 파워 오프 시간(PO_TIME)을 기록할 수 있다. 실시 예에서, 순간 정전 기록부(211)에 기록된 순간 정전 발생 횟수는 “2”를 유지할 수 있다.
제3 파워 오프 이후 다시 전원이 온 되면, 순간 정전 발생 횟수는 “1” 증가된 “3”으로 업데이트 될 수 있다. 제3 파워 오프 이후 전원이 온 된 상태는 제3 파워 온 상태일 수 있다. 제3 파워 온 상태에서 순간 정전 발생 횟수는 “3”으로 업데이트 되고, 업데이트된 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록될 수 있다. 순간 정전 기록부(211)는 업데이트된 순간 정전 발생 횟수에 관한 정보를 포함하는 감지 정보를 순간 정전 감지부(210)에 출력할 수 있다.
본 도면에서는 순간 정전 발생 횟수가 1에서 3까지 업데이트 되는 방법을 도시하고 있으나, 더 많은 수의 순간 정전 발생 횟수가 순간 정전 기록부(211)에 기록될 수 있다.
도 5는 순간 정전이 발생된 주기 및 순간 정전 발생 횟수가 업데이트 되는 방법을 설명하기 위한 도면이다.
도 4 및 5를 참조하면, 도 5는 저장 장치(50)의 제0 파워 온 상태부터 제3 파워 온 상태를 도시한다. 즉, 도 5는 제0 파워 온 상태부터 시간 순으로 도시한다.
제0 파워 온은, 저장 장치(50)가 최초로 전원이 온 된 상태를 의미할 수 있다. 제 1파워 오프는 최초로 발생한 순간 정전일 수 있다. 순간 정전이 발생하면, 순간 정전 기록부(211)는 순간 정전 감지부(210)로부터 수신된 파워 오프 시간(PO_TIME)을 기록할 수 있다. 이 때, 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록되지 않을 수 있다.
제0 파워 온 시점부터 제1 파워 오프 시간까지의 기간은 제1 오프 시간(t_off1)일 수 있다. 제1 오프 시간(t_off1)은 최초의 순간 정전이 발생하기까지의 시간일 수 있다. 제1 오프 시간은 순간 정전 발생 주기를 결정하는 시간일 수 있다.
제1 파워 오프 이후 다시 전원이 온 될 수 있다. 다시 전원이 온 된 상태는 제1 파워 온 상태일 수 있다. 제1 파워 온 상태에서 순간 정전 발생 횟수는 업데이트 될 수 있다. 즉, 최초 순간 정전 발생 이후 파워 온 상태가 되었기 때문에, 순간 정전 발생 횟수는 “1”로 업데이트 될 수 있다. 업데이트 된 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록될 수 있다. 또, 순간 정전 기록부는 제1 파워 온 상태에서, 제1 오프 시간(t_off1)을 기록할 수 있다. 제1 오프 시간(t_off1)은 제0 파워 온 시점부터 제1 파워 오프 시간까지의 기간일 수 있다.
제1 파워 온 이후 다시 순간 정전이 발생할 수 있다. 이 때 순간 정전된 상태는 제2 파워 오프 상태일 수 있다. 실시 예에서, 제1 파워 오프 시점부터 제2 파워 오프가 될 때까지 기간은 제2 오프 시간(t_off2)일 수 있다. 제2 오프 시간(t_off2)은 순간 정전 이후 다시 순간 정전이 발생할 때까지의 시간일 수 있다.
제2 파워 오프 이후 다시 전원이 온 될 수 있다. 다시 전원이 온 된 상태는 제2 파워 온 상태일 수 있다. 제2 파워 온 상태에서 순간 정전 발생 횟수는 업데이트 될 수 있다. 즉, 순간 정전 기록부(211)에 기록된 순간 정전 발생 횟수는 “1”에서 “2”로 업데이트 될 수 있다. 업데이트된 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록될 수 있다. 또, 순간 정전 기록부(211)는 제2 파워 온 상태에서, 제2 오프 시간(t_off2)을 저장할 수 있다. 제2 오프 시간(t_off2)은 제1 파워 오프 시점부터 제2 파워 오프 시간까지의 기간일 수 있다.
순간 정전 기록부(211)는 제2 파워 온 상태에서 순간 정전 발생 시간 및 순간 정전 발생 횟수를 누적하여 기록할 수 있다. 구체적으로, 누적된 순간 정전 발생 시간은 제1 오프 시간(t_off1) 및 제2 오프 시간(t_off2)을 더한 값일 수 있다. 또, 누적된 순간 정전 발생 횟수는 업데이트 된 “2”일 수 있다. 순간 정전 기록부(211)는 누적된 순간 정전 발생 시간 및 순간 정전 발생 횟수에 관한 정보를 포함하는 감지 정보(SE_INF)를 순간 정전 감지부(210)에 출력할 수 있다.
누적된 순간 정전 발생 시간 및 순간 정전 발생 횟수를 기초로 순간 정전 발생 주기 및 기준 시간 동안 순간 정전 발생 횟수가 결정될 수 있다. 실시 예에서, 순간 정전 발생 주기는 제1 오프 시간(t_off1) 및 제2 오프 시간(t_off2)을 합한 시간을 업데이트된 순간 정전 발생 횟수로 나눈 값일 수 있다. 실시 예에서, 기준 시간 동안 발생한 순간 정전 발생 횟수는 제1 오프 시간(t_off1) 및 제2 오프 시간(t_off2)을 합한 시간과 기준 시간을 비교하여 결정되는 값일 수 있다.
제2 파워 온 이후 다시 순간 정전이 발생할 수 있다. 이 때 순간 정전된 상태는 제3 파워 오프 상태일 수 있다. 실시 예에서, 제2 파워 오프 시점부터 제3 파워 오프가 될 때까지 기간은 제3 오프 시간(t_off3)일 수 있다. 제3 오프 시간(t_off3)은 순간 정전 이후 다시 순간 정전이 발생할 때까지의 시간일 수 있다.
제3 파워 오프 이후 다시 전원이 온 될 수 있다. 다시 전원이 온 된 상태는 제3 파워 온 상태일 수 있다. 제3 파워 온 상태에서 순간 정전 발생 횟수는 업데이트 될 수 있다. 즉, 순간 정전 기록부(211)에 기록된 순간 정전 발생 횟수는 “2”에서 “3”으로 업데이트 될 수 있다. 업데이트된 순간 정전 발생 횟수는 순간 정전 기록부(211)에 기록될 수 있다. 또, 순간 정전 기록부는 제3 파워 온 상태에서, 제3 오프 시간(t_off3)을 저장할 수 있다. 제3 오프 시간(t_off3)은 제2 파워 오프 시점부터 제3 파워 오프 시간까지의 기간일 수 있다.
순간 정전 기록부는 제3 파워 온 상태에서 순간 정전 발생 시간 및 순간 정전 발생 횟수를 누적하여 기록할 수 있다. 구체적으로, 누적된 순간 정전 발생 시간은 제1 오프 시간(t_off1), 제2 오프 시간(t_off2) 및 제3 오프 시간(t_off3)을 더한 값일 수 있다. 또, 누적된 순간 정전 발생 횟수는 업데이트 된 “3”일 수 있다. 따라서, 순간 정전 기록부(211)는 누적된 순간 정전 발생 시간 및 순간 정전 발생 횟수에 관한 정보를 포함하는 감지 정보(SE_INF)를 순간 정전 감지부(210)에 출력할 수 있다.
누적된 순간 정전 발생 시간 및 순간 정전 발생 횟수를 기초로 순간 정전 발생 주기 및 기준 시간 동안 순간 정전 발생 횟수가 결정될 수 있다. 실시 예에서, 순간 정전 발생 주기는 제1 오프 시간(t_off1), 제2 오프 시간(t_off2) 및 제3 오프 시간(t_off3)을 합한 시간을 누적된 순간 정전 발생 횟수로 나눈 값일 수 있다. 실시 예에서, 기준 시간 동안 발생한 순간 정전 발생 횟수는 제1 오프 시간(t_off1), 제2 오프 시간(t_off2) 및 제3 오프 시간(t_off3)을 합한 시간과 기준 시간을 비교하여 결정되는 값일 수 있다.
도 6은 시스템 데이터를 설명하기 위한 도면이다.
도 6을 참조하면, 시스템 데이터(SYS_DATA)는 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA), 펌웨어 관련 데이터(FW_DATA) 및 맵핑 관련 데이터(MAP_DATA) 중 적어도 하나를 포함할 수 있다.
시스템 데이터(SYS_DATA)는 메모리 컨트롤러(200)가 메모리 장치(100)를 제어하는데 필수적으로 요구되는 설정 데이터들일 수 있다. 시스템 데이터(SYS_DATA)는 그 내용에 따라 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA), 펌웨어 관련 데이터(FW_DATA) 및 맵핑 관련 데이터(MAP_DATA)로 구분될 수 있다.
호스트 관련 데이터(HOST_DATA) 및 유저 관련 데이터(USER_DATA)는 부팅 관련 정보와 사용자 관련 정보를 포함할 수 있다. 부팅 관련 정보는 부트 로더(Boot Loader) 및 부트(boot)관련 정보들을 포함하고, 사용자 관련 정보는 RPMB(Replaced Protected Memory Block) 및 쓰기보호(Permanent Write Protect persist within next power on, WP)와 관련된 정보들을 포함할 수 있다. 부트 로더(Boot Loader)는 운영체제를 실행하고, 커널(Kernel)을 메모리에 적재하고 그 제어를 호스트로 옮기는데 필요한 정보나 하드웨어를 초기화 하는데 필요한 정보들을 포함한다. 부트(boot)는 각종 하드웨어 정보 및 초기화 정보, 운영체제 이미지 전송과 관련된 정보들을 포함한다. RPMB 및 WP와 관련된 정보는 사용자의 주요 정보나 비밀정보들을 포함한다.
펌웨어 관련 데이터(FW_DATA)는 펌웨어 시스템 알고리즘으로 메모리 장치와 관련된 설정 정보들이나 하드웨어 레지스터 정보 및 FTL 관련 정보를 포함할 수 있다.
맵핑 관련 데이터(MAP_DATA)는 맵 인덱스(Map Index), 맵 테이블(Map T1~T5), 맵 변환(Map P2L) 및 임시 맵(Map temp P2L) 정보들 중 적어도 하나를 포함한다. 맵 인덱스는 맵 관련 정보의 위치를 포함하고, 맵 테이블은 실제 메모리 장치의 맵 데이터 정보를 포함한다. 맵 변환 및 임시 맵 정보는 물리 블록 어드레스와 논리 블록 어드레스 간의 정보를 포함한다.
호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA), 펌웨어 관련 데이터(FW_DATA) 및 맵핑 관련 데이터(MAP_DATA)는 하나의 메모리 블록에 저장되거나 복수개의 메모리 블록들에 분산되어 저장되리 수 있다.
시스템 데이터(SYS_DATA)의 사이즈(size)는 작지만 메모리 장치를 구동하는 데 매우 중요한 데이터들이므로, 복수개의 복사본(copy)들을 저장하도록 설정될 수 있다.
메모리 장치의 소거 동작이 블록 단위로 수행되는 경우에는, 시스템 데이터(SYS_DATA)가 갱신되면 함께 저장된 시스템 데이터(SYS_DATA)가 소거될 수 있다. 따라서 이를 방지하기 위해, 시스템 데이터(SYS_DATA)는 상이한 메모리 블록들에 저장될 수 있다.
순간 정전 레벨(SPO_LEVEL)에 따라 시스템 데이터 저장부(240) 및/또는 메모리 장치(100)에 저장되는 시스템 데이터(SYS_DATA)의 종류가 다를 수 있다. 즉, 순간 정전 레벨(SPO_LEVEL)이 낮은 레벨일수록 순간 정전(SPO)이 적게 발생하므로, 저장되는 시스템 데이터(SYS_DATA)의 종류는 적을 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높은 레벨일수록 순간 정전(SPO) 현상이 많이 발생하므로, 저장되는 시스템 데이터(SYS_DATA)의 종류는 많을 수 있다.
순간 정전 레벨(SPO_LEVEL)이 다르더라도, 시스템 데이터(SYS_DATA)의 종류 중 맵핑 관련 데이터(MAP_DATA)는 반드시 저장되는 시스템 데이터(SYS_DATA)에 포함될 수 있다. 따라서, 순간 정전 레벨(SPO_LEVEL)과 관계없이 맵핑 관련 데이터(MAP_DATA)가 저장될 수 있다.
도 7은 순간 정전 레벨을 결정하는 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 순간 정전 레벨 결정부(220)는 기준 시간(t_ref) 동안에 발생한 순간 정전 발생 횟수(SPO_NUM)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다.
실시 예에서, 기준 시간(t_ref)은 순간 정전 레벨 결정부(220)에 미리 저장될 수 있다. 기준 시간(t_ref)은 순간 정전 레벨(SPO_LEVEL)을 결정하는 시간일 수 있다. 순간 정전 레벨 결정부(220)는 기준 시간(t_ref)을 달리하여 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다.
순간 정전 레벨 결정부(220)는 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 기준 시간 동안에 발생한 순간 정전 발생 횟수(SPO_NUM)를 카운트 할 수 있다. 순간 정전 레벨 결정부(220)는 카운트 된 순간 정전 발생 횟수(SPO_NUM)를 기초로 순간 정전 레벨(SPO_LEVEL)을 판단할 수 있다.
실시 예에서, 순간 정전 발생 횟수(SPO_NUM)가 p1 이하이면, 순간 정전 레벨(SPO_LEVEL)은 제1 순간 정전 레벨(SPO_LEVEL1)일 수 있다. 순간 정전 발생 횟수(SPO_NUM)가 p1을 초과하고 p2 이하이면, 순간 정전 레벨(SPO_LEVEL)은 제2 순간 정전 레벨(SPO_LEVEL2)일 수 있다. 순간 정전 발생 횟수(SPO_NUM)가 p2를 초과하면 순간 정전 레벨(SPO_LEVEL)은 제3 순간 정전 레벨(SPO_LEVEL3)일 수 있다.
도 7은 순간 정전 발생 횟수(SPO_NUM)가 속하는 구간이 3개의 구간 중 하나인 것으로 도시되었으나, 더 많은 구간에 따라 순간 정전 레벨(SPO_LEVEL)이 결정될 수 있다. 즉, 순간 정전 발생 횟수(SPO_NUM)를 더 세분화하여 순간 정전 레벨(SPO_LEVEL)이 결정될 수 있다.
실시 예에서, 순간 정전 레벨 결정부(220)는 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 제1 내지 제3 순간 정전 레벨(SPO_LEVEL1~3) 중 하나를 순간 정전 레벨(SPO_LEVEL)로 결정할 수 있다. 순간 정전 레벨 결정부(220)는 결정된 순간 정전 레벨(SPO_LEVEL)을 시스템 데이터 제어부(230)에 출력할 수 있다.
제1 순간 정전 레벨(SPO_LEVEL1)은 제1 내지 제3 순간 정전 레벨(SPO_LEVEL1~3) 중 순간 정전 발생 횟수(SPO_NUM)가 가장 작을 때 결정되는 순간 정전 레벨(SPO_LEVEL)일 수 있다. 실시 예에서, 순간 정전 발생 횟수(SPO_NUM)가 p1 이하일 때, 순간 정전 레벨(SPO_LEVEL)은 제1 순간 정전 레벨(SPO_LEVEL1)로 결정될 수 있다. 따라서, 기준 시간(t_ref) 동안에 발생한 순간 정전 발생 횟수(SPO_NUM)가 작기 때문에 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 자주 기록할 필요가 없다. 따라서, 시스템 데이터(SYS_DATA)를 기록하는 주기는 길 수 있다. 즉, 시스템 데이터(SYS_DATA)의 기록 시점 사이의 시간이 길 수 있다. 또한, 순간 정전 발생 횟수(SPO_NUM)가 작기 때문에, 저장되는 시스템 데이터(SYS_DATA)의 종류가 적을 수 있다. 그러나, 이 경우에도 시스템 데이터(SYS_DATA)는 맵핑 관련 데이터(MAP_DATA)를 포함할 수 있다.
제3 순간 정전 레벨(SPO_LEVEL3)은 제1 내지 제3 순간 정전 레벨(SPO_LEVEL1~3) 중 순간 정전 발생 횟수(SPO_NUM)가 가장 클 때 결정되는 순간 정전 레벨(SPO_LEVEL)일 수 있다. 실시 예에서, 순간 정전 발생 횟수(SPO_NUM)가 p2를 초과할 때, 순간 정전 레벨(SPO_LEVEL)은 제3 순간 정전 레벨(SPO_LEVEL3)로 결정될 수 있다. 기준 시간(t_ref) 동안에 발생한 순간 정전 발생 횟수(SPO_NUM)가 크기 때문에 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 자주 기록할 필요가 있다. 따라서, 시스템 데이터(SYS_DATA)를 기록하는 주기는 짧을 수 있다. 즉, 시스템 데이터(SYS_DATA)의 기록 시점 사이의 시간이 짧을 수 있다. 또한, 순간 정전 발생 횟수(SPO_NUM)가 크기 때문에, 저장되는 시스템 데이터(SYS_DATA)의 종류가 많을 수 있다. 따라서, 이 경우, 시스템 데이터(SYS_DATA)는 맵핑 관련 데이터(MAP_DATA) 외에 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA) 및 펌웨어 관련 데이터(FW_DATA)를 포함할 수 있다.
제2 순간 정전 레벨(SPO_LEVEL2)은 순간 정전 발생 횟수(SPO_NUM)가 제1 순간 정전 레벨(SPO_LEVEL1)보다 크고, 제3 순간 정전 레벨(SPO_LEVEL3)보다 작을 때 결정되는 순간 정전 레벨(SPO_LEVEL)일 수 있다. 실시 예에서, 순간 정전 발생 횟수(SPO_NUM)가 p1 보다 크고 p2 이하일 때, 순간 정전 레벨(SPO_LEVEL)은 제2 순간 정전 레벨(SPO_LEVEL2)로 결정될 수 있다. 따라서, 기준 시간(t_ref) 동안에 발생한 순간 정전 발생 횟수(SPO_NUM)는 제1 순간 정전 레벨(SPO_LEVEL1)보다 크고, 제3 순간 정전 레벨(SPO_LEVEL3)보다 작을 수 있다. 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 기록하는 주기는 제1 순간 정전 레벨(SPO_LEVEL1)의 주기보다 짧고, 제3 순간 정전 레벨(SPO_LEVEL3)의 주기보다 길 수 있다. 또, 저장되는 시스템 데이터(SYS_DATA)의 종류는 제1 순간 정전 레벨(SPO_LEVEL1)일 때 저장되는 시스템 데이터(SYS_DATA)의 종류보다 많고, 제3 순간 정전 레벨(SPO_LEVEL3)일 때 저장되는 시스템 데이터(SYS_DATA)의 종류보다 적을 수 있다.
결과적으로, 감지 정보(SE_INF)가 기준 시간(t_ref) 동안 발생한 순간 정전(SPO) 횟수에 관한 정보를 포함할 때, 순간 정전(SPO)의 발생 횟수가 많을수록 순간 정전 레벨(SPO_LEVEL)은 높아질 수 있다. 반대로 순간 정전(SPO)의 발생 횟수가 적을수록 순간 정전 레벨(SPO_LEVEL)은 낮아질 수 있다.
따라서, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 시스템 데이터(SYS_DATA)를 기록하는 횟수는 적어지기 때문에, 저장 장치의 효율이 증가할 수 있다. 즉, 시스템 데이터(SYS_DATA)를 기록하는 횟수를 조절함으로써 저장 장치의 성능이 향상될 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높을수록, 시스템 데이터(SYS_DATA)를 기록하는 횟수는 많아지기 때문에, 시스템 데이터(SYS_DATA)를 자주 기록함으로써, 저장 장치가 복구해야하는 시스템 데이터(SYS_DATA)의 양을 줄여 저장 장치의 성능이 향상될 수 있다.
다른 실시 예에서, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 수가 적어지기 때문에, 적은 수의 데이터를 기록함으로써 저장 장치의 효율이 증가할 수 있다. 즉, 기록되는 시스템 데이터(SYS_DATA)의 수를 조절함으로써 저장 장치의 성능이 향상될 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높을수록, 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 수는 많아지기 때문에, 여러 종류의 시스템 데이터(SYS_DATA)를 기록함으로써, 저장 장치가 복구해야하는 시스템 데이터(SYS_DATA)의 양을 줄여 저장 장치의 성능이 향상될 수 있다.
높은 레벨의 순간 정전 레벨(SPO_LEVEL)이 결정되면, 시스템 데이터(SYS_DATA)를 기록하는 기록 시점 사이의 간격은 짧아질 수 있다. 또, 불휘발성 메모리 셀들에 기록되는 시스템 데이터(SYS_DATA)의 종류는 증가할 수 있다.
도 8은 순간 정전 레벨을 결정하는 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 순간 정전 레벨 결정부(220)는 순간 정전 발생 주기(SPO_PER)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다.
실시 예에서, 순간 정전 발생 주기(SPO_PER)는 기준 횟수 동안 전원이 오프된 기간의 평균 값일 수 있다. 기준 횟수는 미리 결정되어 순간 정전 레벨 결정부(220)에 저장될 수 있다. 기준 횟수는 순간 정전(SPO)이 발생한 횟수일 수 있다. 순간 정전된 구간은 파워 오프 된 시점부터 파워 온 된 시점까지의 구간일 수 있다.
구체적으로, 순간 정전 레벨 결정부(220)는 순간 정전 발생 주기(SPO_PER)를 결정하는 기준 횟수를 결정할 수 있다. 기준 횟수는 다양할 수 있다. 순간 정전 레벨 결정부(220)는 기준 횟수 동안 전원이 오프된 기간의 평균값을 계산하여 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다.
실시 예에서, 순간 정전 발생 주기(SPO_PER)가 t1 이하이면, 순간 정전 레벨(SPO_LEVEL)은 제6 순간 정전 레벨(SPO_LEVEL6)일 수 있다. 순간 정전 발생 주기(SPO_PER)가 t1을 초과하고 t2 이하이면, 순간 정전 레벨(SPO_LEVEL)은 제5 순간 정전 레벨(SPO_LEVEL5)일 수 있다. 순간 정전 발생 주기(SPO_PER)가 t2를 초과하면 순간 정전 레벨(SPO_LEVEL)은 제4 순간 정전 레벨(SPO_LEVEL4)일 수 있다.
도 8은 순간 정전 발생 주기(SPO_PER)가 속하는 구간이 3개의 구간 중 하나인 것으로 도시되었으나, 더 많은 구간에 따라 순간 정전 레벨(SPO_LEVEL)이 결정될 수 있다. 즉, 순간 정전 발생 주기(SPO_PER)를 더 세분화하여 순간 정전 레벨(SPO_LEVEL)이 결정될 수 있다.
실시 예에서, 순간 정전 레벨 결정부(220)는 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 제4 내지 제6 순간 정전 레벨(SPO_LEVEL4~6) 중 하나를 순간 정전 레벨(SPO_LEVEL)로 결정할 수 있다. 순간 정전 레벨 결정부(220)는 결정된 순간 정전 레벨(SPO_LEVEL)을 시스템 데이터 제어부(230)에 출력할 수 있다.
제6 순간 정전 레벨(SPO_LEVEL6)은 제4 내지 제6 순간 정전 레벨(SPO_LEVEL4~6) 중 순간 정전 발생 주기(SPO_PER)가 가장 짧을 때 결정되는 순간 정전 레벨(SPO_LEVEL)일 수 있다. 순간 정전 발생 주기(SPO_PER)가 짧으면, 순간 정전(SPO)이 자주 발생할 수 있다. 실시 예에서, 순간 정전 발생 주기(SPO_PER)가 t1 이하일 때, 순간 정전 레벨(SPO_LEVEL)은 제6 순간 정전 레벨(SPO_LEVEL6)로 결정될 수 있다.
순간 정전 레벨(SPO_LEVEL)이 제6 순간 정전 레벨(SPO_LEVEL6)로 결정되면, 순간 정전 발생 주기(SPO_PER)가 짧기 때문에, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 자주 기록할 필요가 있다. 따라서, 시스템 데이터(SYS_DATA)를 기록하는 주기는 짧을 수 있다. 즉, 시스템 데이터(SYS_DATA)의 기록 시점 사이의 시간이 짧을 수 있다. 또한, 순간 정전 발생 주기(SPO_PER)가 짧기 때문에, 저장되는 시스템 데이터(SYS_DATA)의 종류가 많을 수 있다. 따라서, 이 경우, 시스템 데이터(SYS_DATA)는 맵핑 관련 데이터(MAP_DATA) 외에 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA) 및 펌웨어 관련 데이터(FW_DATA)를 포함할 수 있다.
제4 순간 정전 레벨(SPO_LEVEL4)은 제4 내지 제6 순간 정전 레벨(SPO_LEVEL4~6) 중 순간 정전 발생 주기(SPO_PER)가 가장 길 때 결정되는 순간 정전 레벨(SPO_LEVEL)일 수 있다. 순간 정전 발생 주기(SPO_PER)가 길면, 순간 정전이 발생하는 빈도가 적을 수 있다. 실시 예에서, 순간 정전 발생 주기(SPO_PER)가 t2를 초과할 때, 순간 정전 레벨(SPO_LEVEL)은 제4 순간 정전 레벨(SPO_LEVEL4)로 결정될 수 있다.
순간 정전 레벨(SPO_LEVEL)이 제4 순간 정전 레벨(SPO_LEVEL4)로 결정되면, 순간 정전 발생 주기(SPO_PER)가 길기 때문에, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 자주 기록할 필요가 없다. 따라서, 시스템 데이터(SYS_DATA)를 기록하는 주기는 길 수 있다. 즉, 시스템 데이터(SYS_DATA)의 기록 시점 사이의 시간이 길 수 있다. 또한, 순간 정전 발생 주기(SPO_PER)가 길기 때문에, 저장되는 시스템 데이터(SYS_DATA)의 종류가 적을 수 있다. 그러나, 이 경우에도 시스템 데이터(SYS_DATA)는 맵핑 관련 데이터(MAP_DATA)를 포함할 수 있다.
제5 순간 정전 레벨(SPO_LEVEL5)은 순간 정전 발생 주기(SPO_PER)가 제6 순간 정전 레벨(SPO_LEVEL6)보다 길고, 제4 순간 정전 레벨(SPO_LEVEL4)보다 짧을 때 결정되는 순간 정전 레벨(SPO_LEVEL)일 수 있다. 실시 예에서, 순간 정전 발생 주기(SPO_PER)가 t1 보다 길고 t2 보다 짧거나 같을 때, 순간 정전 레벨(SPO_LEVEL)은 제5 순간 정전 레벨(SPO_LEVEL5)로 결정될 수 있다. 따라서, 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 기록하는 주기는 제4 순간 정전 레벨(SPO_LEVEL4)의 주기보다 짧고, 제6 순간 정전 레벨(SPO_LEVEL6)의 주기보다 길 수 있다. 또, 불휘발성 메모리 셀에 저장되는 시스템 데이터(SYS_DATA)의 종류는 제4 순간 정전 레벨(SPO_LEVEL4)일 때 저장되는 시스템 데이터(SYS_DATA)의 종류보다 많고, 제6 순간 정전 레벨(SPO_LEVEL6)일 때 저장되는 시스템 데이터(SYS_DATA)의 종류보다 적을 수 있다.
순간 정전 레벨(SPO_LEVEL)이 클수록, 시스템 데이터(SYS_DATA)를 기록하는 기록 시점 사이의 간격은 짧아지고, 기록되는 시스템 데이터(SYS_DATA)의 종류는 증가할 수 있다.
순간 정전 발생 횟수(SPO_NUM)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정하는 경우, 순간 정전 발생 횟수(SPO_NUM)가 클수록, 순간 정전 레벨(SPO_LEVEL)은 높은 레벨로 결정될 수 있다. 반대로, 순간 정전 발생 주기(SPO_PER)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정하는 경우, 순간 정전 발생 주기(SPO_PER)가 길수록, 순간 정전 레벨(SPO_LEVEL)은 낮은 레벨로 결정될 수 있다.
결과적으로, 감지 정보(SE_INF)가 순간 정전 발생 주기(SPO_PER)에 관한 정보를 포함할 때, 순간 정전 발생 주기(SPO_PER)가 짧을수록 순간 정전 레벨(SPO_LEVEL)은 높아질 수 있다. 반대로 순간 정전 발생 주기(SPO_PER)가 길수록 순간 정전 레벨(SPO_LEVEL)은 낮아질 수 있다.
따라서, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 시스템 데이터(SYS_DATA)를 기록하는 횟수는 적어지기 때문에, 저장 장치의 효율이 증가할 수 있다. 즉, 시스템 데이터(SYS_DATA)를 기록하는 횟수를 조절함으로써 저장 장치의 성능이 향상될 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높을수록, 시스템 데이터(SYS_DATA)를 기록하는 횟수는 많아지기 때문에, 시스템 데이터(SYS_DATA)를 자주 기록함으로써, 저장 장치가 복구해야하는 시스템 데이터(SYS_DATA)의 양을 줄여 저장 장치의 성능이 향상될 수 있다.
다른 실시 예에서, 순간 정전 레벨(SPO_LEVEL)이 낮을수록, 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 수가 적어지기 때문에, 적은 수의 데이터를 기록함으로써 저장 장치의 효율이 증가할 수 있다. 즉, 기록되는 시스템 데이터(SYS_DATA)의 수를 조절함으로써 저장 장치의 성능이 향상될 수 있다. 반대로 순간 정전 레벨(SPO_LEVEL)이 높을수록, 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 수는 많아지기 때문에, 여러 종류의 시스템 데이터(SYS_DATA)를 기록함으로써, 저장 장치가 복구해야하는 시스템 데이터(SYS_DATA)의 양을 줄여 저장 장치의 성능이 향상될 수 있다.
도 9는 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 9를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(125)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.
제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
실시 예로서, 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.
부분 소거 동작 시에 어드레스(ADDR)는 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(121)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.
프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드전압 및 리드전압보다 높은 패스전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.
도 10은 도 9의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 10을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 11 및 도 12를 참조하여 더 상세히 설명된다.
도 11은 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 11을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 11에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 11에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 11에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 12는 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 12를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 12의 메모리 블록(BLKb)은 도 11의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, S1301 단계에서, 순간 정전 감지부(210)는 순간 정전(Sudden Power Off, SPO)을 감지할 수 있다. 즉, 순간 정전(SPO)은 전원(Power)이 순간적으로 오프되는 현상일 수 있다. 전원이 순간적으로 오프되면, 순간 정전 감지부(210)는 전원이 오프된 시점을 기록하기 위해 메모리 장치(100)를 제어할 수 있다. 전원이 오프된 시점은 파워 오프 시간(PO_TIME)일 수 있다. 파워 오프 시간(PO_TIME)은 메모리 장치(100)에 기록될 수 있다.
S1303 단계에서, 순간 정전 감지부(210)는 감지 정보(SE_INF)를 생성할 수 있다. 구체적으로, 순간 정전 감지부(210)는 순간 정전된 기간을 기초로 감지 정보(SE_INF)를 생성할 수 있다. 감지 정보(SE_INF)는 기준 시간(t_ref) 동안 발생한 순간 정전 횟수 및 순간 정전 발생 주기(SPO_PER) 중 적어도 하나를 포함할 수 있다. 순간 정전 발생 주기(SPO_PER)는 순간 정전된 기간의 평균값일 수 있다.
S1305 단계에서, 순간 정전 레벨 결정부(220)는 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 구체적으로, 순간 정전 레벨 결정부(220)는 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 순간 정전 레벨(SPO_LEVEL)에 따라 기록할 시스템 데이터(SYS_DATA) 및 기록 시점이 결정될 수 있다.
순간 정전(SPO)이 자주 발생할수록, 순간 정전 레벨(SPO_LEVEL)은 높은 레벨로 결정될 수 있다. 순간 정전(SPO)의 발생 빈도가 적을수록, 순간 정전 레벨(SPO_LEVEL)은 낮은 레벨로 결정될 수 있다.
S1307 단계에서, 순간 정전 레벨 결정부(220)가 순간 정전 레벨(SPO_LEVEL)의 업데이트를 결정했는지 판단할 수 있다. 순간 정전 레벨 결정부(220)는 순간 정전 레벨(SPO_LEVEL)을 업데이트 할 수 있다. 구체적으로, 순간 정전 레벨 결정부(220)는 호스트(300)의 요청 또는 미리 결정된 시간 경과 후에 순간 정전 레벨(SPO_LEVEL)을 업데이트 할 수 있다. 순간 정전 레벨 결정부(220)가 순간 정전 레벨(SPO_LEVEL)을 업데이트 하는 경우, S1301 단계로 진행하여, 새로운 감지 정보(SE_INF)를 생성하기 위해, 순간 정전 감지부(210)는 순간 정전(SPO)을 감지한다. 순간 정전 레벨 결정부(220)가 순간 정전 레벨(SPO_LEVEL)을 업데이트 하지 않는 경우, S1309 단계로 진행한다.
S1309 단계에서, 시스템 데이터 제어부(230)는 시스템 데이터 기록 조건을 만족했는지 판단할 수 있다. 시스템 데이터 기록 조건은 메모리 장치(100)내 데이터가 저장된 메모리 블록의 변경, 맵핑 데이터의 업데이트 및 물리 블록 어드레스(Physical Block Address, PBA) 및 논리 블록 어드레스(Logical Block Address, LBA)간 맵핑 관계를 구성하는 맵핑 정보(P2L)의 업데이트 중 어느 하나일 수 있다. 시스템 데이터 기록 조건은 다양할 수 있다.
시스템 데이터 기록 조건을 만족하면, S1311 단계로 진행한다. 시스템 데이터 기록 조건을 만족하지 못하면, S1301 단계로 진행한다. 즉, 시스템 데이터 기록 조건을 만족하지 못하는 경우, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 기록하지 않고, 새로운 감지 정보(SE_INF)를 생성하기 위해, 순간 정전 감지부(210)는 순간 정전(SPO)을 감지할 수 있다.
S1311 단계에서, 시스템 데이터 제어부(230)는 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 시점에 시스템 데이터(SYS_DATA)를 기록할 수 있다. 시스템 데이터 제어부(230)는 순간 정전 레벨 결정부(220)로부터 수신된 순간 정전 레벨(SPO_LEVEL)을 기초로 시스템 데이터(SYS_DATA)를 기록할 수 있다. 즉, 순간 정전 레벨(SPO_LEVEL)에 대응하는 기록 시점에 순간 정전 레벨(SPO_LEVEL)에 따라 결정되는 시스템 데이터(SYS_DATA)를 기록할 수 있다. 시스템 데이터(SYS_DATA)를 기록한 이후, 다시 S1301 단계로 진행할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, S1401 단계에서, 파워가 오프될 수 있다. 구체적으로, 파워 오프는 순간적으로 전원이 오프된 경우일 수 있다. 전원이 순간적으로 오프되면, 순간 정전 감지부(210)는 전원이 오프된 시점을 기록하기 위해 메모리 장치(100)를 제어할 수 있다.
S1403 단계에서, 순간 정전 감지부(210)는 파워 오프 시점을 메모리 장치(100)에 기록할 수 있다. 구체적으로, 파워 오프 시점은 전원이 순간적으로 오프된 시점일 수 있다. 전원이 순간적으로 오프된 시점은 파워 오프 시간(PO_TIME)일 수 있다. 파워 오프 시간(PO_TIME)은 메모리 장치(100)에 기록될 수 있다. 메모리 장치(100)에 기록된 파워 오프 시간(PO_TIME)은 감지 정보(SE_INF) 생성을 위해 출력될 수 있다.
S1405 단계에서, 파워가 온 될 수 있다. 구체적으로, 순간 정전(SPO) 이후 다시 전원이 온 될 수 있다. 전원이 온 된 경우, 저장 장치(50)는 시스템 데이터(SYS_DATA)를 이용하여 복구 작업을 수행할 수 있다. 시스템 데이터(SYS_DATA)는 호스트 관련 데이터(HOST_DATA), 유저 관련 데이터(USER_DATA), 펌웨어 관련 데이터(FW_DATA) 및 맵핑 관련 데이터(MAP_DATA) 중 적어도 하나를 포함할 수 있다.
S1407 단계에서, 순간 정전 감지부(210)는 메모리 장치(100)로부터 파워 오프 시점을 수신할 수 있다. 구체적으로, 파워 오프 시점은 순간 정전(SPO) 발생 시, 메모리 장치(100)에 저장된 파워 오프 시간(PO_TIME)일 수 있다.
S1409 단계에서, 순간 정전 감지부(210)는 파워 오프 시간(PO_TIME)을 수신하여, 파워 오프 시간(PO_TIME)부터 파워 온 시점까지의 기간을 계산할 수 있다. 순간 정전 감지부(210)는 순간 정전(SPO)이 발생할 때마다, 파워 오프 시간(PO_TIME)부터 파워 온 시점까지의 기간을 계산할 수 있다. 파워 오프 시간(PO_TIME)부터 파워 온 시점까지의 기간은 누적되어 계산될 수 있다.
S1411 단계에서, 순간 정전 감지부(210)는 감지 정보(SE_INF)를 생성할 수 있다. 순간 정전 감지부(210)는 순간 정전(SPO)을 감지하여 감지 정보(SE_INF)를 생성할 수 있다. 구체적으로, 순간 정전 감지부(210)는 순간 정전된 기간을 기초로 감지 정보(SE_INF)를 생성할 수 있다. 즉, 파워 오프 시점부터 파워 온 시점까지의 기간을 계산하여 감지 정보(SE_INF)를 생성할 수 있다.
감지 정보(SE_INF)는 기준 시간(t_ref) 동안 발생한 순간 정전 횟수에 관한 정보를 포함할 수 있다. 또, 감지 정보(SE_INF)는 순간 정전 발생 주기(SPO_PER)에 관한 정보를 포함할 수 있다. 순간 정전 발생 주기(SPO_PER)는 순간 정전된 기간의 평균값일 수 있다. 즉, 파워 오프 시점부터 파워 온 시점까지의 기간을 누적하여, 순간 정전이 발생한 횟수로 나눈 값일 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15를 참조하면, S1501 단계에서, 메모리 장치(100)는 쓰기 커맨드를 수신할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로 쓰기 커맨드를 제공받을 때, 쓰기 커맨드를 수행할 물리 블록 어드레스(PBA)도 함께 제공받을 수 있다.
S1503 단계에서, 메모리 장치(100)가 시스템 데이터 기록을 결정했는지 판단할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 시스템 데이터 기록 커맨드(SDW_CMD) 및 시스템 데이터(SYS_DATA)를 수신할 수 있다. 즉, 시스템 데이터 기록 조건을 만족하고, 순간 정전 레벨(SPO_LEVEL)에 따라 결정된 기록 시점에 시스템 데이터 기록 커맨드(SDW_CMD) 및 시스템 데이터(SYS_DATA)를 수신할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 시스템 데이터 기록 커맨드(SDW_CMD) 및 시스템 데이터(SYS_DATA)를 수신하면, 수신된 시스템 데이터(SYS_DATA)를 기록하는 것으로 결정할 수 있다.
메모리 장치(100)가 시스템 데이터 기록을 결정한 경우, S1505 단계로 진행한다. 메모리 장치(100)가 시스템 데이터 기록을 결정하지 않은 경우, S1507 단계로 진행한다.
S1505 단계에서, 메모리 장치(100)는 시스템 데이터 제어부(230)로부터 수신된 시스템 데이터(SYS_DATA)를 기록할 수 있다. 구체적으로, 시스템 데이터(SYS_DATA)는 쓰기 커맨드를 수신하면서 함께 수신된 물리 블록 어드레스(PBA)를 포함하는 맵핑 정보를 포함할 수 있다. 따라서, 시스템 데이터(SYS_DATA)가 기록되는 시점이 최대한 늦춰질 수 있다. 또, 시스템 데이터(SYS_DATA)가 기록되는 시점이 최대한 늦춰짐에 따라, 많은 정보를 포함하는 시스템 데이터(SYS_DATA)가 메모리 장치(100)에 저장될 수 있다.
S1507 단계에서, 메모리 장치(100)는 쓰기 커맨드를 수행할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 쓰기 커맨드, 어드레스 및 쓰기 데이터를 수신하여, 쓰기 커맨드에 대응하는 동작을 수행할 수 있다. 시스템 데이터를 기록하는 것으로 결정된 경우, 메모리 장치(100)는 시스템 데이터(SYS_DATA)를 기록한 후에 쓰기 커맨드에 대응하는 동작을 수행할 수 있다. 메모리 장치(100)가 시스템 데이터(SYS_DATA)를 기록하지 않는 경우, 시스템 데이터(SYS_DATA)의 기록을 생략하고, 바로 쓰기 커맨드에 대응하는 동작을 수행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, S1601 단계에서, 순간 정전 레벨 결정부(220)는 기준 시간(t_ref)을 저장할 수 있다. 기준 시간(t_ref)은 순간 정전 레벨(SPO_LEVEL)을 결정하는 시간일 수 있다. 순간 정전 레벨 결정부(220)가 기준 시간(t_ref)을 결정하면, 순간 정전 레벨 결정부(220)는 결정된 기준 시간에 발생한 순간 정전 발생 횟수(SPO_NUM)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다.
S1603 단계에서, 순간 정전 레벨 결정부(220)는 기준 시간(t_ref) 동안 발생한 순간 정전 발생 횟수(SPO_NUM)를 감지할 수 있다. 구체적으로, 순간 정전(SPO)이 발생하면, 순간 정전 레벨 결정부(220)는 순간 정전 감지부(210)로부터 감지 정보(SE_INF)를 수신할 수 있다. 감지 정보(SE_INF)는 순간 정전(SPO)으로 인해 전원이 오프된 시간 및 순간 정전이 발생한 횟수(SPO_NUM)에 관한 정보를 포함할 수 있다. 순간 정전 레벨 결정부(220)는 기준 시간(t_ref) 동안 발생된 순간 정전 발생 횟수(SPO_NUM)를 판단할 수 있다. 순간 정전 발생 횟수(SPO_NUM)는 감지 정보(SE_INF)를 기초로 판단될 수 있다.
S1605 단계에서, 순간 정전 레벨 결정부(220)는 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 순간 정전 레벨(SPO_LEVEL)은 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 결정될 수 있다. 즉, 기준 시간(t_ref) 동안에 발생한 순간 정전 발생 횟수(SPO_NUM)를 기초로 순간 정전 레벨(SPO_LEVEL)이 결정될 수 있다. 기준 시간(t_ref) 동안에 발생된 순간 정전 횟수가 적은 경우, 순간 정전 레벨(SPO_LEVEL)은 낮은 레벨로 결정될 수 있다. 반대로, 기준 시간(t_ref) 동안에 발생된 순간 정전 횟수가 많은 경우, 순간 정전 레벨(SPO_LEVEL)은 높은 레벨로 결정될 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 17을 참조하면, S1701 단계에서, 순간 정전 레벨 결정부(220)는 순간 정전 발생 주기(SPO_PER)를 결정할 수 있다. 순간 정전 발생 주기(SPO_PER)는 순간 정전 감지부(210)로부터 수신된 감지 정보(SE_INF)를 기초로 결정될 수 있다. 순간 정전 발생 주기(SPO_PER)는 기준 횟수 동안 전원이 오프된 기간의 평균 값일 수 있다. 기준 횟수는 순간 정전(SPO)이 발생한 횟수일 수 있다. 기준 횟수는 순간 정전 레벨 결정부(220)에 미리 저장될 수 있다. 순간 정전된 구간은 파워 오프 된 시점부터 파워 온 된 시점까지의 구간일 수 있다.
순간 정전 발생 주기(SPO_PER)가 짧으면, 순간 정전(SPO)이 자주 발생할 수 있다. 순간 정전 발생 주기(SPO_PER)가 짧으면, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 자주 기록할 필요가 있다. 따라서, 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 기록하는 주기는 짧을 수 있다. 즉, 시스템 데이터(SYS_DATA)의 기록 시점 사이의 시간이 짧을 수 있다. 또한, 순간 정전 발생 주기(SPO_PER)가 짧기 때문에, 저장되는 시스템 데이터(SYS_DATA)의 종류가 많을 수 있다
반대로, 순간 정전 발생 주기(SPO_PER)가 길면, 순간 정전이 발생하는 빈도가 적을 수 있다. 순간 정전 발생 주기(SPO_PER)가 길면, 시스템 데이터 제어부(230)는 시스템 데이터(SYS_DATA)를 불휘발성 메모리 셀에 자주 기록할 필요가 없다. 따라서, 시스템 데이터(SYS_DATA)를 기록하는 주기는 길 수 있다. 즉, 시스템 데이터(SYS_DATA)의 기록 시점 사이의 시간이 길 수 있다. 또한, 순간 정전 발생 주기(SPO_PER)가 길기 때문에, 저장되는 시스템 데이터(SYS_DATA)의 종류가 적을 수 있다.
S1703 단계에서, 순간 정전 레벨 결정부(220)는 순간 정전 발생 주기(SPO_PER)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 실시 예에서, 순간 정전 발생 주기(SPO_PER)가 짧을수록, 순간 정전 레벨(SPO_LEVEL)은 높은 레벨로 결정될 수 있다. 반대로 순간 정전 발생 주기(SPO_PER)가 길수록, 순간 정전 레벨(SPO_LEVEL)은 낮은 레벨로 결정될 수 있다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060), 버스(Bus; 1070) 및 시스템 데이터 저장부(System Data Storage; 1080)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
실시 예로서, 프로세서부(1010)는 불휘발성 메모리에 기록되는 시스템 데이터(SYS_DATA)의 종류 및 시스템 데이터(SYS_DATA)의 기록 시점을 결정하기 위한 동작을 수행할 수 있다. 즉, 프로세서부(1010)는 도 2 및 도 3의 순간 정전 감지부(210), 순간 정전 레벨 결정부(220) 및 시스템 데이터 제어부(230)를 포함할 수 있다.
구체적으로, 프로세서부(1010)는 순간 정전(Sudden Power Off, SPO)을 감지하고, 전원이 오프된 시점인 파워 오프 시간(PO_TIME)을 메모리 장치 및/또는 메모리 컨트롤러(1000)에 포함된 비휘발성 메모리에 기록할 수 있다. 이후, 프로세서부(1010)는 순간 정전된 기간을 기초로 감지 정보(SE_INF)를 생성할 수 있다. 감지 정보(SE_INF)는 기준 시간(t_ref) 동안 발생한 순간 정전 횟수 및 순간 정전 발생 주기(SPO_PER) 중 적어도 하나를 포함할 수 있다. 순간 정전 발생 주기(SPO_PER)는 순간 정전된 기간의 평균값일 수 있다.
프로세서부(1010)는 감지 정보(SE_INF)를 기초로 순간 정전 레벨(SPO_LEVEL)을 결정할 수 있다. 프로세서부(1010)는 순간 정전 레벨(SPO_LEVEL)에 따라, 메모리 장치 및/또는 메모리 컨트롤러(1000)에 기록되는 시스템 데이터(SYS_DATA)의 종류 및 시스템 데이터(SYS_DATA)의 기록 시점을 결정할 수 있다.
실시 예에서, 감지 정보(SE_INF)가 기준 시간(t_ref) 동안 발생한 순간 정전(SPO) 횟수에 관한 정보를 포함할 때, 순간 정전(SPO)의 발생 횟수가 많을수록 순간 정전 레벨(SPO_LEVEL)은 높아질 수 있다. 반대로 순간 정전(SPO)의 발생 횟수가 적을수록 순간 정전 레벨(SPO_LEVEL)은 낮아질 수 있다.
다른 실시 예에서, 감지 정보(SE_INF)가 순간 정전 발생 주기(SPO_PER)에 관한 정보를 포함할 때, 순간 정전 발생 주기(SPO_PER)가 짧을수록 순간 정전 레벨(SPO_LEVEL)은 높아질 수 있다. 반대로 순간 정전 발생 주기(SPO_PER)가 길수록 순간 정전 레벨(SPO_LEVEL)은 낮아질 수 있다
프로세서부(1010)가 시스템 데이터(SYS_DATA)의 종류 및 시스템 데이터(SYS_DATA)의 기록 시점을 결정하면, 프로세서부(1010)는 결정된 기록 시점에 결정된 종류의 시스템 데이터(SYS_DATA)를 기록할 수 있다. 프로세서부(1010)는 메모리 장치 및/또는 메모리 컨트롤러(1000)에 포함된 비휘발성 메모리에 시스템 데이터(SYS_DATA)를 기록할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
시스템 데이터 저장부(1080)는 도 2 및 도 3의 시스템 데이터 저장부(240)와 동일한 기능을 수행할 수 있다. 즉, 시스템 데이터 저장부(1080)는 불휘발성 메모리로 구성될 수 있다. 시스템 데이터 저장부(1080)는 프로세서부(1010)가 결정한 기록 시점에 시스템 데이터(SYS_DATA)를 기록할 수 있다. 실시 예에서, 프로세서부(1010)는 시스템 데이터 기록 커맨드(SDW_CMD) 및 시스템 데이터(SYS_DATA)를 출력하여, 시스템 데이터(SYS_DATA)를 시스템 데이터 저장부(1080)에 저장할 수 있다.
시스템 데이터 제어부(1080)가 불휘발성 메모리 셀들로 구성되기 때문에, 전원이 오프되더라도 시스템 데이터 저장부(1080)에 저장된 시스템 데이터(SYS_DATA)가 유지될 수 있다. 따라서, 전원 오프 이후, 다시 전원이 온 되면, 메모리 컨트롤러(1000) 및 메모리 장치를 포함하는 저장 장치는 시스템 데이터 저장부(1080)에 저장된 시스템 데이터(SYS_DATA)를 기초로 복구 동작을 수행할 수 있다.
구체적으로, 시스템 데이터 저장부(1080)가 시스템 데이터(SYS_DATA)를 저장한 후, 순간 정전(SPO)이 발생하면, 메모리 컨트롤러(1000)는 순간 정전이 발생하기 바로 전에 시스템 데이터 저장부(1080)에 저장된 시스템 데이터(SYS_DATA)를 이용하여 데이터 복구 작업을 수행할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 9를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 9 내지 도 12를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
50: 저장 장치
100: 메모리 장치
130: 데이터 저장부
200: 메모리 컨트롤러
210: 순간 정전 감지부
211: 순간 정전 기록부
220: 순간 정전 레벨 결정부
230: 시스템 데이터 제어부
240: 시스템 데이터 저장부
300: 호스트

Claims (20)

  1. 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    순간 정전을 감지하여 감지 정보를 생성하는 순간 정전 감지부;
    상기 감지 정보에 기초하여 순간 정전 레벨을 결정하는 순간 정전 레벨 결정부;
    상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하고, 결정된 기록 시점에 변경된 시스템 데이터를 저장하기 위한 커맨드를 생성하는 시스템 데이터 제어부; 및
    상기 시스템 데이터를 저장하는 시스템 데이터 저장부;를 포함하고,
    상기 시스템 데이터 저장부는 비휘발성 메모리로 구성되는 것을 특징으로 하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 순간 정전 감지부는,
    파워 오프 시, 상기 메모리 장치에 파워 오프 시간을 기록하고,
    파워 온 시, 상기 메모리 장치로부터 상기 파워 오프 시간을 수신하여 상기 감지 정보를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제 1항에 있어서,
    상기 감지 정보가 기준 시간 동안 상기 순간 정전이 발생한 횟수에 관한 정보를 포함하면,
    상기 순간 정전이 발생한 횟수가 증가할수록, 상기 순간 정전 레벨이 높아지는 것을 특징으로 하는 메모리 컨트롤러.
  4. 제 1항에 있어서,
    상기 감지 정보가 상기 순간 정전이 발생되는 주기에 관한 정보를 포함하면,
    상기 순간 정전이 발생되는 주기가 짧을수록 상기 순간 정전 레벨이 높아지는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 1항에 있어서,
    상기 순간 정전 레벨이 높을수록 기록되는 시스템 데이터의 종류가 증가하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 1항에 있어서,
    상기 순간 정전 레벨이 높을수록, 상기 시스템 데이터를 기록하는 기록 시점은 짧아지고,
    상기 순간 정전 레벨이 낮을수록, 상기 시스템 데이터를 기록하는 기록 시점은 길어지는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제 1항에 있어서, 상기 순간 정전 레벨 결정부는,
    호스트의 요청에 따라 상기 순간 정전 레벨을 업데이트 하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제 1항에 있어서, 상기 순간 정전 레벨 결정부는,
    미리 결정된 기준 시간 경과 후 상기 순간 정전 레벨을 업데이트 하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제 1항에 있어서,
    상기 시스템 데이터를 저장한 후 상기 순간 정전이 발생하면,
    상기 순간 정전이 발생하기 바로 전에 저장된 시스템 데이터를 이용하여 데이터 복구 작업을 수행하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제 1항에 있어서,
    상기 시스템 데이터는 상기 메모리 장치의 쓰기 동작 수행 전에 수행되는 것을 특징으로 하는 메모리 컨트롤러.
  11. 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    순간 정전 현상을 감지하여 감지 정보를 생성하는 단계;
    상기 감지 정보를 기초로 순간 정전 레벨을 결정하는 단계;
    상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하는 단계; 및
    결정된 기록 시점에 변경된 시스템 데이터를 저장하기 위한 커맨드를 생성하는 단계;를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  12. 제 11항에 있어서, 상기 감지 정보를 생성하는 단계는,
    파워 오프 시, 상기 메모리 장치에 파워 오프 시간을 기록하고,
    파워 온 시, 상기 메모리 장치로부터 상기 파워 오프 시간을 수신하여 상기 감지 정보를 생성하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  13. 제 11항에 있어서,
    상기 감지 정보를 생성하는 단계는,
    기준 시간 동안 상기 순간 정전이 발생한 횟수에 관한 정보를 생성하는 단계이고,
    상기 순간 정전 레벨을 결정하는 단계는,
    상기 순간 정전이 발생한 횟수가 증가할수록 상기 순간 정전 레벨은 높게 결정되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  14. 제 11항에 있어서,
    상기 감지 정보를 생성하는 단계는,
    상기 순간 정전이 발생되는 주기에 관한 정보를 생성하는 단계이고,
    상기 순간 정전 레벨을 결정하는 단계는,
    상기 순간 정전이 발생되는 주기가 짧을수록 상기 순간 정전 레벨은 높게 결정되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  15. 제 11항에 있어서, 상기 기록할 시스템 데이터 및 기록 시점을 결정하는 단계는,
    상기 순간 정전 레벨이 증가함에 따라, 상기 기록할 시스템 데이터의 종류가 증가하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  16. 제 11항에 있어서, 상기 기록할 시스템 데이터 및 기록 시점을 결정하는 단계는,
    상기 순간 정전 레벨이 높을수록, 상기 시스템 데이터를 기록하는 기록 시점은 짧아지고,
    상기 순간 정전 레벨이 낮을수록, 상기 시스템 데이터를 기록하는 기록 시점은 길어지는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  17. 제 11항에 있어서, 상기 순간 정전 레벨을 결정하는 단계는,
    호스트의 요청에 따라 업데이트 된 순간 정전 레벨을 결정 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  18. 제 11항에 있어서, 상기 순간 정전 레벨을 결정하는 단계는,
    미리 결정된 기준 시간 경과 후 업데이트 된 순간 정전 레벨을 결정 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  19. 제 11항에 있어서, 상기 커맨드를 생성하는 단계는,
    상기 메모리 장치의 쓰기 동작 수행 전에 수행되는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  20. 데이터를 저장하는 메모리 장치; 및
    순간 정전을 감지하여 순간 정전 레벨을 결정하고, 상기 순간 정전 레벨에 따라 기록할 시스템 데이터 및 기록 시점을 결정하는 메모리 컨트롤러;를 포함하는 저장 장치에 있어서 상기 저장 장치는,
    상기 시스템 데이터를 저장하는 시스템 데이터 저장부;를 더 포함하고,
    상기 시스템 데이터 저장부는 비휘발성 메모리로 구성되는 것을 특징으로 하는 저장 장치.
KR1020190017946A 2019-02-15 2019-02-15 저장 장치 및 그 동작 방법 KR20200099825A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190017946A KR20200099825A (ko) 2019-02-15 2019-02-15 저장 장치 및 그 동작 방법
US16/589,900 US20200264959A1 (en) 2019-02-15 2019-10-01 Storage device and method of operating the same
CN201911022904.3A CN111580745A (zh) 2019-02-15 2019-10-25 存储装置及操作存储装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190017946A KR20200099825A (ko) 2019-02-15 2019-02-15 저장 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20200099825A true KR20200099825A (ko) 2020-08-25

Family

ID=72040669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190017946A KR20200099825A (ko) 2019-02-15 2019-02-15 저장 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US20200264959A1 (ko)
KR (1) KR20200099825A (ko)
CN (1) CN111580745A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11640249B2 (en) * 2021-09-15 2023-05-02 International Business Machines Corporation Access verification on portable mass storage devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102031661B1 (ko) * 2012-10-23 2019-10-14 삼성전자주식회사 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법
KR102403202B1 (ko) * 2015-03-13 2022-05-30 삼성전자주식회사 메타 데이터 관리자를 포함하는 메모리 시스템 및 동작 방법
KR20180041428A (ko) * 2016-10-14 2018-04-24 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그의 동작 방법
KR20180076715A (ko) * 2016-12-28 2018-07-06 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102224564B1 (ko) * 2017-03-29 2021-03-09 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20180123265A (ko) * 2017-05-08 2018-11-16 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Also Published As

Publication number Publication date
CN111580745A (zh) 2020-08-25
US20200264959A1 (en) 2020-08-20

Similar Documents

Publication Publication Date Title
KR102596407B1 (ko) 저장 장치 및 그 동작 방법
US10884922B2 (en) Storage device and method of operating the same
KR102675307B1 (ko) 저장 장치 및 그 동작 방법
US10910045B2 (en) Storage device having improved cache performance and method of operating the same
US11119950B2 (en) Storage device and method of operating the same
US20190259457A1 (en) Storage device and method of operating the same
US10650897B2 (en) Storage device and method for operating the same
KR20200114009A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20200106748A (ko) 메모리 장치 및 그 동작 방법
KR20210089385A (ko) 메모리 장치 및 그 동작 방법
KR102501778B1 (ko) 저장 장치 및 그 동작 방법
KR20210068902A (ko) 메모리 장치 및 그 동작 방법
KR20200136173A (ko) 메모리 장치 및 그 동작 방법
KR20200099882A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20200076531A (ko) 메모리 컨트롤러 및 그 동작 방법
US10996881B2 (en) Storage device and method of operating the same
US10854263B2 (en) Storage device and method of operating the same
KR102640951B1 (ko) 메모리 컨트롤러 및 그 동작 방법
KR102456175B1 (ko) 저장 장치 및 그 동작 방법
KR20200095130A (ko) 메모리 컨트롤러 및 그 동작 방법
US11688464B2 (en) Storage device and method of operating the same
KR102629487B1 (ko) 메모리 컨트롤러 및 그 동작 방법
KR102626058B1 (ko) 메모리 컨트롤러 및 그 동작 방법
KR20230007883A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20200099825A (ko) 저장 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
WITB Written withdrawal of application