KR102596407B1 - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 셜 블록 소거 동작을 이용한 가비지 컬렉션 동작을 수행하는 저장 장치는 복수의 서브 블록들을 각각 포함하는 복수의 메인 블록들을 포함하는 메모리 장치 및 상기 메인 블록들 중 데이터가 저장되지 않은 프리 블록들을 확보하기 위한 가비지 컬렉션 동작을 수행하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하는지 여부에 따라 상기 메인 블록들 중 선택된 타겟 블록의 일부 또는 전부를 소거하는 쓰기 요청 처리 유닛을 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 파셜 블록 소거 동작을 이용한 가비지 컬렉션 동작을 수행하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는 복수의 서브 블록들을 각각 포함하는 복수의 메인 블록들을 포함하는 메모리 장치 및 상기 메인 블록들 중 데이터가 저장되지 않은 프리 블록들을 확보하기 위한 가비지 컬렉션 동작을 수행하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하는지 여부에 따라 상기 메인 블록들 중 선택된 타겟 블록의 일부 또는 전부를 소거하는 쓰기 요청 처리 유닛을 포함한다.
본 발명의 실시 예에 따른 복수의 서브 블록들을 각각 포함하는 복수의 메인 블록들을 포함하는 메모리 장치 및 상기 메인 블록들 중 데이터가 저장되지 않은 프리 블록들을 확보하기 위한 가비지 컬렉션 동작을 수행하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법은, 상기 메인 블록들 중 선정된 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하는지 판단하는 단계 및 상기 판단 결과에 따라 상기 메인 블록들 중 선택된 타겟 블록의 일부 또는 전부를 소거하는 단계를 포함한다.
본 기술에 따르면, 파셜 블록 소거 동작을 이용한 가비지 컬렉션 동작을 수행하는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 본 발명의 일 실시 예에 따라 설정된 서브 블록을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따라 설정된 서브 블록을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따라 설정된 서브 블록을 설명하기 위한 도면이다.
도 9는 메모리 블록의 일부만을 소거하는 파셜 블록 소거 동작시 인가되는 전압을 설명하기 위한 도면이다.
도 10은 서브 블록의 설정을 위해 메모리 컨트롤러가 메모리 장치로 제공하는 제어 신호를 설명하기 위한 도면이다.
도 11은 도 10의 제어 신호에 따라 설정된 서브 블록들을 포함하는 메인 블록을 설명하기 위한 도면이다.
도 12는 종래 방법에 따른 시스템 블록의 업데이트 과정을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 시스템 블록의 업데이트 과정을 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 시스템 블록의 사용상태를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 쓰기 버퍼의 플러시 동작을 설명하기 위한 도면이다.
도 16은 저장 장치의 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 18은 도 1의 쓰기 요청 처리 유닛의 구조를 설명하기 위한 블록도이다.
도 19는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 20은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 21은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 22는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 23은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 소거 동작을 수행하는 단위일 수 있다.
메모리 블록은 데이터가 저장되어 있는지 여부에 따라 프리 블록(Free Block), 오픈 블록(Open Block), 기입 완료 블록(Closed Block)으로 구분될 수 있다. 프리 블록은 데이터가 저장되지 않고 비어있는 블록일 수 있다. 오픈 블록은 메모리 블록의 일부에만 데이터가 저장된 블록일 수 있다. 기입 완료 블록은 메모리 블록 전체에 데이터가 저장된 블록일 수 있다.
본 발명의 실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 서브 블록의 크기는 메모리 컨트롤러(200)의 제어에 따라 다양하게 설정될 수 있다.
실시 예에서, 본 발명의 메모리 장치(100)는 서브 블록 단위로 소거 동작을 수행할 수도 있다. 하나의 메모리 블록이 복수의 서브 블록들을 포함할 때, 메모리 장치(100)는 하나의 메모리 블록에 포함된 특정 서브 블록을 소거할 수 있다. 즉, 메모리 장치(100)는 하나의 메모리 블록의 일부분(partial)을 소거할 수 있다. 본 명세서에서는 메모리 블록을 메인 블록으로 정의한다. 하나의 메인 블록은 복수의 서브 블록들을 포함할 수 있으며, 서브 블록의 크기는 메모리 컨트롤러(200)에 의해 변경될 수 있다. 이하에서, 메인 블록 단위로 수행되는 소거 동작을 노멀 소거 동작으로 정의하고, 서브 블록 단위로 수행되는 소거 동작을 파셜 블록 소거 동작이라고 한다.
메모리 장치(100)는 서브 블록 설정부(131)를 더 포함할 수 있다. 서브 블록 설정부(131)는 서브 블록의 크기를 설정할 수 있다. 서브 블록 설정부(131)는 레지스터로 구현될 수 있다. 실시 예에서, 서브 블록 설정부(131)는 SRAM으로 구현될 수 있다. 메모리 장치(100)는 서브 블록 설정부(131)에 저장된 값에 따라 서브 블록의 크기를 설정할 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제공되는 특징 설정 커맨드(Set Feature Command)에 응답하여, 서브 블록 설정부(131)의 특징 데이터(Feature Data)를 설정할 수 있다. 따라서, 메모리 장치(100)의 서브 블록의 크기는 메모리 컨트롤러(200)의 제어에 따라 변경될 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 또는 호스트(300)의 요청과 무관하게 메모리 장치(100)의 동작을 제어할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 읽기 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 쓰기 요청 처리 유닛(210)을 더 포함할 수 있다.
쓰기 요청 처리 유닛(210)은 호스트(300)로부터 입력된 쓰기 요청(Write Request)을 처리할 수 있다. 쓰기 요청 처리 유닛(210)은 호스트(300)로부터 쓰기 요청(Write Request)을 입력 받을 수 있다.
쓰기 요청 처리 유닛(210)은 쓰기 요청(Write Request)을 입력 받으면, 메모리 장치(100)에 포함된 프리 블록의 개수가 충분한지 여부를 판단할 수 있다. 쓰기 요청 처리 유닛(210)은 프리 블록의 개수가 충분하지 않은 경우, 프리 블록을 확보하기 위한 가비지 컬렉션 동작을 수행할 수 있다.
예를 들어, 쓰기 요청 처리 유닛(210)은 프리 블록의 개수가 제1 기준값(TH1)을 초과하면, 프리 블록이 충분히 확보되어 있으므로, 입력된 쓰기 요청에 따라 프리 블록에 데이터를 저장할 수 있다.
쓰기 요청 처리 유닛(210)은 프리 블록의 개수가 제1 기준값(TH1)보다 작거나 같으면, 가비지 컬렉션 동작을 수행할 수 있다.
실시 예에서, 쓰기 요청 처리 유닛(210)은 프리 블록의 개수가 제2 기준값(TH2)을 초과하는지 여부에 따라 가비지 컬렉션 동작을 백그라운드 동작으로 수행할 지 또는 포그라운드 동작으로 수행할지를 결정할 수 있다. 백그라운드 동작은 메모리 장치(100)가 유휴(IDLE) 상태인 동안에 수행되는 동작일 수 있다. 포그라운드 동작으로 가비지 컬렉션 동작이 수행되는 동안에는 메모리 장치(100)는 다른 동작을 수행할 수 없을 것이다.
예를 들어, 쓰기 요청 처리 유닛(210)은 프리 블록의 개수가 제2 기준값(TH2)을 초과하면, 가비지 컬렉션 동작을 백그라운드로 수행하고, 프리 블록의 개수가 제2 기준값(TH2)보다 작거나 같으면 프리 블록의 확보가 시급하므로, 가비지 컬렉션 동작을 포그라운드 동작으로 수행할 수 있다.
실시 예에서, 제1 기준 값(TH1)은 제2 기준 값(TH2)보다 클 수 있다.
다양한 실시 예에서, 쓰기 요청 처리 유닛(210)은 가비지 컬렉션 동작을 수행하기 위해, 적어도 하나 이상의 희생 블록들을 선정할 수 있다. 기입 완료 블록들은 내부에 유효 데이터(valid data)와 무효 데이터(invalid data)를 포함할 수 있다. 희생 블록은 기입 완료 블록들에 포함된 유효 데이터 또는 무효 데이터의 양에 따라 결정될 수 있다. 예를 들어, 메모리 블록들 중 유효 데이터의 양이 일정 수준 이하인 메모리 블록들은 희생 블록들로 선정될 수 있다.
쓰기 요청 처리 유닛(210)은 가비지 컬렉션 동작을 포그라운드로 수행하는 경우, 희생 블록들에 포함된 유효 데이터의 양이 메모리 블록 1개에 저장될 수 있는 데이터 양을 초과하는 경우에는 노멀 소거 동작을 이용한 가비지 컬렉션 동작을 수행할 수 있다.
실시 예에서, 쓰기 요청 처리 유닛(210)은 희생 블록들에 포함된 유효 데이터의 양이 메모리 블록 1개에 저장될 수 있는 데이터 양보다 작은 경우에는 파셜 블록 소거 동작을 이용하여 가비지 컬렉션 동작을 수행할 수 있다.
쓰기 요청 처리 유닛(210)의 제어에 따라 수행되는 가비지 컬레션 동작의 상세한 설명은 후술하는 도 12 내지 16에 대한 설명에서 보다 상세하게 설명한다.
메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성될 수 있다. 구체적으로 메모리 컨트롤러(200)는 호스트(300)로부터의 요청(request)에 포함된 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다.
메모리 컨트롤러(200)는 버퍼 메모리(미도시)를 포함할 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다. 또한, 버퍼 메모리는 논리 어드레스(Logical Address)와 물리 어드레스(Physical Address) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 저장할 수 있다. 실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 2는 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
실시 예에서, 제어 로직(130)은 서브 블록 설정부(131)를 더 포함할 수 있다. 서브 블록 설정부(131)는 도 1의 서브 블록 설정부(131)일 수 있다.
서브 블록 설정부(131)는 서브 블록의 크기를 설정할 수 있다. 서브 블록 설정부(131)는 레지스터로 구현될 수 있다. 실시 예에서, 서브 블록 설정부(131)는 SRAM으로 구현될 수 있다. 메모리 장치(100)는 서브 블록 설정부(131)에 저장된 값에 따라 서브 블록의 크기를 설정할 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제공되는 특징 설정 커맨드(Set Feature Command)에 응답하여, 서브 블록 설정부(131)의 특징 데이터(Feature Data)를 설정할 수 있다. 서브 블록 설정부(131)의 특징 데이터(Feature Data)에 따라 메인 블록에 포함되는 서브 블록의 크기를 설정하는 방법에 대해서는 후술하는 도 10 및 11에 대한 설명에서 보다 상세하게 설명한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 10에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 본 발명의 일 실시 예에 따라 설정된 서브 블록을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 셀 어레이(110a)는 메인 블록들(BLK0~BLKz)들을 포함할 수 있다. 메인 블록(Main Block)은 노멀 소거 동작을 수행하는 단위일 수 있다.
실시 예에서, 메인 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들을 포함할 수 있다. 각각의 페이지는 하나의 워드라인에 연결된 메모리 셀들로 구성될 수 있다. 예를 들어 0번째 워드라인에 연결된 메모리 셀들은 제0 페이지를 구성하고, 첫 번째 워드라인에 연결된 메모리 셀들은 제1 페이지를 구성할 수 있다.
도 6의 실시 예에서, 하나의 메인 블록은 2개의 서브 블록들로 구분될 수 있다. 구체적으로 메인 블록들(BLK0~BLKz)은 각각 제0 서브 블록(sub-block 0) 및 제1 서브 블록(sub-block 1)을 포함할 수 있다.
실시 예에서, 하나의 서브 블록은 메인 블록의 크기의 절반에 해당할 수 있다(Half size of Main Block). 예를 들어 제0 서브 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들 중 절반에 해당하는 페이지들을 포함할 수 있다. 제1 서브 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들 중 나머지 절반에 해당하는 페이지들을 포함할 수 있다.
하나의 메인 블록에 대해서 노멀 소거 동작이 수행되면, 해당 메인 블록에 저장된 데이터가 모두 소거될 수 있다.
그러나, 서브 블록에 대해서 파셜 블록 소거 동작이 수행되면, 하나의 메인 블록에 저장된 데이터 중 해당 서브 블록에 저장된 데이터만 소거될 수 있다. 예를 들어, 제0 서브 블록에 대한 파셜 블록 소거 동작이 수행되면, 제0 서브 블록의 데이터는 소거될 것이다. 그러나, 제1 서브 블록에 저장된 데이터는 유효하게 남아있을 것이다.
도 7은 본 발명의 다른 실시 예에 따라 설정된 서브 블록을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀 어레이(110b)는 메인 블록들(BLK0~BLKz)들을 포함할 수 있다. 메인 블록(Main Block)은 노멀 소거 동작을 수행하는 단위일 수 있다.
실시 예에서, 메인 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들을 포함할 수 있다. 각각의 페이지는 하나의 워드라인에 연결된 메모리 셀들로 구성될 수 있다. 예를 들어 0번째 워드라인에 연결된 메모리 셀들은 제0 페이지를 구성하고, 첫 번째 워드라인에 연결된 메모리 셀들은 제1 페이지를 구성할 수 있다.
도 7의 실시 예에서, 하나의 메인 블록은 4개의 서브 블록들로 구분될 수 있다. 구체적으로 메인 블록들(BLK0~BLKz)은 각각 제0 서브 블록(sub-block 0) 내지 제3 서브 블록(sub-block 3)을 포함할 수 있다.
실시 예에서, 하나의 서브 블록은 메인 블록의 크기의 1/4에 해당할 수 있다(Quarter Size of Main Block). 예를 들어 제0 서브 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들 중 1/4에 해당하는 페이지들을 포함할 수 있다. 제1 서브 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들 중 또 다른 1/4에 해당하는 페이지들을 포함할 수 있다.
하나의 메인 블록에 대해서 노멀 소거 동작이 수행되면, 해당 메인 블록에 저장된 데이터가 모두 소거될 수 있다.
그러나, 서브 블록에 대해서 파셜 블록 소거 동작이 수행되면, 하나의 메인 블록에 저장된 데이터 중 해당 서브 블록에 저장된 데이터만 소거될 수 있다. 예를 들어, 제0 서브 블록에 대한 파셜 블록 소거 동작이 수행되면, 제0 서브 블록의 데이터는 소거될 것이다. 그러나, 나머지 서브 블록들인 제1 내지 제3 서브 블록에 저장된 데이터는 유효하게 남아있을 것이다.
도 8은 본 발명의 다른 실시 예에 따라 설정된 서브 블록을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 셀 어레이(110c)는 메인 블록들(BLK0~BLKz)들을 포함할 수 있다. 메인 블록(Main Block)은 노멀 소거 동작을 수행하는 단위일 수 있다.
실시 예에서, 메인 블록은 제0 내지 제n 페이지(Page 0 ~ Page n)들을 포함할 수 있다. 각각의 페이지는 하나의 워드라인에 연결된 메모리 셀들로 구성될 수 있다. 예를 들어 0번째 워드라인에 연결된 메모리 셀들은 제0 페이지를 구성하고, 첫 번째 워드라인에 연결된 메모리 셀들은 제1 페이지를 구성할 수 있다.
도 8의 실시 예에서, 하나의 메인 블록은 3개의 서브 블록들로 구분될 수 있다. 구체적으로 메인 블록들(BLK0~BLKz)은 각각 제0 서브 블록(sub-block 0) 내지 제2 서브 블록(sub-block 2)을 포함할 수 있다.
도 8의 실시 예에서, 제0 서브 블록(sub-block 0) 내지 제2 서브 블록(sub-block 2) 각각은 서로 다른 크기를 가질 수 있다. 즉, 제0 서브 블록(sub-block 0), 제1 서브 블록(sub-block 1) 및 제2 서브 블록(sub-block 2)의 저장 용량은 서로 상이할 수 있다(random size). 따라서, 제0 서브 블록(sub-block 0), 제1 서브 블록(sub-block 1) 및 제2 서브 블록(sub-block 2)에 포함되는 페이지들의 개수도 각각 상이할 것이다.
하나의 메인 블록에 대해서 노멀 소거 동작이 수행되면, 해당 메인 블록에 저장된 데이터가 모두 소거될 수 있다.
그러나, 서브 블록에 대해서 파셜 블록 소거 동작이 수행되면, 하나의 메인 블록에 저장된 데이터 중 해당 서브 블록에 저장된 데이터만 소거될 수 있다. 예를 들어, 제0 서브 블록에 대한 파셜 블록 소거 동작이 수행되면, 제0 서브 블록의 데이터는 소거될 것이다. 그러나, 나머지 서브 블록들인 제1 및 제2 서브 블록에 저장된 데이터는 유효하게 남아있을 것이다. 각 서브 블록의 크기가 상이하므로, 어떤 서브 블록에 대한 파셜 블록 소거 동작이 수행되는지에 따라 실제로 소거되는 페이지들의 개수가 상이할 수 있다.
도 9는 메모리 블록의 일부만을 소거하는 파셜 블록 소거 동작시 인가되는 전압을 설명하기 위한 도면이다.
도 9를 참조하면, 파셜 블록 소거 동작은 소거 전압이 인가되는 구간(Erase)과 소거 동작을 검증하는 구간(HEV)으로 구분될 수 있다. 파셜 블록 소거 동작은 하나의 메인 블록에 포함된 복수의 서브 블록들 중 선택된 적어도 하나 이상의 서브 블록들을 소거하는 동작일 수 있다. 선택되지 않은 서브 블록들은 파셜 블록 소거 동작에 의해 소거되지 않는다.
소거 전압이 인가되는 구간(Erase)에서, 파셜 블록 소거 동작시에 기판(Substrate)에는 소거 전압(Vers)이 인가될 수 있다. 메모리 셀들은 기판상에서 행 및 열을 따라 제공되며, 기판과 교차하는 방향으로 적층되어 3차원 구조로 형성될 수 있다.
선택된 서브 블록들에는 접지 전압(0V)이 인가될 수 있다. 예를 들어, 선택된 서브 블록들에 대응하는 워드라인들에는 0V의 전압이 인가될 수 있다. 비선택된 서브 블록들은 플로팅 된다. 예를 들어, 비선택된 서브 블록들에 대응하는 워드라인들은 플로팅될 수 있다.
소거 동작을 검증하는 구간에서, 선택된 서브 블록들에는 소거 검증 전압(HEV)이 인가될 수 있다. 예를 들어, 선택된 서브 블록들에 대응하는 워드라인들에는 소거 검증 전압이 인가될 수 있다. 소거 검증 전압이 인가되면, 선택된 서브 블록들에 대응하는 워드라인들에 연결된 메모리 셀들은 턴-온 또는 턴-오프 상태가 될 수 있다. 비선택된 서브 블록들에는 패스 전압(Vpass_r)이 인가될 수 있다. 예를 들어, 비선택된 서브 블록들에 대응하는 워드라인들에는 패스 전압(Vpass_r)이 인가된다.
파셜 블록 소거 동작은 상술한 소거 전압이 인가되는 구간(Erase)과 소거 동작을 검증하는 구간(HEV)이 반복되면서 수행될 것이다. 파셜 블록 소거 동작은 소거 동작을 검증하는 구간(HEV)에서 선택된 서브 블록들에 대응하는 워드라인들에 연결된 모든 메모리 셀들이 턴-온 상태가 될 때까지 수행될 수 있다. 소거 전압이 인가되는 구간(Erase)과 소거 동작을 검증하는 구간(HEV)이 반복될 때마다, 기판에 인가되는 소거 전압(Vers)은 증가할 수 있다.
상술된 조건에 따라, 파셜 블록 소거 동작을 수행하면, 선택된 서브 블록들에 포함된 페이지들에 저장된 데이터는 소거될 것이고, 비선택된 서브 블록들에 포함된 페이지들에 저장된 데이터는 유지될 것이다.
도 10 및 도 11은 본 발명의 일 실시 예에 따른 서브 블록의 크기를 설정하는 방법을 설명하기 위한 도면이다.
도 10은 서브 블록의 설정을 위해 메모리 컨트롤러가 메모리 장치로 제공하는 제어 신호를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 컨트롤러는 메모리 장치에 포함된 서브 블록 설정부에 저장된 데이터를 특징 설정 커맨드(Set Feature)를 이용하여 설정하거나 변경할 수 있다. 예를 들어, 서브 블록 설정부는 메모리 장치에 포함된 레지스터일 수 있다. 특징 설정 커맨드(Set Feature)는 특징 어드레스(Feature Address)에 대응하는 레지스터의 값을 변경하거나 설정하는 커맨드일 수 있다.
메모리 장치는 서브 블록 설정부에 대응하는 레지스터에 저장된 값을 기초로 서브 블록의 크기를 설정하기 때문에, 특징 설정 커맨드(Set Feature)를 이용하면, 메인 블록에 포함된 서브 블록의 크기를 변경할 수 있을 것이다.
구체적으로, 메모리 컨트롤러는 특징 설정 커맨드(Set Feature CMD), 설정 또는 변경하고자 하는 레지스터의 주소를 나타내는 특징 어드레스(Feature Address) 및 설정 또는 변경하고자 하는 데이터인 특징 데이터(Feature DATA)를 순차적으로 메모리 장치로 제공할 수 있다.
메모리 장치는 입력되는 커맨드를 디코딩하여, 해당 커맨드가 특징 설정 커맨드(Set Feature)라는 것을 식별할 것이다. 메모리 장치는 이어서 입력되는 특징 어드레스(Feature Address)에 해당하는 레지스터의 값을 특징 데이터(Feature DATA)로 설정할 것이다.
메모리 장치는 설정된 레지스터의 값에 따라 서브 블록의 크기를 설정할 것이다.
이후, 메모리 컨트롤러는 메모리 장치가 파셜 블록 소거 동작 또는 노멀 소거 동작을 수행하도록 소거 커맨드 및 어드레스를 메모리 장치로 제공할 수 있다(ERASE Command/Block Address). 메모리 장치는 파셜 블록 소거 동작에 대응하는 소거 커맨드 및 블록 어드레스가 입력되면, 해당 서브 블록에 대한 소거 동작을 수행할 것이다.
따라서, 메모리 컨트롤러는 특징 설정 커맨드(Set Feature)를 이용하여 소거하고자 하는 영역을 하나의 서브 블록으로 설정하고, 이후, 해당 서브 블록에 대한 파셜 블록 소거 커맨드를 제공함으로써, 특정 영역만을 선택적으로 소거할 수 있다.
도 11은 도 10의 제어 신호에 따라 설정된 서브 블록들을 포함하는 메인 블록을 설명하기 위한 도면이다.
도 11의 (a)는 메모리 장치에 포함된 서브 블록 설정부에 대응하는 레지스터에 저장된 데이터를 설명하기 위한 도면이다. (b)는 (a)의 특징 데이터(Feature DATA)에 따라 설정된 서브 블록의 구조를 나타내는 도면이다.
(a) 및 (b) 를 참조하면, 메모리 장치가 특징 설정 커맨드(Set Feature)에 따라 메모리 컨트롤러로부터 수신한 특징 데이터(Feature DATA)는 P1 내지 P4 데이터를 포함할 수 있다.
P1 내지 P4 데이터는 해당 레지스터의 특징 파라미터 값을 나타내는 서브 특징 파라미터 값들일 것이다(Sub Feature parameter 1 내지 4).
구체적으로, P1 데이터는 서브 블록을 설정하기 위한 시작 지점을 나타내는 값일 수 있다. 예를 들어, P1 데이터는 메인 블록에 포함된 복수의 페이지들 중 서브 블록의 시작 지점에 해당하는 페이지 번호일 수 있다.
P2 데이터 내지 P4 데이터는 각각의 서브 블록들의 경계 지점을 결정하는 값일 수 있다.
예를 들어, P2 데이터는 P1 데이터에 해당하는 페이지에서부터 첫 번째 서브 블록인 제0 서브 블록(Sub-Block 0)에 포함되는 페이지들의 개수를 나타낼 수 있다. P2 데이터는 제0 서브 블록(Sub-Block 0)의 마지막 페이지에서부터 두 번째 서브 블록인 제1 서브 블록(Sub-Block 1)에 포함되는 페이지들의 개수를 나타낼 수 있다. P3 데이터는 제1 서브 블록(Sub-Block 1)의 마지막 페이지에서부터 두 번째 서브 블록인 제2 서브 블록(Sub-Block 2)에 포함되는 페이지들의 개수를 나타낼 수 있다.
도 12는 종래 방법에 따른 시스템 블록의 업데이트 과정을 설명하기 위한 도면이다.
도 12을 참조하면, 메모리 컨트롤러(200)는 시스템 캐시 버퍼를 포함할 수 있다. 주기적으로 또는 메모리 컨트롤러(200)의 제어에 따라 시스템 캐시 버퍼에 저장된 데이터들은 메모리 장치(100)에 포함된 시스템 데이터 버퍼에 저장되는 방식으로 업데이트 될 수 있다. 실시 예에서, 시스템 캐시 버퍼는 SRAM 또는 DRAM일 수 있다. 이하에서는, 시스템 정보가 저장되는 메모리 블록인 시스템 블록이 갱신되는 과정을 보다 상세하게 설명한다.
① 시스템 캐시 버퍼에 저장된 맵핑 정보(L0, L1, L2P), 유효 페이지 수(Valid Page Count(VPC)), 소거 횟수(Erase Count(EC)) 및 리드 횟수(Read Count(RC))에 해당하는 데이터가 갱신된다.
② 새로운 블록인 타겟 B 블록에 시스템 데이터를 저장하기 위해 타겟 B블록을 소거 한다. 낸드 플래시 메모리는 이미 데이터가 저장된 메모리 블록에 다시 데이터를 저장할 수 없다. 따라서, 이전에 저장된 시스템 블록인 오리지널 A블록에 시스템 데이터를 새로 저장할 수 없다. 메모리 컨트롤러(200)는 메모리 장치(100)에 포함된 메모리 블록들 중 새로운 블록을 오픈하고, 오픈된 새로운 블록에 시스템 데이터를 저장하여야 한다. 따라서, 새로운 블록인 타겟 B블록이 소거된다.
③ 메모리 컨트롤러(200)는 타겟 B블록에 시스템 캐시 버퍼에 저장된 맵핑 정보(L0, L1, L2P), 유효 페이지 수(Valid Page Count(VPC)), 소거 횟수(Erase Count(EC)) 및 리드 횟수(Read Count(RC))에 해당하는 데이터를 저장한다.
④ 메모리 컨트롤러(200)는 타겟 B블록에 시스템 캐시 버퍼에 저장된 오픈 블록 정보, 핫/콜드 정보를 저장할 수 있다.
⑤ 메모리 컨트롤러(200)는 오리지널 A블록을 무효 처리한다.
따라서, 위 ① 내지 ⑤ 단계를 통해 시스템 블록을 업데이트 하는 경우 새로운 메모리 블록인 타겟 B 블록을 사용하여야 한다. 따라서, 오픈 블록을 1개 소비하여야 한다. 또한, 데이터가 변경되지 않은 오픈 블록 정보, 핫/콜드 정보를 저장하기 위한 데이터 입력 및 프로그램 시간이 발생한다.
도 13은 본 발명의 실시 예에 따른 시스템 블록의 업데이트 과정을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 컨트롤러(200)는 시스템 캐시 버퍼를 포함할 수 있다. 주기적으로 또는 메모리 컨트롤러(200)의 제어에 따라 시스템 캐시 버퍼에 저장된 데이터들은 메모리 장치(100)에 포함된 시스템 데이터 버퍼에 저장되는 방식으로 업데이트 될 수 있다. 실시 예에서, 시스템 캐시 버퍼는 SRAM 또는 DRAM일 수 있다. 이하에서는, 시스템 정보가 저장되는 메모리 블록인 시스템 블록이 갱신되는 과정을 보다 상세하게 설명한다.
① 시스템 캐시 버퍼에 저장된 맵핑 정보(L0, L1, L2P), 유효 페이지 수(Valid Page Count(VPC)), 소거 횟수(Erase Count(EC)) 및 리드 횟수(Read Count(RC))에 해당하는 데이터가 갱신된다.
② 오리지널 A블록에 포함된 영역들 중 갱신이 필요한 영역에 대한 파셜 블록 소거 동작이 수행된다. 즉, 본 발명의 실시 예에 따르면, 메모리 블록이 서브 블록 단위로 소거될 수 있다. 즉, 하나의 메모리 블록의 일부만이 소거될 수 있다. 따라서, 새로운 오픈 블록을 소비하지 않고, 기존에 시스템 데이터 버퍼 블록인 오리지널 A 블록을 사용할 수 있다.
③ 메모리 컨트롤러(200)는 오리지널 A블록의 소거된 영역에 시스템 캐시 버퍼에 저장된 맵핑 정보(L0, L1, L2P), 유효 페이지 수(Valid Page Count(VPC)), 소거 횟수(Erase Count(EC)) 및 리드 횟수(Read Count(RC))에 해당하는 데이터를 저장한다.
따라서, 도 12의 실시 예와 비교하여, 새로운 블록을 소비하지 않고, 또한 데이터의 변경이 없는 오픈 블록 정보, 핫/콜드 정보를 저장하기 위한 데이터 입력 및 프로그램 시간이 발생하지 않을 수 있다.
도 14는 본 발명의 실시 예에 따른 시스템 블록의 사용상태를 설명하기 위한 도면이다.
만일 펌웨어(Firmware(FW)), 체크포인트1(C1(Check Point1))이 고정된 플래시 블록 유닛(Fblock(Flash Block Unit)) 전체에 할당되는 경우, 메모리 블록 사이즈가 증가함에 따라 저장 장치의 성능 유지에 필요한 오버 프로비저닝 영역의 확보가 불리해질 수 있다.
그러나, 도 14를 참조하면, 본 발명의 실시 예에 따라 메모리 블록을 복수의 서로 다른 크기를 같은 서브 블록 단위로 분리하게 되면, 플래시 블록 유닛 (Fblock(NAND 1 Block Unit))을 나누어 2개의 파셜 블록으로 소비하게 된다. 즉, 하나의 플래시 블록 유닛 (Fblock(NAND 1 Block Unit))에 펌웨어(Firmware(FW)), 체크포인트1(C1(Check Point1))을 모두 할당할 수 있다. 펌웨어(Firmware(FW)), 체크포인트1(C1(Check Point1))은 리드 카운트만 증가하는 영역이므로, 이레이즈/쓰기 횟수가 발생하는 빈도가 매우 드물다. 따라서, 본 발명의 실시 예에 따라 하나의 플래시 블록 유닛 (Fblock(NAND 1 Block Unit))을 복수의 서로 다른 크기를 갖는 서브 블록들로 나누어 사용하는 경우 신뢰성에 있어서도 장점이 있을 수 있다.
도 15는 본 발명의 실시 예에 따른 쓰기 버퍼의 플러시 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 컨트롤러(200)는 데이터 쓰기 버퍼에 저장된 데이터를 호스트로부터 입력되는 플러시 커맨드에 응답하여 메모리 장치(100)에 포함된 데이터 버퍼에 저장할 수 있다. 실시 예에서, 데이터 쓰기 버퍼는 SRAM 또는 DRAM일 수 있다. 이하에서는, 데이터 쓰기 버퍼에 저장된 데이터가 메모리 장치(100)에 포함된 데이터 버퍼에 갱신되는 과정을 보다 상세하게 설명한다.
① 데이터 쓰기 버퍼에 데이터 0 및 데이터 1이 입력된다(CachedWriteBuffer).
② 오리지널 A블록에 포함된 영역들 중 갱신이 필요한 영역에 대한 파셜 블록 소거 동작이 수행된다. 즉, 본 발명의 실시 예에 따르면, 메모리 블록이 서브 블록 단위로 소거될 수 있다. 즉, 하나의 메모리 블록의 일부만이 소거될 수 있다. 따라서, 새로운 오픈 블록을 소비하지 않고, 기존에 데이터 버퍼 블록인 오리지널 A 블록을 사용할 수 있다.
③ 메모리 컨트롤러(200)는 오리지널 A블록의 소거된 영역에 데이터 쓰기 버퍼에 저장된 데이터 0 및 데이터 1을 저장한다.
따라서, 본 발명의 실시 예에 따르면, 시스템 블록의 경우와 동일하게 노멀 데이터를 캐시 버퍼에서 데이터 버퍼로 저장하는 경우에도 메모리 컨트롤러(200)는 별도의 프리 블록을 소비하지 않을 수 있다. 또한 갱신이 불필요한 데이터 저장을 위한 프로그램 시간 및 데이터 입력 시간이 발생하지 않을 수 있다.도 16은 저장 장치의 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 가비지 컬렉션 동작은 프리 블록을 확보하기 위해 수행되는 동작일 수 있다. 가비지 컬렉션은 희생 블록(Victim Block)들에 포함된 유효 데이터(Valid Data)를 프리 블록에 복사하고(copy), 희생 블록(Victim Block)들을 소거 하는 동작일 수 있다.
설명의 편의상 도 16에서는 하나의 메모리 블록이 제1 내지 제4 페이지(PG1~PG4)의 4개의 페이지들을 포함하는 것으로 설명하나, 본 발명의 실시 예가 여기에 제한되는 것은 아니다.
도 16의 가비지 컬렉션 동작은 S1 내지 S3 단계를 통해 수행될 수 있다.
S1 단계에서, 블록 0과 블록 1이 희생 블록(Victim BLK)으로 선정된다. 희생 블록을 선정하는 방법은 다양한 기준에 따라 수행될 수 있다. 예를 들어, 저장된 유효 데이터(Valid DATA)의 양이 일정 수준 이하인 메모리 블록들이 희생 블록으로 선정될 수 있다. 또는 저장된 유효 데이터(Valid DATA)와 무효 데이터(Invalid DATA)의 비율을 이용하여 희생 블록을 선정할 수도 있다.
블록 0(BLK0)의 제1 페이지 및 제2 페이지는 무효 데이터가 저장된 무효 페이지이고, 제3 페이지 및 제4 페이지는 유효 데이터가 저장된 유효 페이지일 수 있다.
블록 1(BLK1)의 제1 페이지 및 제4 페이지는 무효 데이터가 저장된 무효 페이지이고, 제2 페이지 및 제3 페이지는 유효 데이터가 저장된 유효 페이지일 수 있다.
메모리 컨트롤러는 프리 블록(타겟 블록)에 블록 0과 블록 1의 유효 페이지들에 저장된 데이터들을 복사할 수 있다. 복사하는 과정은 해당 유효 페이지들을 리드하고, 리드된 데이터를 다시 프리 블록에 프로그램 하는 방법으로 수행될 수 있다.
S2 단계에서, 메모리 컨트롤러는 블록 0 및 블록 1에 대한 노멀 소거 동작을 수행할 수 있다. 메모리 컨트롤러의 소거 동작에 따라 블록 0 및 블록 1에 저장된 모든 데이터가 소거될 수 있다.
S3 단계에서, 블록 0 및 블록 1은 프리 블록이 되고, S1 단계에서, 프리 블록이었던 타겟 블록은 유효 데이터를 포함하는 기입 완료 블록이 될 수 있다.
도 17은 본 발명의 실시 예에 따른 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 17을 참조하면, (A)에서 메모리 컨트롤러는 쓰기 요청(Write Request)이 호스트로부터 입력되면, 입력된 쓰기 요청을 쓰기 요청 처리 유닛(Write Handler)에 전달한다.
(B)에서, 메모리 컨트롤러는 프리 블록의 양에 의해 트리거링 컨디션을 결정할 수 있다.
(C)에서, 메모리 컨트롤러는 프리 블록의 양이 충분하게 확보된 경우 노멀 스테이트에 해당하고, 프리 블록의 양이 충분하지 않은 경우, 긴급 스테이트(Urgent State)에 해당하는 것으로 결정한다. 이때, 가비지 컬렉션에서 확보된 유효 데이터의 양이 한 블록의 사이즈보다 작은 경우에는 플렉서블 이레이즈(=파셜 블록 소거 동작)을 이용한 가비지 컬렉션 동작이 수행될 수 있다.
(D)에서, 메모리 컨트롤러는 노멀 스테이트인 경우에는 백그라운드 동작으로 가비지 컬렉션 동작을 수행하고, 긴급 스테이트인 경우에는 포그라운드 동작으로 가비지 컬렉션 동작을 수행한다. 또한, 유효 데이터의 양이 한 블록의 사이즈보다 작은 경우에는 플렉서블 이레이즈(=파셜 블록 소거 동작)을 이용한 가비지 컬렉션 동작이 포그라운드 동작으로 수행될 수 있다.
(E)에서 플렉서블 이레이즈(=파셜 블록 소거 동작)을 이용한 가비지 컬렉션 동작이 수행되는 경우에는 메모리 컨트롤러는 희생 블록(Victim Block)의 일부 페이지들(Partial Page)을 선택하고, 해당 영역을 소거한 뒤, 소거된 영역에 유효 페이지를 저장하고, 맵 업데이트를 진행할 수 있다.본 발명의 실시 예에 따른 가비지 컬렉션 동작은 후술하는 도 18 내지 21에 대한 설명에서 보다 상세하게 설명한다.
도 18은 도 1의 쓰기 요청 처리 유닛(210)의 구조를 설명하기 위한 블록도이다.
도 18을 참조하면, 쓰기 요청 처리 유닛(210)은 가비지 컬렉션 제어 유닛(211) 및 프리 블록 정보 저장부(212)를 포함할 수 있다.
프리 블록 정보 저장부(212)는 메모리 장치에 포함된 메모리 블록들의 상태에 관한 정보를 저장할 수 있다. 예를 들어, 프리 블록 정보 저장부(212)는 메모리 블록들의 상태가 프리 블록, 오픈 블록 또는 기입 완료 블록 중 어느 상태에 해당하는지를 저장할 수 있다. 프리 블록 정보 저장부(212)는 메모리 블록들 중 프리 블록들의 개수를 저장할 수 있다.
가비지 컬렉션 제어 유닛(211)은 메모리 장치에 대한 가비지 컬렉션 동작을 제어할 수 있다.
구체적으로, 가비지 컬렉션 제어 유닛(211)은 프리 블록 정보 저장부(212)에 저장된 프리 블록의 개수에 따라 가비지 컬렉션 동작의 수행여부를 결정할 수 있다. 예를 들어, 가비지 컬렉션 제어 유닛(211)은 프리 블록의 개수가 제1 기준값(TH1)을 초과하면, 가비지 컬렉션 동작을 수행하지 않을 수 있다.
가비지 컬렉션 제어 유닛(211)은 프리 블록의 개수가 제1 기준값(TH1)보다 작거나 같으면 가비지 컬렉션 동작을 수행할 수 있다.
실시 예에서, 가비지 컬렉션 제어 유닛(211)은 프리 블록의 개수가 제2 기준값(TH2)을 초과하는지 여부에 따라 가비지 컬렉션 동작을 백그라운드 동작으로 수행할 지 또는 포그라운드 동작으로 수행할지를 결정할 수 있다. 백그라운드 동작은 메모리 장치가 유휴(IDLE) 상태인 동안에 수행되는 동작일 수 있다. 포그라운드 동작으로 가비지 컬렉션 동작이 수행되는 동안에는 메모리 장치는 다른 동작을 수행할 수 없을 것이다.
예를 들어, 가비지 컬렉션 제어 유닛(211)은 프리 블록의 개수가 제2 기준값(TH2)을 초과하면, 가비지 컬렉션 동작을 백그라운드로 수행하고, 프리 블록의 개수가 제2 기준값(TH2)보다 작거나 같으면 프리 블록의 확보가 시급하므로, 가비지 컬렉션 동작을 포그라운드 동작으로 수행할 수 있다.
실시 예에서, 가비지 컬렉션 제어 유닛(211)은 메모리 블록들 중 적어도 하나 이상의 메모리 블록들을 희생블록으로 선정할 수 있다.
가비지 컬렉션 제어 유닛(211)은 적어도 하나 이상의 희생 블록에 포함된 유효 데이터를 프리 블록에 복사하고, 희생 블록들을 소거함으로써 프리 블록을 확보할 수 있다.
실시 예에서, 가비지 컬렉션 제어 유닛(211)은 가비지 컬렉션 동작이 포그라운드 동작으로 수행될 때, 희생 블록들에 포함된 유효 데이터의 양이 하나의 메인 블록에 저장되는 용량을 초과하는지 여부를 판단할 수 있다.
가비지 컬렉션 제어 유닛(211)은 희생 블록들에 포함된 유효 데이터의 양이 하나의 메인 블록에 저장되는 용량을 초과하면, 노멀 소거 동작을 이용한 가비지 컬렉션 동작을 수행할 수 있다.
가비지 컬렉션 제어 유닛(211)은 희생 블록들에 포함된 유효 데이터의 양이 하나의 메인 블록에 저장되는 용량을 초과하지 않으면, 파셜 블록 소거 동작을 이용하여 가비지 컬렉션 동작을 수행할 수 있다.
구체적으로, 가비지 컬렉션 제어 유닛(211)은 희생 블록들에 포함된 유효 데이터를 저장할 타겟 블록을 선정할 수 있다. 타겟 블록은 기입 완료 블록들 중 무효 데이터의 양이 희생 블록들에 포함된 유효 데이터의 양보다 많은 블록일 수 있다.
가비지 컬렉션 제어 유닛(211)은 도 10 내지 11에 따라 설명된 서브 블록 설정 동작에 따라 타겟 블록의 무효 데이터가 저장된 무효 페이지들을 적어도 하나 이상의 서브 블록들로 설정할 수 있다.
가비지 컬렉션 제어 유닛(211)은 타겟 블록에 포함된 적어도 하나 이상의 서브 블록들을 파셜 블록 소거 동작을 이용하여 선택적으로 소거할 수 있다.
가비지 컬렉션 제어 유닛(211)은 소거된 서브 블록에 희생 블록들에 포함된 유효 데이터를 복사할 수 있다.
가비지 컬렉션 제어 유닛(211)은 희생 블록들을 소거하여 프리 블록들을 확보할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 19를 참조하면, S1401단계에서, 저장 장치는 호스트로부터 쓰기 요청을 수신할 수 있다.
S1403 단계에서, 저장 장치는 프리 블록의 개수가 프리 블록의 개수가 제1 기준값(TH1)보다 작거나 같은지 여부를 판단할 수 있다. 판단 결과 프리 블록의 개수가 제1 기준값(TH1)보다 크면 S1411단계로 진행하고, 제1 기준값(TH1)보다 작거나 같으면 S1405단계로 진행한다.
S1405 단계에서, 저장 장치는 프리블록의 개수가 제2 기준값(TH2)보다 작거나 같은지 여부를 판단할 수 있다. 판단 결과, 프리 블록의 개수가 제2 기준값(TH2)보다 크면 S1407단계로 진행하고, 제2 기준값(TH2)보다 작거나 같으면 S1409단계로 진행한다.
S1407 단계에서, 저장 장치는 백그라운드 동작으로 가비지 컨트롤 동작을 수행할 수 있다. 저장 장치가 백그라운드 동작으로 가비지 컨트롤 동작을 수행하는 방법은 후술하는 도 15에 대한 설명에서 보다 상세하게 설명한다.
S1409 단계에서, 저장 장치는 포그라운드 동작으로 가비지 컨트롤 동작을 수행할 수 있다. 저장 장치가 포그라운드 동작으로 가비지 컨트롤 동작을 수행하는 방법은 후술하는 도 16에 대한 설명에서 보다 상세하게 설명한다.
S1411 단계에서, 저장 장치는 쓰기 요청을 처리할 수 있다. 구체적으로, 저장 장치는 쓰기 요청된 쓰기 데이터를 프리 블록에 저장할 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 20은 도 19의 백그라운드 가비지 컨트롤 동작을 설명하는 도면이다.
도 20을 참조하면, S1501 단계에서, 저장 장치는 희생 블록들을 선정할 수 있다. 구체적으로, 저장 장치는 메모리 블록들 중 적어도 하나 이상의 메모리 블록들을 희생블록으로 선정할 수 있다. 희생 블록을 선정하는 방법은 다양한 기준에 따라 수행될 수 있다. 예를 들어, 저장된 유효 데이터(Valid DATA)의 양이 일정 수준 이하인 메모리 블록들이 희생 블록으로 선정될 수 있다. 또는 저장된 유효 데이터(Valid DATA)와 무효 데이터(Invalid DATA)의 비율을 이용하여 희생 블록을 선정할 수도 있다.
S1503 단계에서, 저장 장치는 유효 데이터를 프리 블록에 복사할 수 있다. 구체적으로, 저장 장치는 적어도 하나 이상의 희생 블록에 포함된 유효 데이터가 저장된 유효 페이지들을 리드하고, 리드된 유효 데이터를 다시 프리 블록에 프로그램할 수 있다.
S1505 단계에서, 저장 장치는 적어도 하나 이상의 희생 블록을 소거할 수 있다.
희생 블록들의 소거 동작은 노멀 소거 동작에 따라 수행될 수 있다.
S1507 단계에서, 저장 장치는 맵핑 정보를 갱신할 수 있다. 구체적으로, 저장 장치는 유효 데이터에 대응하는 논리 어드레스와 물리 어드레스의 맵핑 관계를 나타내는 맵핑 정보를 갱신할 수 있다.
도 21은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 21은 도 19의 포그라운드 가비지 컨트롤 동작을 설명하는 도면이다.
도 21을 참조하면, S1601 단계에서, 저장 장치는 희생 블록들을 선정할 수 있다. 구체적으로, 저장 장치는 메모리 블록들 중 적어도 하나 이상의 메모리 블록들을 희생블록으로 선정할 수 있다. 희생 블록을 선정하는 방법은 다양한 기준에 따라 수행될 수 있다. 예를 들어, 저장된 유효 데이터(Valid DATA)의 양이 일정 수준 이하인 메모리 블록들이 희생 블록으로 선정될 수 있다. 또는 저장된 유효 데이터(Valid DATA)와 무효 데이터(Invalid DATA)의 비율을 이용하여 희생 블록을 선정할 수도 있다.
S1603 단계에서, 저장 장치는 희생 블록들에 포함된 유효 데이터의 양이 하나의 메인 블록에 저장되는 용량을 초과하는지 여부를 판단할 수 있다. 판단 결과 희생 블록들에 포함된 유효 데이터의 양이 하나의 메인 블록에 저장되는 용량을 초과하면 S1605 단계로 진행하고, 희생 블록들에 포함된 유효 데이터의 양이 하나의 메인 블록에 저장되는 용량을 초과하지 않으면, S1611 단계로 진행한다.
S1605 단계에서, 저장 장치는 유효 데이터를 프리 블록에 복사할 수 있다. 구체적으로, 저장 장치는 적어도 하나 이상의 희생 블록에 포함된 유효 데이터가 저장된 유효 페이지들을 리드하고, 리드된 유효 데이터를 다시 프리 블록에 프로그램할 수 있다.
S1607 단계에서, 저장 장치는 적어도 하나 이상의 희생 블록을 소거할 수 있다.
희생 블록들의 소거 동작은 노멀 소거 동작에 따라 수행될 수 있다.
S1609 단계에서, 저장 장치는 맵핑 정보를 갱신할 수 있다. 구체적으로, 저장 장치는 유효 데이터에 대응하는 논리 어드레스와 물리 어드레스의 맵핑 관계를 나타내는 맵핑 정보를 갱신할 수 있다.
S1611 단계에서, 저장 장치는 타겟 블록을 선정할 수 있다. 타겟 블록은 기입 완료 블록들 중 무효 데이터의 양이 희생 블록들에 포함된 유효 데이터의 양보다 많은 블록일 수 있다.
S1613 단계에서, 저장 장치는 타겟 블록의 일부를 소거할 수 있다. 구체적으로, 저장 장치는 타겟 블록에 포함된 복수의 페이지들 중 무효 데이터를 저장하는 무효 페이지들을 소거할 수 있다. 예를 들어, 저장 장치는 타겟 블록에 포함된 무효 페이지들을 적어도 하나 이상의 서브 블록들로 설정할 수 있다. 저장 장치는 설정된 서브 블록을 파셜 블록 소거 동작에 따라 소거할 수 있다.
S1615 단계에서, 저장 장치는 희생 블록에 포함된 유효 데이터를 타겟 블록에 포함된 소거된 서브 블록에 저장할 수 있다.
S1617 단계에서, 저장 장치는 희생 블록을 소거할 수 있다.
희생 블록들의 소거 동작은 노멀 소거 동작에 따라 수행될 수 있다.
S1619 단계에서, 저장 장치는 맵핑 정보를 갱신할 수 있다. 구체적으로, 저장 장치는 유효 데이터에 대응하는 논리 어드레스와 물리 어드레스의 맵핑 관계를 나타내는 맵핑 정보를 갱신할 수 있다.
도 22는 도 1의 메모리 컨트롤러(200)의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 22를 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 23은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 23을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 24를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 25는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 25를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 11을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
131: 서브 블록 설정부
200: 메모리 컨트롤러
210: 쓰기 요청 처리 유닛
300: 호스트

Claims (20)

  1. 복수의 서브 블록들을 각각 포함하는 복수의 메인 블록들을 포함하는 메모리 장치; 및
    상기 메인 블록들 중 데이터가 저장되지 않은 프리 블록들을 확보하기 위한 가비지 컬렉션 동작을 수행하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하는 경우 상기 메인 블록들 중 선택된 타겟 블록을 전부 소거하고, 상기 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하지 않는 경우 선택된 타겟 블록의 일부를 소거하는 쓰기 요청 처리 유닛을 포함하는 저장 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 메모리 장치는,
    상기 서브 블록들의 크기를 설정하는 서브 블록 설정부;를 포함하는 저장 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 쓰기 요청 처리 유닛은,
    상기 복수의 메인 블록들 중 프리 블록들의 개수를 저장하는 프리 블록 정보 저장부; 및
    상기 프리 블록들의 개수가 제1 기준값보다 작거나 같으면 상기 가비지 컬렉션 동작을 수행하는 가비지 컬렉션 제어 유닛을 더 포함하는 저장 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 프리 블록들의 개수를 상기 제1 기준값보다 작은 값을 갖는 제2 기준값과 비교하고 비교결과에 따라 상기 가비지 컬렉션 동작의 수행 여부를 결정하는 저장 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 프리 블록들의 개수가 상기 제2 기준값보다 작거나 같으면, 포그라운드 동작으로 상기 가비지 컬렉션 동작을 수행하는 저장 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 프리 블록들의 개수가 상기 제2 기준값을 초과하면, 백그라운드 동작으로 상기 가비지 컬렉션 동작의 수행 여부를 결정하는 저장 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하면, 상기 프리 블록들 중 적어도 하나 이상의 프리 블록들을 상기 타겟 블록으로 선정하는 저장 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 희생 블록들에 포함된 유효 데이터를 상기 타겟 블록에 복사하는 저장 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 희생 블록들을 소거하는 저장 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하지 않으면, 상기 복수의 메인 블록들 중 상기 희생 블록들에 포함된 유효 데이터의 양을 초과하는 무효 데이터를 저장하는 메인 블록을 상기 타겟 블록으로 선정하는 저장 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 서브 블록 설정부는,
    상기 타겟 블록에 포함된 무효 데이터를 저장하는 무효 페이지들을 적어도 하나 이상의 서브 블록들로 설정하는 저장 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 적어도 하나 이상의 서브 블록들을 소거하는 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    소거된 상기 적어도 하나 이상의 서브 블록들에 상기 희생 블록들에 포함된 유효 데이터를 복사하는 저장 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 가비지 컬렉션 제어 유닛은,
    상기 희생 블록들을 소거하는 저장 장치.
  15. 복수의 서브 블록들을 각각 포함하는 복수의 메인 블록들을 포함하는 메모리 장치 및 상기 메인 블록들 중 데이터가 저장되지 않은 프리 블록들을 확보하기 위한 가비지 컬렉션 동작을 수행하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서,
    상기 메인 블록들 중 선정된 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하는지 판단하는 단계;
    상기 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하는 경우 선택된 타겟 블록의 전부를 소거하는 단계; 및
    상기 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하지 않는 경우 선택된 타겟 블록의 일부를 소거하는 단계를 포함하는 저장 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 희생 블록들을 소거하는 단계는,
    상기 메인 블록들 중 선정된 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하면, 상기 프리 블록들 중 적어도 하나 이상의 프리 블록들을 상기 타겟 블록으로 선정하는 단계;
    상기 희생 블록들에 포함된 유효 데이터를 상기 타겟 블록에 복사하는 단계; 및
    상기 희생 블록들을 소거하는 단계;를 포함하는 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 희생 블록들을 소거하는 단계는,
    상기 메인 블록들 중 선정된 희생 블록들에 포함된 유효 데이터의 양이 상기 메인 블록 1개의 용량을 초과하지 않으면, 상기 복수의 메인 블록들 중 상기 희생 블록들에 포함된 유효 데이터의 양을 초과하는 무효 데이터를 저장하는 메인 블록을 상기 타겟 블록으로 선정하는 단계; 및
    상기 타겟 블록에 포함된 무효 데이터를 저장하는 무효 페이지들을 소거하는 단계;를 포함하는 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 무효 페이지들을 소거하는 단계는,
    상기 무효 페이지들을 적어도 하나 이상의 서브 블록들로 설정하는 단계; 및
    상기 적어도 하나 이상의 서브 블록들을 소거하는 단계;를 포함하는 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 희생 블록들을 소거하는 단계는,
    소거된 상기 적어도 하나 이상의 서브 블록들에 상기 희생 블록들에 포함된 유효 데이터를 복사하는 단계를 더 포함하는 동작 방법.
  20. 삭제
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