JP2021140851A - 半導体記憶装置 - Google Patents

Abstract

【課題】セルに過剰な電圧を与えずに短時間でフォーミング可能にする。【解決手段】メモリは第１配線と第２配線とメモリセルとを備える。第３配線がｍ（ｍ≧２）本ずつの第１配線のグループに対応して設けられる。第１選択回路はグループからそれぞれ任意の第１配線を選択し、該グループに対応する第３配線に接続する。少なくとも１本の第４配線が第３配線に対応して設けられる。第２選択回路は第３配線を選択し、選択された第３配線に第４配線を接続する。第３選択回路は第２配線を選択する。第１ドライバは第４配線に電圧を印加する。第２ドライバは第３選択回路に接続される。第１ドライバが第４配線を介してグループから選択される第１配線に対応する第３配線を充電する。第１および第２選択回路が、選択される第１配線および当該第１配線に対応する第３配線を電気的に浮遊状態とする。第２ドライバが、選択される第２配線に電圧を印加する。【選択図】図２

Description

本実施形態は半導体記憶装置に関する。

半導体記憶装置に用いられる可変抵抗素子は、少なくとも２つの抵抗値、例えば高抵抗状態と低抵抗状態とを電気的に切り替えることが可能な素子である。可変抵抗素子の抵抗状態を電気的に切り替えることができるようにするためには、可変抵抗素子内に導電性パスを形成する初期化工程（以下、フォーミングと呼ぶ）が必要である。フォーミングは、選択した可変抵抗素子の上部電極（ビット線）と下部電極（ワード線）との間に電圧を印加することで行う。

しかし、可変抵抗素子を１つずつ（１ビットずつ）フォーミングすると、フォーミングに長い時間がかかってしまう。一方、複数の可変抵抗素子（複数のビット）を同時にフォーミングすると、該複数の可変抵抗素子に電圧を印加し続けるため、先にフォーミングが完了した可変抵抗素子に電圧のストレスが継続的にかかってしまう。

特許５４０４６７４号（米国特許第８６０５４８５号） 特許４８６１４４４号（米国特許第８３９１０４７号）

特定のメモリセルに過剰な電圧ストレスを与えることなく、複数のメモリセルを短時間でフォーミングすることができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、複数の第１配線と、複数の第２配線と、複数の第１配線と複数の第２配線との間に接続された複数のメモリセルとを備える。複数の第３配線が、ｍ（ｍ≧２）本ずつの複数の第１配線のグループに対応して設けられている。第１選択回路は、グループからそれぞれ任意の第１配線を選択し、該グループに対応する第３配線に接続する。少なくとも１本の第４配線は、複数の第３配線に対応して設けられた。第２選択回路は、複数の第３配線から任意の第３配線を選択し、選択された第３配線に第４配線を接続する。第３選択回路は、複数の第２配線から任意の第２配線を選択する。第１ドライバは、第４配線に電圧を印加する。第２ドライバは第３選択回路に接続されている。第１ドライバが、第４配線を介して少なくとも１つのグループから選択される第１配線に対応する第３配線を充電する。第１および第２選択回路が、選択される第１配線および当該第１配線に対応する第３配線を電気的に浮遊状態とする。第２ドライバが、選択される第２配線に電圧を印加する。

第１の実施形態に係る不揮発性半導体記憶装置の構成例を示す図。 第１実施形態によるカラムデコーダの構成例を示すブロック図。 第１実施形態によるフォーミング処理の一例を示すタイミング図。 第２実施形態によるカラムデコーダの構成例を示すブロック図。 第３実施形態によるカラムデコーダの構成例を示すブロック図。 第４実施形態によるカラムデコーダの構成例を示すブロック図。 第５実施形態によるカラムデコーダの構成例を示すブロック図。 フォーミング強度の調整方法を示す図。 フォーミング強度の調整方法を示す図。 第５実施形態によるフォーミング処理の一例を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成例を示す図である。不揮発性半導体記憶装置１００（以下単に、記憶装置１００）は、例えば、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ（Resistance Random Access Memory））、相変化ランダムアクセスメモリ（ＰＲＡＭ（Phase-Change RAM）またはＰＣＭ（Phase-Change Memory））、界面相変化型ランダムアクセスメモリ(ｉＰＣＭ（interfacial PCM）)、ＮＡＮＤ型強誘電体メモリ(ＦｅＮＡＮＤ（Ferroelectric NAND-type memory）)、磁気ランダムアクセスメモリ（ＭＲＡＭ（Magnetic RAM））等の電流検出型メモリのいずれかでよい。記憶装置１００は、メモリセルアレイＭＣＡ及び周辺回路として制御回路１０、２０を有する。

メモリセルアレイＭＣＡは、データを格納する複数のメモリセルＭＣを二次元または三次元配置して構成されている。メモリセルアレイＭＣＡは、複数のワード線ＷＬと、複数のビット線ＢＬとを有する。ワード線ＷＬとビット線ＢＬとは互いに交差しており、例えば、平面レイアウトにおいて略直交している。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられており、ワード線ＷＬとビット線ＢＬとの間に接続されている。よって、メモリセルアレイＭＣＡは、いわゆる、クロスポイント型メモリセルアレイである。尚、ワード線ＷＬの数、ビット線ＢＬの数、並びに、メモリセルＭＣの個数は、特に限定しない。

複数のメモリセルＭＣは、それぞれ抵抗素子Ｒと例えばダイオードＤのような非線形素子とを含む。抵抗素子ＲおよびダイオードＤは、ビット線ＢＬとワード線ＷＬとの間に直列に接続されている。抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶することができる。ダイオードＤは、選択セルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）するために配置されている。ダイオードＤは、選択セルへのアクセスの際に回り込み電流（sneak current）を防止するために設けられている。抵抗素子Ｒの一端は、ビット線ＢＬに接続され、抵抗素子Ｒの他端は、ダイオードＤの一端（アソード）に接続されている。ダイオードＤの他端（カソード）は、ワード線ＷＬに接続されている。なお、メモリセルＭＣにおいて、ダイオードＤの接続方向は逆であってもよい。また、メモリセルＭＣにおいて、抵抗素子ＲおよびダイオードＤの配置関係は逆であってもよい。 また、メモリセルＭＣは、ユニポーラ型メモリセルであってもよく、バイポーラ型メモリセルであってもよい。メモリセルＭＣは、ダイオードＤ以外の２端子スイッチ部を備えていてもよい。２端子スイッチ部は以下の特性を有していてもよい。例えば、２端子間に印加する電圧が閾値以下の場合、２端子スイッチ部は、高抵抗状態、例えば電気的に非導通である一方で、２端子間に印加する電圧が閾値を超える場合、低抵抗状態、例えば電気的に導通状態に変わる。２端子スイッチ部がオン状態において、保持電流値以上の電流が流れ続ける場合にオン状態を維持する。電圧がどちらの極性でも、この機能を有していてもよい。

抵抗素子Ｒは、例えば、ダイオードＤが順方向となるようにメモリセルＭＣの両端に所定のセット電圧が印加されると、高抵抗状態から低抵抗状態へ遷移する（ｓｅｔ状態）。また、抵抗素子Ｒは、例えば、ダイオードＤが順方向となるようにメモリセルＭＣの両端に所定のリセット電圧が印加されると、低抵抗状態から高抵抗状態へ遷移する（ｒｅｓｅｔ状態）。例えば、メモリセルＭＣがＰＣＭおよびｉＰＣＭである場合、メモリセルＭＣに電流を流すと、メモリセルＭＣの相変化膜が相転移し、それにより、ＰＣＭ素子またはｉＰＣＭ素子からなる抵抗素子Ｒは、低抵抗状態（ｓｅｔ状態）または高抵抗状態（ｒｅｓｅｔ状態）になる。これにより、メモリセルＭＣは、論理データを記憶することができる。例えば、低抵抗状態（ｓｅｔ状態）を“０”データとし、高抵抗状態（ｒｅｓｅｔ状態）を“１”データとすれば、メモリセルＭＣは、少なくとも１ビットデータ（“０”または“１”）を格納することができる。このように、抵抗素子Ｒは、少なくとも２つの抵抗値の状態間で遷移可能な素子である。

しかし、製造直後のメモリセルＭＣは、電流経路に存在する絶縁膜等（図示せず）が障壁となって、通常動作に用いられる電圧ではｓｅｔ状態またはｒｅｓｅｔ状態にするために必要な電流を流すことができない。従って、各メモリセルＭＣをｓｅｔ状態およびｒｅｓｅｔ状態に遷移可能にするために、すなわち、電気的に抵抗値を制御できる状態にするために、フォーミング処理が製造後の検査工程で行われる。フォーミング処理は、メモリセルＭＣに所定の大きさと時間幅を持つ電圧パルスを印加することで各メモリセルＭＣに電流を流し、メモリセルＭＣにデータを書き込むことができるようにする初期化工程である。

制御回路１０、２０は、メモリセルアレイＭＣＡを制御する。制御回路１０は、ロウデコーダＲＤ、ワード線ドライバＷＤＲＶ、アドレスバッファＡＤＢＦ、電圧生成回路ＶＧＥＮ等を含む。制御回路２０は、カラムデコーダＣＤ、ビット線ドライバＢＤＲＶ、センスアンプＳＡ、アドレスバッファＡＤＢＦ、ページバッファＰＧＢＦ、電圧生成回路ＶＧＥＮ等を含む。

アドレスバッファＡＤＢＦは、フォーミング／読出し／書き込み／消去時に、選択するワード線ＷＬまたはビット線ＢＬのアドレス信号を外部から受け取り一時的に保持する。アドレスバッファＡＤＢＦは、アドレス信号をロウデコーダＲＤまたはカラムデコーダＣＤに供給する。

ロウデコーダＲＤは、アドレス信号をデコードして、アドレス信号に従って複数のワード線ＷＬから任意のワード線ＷＬを選択する。ワード線ドライバＷＤＲＶは、ロウデコーダＲＤを介して、選択ワード線ＷＬに所定の電圧を印加し、フォーミング／読出し／書き込み／消去の動作を実行可能にする。

カラムデコーダＣＤは、アドレス信号をデコードして、アドレス信号に従ったビット線ＢＬを選択する。ビット線ドライバＢＤＲＶは、選択されたビット線ＢＬに所定の電圧を印加し、フォーミング／読出し／書き込み／消去の動作を実行可能にする。センスアンプＳＡは、選択ビット線ＢＬから読み出されたデータを検出し、そのデータをページバッファＰＧＢＦへ転送する。ページバッファＰＧＢＦは、選択ビット線ＢＬに書き込むためのデータまたは選択ビット線ＢＬから読み出したデータを一時的に保持（ラッチ）する。

制御回路１０、２０の電圧生成回路ＶＧＥＮは、選択ワード線ＷＬおよび選択ビット線ＢＬに印加するための様々な電圧を外部電源から生成する昇圧回路または降圧回路である。

このような構成により、制御回路１０、２０は、任意のワード線ＷＬおよび任意のビット線ＢＬを選択して、様々な電圧を印加することができる。その結果、選択ワード線ＷＬと選択ビット線ＢＬとの間に接続されたメモリセルＭＣ（選択セル）に対して、フォーミング／読出し／書き込み／消去の動作を実行することができる。

図２は、第１実施形態によるカラムデコーダの構成例を示すブロック図である。カラムデコーダＣＤは、アドレスバッファＡＤＢＦからのアドレス信号ＡＤＤに従って、選択ビット線ＢＬにビット線ドライバＢＤＲＶからの所定電圧を印加するように構成されている。より詳細には、カラムデコーダＣＤは、複数の選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃと、少なくとも１つの選択回路ＳＥＬ２ａと、複数のローカルビット線ＬＢＬと、少なくとも１本のグローバルビット線ＧＢＬとを備えている。

複数の選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、ｍ本（ｍは２以上の整数）ずつのビット線ＢＬのグループＢＬＧａ〜ＢＬＧｃに対応して設けられている。選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、それぞれグループＢＬＧａ〜ＢＬＧｃから任意のビット線ＢＬを選択してローカルビット線ＬＢＬに接続するように構成されている。ローカルビット線ＬＢＬａ〜ＬＢＬｃは、ｍ本ずつのビット線ＢＬのグループＢＬＧａ〜ＢＬＧｃに対応して設けられており、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃに対応して設けられている。即ち、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃおよびローカルビット線ＬＢＬａ〜ＬＢＬｃは、互いに同数設けられており、ビット線ＢＬのグループＢＬＧａ〜ＢＬＧｃの数に対応している。尚、図２において、ｍは５であるが、これに限定されない。また、ビット線ＢＬのグループＢＬＧａ〜ＢＬＧｃ、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃ、ローカルビット線ＬＢＬａ〜ＬＢＬｃの数も３つに限定されず、それより少なくても、それより多くてもよい。

選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、トランジスタ等で構成されたスイッチング回路である。選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、例えば、アドレス信号ＡＤＤに従って、それぞれグループＢＬＧａ〜ＢＬＧｃから１本のビット線ＢＬを選択し、その選択ビット線ＢＬを、対応するローカルビット線ＬＢＬａ〜ＬＢＬｃに接続する。

選択回路ＳＥＬ２ａは、複数のローカルビット線ＬＢＬａ〜ＬＢＬｃに対応して設けられており、ローカルビット線ＬＢＬａ〜ＬＢＬｃから任意のローカルビット線を選択してグローバルビット線ＧＢＬａに接続するように構成されている。グローバルビット線ＧＢＬａは、複数のローカルビット線ＬＢＬａ〜ＬＢＬｃに対応して設けられており、選択回路ＳＥＬ２ａに対応して設けられている。即ち、選択回路ＳＥＬ２ａおよびグローバルビット線ＧＢＬａは、互いに同数設けられている。尚、図２において、選択回路ＳＥＬ２ａおよびグローバルビット線ＧＢＬａは１つずつ設けられている。しかし、選択回路ＳＥＬ２ａおよびグローバルビット線ＧＢＬａの数は、これに限定されない。また、選択回路ＳＥＬ２ａおよびグローバルビット線ＧＢＬａに対応するローカルビット線の数も３本に限定されず、それより少なくても、それより多くてもよい。

選択回路ＳＥＬ２ａは、トランジスタ等で構成されたスイッチング回路である。選択回路ＳＥＬ２ａは、例えば、アドレス信号ＡＤＤに従って、ローカルビット線ＬＢＬａ〜ＬＢＬｃから１本または複数のローカルビット線を選択し、その選択ローカルビット線を対応するグローバルビット線ＧＢＬａに接続する。

グローバルビット線ＧＢＬａは、ビット線ドライバＢＤＲＶおよびセンスアンプＳＡに接続されており、ビット線ドライバＢＤＲＶから所定の電圧をビット線ＢＬ側へ供給し、あるいは、ビット線ＢＬから読み出されたデータをセンスアンプＳＡへ伝達する。ビット線ドライバＢＤＲＶは、グローバルビット線ＧＢＬａ、選択回路ＳＥＬ２ａ、ローカルビット線ＬＢＬａ〜ＬＢＬｃ、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃを介して、選択ビット線ＢＬに電圧を印加する。

選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、それぞれビット線ＢＬのグループＢＬＧａ〜ＢＬＧｃから１本ずつビット線ＢＬを選択し、ローカルビット線ＬＢＬａ〜ＬＢＬｃに接続する。即ち、各グループＢＬＧａ〜ＢＬＧｃから選択される選択ビット線ＢＬは、１本ずつである。一方、選択回路ＳＥＬ２ａは、複数のローカルビット線ＬＢＬａ〜ＬＢＬｃから１または複数のローカルビット線を選択してグローバルビット線ＧＢＬａに接続可能に構成されている。従って、グローバルビット線ＧＢＬａは、ローカルビット線ＬＢＬａ〜ＬＢＬｃの全てに同時に接続され、所定電圧を供給することもできる。

次に、本実施形態による記憶装置１００のフォーミング処理について説明する。

図３は、第１実施形態によるフォーミング処理の一例を示すタイミング図である。フォーミング処理は、記憶装置１００の製造後、その出荷前の検査工程において実行すればよい。尚、本実施形態において、非選択ビット線ＢＬはハイレベルとなっており、プリチャージ時に選択ビット線ＢＬはロウレベルに充電される。

まず、時点ｔ０より前において、ワード線ＷＬ、ビット線ＢＬ、ローカルビット線ＬＢＬａ〜ＬＢＬｃ、グローバルビット線ＧＢＬａは、全て非選択状態となっている。

次に、ｔ０〜ｔ１において、選択ビット線ＢＬのプリチャージを行う。

ｔ０において、図２の選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃがグループＢＬＧａ〜ＢＬＧｃからそれぞれ１本ずつビット線ＢＬを選択し、その選択ビット線ＢＬをローカルビット線ＬＢＬａ〜ＬＢＬｃのそれぞれに接続する。選択回路ＳＥＬ２ａは、ローカルビット線ＬＢＬａ〜ＬＢＬｃをグローバルビット線ＧＢＬａに共通に接続する。

尚、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃが選択ビット線ＢＬをローカルビット線ＬＢＬａ〜ＬＢＬｃに接続するタイミングは、選択回路ＳＥＬ２ａがローカルビット線ＬＢＬａ〜ＬＢＬｃをグローバルビット線ＧＢＬａに接続するタイミングの前または後のいずれでもよい。即ち、選択ビット線ＢＬとローカルビット線ＬＢＬａ〜ＬＢＬｃとの接続タイミングは、ローカルビット線ＬＢＬａ〜ＬＢＬｃにプリチャージ電圧を印加するタイミングの前または後のいずれでもよい。選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃが選択回路ＳＥＬ２ａよりも先にスイッチング動作する場合、選択回路ＳＥＬ２ａがスイッチング動作したときにローカルビット線ＬＢＬａ〜ＬＢＬｃおよび選択ビット線ＢＬが同時にプリチャージされる。選択回路ＳＥＬ２ａが選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃよりも先にスイッチング動作する場合、選択回路ＳＥＬ２ａがスイッチング動作したときにローカルビット線ＬＢＬａ〜ＬＢＬｃがプリチャージされ、次に、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃがスイッチング動作したときに選択ビット線ＢＬがプリチャージされる。

ｔ０において、ビット線ドライバＢＤＲＶは、グローバルビット線ＧＢＬａをロウレベルに活性化し、ローカルビット線ＬＢＬａ〜ＬＢＬｃをロウレベルに充電する。それとともに、ビット線ドライバＢＤＲＶは、ローカルビット線ＬＢＬａ〜ＬＢＬｃのそれぞれに接続された選択ビット線ＢＬもロウレベルに充電する。非選択ビット線ＢＬは、ハイレベルのまま維持されている。

次に、ｔ１において、選択回路ＳＥＬ２ａがグローバルビット線ＧＢＬａをローカルビット線ＬＢＬａ〜ＬＢＬｃから電気的に切断する。このとき、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、選択ビット線ＢＬとそれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃとを互いに接続している。これにより、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃ、ＳＥＬ２ａは、選択ビット線ＢＬおよびそれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃを電気的に浮遊状態にする。このとき、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＬＢＬｃは、充電されており、電荷（例えば、電子）を充分に保持した状態で浮遊状態になっている。

次に、ｔ２において、ワード線ドライバＷＤＲＶが選択ワード線ＷＬに電圧を印加する。例えば、ロウデコーダＲＤは、複数のワード線ＷＬから１本のワード線ＷＬを選択し、ワード線ドライバＷＤＲＶがその選択ワード線ＷＬに所定の電圧（ハイレベル）を印加する。これにより、選択ワード線ＷＬおよび選択ビット線ＢＬの間に接続された複数の選択メモリセルＭＣに選択ワード線ＷＬと選択ビット線ＢＬとの電圧差（フォーミング電圧）が印加される。

尚、フォーミング処理において、非選択ワード線ＷＬおよび非選択ビット線ＢＬに接続されている非選択メモリセルＭＣには、選択ワード線ＷＬと選択ビット線ＢＬとの電圧差よりも低い電圧が印加される。非選択ワード線ＷＬおよび非選択ビット線ＢＬに接続された非選択メモリセルＭＣ、非選択ワード線ＷＬと選択ビット線ＢＬに接続された非選択メモリセルＭＣ、選択ワード線ＷＬと非選択ビット線ＢＬに接続された非選択メモリセルＭＣのいずれにも大きな電流が流れないようにする。例えば、非選択ワード線ＷＬの電圧および非選択ビット線ＢＬ電圧は、選択ビット線電圧の絶対値と選択ワード線電圧の絶対値との差の半分以下とすればよい。メモリセルＭＣのセレクタが閾値電圧以上で電流を流す素子である場合、選択メモリセルＭＣには、その閾値電圧以上の電圧が印加され、それ以外の非選択メモリセルＭＣには、閾値電圧よりも低い電圧が印加される。

フォーミング電圧は、通常動作に用いられる電圧よりも高いが、特に限定しない。例えば、フォーミング電圧は、約５Ｖである。フォーミング前のメモリセルＭＣは絶縁状態のため、例えば、１０ｎＡ程度の電流しか流れない。しかし、フォーミング処理すると、メモリセルＭＣは低抵抗化し、例えば、数μＡの電流を流すことが可能になる。即ち、メモリセルＭＣは、フォーミング処理によって、ｓｅｔ状態またはｒｅｓｅｒｔ状態になることができ、データを記憶することができるようになる。

フォーミング処理によって、メモリセルＭＣが所定値以上の電流を流すことができれば、そのメモリセルＭＣのフォーミング処理は完了する。メモリセルＭＣのフォーミング処理の完了時点は、メモリセルＭＣによって異なる。

メモリセルＭＣが電流を流すと、浮遊状態の選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＢＬＢｃから電荷が抜ける。これにより、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＢＬＢｃは、ロウレベルからハイレベルへ立ち上がる。選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＢＬＢｃの立ち上がるタイミングは、メモリセルＭＣに依って異なる。

フォーミング処理の終了は、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＢＬＢｃが所定値まで立ち上がった時点としてもよい。即ち、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＢＬＢｃに充電された電荷量をメモリセルＭＣに流すことで、フォーミング処理を終了してもよい。

あるいは、上記電荷量をメモリセルＭＣに流した後、メモリセルＭＣにデータを書き込み、該メモリセルＭＣからデータを読み出す。メモリセルＭＣにデータが正常に記憶されていることを確認（ベリファイ）して、フォーミング処理を終了してもよい。この場合、データを正常に記憶できないメモリセルＭＣには、ｔ０〜ｔ２のフォーミング処理を再度実行する。このようにフォーミング処理とデータの書き込み・読み出し動作を繰り返して、所定数以上のメモリセルＭＣがデータを正常に記憶できたら、フォーミング処理を終了してもよい。

以上のように本実施形態によれば、フォーミング処理において、選択ビット線ＢＬおよびそれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃは、充電後、互いに接続したまま電気的に浮遊状態となる。そして、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＬＢＬｃに充電された電荷は、選択メモリセルＭＣに流され、フォーミング処理に用いられる。これにより、選択メモリセルＭＣに流れる電流は、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＬＢＬｃに充電された電荷量に限定される。従って、特定のメモリセルＭＣに過剰な電圧ストレスを与えることはない。

また、本実施形態は、選択ビット線ＢＬおよびそれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃが接続された状態でメモリセルＭＣに電流を流す。即ち、選択ビット線ＢＬおよびローカルビット線（ＬＢＬａ〜ＬＢＬｃのいずれか）の総容量に蓄積された電荷がメモリセルＭＣに流れる。よって、選択ビット線ＢＬのみの容量よりも大きな容量の電流がメモリセルＭＣを流れる。これにより、フォーミング処理を短時間かつ確実に行うことができる。

また、本実施形態では、選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＬＢＬｃにプリチャージされた電荷をフォーミング処理に用いるので、複数のメモリセルＭＣを同時にフォーミングしても、ビット線ドライバＢＤＲＶが一時に大電流を供給する必要は無い。

例えば、フォーミング処理時に、ビット線ドライバＢＤＲＶが複数のメモリセルＭＣに同時に電流を直接供給する場合には、ビット線ドライバＢＤＲＶは、大電流を供給する必要がある。これに対処するために、ビット線ドライバＢＤＲＶの電流駆動能力を増大させるか、メモリセルＭＣを小数ずつフォーミングする必要がある。この場合、回路規模が大きくなり、あるいは、フォーミング処理に長い時間がかかる。

これに対し、本実施形態では、ビット線ドライバＢＤＲＶは、フォーミング処理前に、複数のグループＢＬＧａ〜ＢＬＧｃのそれぞれから選択された複数のビット線ＢＬを、それぞれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃを介して予め充電（プリチャージ）する。選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃ、ＳＥＬ２ａは、選択された複数のビット線ＢＬおよびそれぞれに対応する複数のローカルビット線ＬＢＬａ〜ＬＢＬｃを互いに接続したまま電気的に浮遊状態にする。その後、フォーミング処理時には、ビット線ドライバＢＤＲＶはメモリセルＭＣに電流を供給する必要はなく、プリチャージされた選択ビット線ＢＬおよびローカルビット線ＬＢＬａ〜ＬＢＬｃが複数のメモリセルＭＣに同時に電流を供給する。これにより、選択回路ＳＥＬ１ａ〜１ｃが、ローカルビット線ＬＢＬａ〜ＬＢＬｃと同数の複数のメモリセルＭＣを選択して同時にフォーミングすることができる。その結果、本実施形態は、ビット線ドライバＢＤＲＶに負荷をかけることなく、多数のメモリセルＭＣを短時間でフォーミングすることができる。

尚、フォーミング処理時に、選択ビット線ＢＬおよびそれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃは、１つずつメモリセルＭＣに順番に電流を供給してもよい。この場合、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、選択ビット線ＢＬとそれに対応するローカルビット線ＬＢＬａ〜ＬＢＬｃとを順番に接続し、プリチャージとフォーミング処理とを繰り返せばよい。この場合、時間はかかるが、メモリセルＭＣを順次フォーミング処理することができる。

（第２実施形態）
図４は、第２実施形態によるカラムデコーダの構成例を示すブロック図である。第２実施形態によるカラムデコーダＣＤは、選択回路が３階層に分かれており、ビット線が４階層に分かれている。カラムデコーダＣＤは、ビット線ＢＬとローカルビット線ＬＢＬａ〜ＬＢＬｆとの間に設けられた選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆと、ローカルビット線ＬＢＬａ〜ＬＢＬｆとグローバルビット線ＧＢＬａ、ＧＢＬｂとの間に設けられた選択回路ＳＥＬ２ａ、ＳＥＬ２ｂと、グローバルビット線ＧＢＬａ、ＧＢＬｂと上位グローバルビット線ＴＢＬａとの間に設けられた選択回路ＳＥＬ３ａとを備えている。

選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆは、ビット線ＢＬのグループＢＬＧａ〜ＢＬＧｆに対応して設けられており、グループＢＬＧａ〜ＢＬＧｆのそれぞれから任意のビット線ＢＬを選択してローカルビット線ＬＢＬａ〜ＬＢＬｆに接続する。

選択回路ＳＥＬ２ａは、ローカルビット線ＬＢＬａ〜ＬＢＬｃに対応して設けられており、ローカルビット線ＬＢＬａ〜ＬＢＬｃから任意のローカルビット線を選択してグローバルビット線ＧＢＬａに接続する。選択回路ＳＥＬ２ｂは、ローカルビット線ＬＢＬｄ〜ＬＢＬｆに対応して設けられており、ローカルビット線ＬＢＬｄ〜ＬＢＬｆから任意のローカルビット線を選択してグローバルビット線ＧＢＬｂに接続する。

さらに、選択回路ＳＥＬ３ａは、グローバルビット線ＧＢＬａ、ＧＢＬｂに対応して設けられており、グローバルビット線ＧＢＬａ、ＧＢＬｂから任意のグローバルビット線を選択して上位グローバルビット線ＴＢＬａに接続する。

このように、第２実施形態では、選択回路が３階層に分かれており、ビット線が４階層に分かれている。尚、選択回路ＳＥＬ２ａ、ＳＥＬ２ｂは、それぞれ３本のローカルビット線に対応して設けられているが、それより少ないまたはそれより多くのローカルビット線に対応していてもよい。選択回路ＳＥＬ３ａは、２本のグローバルビット線ＧＢＬａ、ＧＢＬｂに対応して設けられているが、それより少ないまたはそれより多くのグローバルビット線に対応していてもよい。

選択回路ＳＥＬ２ｂ、ＳＥＬ３ａも、トランジスタ等で構成されたスイッチング回路である。選択回路ＳＥＬ２ｂは、例えば、アドレス信号ＡＤＤに従って、ローカルビット線ＬＢＬｄ〜ＬＢＬｆから１本のローカルビット線を選択し、その選択ローカルビット線を、それに対応するグローバルビット線ＧＢＬｂに接続する。選択回路ＳＥＬ３ａは、例えば、アドレス信号ＡＤＤに従って、グローバルビット線ＧＢＬａ、ＧＢＬｂから１本のグローバルビット線を選択し、その選択グローバルビット線を、それに対応する上位グローバルビット線ＴＢＬａに接続する。

上位グローバルビット線ＴＢＬａは、ビット線ドライバＢＤＲＶおよびセンスアンプＳＡに接続されており、ビット線ドライバＢＤＲＶから所定の電圧をビット線ＢＬ側へ供給し、あるいは、ビット線ＢＬから読み出されたデータをセンスアンプＳＡへ伝達する。ビット線ドライバＢＤＲＶは、上位グローバルビット線ＴＢＬａ、選択回路ＳＥＬ３ａ、グローバルビット線ＧＢＬａ、ＧＢＬｂ、ＳＥＬ２ａ、ＳＥＬ２ｂ、ローカルビット線ＬＢＬａ〜ＬＢＬｆ、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆを介して、選択ビット線ＢＬに電圧を印加する。

選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆは、それぞれビット線ＢＬのグループＢＬＧａ〜ＢＬＧｆから１本ずつビット線ＢＬを選択し、ローカルビット線ＬＢＬａ〜ＬＢＬｆに接続する。一方、選択回路ＳＥＬ２ａは、複数のローカルビット線ＬＢＬａ〜ＬＢＬｃから１または複数のローカルビット線を選択してグローバルビット線ＧＢＬａに接続可能に構成されている。従って、グローバルビット線ＧＢＬａは、ローカルビット線ＬＢＬａ〜ＬＢＬｃの全てに同時に接続され、所定電圧を供給することもできる。選択回路ＳＥＬ２ｂは、複数のローカルビット線ＬＢＬｄ〜ＬＢＬｆから１または複数のローカルビット線を選択してグローバルビット線ＧＢＬｂに接続可能に構成されている。従って、グローバルビット線ＧＢＬｂは、ローカルビット線ＬＢＬｄ〜ＬＢＬｆの全てに同時に接続され、所定電圧を供給することもできる。

さらに、選択回路ＳＥＬ３ａは、複数のグローバルビット線ＧＢＬａ、ＧＢＬｂから１または複数のグローバルビット線を選択して上位グローバルビット線ＴＢＬａに接続可能に構成されている。従って、上位グローバルビット線ＴＢＬａは、複数のグローバルビット線ＧＢＬａ、ＧＢＬｂおよびローカルビット線ＬＢＬａ〜ＬＢＬｆの全てに同時に接続され、所定電圧を供給することもできる。

第２実施形態では、プリチャージ時に、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆがグループＢＬＧａ〜ＢＬＧｆからそれぞれ１本ずつビット線ＢＬを選択し、その選択ビット線ＢＬをローカルビット線ＬＢＬａ〜ＬＢＬｆのそれぞれに接続する。選択回路ＳＥＬ２ａ、ＳＥＬ２ｂは、ローカルビット線ＬＢＬａ〜ＬＢＬｃ、ＬＢＬｄ〜ＬＢＬｆをグローバルビット線ＧＢＬａ、ＧＢＬｂのそれぞれに共通に接続する。さらに、選択回路ＳＥＬ３ａは、グローバルビット線ＧＢＬａ、ＧＢＬｂを上位グローバルビット線ＴＢＬａに共通に接続する。

これにより、ビット線ドライバＢＤＲＶは、上位グローバルビット線ＴＢＬａ、グローバルビット線ＧＢＬａ、ＧＢＬｂ、ローカルビット線ＬＢＬａ〜ＬＢＬｆをロウレベルに充電する。それとともに、ビット線ドライバＢＤＲＶは、上位グローバルビット線ＴＢＬａ、グローバルビット線ＧＢＬａ、ＧＢＬｂ、ローカルビット線ＬＢＬａ〜ＬＢＬｆを介して、それぞれに接続された選択ビット線ＢＬをロウレベルに充電する。非選択ビット線ＢＬは、ハイレベルのまま維持されている。

フォーミング処理の際、選択回路ＳＥＬ３ａが上位グローバルビット線ＴＢＬａをグローバルビット線ＧＢＬａ、ＧＢＬｂから電気的に切断する。このとき、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆ、ＳＥＬ２ａ、ＳＥＬ２ｂは、選択ビット線ＢＬ、それに対応するローカルビット線ＬＢＬａ〜ＬＢＬｆおよびグローバルビット線ＧＢＬａ、ＧＢＬｂを互いに接続したままとする。これにより、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆ、ＳＥＬ２ａ、ＳＥＬ２ｂ、ＳＥＬ３ａは、選択ビット線ＢＬ、それに対応するローカルビット線ＬＢＬａ〜ＬＢＬｆ、グローバルビット線ＧＢＬａ、ＧＢＬｂを電気的に浮遊状態にする。

選択ビット線ＢＬ、それに対応するローカルビット線ＬＢＬａ〜ＬＢＬｆ、グローバルビット線ＧＢＬａ、ＧＢＬｂは、それらに充電された電荷を選択メモリセルＭＣに流し、選択メモリセルＭＣをフォーミングする。これにより、選択メモリセルＭＣに流れる電流は、選択ビット線ＢＬ、ローカルビット線ＬＢＬａ〜ＬＢＬｆおよびグローバルビット線ＧＢＬａ、ＧＢＬｂに充電された電荷量に限定される。

また、選択メモリセルＭＣに流れる電流は、選択ビット線ＢＬ、それに対応するローカルビット線ＬＢＬａ〜ＬＢＬｆおよびグローバルビット線ＧＢＬａまたはＧＢＬｂの総容量に蓄積された電荷量となる。尚、グローバルビット線ＧＢＬａに蓄積された電荷量は、それぞれローカルビット線ＬＢＬａ〜ＬＢＬｃに共通に付加される。グローバルビット線ＧＢＬｂに蓄積された電荷量は、それぞれローカルビット線ＬＢＬｄ〜ＬＢＬｆに共通に付加される。このように、第２実施形態は、第１実施形態よりも大きな電流でフォーミング処理することができる。これにより、フォーミング処理を短時間かつ確実に行うことができる。

第２実施形態のその他の構成および動作は、第１実施形態の対応する構成および動作と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。

尚、選択回路ＳＥＬ１ａ〜ＳＥＬ１ｆが選択ビット線ＢＬをローカルビット線ＬＢＬａ〜ＬＢＬｆに接続するタイミングおよび選択回路ＳＥＬ２ａ、ＳＥＬ２ｂがローカルビット線ＬＢＬａ〜ＬＢＬｆをグローバルビット線ＧＢＬａ、ＧＢＬｂに接続するタイミングは、選択回路ＳＥＬ３ａがグローバルビット線ＧＢＬａ、ＧＢＬｂを上位グローバルビット線ＴＢＬａに接続するタイミングの前または後のいずれでもよい。即ち、選択ビット線ＢＬ、ローカルビット線ＬＢＬａ〜ＬＢＬｆおよびグローバルビット線ＧＢＬａ、ＧＢＬｂの接続タイミングは、グローバルビット線ＧＢＬａ、ＧＢＬｂにプリチャージ電圧を印加するタイミングの前または後のいずれでもよい。よって、選択ビット線ＢＬ、ローカルビット線ＬＢＬａ〜ＬＢＬｆおよびグローバルビット線ＧＢＬａ、ＧＢＬｂは同時にプリチャージされてもよい。あるいは、グローバルビット線ＧＢＬａ、ＧＢＬｂを先にプリチャージしてから、その後、ローカルビット線ＬＢＬａ〜ＬＢＬｆおよび選択ビット線ＢＬをプリチャージしてもよい。

さらに、選択ビット線ＢＬ、ローカルビット線ＬＢＬａ〜ＬＢＬｆおよびグローバルビット線ＧＢＬａ、ＧＢＬｂのプリチャージ後、フォーミング処理においては、選択回路ＳＥＬ２ａ、ＳＥＬ２ｂはローカルビット線ＬＢＬａ〜ＬＢＬｆをグローバルビット線ＧＢＬａ、ＧＢＬｂから切断してもよい。これにより、第２実施形態によるカラムデコーダＣＤは、第１実施形態と同様のフォーミング処理を実行することができる。

（第３実施形態）
図５は、第３実施形態によるカラムデコーダの構成例を示すブロック図である。第３実施形態によるカラムデコーダＣＤは、ローカルビット線ＬＢＬａ〜ＬＢＬｃのそれぞれに対応して接続された複数のキャパシタ素子ＣＡＰａ〜ＣＡＰｃをさらに備えている。キャパシタ素子ＣＡＰａ〜ＣＡＰｃは、それぞれローカルビット線ＬＢＬａ〜ＬＢＬｃとグランドとの間に接続されている。キャパシタ素子ＣＡＰａ〜ＣＡＰｃの容量は、フォーミング処理において選択メモリセルＭＣに流す電流量に応じて設定する。メモリセルＭＣは、同一構成で形成されていることが多いので、キャパシタ素子ＣＡＰａ〜ＣＡＰｃのそれぞれの容量はほぼ等しいことが好ましい。

第３実施形態では、ローカルビット線ＬＢＬａ〜ＬＢＬｃにキャパシタ素子ＣＡＰａ〜ＣＡＰｃの容量が付加するので、フォーミング処理において、選択メモリセルＭＣに流す電流量を大きくすることができ、あるいは、調整することができる。第３実施形態のその他の構成は、第１実施形態と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。また、第３実施形態は、第２実施形態と組み合わせてもよい。この場合、キャパシタ素子は、ローカルビット線ＬＢＬａ〜ＬＢＬｆのそれぞれに接続してもよく、および／または、グローバルビット線ＧＢＬａ、ＧＢＬｂのそれぞれに接続してもよい。

（第４実施形態）
図６は、第４実施形態によるカラムデコーダの構成例を示すブロック図である。第４実施形態によるカラムデコーダＣＤは、複数のローカルビット線ＬＢＬａ〜ＬＢＬｃと複数のキャパシタ素子ＣＡＰａ〜ＣＡＰｃとの間にそれぞれ接続されたトランジスタＴｒａ〜Ｔｒｃをさらに備えている。即ち、トランジスタＴｒａ〜Ｔｒｃおよびキャパシタ素子ＣＡＰａ〜ＣＡＰｃは、ローカルビット線ＬＢＬａ〜ＬＢＬｃとグランドとの間に直列に接続されている。スイッチング素子としてのトランジスタＴｒａ〜Ｔｒｃは、ローカルビット線ＬＢＬａ〜ＬＢＬｃのそれぞれに対応しており、ローカルビット線ＬＢＬａ〜ＬＢＬｃにキャパシタ素子ＣＡＰａ〜ＣＡＰｃを電気的に接続／切断することができる。トランジスタＴｒａ〜Ｔｒｃの構成は、互いに同じでよい。トランジスタＴｒａ〜Ｔｒｃは、外部からの制御信号によって制御される。

キャパシタ素子ＣＡＰａ〜ＣＡＰｃは、フォーミング処理において用いられるが、通常動作においては不要である。従って、トランジスタＴｒａ〜Ｔｒｃは、フォーミング処理において導通状態となり、キャパシタ素子ＣＡＰａ〜ＣＡＰｃをそれぞれローカルビット線ＬＢＬａ〜ＬＢＬｃに電気的に接続する。一方、フォーミング処理後、読み出しまたは書き込み動作等の通常動作においては、トランジスタＴｒａ〜Ｔｒｃは、非導通状態となり、キャパシタ素子ＣＡＰａ〜ＣＡＰｃをそれぞれローカルビット線ＬＢＬａ〜ＬＢＬｃから電気的に切断する。

このように、トランジスタＴｒａ〜Ｔｒｃをスイッチング動作させることによって、フォーミング処理を確実に実行しつつ、キャパシタ素子ＣＡＰａ〜ＣＡＰｃが通常動作の妨げとならないようにすることができる。

第４実施形態のその他の構成および動作は、第１実施形態の対応する構成および動作と同じでよい。従って、第４実施形態は、第１実施形態と同様の構成を得ることができる。また、第４実施形態は、第２実施形態と組み合わせてもよい。この場合、キャパシタ素子およびトランジスタは、ビット線ＢＬと最上位のグローバルビット線との間のローカルビット線および／またはグローバルビット線に接続してよい。例えば、キャパシタ素子およびトランジスタは、ローカルビット線ＬＢＬａ〜ＬＢＬｆのそれぞれに接続してもよく、および／または、グローバルビット線ＧＢＬａ、ＧＢＬｂのそれぞれに接続してもよい。

（第５実施形態）
図７は、第５実施形態によるカラムデコーダの構成例を示すブロック図である。第５実施形態によれば、１つのローカルビット線ＬＢＬａに対して複数のキャパシタ素子ＣＡＰａ１、ＣＡＰａ２が接続され、１つのローカルビット線ＬＢＬｂに対して複数のキャパシタ素子ＣＡＰｂ１、ＣＡＰｂ２が接続され、１つのローカルビット線ＬＢＬｃに対して複数のキャパシタ素子ＣＡＰｃ１、ＣＡＰｃ２が接続されている。キャパシタ素子ＣＡＰａ１、ＣＡＰａ２は、同一容量を有していてもよく、互いに異なる容量を有していてもよい。キャパシタ素子ＣＡＰｂ１、ＣＡＰｂ２も、同一容量を有していてもよく、互いに異なる容量を有していてもよい。キャパシタ素子ＣＡＰｃ１、ＣＡＰｃ２も、同一容量を有していてもよく、互いに異なる容量を有していてもよい。

トランジスタＴｒａ１、Ｔｒａ２は、１つのローカルビット線ＬＢＬａと複数のキャパシタ素子ＣＡＰａ１、ＣＡＰａ２との間にそれぞれ接続されている。トランジスタＴｒｂ１、Ｔｒｂ２は、１つのローカルビット線ＬＢＬｂと複数のキャパシタ素子ＣＡＰｂ１、ＣＡＰｂ２との間にそれぞれ接続されている。トランジスタＴｒｃ１、Ｔｒｃ２は、１つのローカルビット線ＬＢＬｃと複数のキャパシタ素子ＣＡＰｃ１、ＣＡＰｃ２との間にそれぞれ接続されている。

即ち、トランジスタＴｒａ１とキャパシタ素子ＣＡＰａ１は、ローカルビット線ＬＢＬａとグランドとの間に直列に接続されている。トランジスタＴｒａ２とキャパシタ素子ＣＡＰａ２は、ローカルビット線ＬＢＬａとグランドとの間に直列に接続されている。トランジスタＴｒｂ１とキャパシタ素子ＣＡＰｂ１は、ローカルビット線ＬＢＬｂとグランドとの間に直列に接続されている。トランジスタＴｒｂ２とキャパシタ素子ＣＡＰｂ２は、ローカルビット線ＬＢＬｂとグランドとの間に直列に接続されている。トランジスタＴｒｃ１とキャパシタ素子ＣＡＰｃ１は、ローカルビット線ＬＢＬｃとグランドとの間に直列に接続されている。トランジスタＴｒｃ２とキャパシタ素子ＣＡＰｃ２は、ローカルビット線ＬＢＬｃとグランドとの間に直列に接続されている。

トランジスタＴｒａ１〜Ｔｒｃ２は、それぞれローカルビット線ＬＢＬａ〜ＬＢＬｃのいずれかにキャパシタ素子ＣＡＰａ１〜ＣＡＰｃ２を電気的に接続／切断することができる。トランジスタＴｒａ１〜Ｔｒｃ２の構成は、互いに同じでよい。

キャパシタ素子ＣＡＰａ１〜ＣＡＰｃ２は、フォーミング処理において用いられるが、通常動作においては不要である。従って、トランジスタＴｒａ１〜Ｔｒｃ２は、フォーミング処理において導通状態となり、キャパシタ素子ＣＡＰａ１〜ＣＡＰｃ２を、対応するローカルビット線ＬＢＬａ〜ＬＢＬｃに電気的に接続する。一方、フォーミング処理後、読み出しまたは書き込み動作等の通常動作においては、トランジスタＴｒａ１〜Ｔｒｃ２は、非導通状態となり、キャパシタ素子ＣＡＰａ１〜ＣＡＰｃ２をローカルビット線ＬＢＬａ〜ＬＢＬｃから電気的に切断する。

このように、トランジスタＴｒａ１〜Ｔｒｃ２をスイッチング動作させることによって、フォーミング処理を確実に実行しつつ、キャパシタ素子ＣＡＰａ１〜ＣＡＰｃ２が通常動作の妨げとならないようにすることができる。

また、各ローカルビット線ＬＢＬａ〜ＬＢＬｃに対して、複数のキャパシタ素子および複数のトランジスタが設けられている。これにより、複数回のフォーミング処理においてメモリセルＭＣに流す電流を、互いに相違させることができる。例えば、１回目のフォーミング処理において、トランジスタＴｒａ１、Ｔｒｂ１、Ｔｒｃ１を導通状態にし、トランジスタＴｒａ２、Ｔｒｂ２、Ｔｒｃ２を非導通状態とする。これにより、キャパシタ素子ＣＡＰａ２、ＣＡＰｂ２、ＣＡＰｃ２をローカルビット線ＬＢＬａ〜ＬＢＬｃから切断したまま、キャパシタ素子ＣＡＰａ１、ＣＡＰｂ１、ＣＡＰｃ１をローカルビット線ＬＢＬａ〜ＬＢＬｃにそれぞれ接続する。この状態で、プリチャージおよびフォーミングを行う。次に、記憶装置１００は、フォーミングが完了しているか否かを検証する（ベリファイ動作）。ベリファイ動作は、所定データを書き込み、読み出し、メモリセルＭＣにデータが正確に書き込まれているかを検証すればよい。このとき、フォーミングが完了していない選択メモリセルＭＣには、２回目のフォーミング処理を行う。２回目のフォーミング処理においては、トランジスタＴｒａ１、Ｔｒｂ１、Ｔｒｃ１およびトランジスタＴｒａ２、Ｔｒｂ２、Ｔｒｃ２の両方を導通状態とする。これにより、キャパシタ素子ＣＡＰａ１、ＣＡＰｂ１、ＣＡＰｃ１およびキャパシタ素子ＣＡＰａ２、ＣＡＰｂ２、ＣＡＰｃ２が、対応するローカルビット線ＬＢＬａ〜ＬＢＬｃに接続される。この状態で、プリチャージおよびフォーミングを行う。これにより、カラムデコーダＣＤは、１回目のフォーミング処理よりも大きな容量で再度フォーミング処理を行うことができる。メモリセルＭＣには、２回目のフォーミング処理において１回目よりも大きな電流が流れる。その結果、メモリセルＭＣはより確実にフォーミングされ得る。

尚、１回目および２回目のフォーミング処理に用いるキャパシタ素子は、必ずしも相違させる必要は無く、同じであってもよい。即ち、１回目および２回目のフォーミング処理において、ほぼ等しい電流をメモリセルＭＣに流してもよい。

各ローカルビット線ＬＢＬａ〜ＬＢＬｃに接続されるキャパシタ素子の数およびトランジスタの数は、２つに限定されず、それ以上あるいはそれ以下であってもよい。これらのキャパシタ素子およびトランジスタは、各ローカルビット線ＬＢＬａ〜ＬＢＬｃの容量の調節に用いることができる。

また、２回目のフォーミング処理は、フォーミングを実行してない他のメモリセルアレイＭＣＡの１回目のフォーミング処理と同時並行して実行してもよい。これにより、フォーミング処理全体の時間の短縮に繋がる。

（フォーミング強度の調整１）
フォーミング強度は、フォーミング処理によって選択メモリセルＭＣに流す電流（電荷量）を示す。フォーミング処理の電流は、トランジスタＴｒａ１〜Ｔｒｃ２のオン抵抗で調整してもよい。例えば、フォーミング処理時にトランジスタＴｒａ１〜Ｔｒｃ２のゲート電圧を調整することにより、オン抵抗を調整する。これにより、トランジスタＴｒａ１〜Ｔｒｃ２を介して選択ビット線ＢＬおよび選択メモリセルＭＣに供給される電流が調整され得る。

トランジスタＴｒａ１〜Ｔｒｃ２は、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、Ｐ型ＭＯＳＦＥＴのいずれでもよい。Ｎ型ＭＯＳＦＥＴは低電圧でも電流供給し易く、Ｐ型ＭＯＳＦＥＴは高電圧で電流供給し易い。トランジスタＴｒａ１〜Ｔｒｃ２は、このように任意の導電型、サイズ等を有するトランジスタでよい。また、キャパシタ素子ＣＡＰａ１〜ＣＡＰｃ２の容量も任意に設定してよい。これにより、フォーミング処理の電流（即ち、フォーミング強度）をより細かく設定することができる。

同一ローカルビット線に接続される複数のキャパシタ素子の容量は、２倍ずつ変更してもよい。例えば、同一ローカルビット線に接続される複数のキャパシタ素子の容量は、Ｃ（Ｃは、或る単位容量）、２Ｃ、２^２Ｃ、２^３Ｃ、・・・としてもよい。これにより、ローカルビット線の容量の調節範囲が広くなり、かつ、微調整も可能になる。その結果、フォーミング強度をより細かく設定することができる。

（フォーミング強度の調整２）
図８Ａおよび図８Ｂは、フォーミング強度の調整方法を示す図である。図８Ａに示すように、選択ビット線ＢＬｓ０に隣接する非選択ビット線ＢＬｕ１、ＢＬｕ２が電気的に接地されている場合、非選択ビット線ＢＬｕ１、ＢＬｕ２の容量が選択ビット線ＢＬｓ０に影響し、選択ビット線ＢＬｓ０の容量が大きく見える。よって、フォーミング強度が強くなる。

図８Ｂに示すように、選択ビット線ＢＬｓ０に隣接する非選択ビット線ＢＬｕ１、ＢＬｕ２が電気的に浮遊状態である場合、選択ビット線ＢＬｓ０から接地されている非選択ビット線ＢＬｕ３、ＢＬｕ４までの直列接続された容量が影響するだけである。従って、選択ビット線ＢＬｓ０の容量は小さく見え、フォーミング強度が弱くなる。このように、選択ビット線ＢＬｓ０の近傍にある非選択ビット線の電気的な状態（接地状態または浮遊状態）を変更することによって、フォーミング強度を調整することができる。

（第５実施形態）
図９は、第５実施形態によるフォーミング処理の一例を示すタイミング図である。第５実施形態では、記憶装置１００は、選択ワード線ＷＬを立ち上げたまま、複数のビット線ＢＬ１〜ＢＬ３に接続された選択メモリセルＭＣを連続的にフォーミング処理する。例えば、図２および図９を参照して、第５実施形態のフォーミング処理について説明する。

例えば、ｔ０において、図２の選択回路ＳＥＬ２ａがグローバルビット線ＧＢＬａをローカルビット線ＬＢＬａに接続し、ローカルビット線ＬＢＬａをプリチャージする。ｔ１において、ワード線ドライバＷＤＲＶが選択ワード線ＷＬを立ち上げる。このとき選択回路ＳＥＬ１ａ〜ＳＥＬ１ｃは、ローカルビット線ＬＢＬａ〜ＬＢＬｃを各グループＢＬＧａ〜ＢＬＧｃのそれぞれの選択ビット線ＢＬに接続していない。従って、ローカルビット線ＬＢＬａはプリチャージされているが、選択ビット線ＢＬはプリチャージされていない。ローカルビット線ＬＢＬａをプリチャージした状態で、選択回路ＳＥＬ２ａは、ローカルビット線ＬＢＬａをグローバルビット線ＧＢＬａから切断してローカルビット線ＬＢＬａを電気的に浮遊状態にする。

次に、ｔ２において、選択回路ＳＥＬ１ａがローカルビット線ＬＢＬａをグループＢＬＧａの選択ビット線ＢＬ１に接続する。これにより、ローカルビット線ＬＢＬａに蓄積された電荷が、グループＢＬＧａから選択された選択ビット線ＢＬ１に供給される。従って、選択ビット線ＢＬ１の電圧は、ローカルビット線ＬＢＬａからの電荷（例えば、電子）によって一旦立ち下がる。尚、非選択ビット線は、ローカルビット線ＬＢＬａ〜ＬＢＬｃから切断されており、ハイレベル状態を維持する。

このとき、選択ワード線ＷＬは既に立ち上がっているので、ｔ２の直後のｔ３において、ローカルビット線ＬＢＬａに充電された電荷が選択ビット線ＢＬ１および選択ビット線ＢＬ１に接続された選択メモリセルＭＣに供給される。従って、選択メモリセルＭＣの抵抗素子Ｒに電流が流れることによって、選択ビット線ＢＬ１およびローカルビット線ＬＢＬａの電圧が次第に上昇する。これにより、選択ビット線ＢＬ１に接続された選択メモリセルＭＣがフォーミングされる。

次に、選択ワード線ＷＬを立ち上げたまま、ｔ４において、選択回路ＳＥＬ１ａが選択ビット線ＢＬ１をローカルビット線ＬＢＬａから電気的に切断する。

次に、ｔ５において、選択回路ＳＥＬ２ａがグローバルビット線ＧＢＬａをローカルビット線ＬＢＬｂに接続し、ローカルビット線ＬＢＬｂをプリチャージする。ローカルビット線ＬＢＬｂをプリチャージした状態で、選択回路ＳＥＬ２ａは、ローカルビット線ＬＢＬｂをグローバルビット線ＧＢＬａから切断してローカルビット線ＬＢＬｂを電気的に浮遊状態にする。

次に、ｔ６において、選択回路ＳＥＬ１ｂがローカルビット線ＬＢＬｂをグループＢＬＧｂの選択ビット線ＢＬ２に接続する。これにより、ローカルビット線ＬＢＬｂに蓄積された電荷が、グループＢＬＧｂから選択された選択ビット線ＢＬ２に供給される。従って、選択ビット線ＢＬ２の電圧は、ローカルビット線ＬＢＬｂからの電荷（例えば、電子）によって一旦立ち下がる。

このとき、選択ワード線ＷＬは、すでに立ち上がっているので、ｔ６の直後のｔ７において、ローカルビット線ＬＢＬｂに充電された電荷が選択ビット線ＢＬ２に接続された選択メモリセルＭＣに供給される。選択メモリセルＭＣの抵抗素子Ｒに電流が流れることによって、選択ビット線ＢＬ２およびローカルビット線ＬＢＬｂの電圧が次第に上昇する。これにより、選択ビット線ＢＬ２に接続された選択メモリセルＭＣがフォーミングされる。

次に、選択ワード線ＷＬを立ち上げたまま、ｔ８において、選択回路ＳＥＬ１ｂが選択ビット線ＢＬ２をローカルビット線ＬＢＬｂから電気的に切断する。

次に、ｔ９において、選択回路ＳＥＬ２ａがグローバルビット線ＧＢＬａをローカルビット線ＬＢＬｃに接続し、ローカルビット線ＬＢＬｃをプリチャージする。ローカルビット線ＬＢＬｃをプリチャージした状態で、選択回路ＳＥＬ２ａは、ローカルビット線ＬＢＬｃをグローバルビット線ＧＢＬａから切断してローカルビット線ＬＢＬｃを電気的に浮遊状態にする。
次に、ｔ１０において、選択回路ＳＥＬ１ｃがローカルビット線ＬＢＬｃをグループＢＬＧｃの選択ビット線ＢＬ３に接続する。これにより、ローカルビット線ＬＢＬｃに蓄積された電荷が、グループＢＬＧｃから選択された選択ビット線ＢＬ３に供給される。従って、選択ビット線ＢＬ３の電圧は、ローカルビット線ＬＢＬｃからの電荷（例えば、電子）によって一旦立ち下がる。
このとき、選択ワード線ＷＬは、すでに立ち上がっているので、ｔ１０の直後のｔ１１において、ローカルビット線ＬＢＬｃに充電された電荷が選択ビット線ＢＬ３に接続された選択メモリセルＭＣに供給される。選択メモリセルＭＣの抵抗素子Ｒに電流が流れることによって、選択ビット線ＢＬ３およびローカルビット線ＬＢＬｃの電圧が次第に上昇する。これにより、選択ビット線ＢＬ３に接続された選択メモリセルＭＣがフォーミングされる。

その後、選択ワード線ＷＬを立ち上げたまま、選択回路ＳＥＬ１ｃが選択ビット線ＢＬ３をローカルビット線ＬＢＬｃから電気的に切断する。同様に、選択ワード線ＷＬを立ち上げたまま、他のメモリセルＭＣをフォーミング処理してよい。
尚、選択メモリセルＭＣ１〜ＭＣ３の状態によって、選択メモリセルＭＣ１〜ＭＣ３のフォーミング処理の時間（ｔ２〜ｔ３、ｔ６〜ｔ７、ｔ１０〜ｔ１１）は、それぞれ異なる場合がある。

このように、記憶装置１００は、選択ワード線ＷＬを立ち上げたまま、複数のビット線ＢＬに接続された選択メモリセルＭＣを連続的にフォーミング処理してもよい。連続的にフォーミング処理するビット線ＢＬの本数は、３本に限定せず、それより多くても、少なくてもよい。これにより、選択ワード線ＷＬを立ち上げる時間が省略され、フォーミング処理の時間が短縮される。

尚、第５実施形態では、ローカルビット線ＬＢＬａ〜ＬＢＬｃと選択ビット線ＢＬ１〜ＢＬ３との間で電荷が再分配される。このため。ローカルビット線ＬＢＬａ〜ＬＢＬｃをプリチャージした電圧と選択ビット線ＢＬ１〜ＢＬ３を介して選択メモリセルＭＣに印加される電圧とは、若干相違する。しかし、ローカルビット線ＬＢＬａ〜ＬＢＬｃの各容量は、通常、各選択ビット線ＢＬ１〜ＢＬ３の容量よりも充分に大きいため、上記プリチャージ電圧と選択メモリセルＭＣへの印加電圧との電圧差は充分に小さい。

また、第５実施形態は、第２〜第４実施形態のいずれに適用してもよい。例えば、ローカルビット線ＬＢＬａ〜ＬＢＬｃおよびグローバルビット線ＧＢＬａにプリチャージされた電荷を用いて選択メモリセルＭＣをフォーミング処理してもよい。あるいは、ローカルビット線ＬＢＬａ〜ＬＢＬｃおよびキャパシタ素子ＣＡＰａＣＡＰｃにプリチャージされた電荷を用いて選択メモリセルＭＣをフォーミング処理してもよい。この場合、第５実施形態は、第２〜第４実施形態のいずれかの効果も得ることができる。また、ローカルビット線ＬＢＬａ〜ＬＢＬｃの容量にグローバルビット線ＧＢＬａおよび／またはキャパシタ素子ＣＡＰａ〜ＣＡＰｃの容量が付加されるので、上記プリチャージ電圧と選択メモリセルＭＣへの印加電圧との電圧差は、さらに小さくなり問題にならなくなる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣＡ メモリセルアレイ、ＷＬ ワード線、ＢＬ ビット線、１０，２０ 制御回路、ＲＤ ロウデコーダ、ＷＤＲＶ ワード線ドライバ、ＡＤＢＦ アドレスバッファ、ＣＤ カラムデコーダ、ＢＤＲＶ ビット線ドライバ、ＳＡ センスアンプ、ＡＤＢＦ アドレスバッファ、ＰＧＢＦ ページバッファ、ＳＥＬ１ａ〜ＳＥＬ１ｃ，ＳＥＬ２ａ 選択回路、ＬＢＬ ローカルビット線、ＧＢＬ グローバルビット線、ＢＬＧａ〜ＢＬＧｃ、ビット線グループ

Claims (9)

1. 複数の第１配線と、
   複数の第２配線と、
   前記複数の第１配線と前記複数の第２配線との間に接続された複数のメモリセルと、
   ｍ（ｍ≧２）本ずつの前記複数の第１配線のグループに対応して設けられた複数の第３配線と、
   前記グループからそれぞれ任意の前記第１配線を選択し、該グループに対応する前記第３配線に接続する第１選択回路と、
   前記複数の第３配線に対応して設けられた少なくとも１本の第４配線と、
   前記複数の第３配線から任意の前記第３配線を選択し、選択された前記第３配線に前記第４配線を接続する第２選択回路と、
   前記複数の第２配線から任意の前記第２配線を選択する第３選択回路と、
   前記第４配線に電圧を印加する第１ドライバと、
   前記第３選択回路に接続された第２ドライバと、を備え、
   前記第１ドライバが、前記第４配線を介して少なくとも１つの前記グループから選択される前記第１配線に対応する前記第３配線を充電し、
   前記第１および第２選択回路が、選択される前記第１配線および当該第１配線に対応する前記第３配線を電気的に浮遊状態とし、かつ、
   前記第２ドライバが、選択される前記第２配線に電圧を印加する、半導体記憶装置。
2. 前記第１選択回路は、前記第１配線とこの第１配線に対応する前記第３配線とを互いに接続し、
   前記第２選択回路は、前記第４配線を前記第３配線から切断する、
   請求項１に記載の半導体記憶装置。
3. 前記第１ドライバは、複数の前記グループから選択された複数の前記第１配線を、それぞれに対応する前記第３配線を介して充電し、
   前記第１および第２選択回路は、選択された前記複数の第１配線およびそれぞれに対応する前記複数の第３配線を電気的に浮遊状態にする、
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記第１ドライバが前記第３および第４配線を介して少なくとも１つの前記グループから選択された前記第１配線を充電し、
   前記第１および第２選択回路は、前記第１配線と当該第１配線に対応する前記第３および第４配線とを互いに接続したまま電気的に浮遊状態とし、
   前記第２ドライバは、選択された前記第２配線に電圧を印加する、
   請求項１に記載の半導体記憶装置。
5. 前記複数の第３配線のそれぞれに対応して接続された複数の第１キャパシタ素子をさらに備えた、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
6. 前記複数の第３配線と前記複数の第１キャパシタ素子との間にそれぞれ接続された複数の第１スイッチ素子をさらに備えた、請求項５に記載の半導体記憶装置。
7. 複数の第１配線と、
   複数の第２配線と、
   前記複数の第１配線と前記複数の第２配線との間に接続された複数のメモリセルと、
   ｍ（ｍ≧２）本ずつの前記複数の第１配線のグループに対応して設けられた複数の第３配線と、
   前記グループからそれぞれ任意の前記第１配線を選択し、該グループに対応する前記第３配線に接続する第１選択回路と、
   前記複数の第３配線に対応して設けられた少なくとも１本の第４配線と、
   前記複数の第３配線から任意の前記第３配線を選択し、選択された前記第３配線に前記第４配線を接続する第２選択回路と、
   前記複数の第２配線から任意の前記第２配線を選択する第３選択回路と、
   前記第４配線に電圧を印加する第１ドライバと、
   前記第３選択回路に接続された第２ドライバと、
   前記複数の第３配線のそれぞれに対応して接続された複数の第１キャパシタ素子とを備えた、半導体記憶装置。
8. 前記複数の第３配線と前記複数の第１キャパシタ素子との間にそれぞれ接続された複数の第１スイッチ素子をさらに備えた、請求項７に記載の半導体記憶装置。
9. 読み出しまたは書き込み動作において、前記複数の第１スイッチ素子は前記複数の第１キャパシタ素子を前記複数の第３配線から電気的に切断する、
   請求項８に記載の半導体記憶装置。

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