JP7471422B2 - メモリセルの三状態プログラミング - Google Patents

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Description

本開示は、一般に、半導体メモリ及び方法に関し、より具体的には、メモリセルの三状態プログラミングに関する。
メモリデバイスは典型的には、コンピュータまたは他の電子デバイスにおいて内部半導体、集積回路、及び／または外部リムーバブルデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの様々なタイプのメモリが存在する。揮発性メモリはそのデータを保持するために電力が必要であり得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力供給のない時も記憶データを保持することで永続的データを提供することができ、不揮発性メモリは、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、ならびに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導体メモリなどの抵抗可変メモリを含み得る。
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲な電子的用途の揮発性メモリ及び不揮発性メモリとして、利用することができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、及びムービープレイヤにおいて使用され得る。
抵抗可変メモリデバイスは、ストレージ素子（例えば、可変抵抗を有するメモリ素子）の抵抗状態に基づいてデータを格納することができる抵抗可変メモリセルを含み得る。従って、抵抗可変メモリセルは、メモリ素子の抵抗レベルを変化させることによって、標的データ状態に対応するデータを格納するようにプログラムすることができる。セルに対し（例えばセルのメモリ素子に対し）、特定の持続時間、正または負の電気パルス（例えば正または負の電圧または電流パルス）などの電界またはエネルギーのソースを印加することにより、抵抗可変メモリセルを、（例えば特定の抵抗状態に対応する）標的データ状態にプログラムすることができる。抵抗可変メモリセルの状態は、印加された呼掛け電圧に応答してセルを流れる電流を検知することにより、特定され得る。検知電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示し得る。
様々なメモリアレイは、セルにアクセスするために使用される第１及び第二信号線の交点（例えば、ワード線とビット線の交点）に配置されるメモリセル（例えば、抵抗可変セル）を備えたクロスポイントアーキテクチャで編成できる。いくつかの抵抗可変メモリセルは、ストレージ素子（例えば、異なる抵抗レベルにプログラム可能な、相変化材料、金属酸化物材料、及び／またはいくつかの他の材料）と直列で、選択素子（例えば、ダイオード、トランジスタ、または他のスイッチングデバイス）を含むことができる。自己選択メモリセルと称される場合があるいくつかの抵抗可変メモリセルは、メモリセルの選択素子及びストレージ素子の両方として機能することができる単一の材料を含む。
本開示の一実施形態による、メモリアレイの一例の三次元図である。 本開示の一実施形態による、メモリセルのメモリ状態に関連する閾値電圧分布を示す。 本開示の一実施形態による、図２Ａのメモリ状態に対応する電流対電圧曲線の一例である。 本開示の一実施形態による、図２Ａの別のメモリ状態に対応する電流対電圧曲線の一例である。 本開示の一実施形態による、メモリアレイの一部及び関連回路の一例を示す。 本開示の一実施形態による、メモリセルを通した電流の流れの一例を示す。 本開示の一実施形態による、メモリセルを第三データ状態にプログラムする例を示す。 本開示の一実施形態による、メモリセルを第三データ状態にプログラムする例を示す。 本開示の一実施形態による、装置の一例を示すブロック図である。
本開示は、メモリセルの三状態プログラミングのための装置、方法、及びシステムを含む。一実施形態は、複数のメモリセルを有するメモリ、及び回路を含み、この回路は、複数のメモリセルのうちの１つのメモリセルを、このメモリセルに電圧パルスを印加することと、印加された電圧パルスに応答してメモリセルがスナップバックするかどうかを決定することと、メモリセルがスナップバックするかどうかの決定に基づいて、追加の電圧パルスをメモリセルに印加することと、によって、３つの可能なデータ状態のうちの１つにプログラムするように構成される。
本開示の実施形態は、以前のメモリデバイスと比較して、密度の上昇、コストの削減、消費電力の削減、及び／またはより高速及び／またはより複雑な動作などの利点を提供することができる。例えば、自己選択メモリセルなどの抵抗可変メモリセルをプログラムするための以前のアプローチは、セルに対して２つの異なる状態を生成することができる場合があるため、これらのセルは、２つの可能なデータ状態（例えば、状態０または状態１）のうちの１つにプログラムされることができる。ただし、本開示による抵抗可変メモリセルのプログラミングアプローチは、セルに対して追加の（例えば、第三）状態を生成することができるため、これらのセルは、３つの可能なデータ状態のうちの１つにプログラムされることができる。
そのような三状態プログラミングは、複雑なメモリ動作、例えば、データが符号化され、マッチング関数または部分マッチング関数（例えば、ハミング距離）が計算される機械学習アプリケーションなどをサポートする際に有用であることができる。例えば、そのような三状態プログラミングは、効率的な方法で多くのベクトルが格納されている、入力ベクトルパターンのマッチング関数または部分マッチング関数の計算をサポートすることができる。
さらに、そのような三状態プログラミングは、コストを削減する、及び／または標準的なメモリアプリケーションの密度を上げるのに有用であることができる。例えば、そのような三状態プログラミングは、以前の二状態プログラミングアプローチを利用して、同等の数のデータ状態を符号化するために必要なビット数を減少させることができる（例えば、６３％まで）。これらの余分なビットは、例えば、誤り訂正符号（ＥＣＣ）及び／またはデータ冗長性操作に使用されることができる。
本明細書で使用されるように、「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」は、１つ以上のあるものを指すことができ、「複数の（ａ ｐｌｕｒａｌｉｔｙ ｏｆ）」は、２つ以上のそのようなものを指すことができる。例えば、メモリデバイスは、１つ以上のメモリデバイスを指すことができ、複数のメモリデバイスは、２つ以上のメモリデバイスを指すことができる。加えて、指示子「Ｎ」及び「Ｍ」は、特に図面における参照符号に関して本明細書で使用されるように、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれてもよいことを示す。
本明細書の図は、最初の一桁または複数桁の数字が図面の図番号に対応し、残りの桁の数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図面において類似する要素または構成要素は、類似の数字を使用することによって識別され得る。
図１は、本開示の一実施形態による、メモリアレイ１００（例えば、クロスポイントメモリアレイ）の一例の三次元図である。メモリアレイ１００は、ワード線１１０－０から１１０－Ｎと称される場合がある複数の第一信号線（例えば、第一アクセス線）と、互いに交差する（例えば、異なる平面で交差する）ビット線１２０－０から１２０－Ｍと称される場合がある複数の第二信号線（例えば、第二アクセス線）とを含み得る。例えば、ワード線１１０－０から１１０－Ｎのそれぞれは、ビット線１２０－０から１２０－Ｍと交差してもよい。メモリセル１２５は、ビット線とワード線の間に（例えば、各ビット線／ワード線の交差点に）あり得る。
メモリセル１２５は、例えば、抵抗可変メモリセルであり得る。メモリセル１２５は、異なるデータの状態にプログラム可能な材料を含み得る。いくつかの例では、各メモリセル１２５は、選択素子（例えば、スイッチング材料）及びストレージ素子として機能し得る単一材料を含み得、その結果、各メモリセル１２５は、セレクタデバイス及びメモリ素子の両方として機能し得る。そのようなメモリセルは、本明細書では自己選択メモリセルと称される場合がある。例えば、各メモリセルは、さまざまなドープ材料または非ドープ材料から形成され得る、相変化材料であっても、なくてもよい、及び／またはメモリセルを読み込み中に、及び／または書き込み中に相変化を受ける場合、あるいは受けない場合もある、カルコゲナイド材料を含み得る。一部の例では、各メモリセル１２５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成などを含み得る。
様々な実施形態において、メモリセル１２５の閾値電圧は、それらの閾値電圧を超える、それらに印加された電圧差の振幅に応答して、スナップバックし得る。そのようなメモリセルはスナップバックメモリセルと呼ぶ場合がある。例えば、メモリセル１２５は、印加された電圧差が閾値電圧を超えることに応答して、非導電性（例えば、高インピーダンス）の状態から導電性（例えば、より低いインピーダンス）の状態に変化する（例えば、スナップバックする）し得る。例えば、メモリセルのスナップバックは、メモリセルにわたり印加される電圧差がメモリセルの閾値電圧よりも大きいことに応答して、高インピーダンス状態から低インピーダンス状態へのメモリセルの遷移と称される場合がある。スナップバックするメモリセルの閾値電圧は、例えば、スナップバックイベントと呼ばれる場合がある。
図２Ａは、本開示の一実施形態による、図１に示されるメモリセル１２５などのメモリセルの様々な状態に関連する閾値分布を示す。例えば、図２Ａに示されるように、メモリセルは３つの可能なデータ状態（例えば、状態０、状態１、または状態Ｔ）のうちの１つにプログラムされることができる。すなわち、図２Ａは、メモリセルがプログラムされることができる３つの可能なデータ状態に関連する閾値電圧分布を示す。
図２Ａでは、電圧ＶＣＥＬＬは、ビット線電圧（ＶＢＬ）とワード線電圧（ＶＷＬ）との間の差（例えば、ＶＣＥＬＬ＝ＶＢＬ－ＶＷＬ）のような、メモリセルに（例えば、それにわたり）印加される電圧差に対応し得る。閾値電圧分布（例えば、範囲）２００－１、２００－２、２０１－１、２０１－２、２０２－Ｔ１、及び２０２－Ｔ２は、特定の状態にプログラムされたメモリセルの閾値電圧の統計的な変動を表し得る。図２Ａに示す分布は図２Ｂ及び図２Ｃに関連してさらに説明する電流対電圧曲線に対応し、それらは割り当てられたデータの状態に関連するスナップバックの非対称性を示している。
いくつかの例では、図２Ａ、図２Ｂ及び図２Ｃに示されるように、特定の状態におけるメモリセル１２５の閾値電圧の振幅（大きさ）は、異なる極性に対して非対称であり得る。例えば、状態０または状態１にプログラムされるメモリセル１２５の閾値電圧は、１つの極性で反対の極性と異なる振幅を有し得る。例えば、図２Ａに示される例では、第一データ状態（例えば、状態０）は、負極性についての振幅が正極性よりも大きい第一非対称閾値電圧分布（例えば、閾値電圧分布２０１－１及び２０１－２）に関連付けられ、第二データ状態（例えば、状態１）は、正極性についての振幅が負極性よりも大きい第二非対称閾値電圧分布（例えば、閾値電圧分布２００－１及び２００－２）に関連付けられる。そのような例では、メモリセル１２５にスナップバックさせるのに十分な印加電圧の振幅は、一方の印加電圧の極性に対して、他方の極性とは異なる（例えば、他方の極性よりも高い、または低い）場合がある。
いくつかの例では、図２Ａに示されるように、特定の状態におけるメモリセル１２５の閾値電圧の振幅は、異なる極性に対して対称であり得る。例えば、状態Ｔにプログラムされるメモリセル１２５の閾値電圧は、反対の極性で同じ振幅を有し得る。例えば、図２Ａに示される例では、第三データ状態（例えば、状態Ｔ）は、正極性及び負極性の両方についての振幅が実質的に等しい（例えば、高い）対称閾値電圧分布（例えば、閾値電圧分布２０２－Ｔ１及び２０２－Ｔ２）に関連付けられる。そのような例では、メモリセル１２５にスナップバックさせるのに十分な印加電圧の振幅は、異なる印加電圧の極性に対して同じであることができる。
図２Ａは、メモリセルの状態を決定する（例えば、読み出し動作の一部として状態間の区別をする）ために使用されることができる境界電圧ＶＤＭ１及びＶＤＭ２を示す。この例では、ＶＤＭ１は、状態０（例えば、閾値電圧分布２０１－２中）のセルを、状態１（例えば、閾値電圧分布２００－２）または状態Ｔ（例えば、閾値電圧分布２０２－Ｔ２）のセルと区別するために使用される正電圧である。同様に、ＶＤＭ２は、状態１（例えば、閾値電圧分布２００－１）のセルを、状態０（例えば、閾値電圧分布２０１－１）または状態Ｔ（例えば、閾値電圧分布２０２－Ｔ１）のセルと区別するために使用される負電圧である。図２Ａ～図２Ｃの例では、正の状態１のメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックしない。正の状態０のメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックする。負の状態１のメモリセル１２５は、ＶＤＭ２を印加することに応答してスナップバックする。また、負の状態０のメモリセル１２５は、ＶＤＭ２を印加することに応答してスナップバックしない。
実施形態は、図２Ａに示される例に限定されない。例えば、状態０と状態１の指定を交換できる（例えば、分布２０１－１と２０１－２を状態１として指定することができ、分布２００－１と２００－２を状態０として指定することができる）。
図２Ｂ及び図２Ｃは、本開示の一実施形態による、図２Ａのメモリ状態に対応する電流対電圧曲線の例である。このように、この例では、図２Ｂと図２Ｃの曲線は、特定の極性（この例では正極性の方向）で状態１がより高い閾値電圧状態として指定され、状態０は、反対の極性（この例では負極性の方向）での閾値電圧が高い状態として指定されるセルに対応する。上記のように、状態の指定は、状態０が正極性の方向のより高い閾値電圧状態に対応し、状態１が負の方向のより高い閾値電圧状態に対応し得るように交換することができる。
図２Ｂ及び図２Ｃは、本明細書に記載されるようなメモリセルのスナップバックを示す。ＶＣＥＬＬは、メモリセルにわたり印加された電圧を表すことができる。例えば、ＶＣＥＬＬは、セルに対応する上部電極に印加される電圧から、セルに対応する下部電極に印加される電圧（例えば、それぞれのワード線及びビット線を介して）を引いた電圧であり得る。図２Ｂに示すように、印加された正極性電圧（ＶＣＥＬＬ）に応答して、状態１（例えば、閾値電圧分布２００－２）にプログラムされたメモリセルは、ＶＣＥＬＬが電圧Ｖｔｓｔ０２に到達するまで非導電状態にあり、該到達した時点でセルが導電性（例えば、より低い抵抗）状態に遷移する。この遷移は、（特定の極性で）セルに印加された電圧がセルの閾値電圧を超えたときに発生するスナップバックイベントと呼ばれ得る。したがって、電圧Ｖｔｓｔ０２は、スナップバック電圧と呼ぶことができる。図２Ｂでは、電圧Ｖｔｓｔ０１は、状態１（例えば、閾値電圧分布２００－１）にプログラムされたセルのスナップバック電圧に対応する。すなわち、図２Ｂに示されるように、メモリセルは、ＶＣＥＬＬが負極性方向にＶｔｓｔ０１を超えると、導電状態に遷移する（例えば、スイッチする）。
同様に、図２Ｃに示すように、印加された負極性電圧（ＶＣＥＬＬ）に応答して、状態０（例えば、閾値電圧分布２０１－１）にプログラムされたメモリセルは、ＶＣＥＬＬが電圧Ｖｔｓｔ１１に到達するまで非導電状態にあり、該到達した時点で、セルは導電（例えばより低い抵抗）状態にスナップバックする。図２Ｃでは、電圧Ｖｔｓｔ１２は、状態０（例えば、閾値電圧分布２０１－２）にプログラムされたセルのスナップバック電圧に対応する。つまり、図２Ｃに示すように、ＶＣＥＬＬが正極性方向にＶｔｓｔ１２を超えると、メモリセルは高インピーダンスの非導電状態から低インピーダンスの導電状態にスナップバックする。
様々な例において、スナップバックイベントは、メモリセルスイッチング状態をもたらす可能性がある。例えば、Ｖｔｓｔ０２を超えるＶＣＥＬＬが状態１のセルに印加された場合、結果のスナップバックイベントにより、セルの閾値電圧がＶＤＭ１未満のレベルに低下し、セルが状態０（例えば、閾値電圧分布２０１－２）として読み取られることになる。したがって、いくつかの実施形態では、スナップバックイベントを使用して、セルを反対の状態に（例えば、状態１から状態０に、またはその逆に）書き込むことができる。
本開示の一実施形態では、図１に示されるメモリセル１２５などのメモリセルは、電圧パルスをメモリセルに印加することと、印加された電圧セルに応答してメモリセルがスナップバックするかどうかを決定することと、メモリセルがスナップバックするかどうかの決定に基づいて、メモリセルに追加の電圧パルスを印加する（例えば、印加するかどうかを決定する）ことと、によって、３つの可能なデータ状態（例えば、状態０、状態１、または状態Ｔ）のうちの１つにプログラムされ得る。例えば、メモリセルの現在のデータ状態は、メモリセルがスナップバックするかどうかの決定に基づいて決定されることができ、追加の電圧パルスは、セルの現在のデータ状態の決定に基づいてメモリセルに印加されることができる（例えば、追加の電圧パルスをメモリセルに印加するかどうかが決定されることができる）。
例えば、メモリセルにスナップバックさせる（例えば、スナップバックさせることができる）のに十分に振幅が高いバイアス電圧パルス（例えば、ＶＣＥＬＬ）がセルに印加されることができる。バイアス電圧パルスは、例えば、第一極性を有する電圧パルス、及び／または第一極性と反対の第二極性を有する電圧パルスを含むことができる。例えば、バイアス電圧パルスを印加することは、正の５．５ボルト（Ｖ）パルス及び／または負の５．５Ｖパルスをメモリセルに印加することを含むことができる。
印加されたバイアス電圧パルスに応答してメモリセルが導電状態にスナップバックすると（例えば、そうする場合）、電流（例えば、過渡電流）のパルスがメモリセルを通して流れる場合がある。特定の時間が経過すると、セルを通した過渡電流が損失し得、セルの両端にＤＣ電流が確立され得る。そのようなメモリセルを通した電流の流れを説明する一例は、本明細書で（例えば、図４に関連して）さらに説明される。
電圧パルス（例えば、バイアス電圧パルス）がメモリセルに印加された後、印加された電圧パルスに応答して（例えば、正または負のパルスに応答して）メモリセルがスナップバックしたかどうかを決定することができる。この決定は、例えば、印加された電圧パルスに応答して発生した、メモリセルに関連する（例えば、セルに結合される信号線上の）電圧変化を感知することによって行われることができる。例えば、そのような電圧変化を感知することは、メモリセルがスナップバックしたことを示し得るが、電圧変化を感知しないことは、スナップバックイベントが発生していないことを示し得る。そのようなメモリセルがスナップバックしたかどうかの決定をさらに説明する一例、及びそのような決定を実行するために使用されることができる回路は、本明細書で（例えば、図３に関連して）さらに説明される。
次に、メモリセルの現在のデータ状態は、メモリセルがスナップバックしたかどうかの決定に基づいて決定されることができる。例えば、現在のデータ状態を示すデータ値は、本明細書で（例えば、図３に関連して）さらに説明されるように、メモリセルがスナップバックしたと決定すると、ラッチされる（例えば、ラッチに格納される）ことができる。
メモリセルがスナップバックしたと決定した後（例えば、メモリセルを通した過渡電流が損失することを可能にする遅延後）、メモリセルへの電流（例えば、メモリセルに結合される信号線を通して流れる電流）がオフになる（例えば、抑制される）場合がある。次に、追加の電圧パルスは、メモリセルがスナップバックしたかどうかの決定に基づいて（例えば、メモリセルの現在のデータ状態の決定に基づいて）、メモリセルに印加されることができる（例えば、追加の電圧パルスをメモリセルに印加するかどうかが決定されることができる）。例えば、追加の電圧パルスは、本明細書でさらに説明されるように、メモリセルがスナップバックしたかどうかに基づいて、単一の短いパルスであり得る、または複数のパルスを含み得る、及び／またはメモリセルがスナップバックしたかどうかに基づいて正極性もしくは負極性であり得る。本明細書で使用される場合、短いパルスは、バイアス電圧の持続時間よりも短い持続時間を有するパルスを指すことができる。追加の電圧パルスの振幅は、例えば、バイアス電圧の振幅と同じであることができる。追加の例として、初期バイアス電圧パルスは、メモリセルがスナップバックしたと決定した後に延長され得る。
現在０状態または１状態にあるメモリセルに追加の電圧パルスを印加する（または初期バイアス電圧パルスを延長する）と、閾値電圧が第一極性である場合、セルの閾値電圧の振幅が変化し得ないが、閾値電圧が第一極性と反対の第二極性である場合、セルの閾値電圧の振幅が変化し得る。例えば、追加の電圧パルスは、ある極性の高い振幅の閾値電圧を変化させ得ないが、その反対の極性の低い振幅の閾値電圧を低い振幅から高い振幅に増大させ得る。例えば、追加の電圧パルスは、分布２０１－１内にある閾値電圧を変化させ得ないが、閾値電圧を分布２０１－２から２００－２に移し得る。同様に、追加の電圧パルスは、分布２００－２内にある閾値電圧を変化させ得ないが、閾値電圧を分布２００－１から２０１－１に移し得る。
対照的に、現在Ｔ状態にあるメモリセルに追加の電圧パルスを印加すると、閾値電圧の極性に関係なく、セルの閾値電圧の高い振幅は変化し得ない。例えば、追加の電圧パルスは、分布２０２－Ｔ１または２０２－Ｔ２内にある閾値電圧を変化させ得ない。したがって、本開示の実施形態は、状態０及び１に加えて、メモリセルを第三データ状態（例えば、状態Ｔ）にプログラムすることができる。
一例として、メモリセルを状態Ｔにプログラムするために、正極性を有する第一バイアス電圧（例えば、検出バイアス電圧）パルスがセルに印加され得、印加された第一バイアス電圧パルスに応答してメモリセルがスナップバックするかどうかが決定され得る。メモリセルがスナップバックしたことが決定される場合（例えば、検出される場合）、セルの現在のデータ状態は０であり得る。メモリセルが第一バイアス電圧パルスに応答してスナップバックしたと（例えば、セルの現在のデータ状態が０であると）決定すると、負極性を有する単一の（例えば、１つの）短い追加のパルスがセルに印加され得ることで、セルが状態Ｔにプログラムされ得る。
メモリセルのスナップバックが第一バイアス電圧パルスに応答して検出されない場合、セルの現在のデータ状態は１またはＴであり得る。メモリセルが第一バイアス電圧パルスに応答してスナップバックしなかったと決定すると、負極性を有する第二バイアス電圧パルスは、セルに印加されることができ、印加された第二バイアス電圧パルスに応答してセルがスナップバックするかどうかが決定されることができる。
第二バイアス電圧パルスに応答してメモリセルがスナップバックしたことが決定される場合、セルの現在のデータ状態は１であり得る。第二バイアス電圧パルスに応答してメモリセルがスナップバックしたと（例えば、セルの現在のデータ状態が１であると）決定すると、正極性を有する単一の短い追加の電圧パルスがセルに印加され得ることで、セルが状態Ｔにプログラムされ得る。第二バイアス電圧パルスに応答してメモリセルのスナップバックが検出されない場合、セルの現在のデータ状態はＴであり得、セルを状態Ｔにプログラムするために追加のパルスが不要であり得る。したがって、第二バイアス電圧パルスに応答してメモリセルがスナップバックしていないと（例えば、セルの現在のデータ状態がＴであると）決定すると、追加の短い電圧パルスは印加されなくてよい。状態Ｔへのメモリセルのプログラミングをさらに示す一例は、本明細書で（例えば、図５Ａ～５Ｂに関連して）さらに説明される。
さらに、または代わりに、メモリセルは、バイアス電圧パルス（複数可）をセルに印加することなく（例えば、メモリセルのスナップバックまたはメモリセルの現在のデータ状態を検出しようとせずに）状態Ｔにプログラムされ得る。例えば、セルの現在のデータ状態に関係なく、反対の極性の２つの短い電圧パルス（例えば、１つは正で１つは負、またはその逆）がメモリセルに印加され得ることで、セルが状態Ｔにプログラムされ得る。
追加の例として、メモリセルを状態０にプログラムするために、正極性を有するバイアス電圧パルスがセルに印加され得、印加されたバイアス電圧パルスに応答してメモリセルがスナップバックするかどうかが決定され得る。メモリセルがスナップバックしたことが決定される（例えば、検出される）場合、セルの現在のデータ状態は０であり得、セルを状態０にプログラムするために追加のパルスが不要であり得る。したがって、バイアス電圧パルスに応答してメモリセルがスナップバックしたと（例えば、セルの現在のデータ状態が０であると）決定すると、追加の電圧パルスはメモリセルに印加されなくてよい。
バイアス電圧パルスに応答してメモリセルのスナップバックが検出されない場合、セルの現在のデータ状態は１またはＴであり得る。バイアス電圧パルスに応答してメモリセルがスナップバックしなかったと（例えば、セルの現在のデータ状態が１またはＴであると）決定すると、正極性を各有する複数の短い追加の電圧パルスがセルに印加され得ることで、セルが状態０にプログラムされ得る。例えば、６つの短い追加の正電圧パルスはセルに印加され得る。ただし、本開示の実施形態は、特定の数の追加の電圧パルスに限定されない。さらに、追加の例として、バイアス電圧パルスよりも大きい振幅及び／または持続時間を有する単一の電圧パルスがセルに印加されることができると、セルは状態０にプログラムされることができる。
さらに、または代わりに、メモリセルは、バイアス電圧パルスをセルに印加することなく（例えば、メモリセルのスナップバックまたはメモリセルの現在のデータ状態を検出しようとせずに）状態０にプログラムされ得る。例えば、それぞれが正極性である複数の短い電圧パルスがメモリセルに印加されることができると、セルの現在のデータ状態に関係なく、セルは状態０にプログラムされることができる。さらに、追加の例として、バイアス電圧パルスよりも大きい振幅及び／または持続時間を有する単一の電圧パルスがセルに印加されることができると、セルは状態０にプログラムされることができる。
追加の例として、メモリセルを状態１にプログラムするために、正極性を有する第一バイアス電圧パルスがセルに印加されることができ、印加された第一バイアス電圧パルスに応答してメモリセルがスナップバックするかどうかが決定され得る。メモリセルがスナップバックしたことが決定される（例えば、検出される）場合、セルの現在のデータ状態は０であり得る。メモリセルが第一バイアス電圧パルスに応答してスナップバックしたと（例えば、セルの現在のデータ状態が０であると）決定すると、負極性を各有する複数の短い追加の電圧パルスがセルに印加されることができることで、セルが状態１にプログラムされることができる。例えば、６つの短い追加の負電圧パルスがセルに印加されることができる。ただし、本開示の実施形態は、特定の数の追加の電圧パルスに限定されない。さらに、追加の例として、第一バイアス電圧パルスよりも大きい振幅及び／または持続時間を有する単一の電圧パルスがセルに印加されることができることで、セルは状態１にプログラムされることができる。
メモリセルのスナップバックが第一バイアス電圧パルスに応答して検出されない場合、セルの現在のデータ状態は１またはＴであり得る。メモリセルが第一バイアス電圧パルスに応答してスナップバックしなかったと決定すると、負極性を有する第二バイアス電圧パルスは、セルに印加されることができ、印加された第二バイアス電圧パルスに応答してセルがスナップバックするかどうかが決定されることができる。
第二バイアス電圧パルスに応答してメモリセルがスナップバックしたことが決定される場合、セルの現在のデータ状態は１であり得る。第二バイアス電圧パルスに応答してメモリセルがスナップバックしたと（例えば、セルの現在のデータ状態が１であると）決定すると、セルを状態１にプログラムするために追加の負電圧パルスが不要であり得る。したがって、第二バイアス電圧パルスに応答してメモリセルがスナップバックしたと（例えば、セルの現在のデータ状態が１であると）決定すると、追加の負電圧パルスはメモリセルに印加されなくてよい。
第二バイアス電圧パルスに応答してメモリセルのスナップバックが検出されない場合、セルの現在のデータ状態はＴであり得る。第二バイアス電圧パルスに応答してメモリセルがスナップバックしていないと（例えば、セルの現在のデータ状態がＴであると）決定すると、複数の短い追加の負電圧パルスがセルに印加されることができることで、セルが状態１にプログラムされることができる。さらに、追加の例として、第二バイアス電圧パルスより大きい振幅及び／または持続時間を有する単一の電圧パルスがセルに印加されることができると、セルが状態１にプログラムされることができる。
さらに、または代わりに、メモリセルは、バイアス電圧パルス（複数可）をセルに印加することなく（例えば、メモリセルのスナップバックまたはメモリセルの現在のデータ状態を検出しようとせずに）状態１にプログラムされ得る。例えば、それぞれが負極性である複数の短い電圧パルスがメモリセルに印加されることができると、セルの現在のデータ状態に関係なく、セルは状態１にプログラムされることができる。さらに、追加の例として、バイアス電圧パルス（複数可）よりも大きい振幅及び／または持続時間を有する単一の電圧パルスがセルに印加されることができると、セルは状態１にプログラムされることができる。
図３は、本開示の一実施形態による、スナップバックイベントを検知するためのメモリアレイ３００の一部及び関連回路の一例を示す。メモリアレイ３００は、図１に関連して前述されたメモリアレイ１００の一部であり得る。メモリセル３２５は、ワード線３１０及びビット線３２０に結合され、本明細書に記載されるように動作し得る。
図３に示される例では、ワード線３１０に結合されるドライバ３５０（例えば、ワード線ドライバ３５０）を含む。ワード線ドライバ３５０は、双極（例えば、正及び負）の電流及び／または電圧信号をワード線３１０に供給し得る。交差結合ラッチを含み得るセンスアンプ３３０は、ワード線ドライバ３５０に結合され、ワード線３１０上で正及び負の電流及び／または正及び負の電圧を検知し得る。いくつかの例では、センスアンプ３３０は、ワード線ドライバ３５０の一部（例えば、それに含まれる）であってもよい。例えば、ワード線ドライバ３５０は、センスアンプ３３０の感知機能を含み得る。ビット線ドライバ３５２は、正及び／または負の電流及び／または電圧信号をビット線３２０に供給するためビット線３２０に結合される。
センスアンプ３３０及びワード線ドライバ３５０は、ラッチ３４０に結合され、このラッチは、印加された電圧差に応答してセル３２５のスナップバックイベントが発生したかどうかを示すデータ値を格納するために使用されることができる。例えば、センスアンプ３３０の出力信号３５４はラッチ３４０に結合されるため、メモリセル３２５がスナップバックするというセンスアンプ３３０を介した検知に応答して、出力信号３５４は適切なデータ値（例えば、検知されたスナップバックイベントを示すために使用されるデータ値に応じて、「１」または「０」のデータ値）をラッチ３４０にラッチさせる。一例として、「１」というラッチされたデータ値を使用して検知されたスナップバックイベントを示す場合、信号３５４は、ラッチ３４０に、セル３２５の検知されたスナップバックに応答して論理１のデータ値をラッチさせ、逆もまた同様である。
正の電圧差ＶＤＭ１がメモリセル３２５に印加され（例えば、ワード線電圧ＶＷＬ１が低く、ビット線電圧ＶＢＬ１が高く）、メモリセル３２５が状態０を格納する場合、電圧差ＶＤＭ１は、閾値電圧Ｖｔｓｔ１２（図２Ｃ）よりも大きくなり得、メモリセル３２５は、導電状態にスナップバックし、図２Ｃに示されるように、ビット線３２０からメモリセル３２５を介してワード線３１０に正の電流の流れを引き起こし得る。センスアンプ３３０は、例えば、この電流及び／またはそれに関連する電圧を検知し得、この電流及び／または電圧を検知することに応答して、出力信号３５４をラッチ３４０に出力し得る。例えば、信号３５４は、電流が正であること（例えば、論理でハイの値を有することによる）、したがって、ワード線の電圧が高いことをラッチ３４０に示し得る。ワード線電圧が高いことを示す信号３５４に応答して、ラッチ３４０は、ワード線３１０、したがってメモリセル３２５を通る電流の流れをオフにする（例えば、抑制する）信号３５６（例えば電圧）を、ワード線ドライバ３５０の、またはこれに結合される回路３５８に出力し得る。
これらの例では、負の電圧差ＶＤＭ２がメモリセル３２５に印加され（例えば、ワード線電圧ＶＷＬ２がハイであり、ビット線電圧ＶＢＬ２がローであり）、メモリセル３２５が状態１を格納する場合、電圧差ＶＤＭ２は（負の意味では）閾値電圧Ｖｔｓｔ０１（図２Ｂ）よりも大きく、メモリセル３２８は導電状態にスナップバックし、図２Ｂに示されるように、ワード線３１０からメモリセル３２５を経てビット線３２０に負の電流の流れを引き起こし得る。センスアンプ３３０は、例えば、この電流及び／またはそれに関連する電圧を検知し得、この電流及び／または電圧を検知することに応答して、信号３５４をラッチ３４０に出力し得る。例えば、信号３５４は、電流が負であること（例えば、論理でローの値を有することによる）、したがって、ワード線の電圧が低いことをラッチ３４０に示し得る。ワード線の電圧が低いことを示す信号３５４に応答して、ラッチ３４０は、ワード線３１０を通る電流の流れをオフにする信号３６０（例えば電圧）をワード線ドライバ３５０の、またはこれに結合される回路３６２に出力し得る。いくつかの例では、回路３５８及び３６２と組み合わせたセンスアンプ３３０は、検知回路と称される場合がある。
図４は、本開示の一実施形態による、メモリセルを通した電流の流れの一例をグラフ４３５の形式で示す。例えば、グラフ４３５は、本開示による３つの可能なデータ状態のうちの１つにメモリセルをプログラムするための動作中に、メモリセルを通した電流の流れを示すことができる。メモリセルは、例えば、図３及び１に関連してそれぞれ前述されたメモリセル３２５及び／または１２５とすることができる。
図４に示される時間ｔ１では、メモリセルにスナップバックさせるのに十分に振幅が高いバイアス電圧パルスがメモリセルに印加される。メモリセルがスナップバックする場合、図４に示されるように電流のパルス４３７がメモリセルを通して流れるため、本明細書で前述されたように、このメモリセルを使用して、スナップバックイベントを検出することができる。次に、図４に示されるように、時間ｔ１の後に電流の流れが損失し、メモリセルの両端にＤＣ電流が確立される。
図４に示される時間ｔ２では（例えば、メモリセルがスナップバックし、スナップバックイベントが検出された後）、メモリセルへの電流はオフになる（例えば、抑制される）。図４に示されるように、メモリセルへの電流がオフになる場合、電流はセルを通して流れない。
図４に示される時間ｔ３では（例えば、メモリセルへの電流がオフになった後）、追加の電圧パルスがメモリセルに印加されることができる。本明細書で前述されたように、メモリセルがスナップバックしたという決定に基づいて、追加の電圧パルスがメモリセルに印加されることができる。さらに、追加のパルスは、図４に示されるように、短時間（例えば、時間ｔ３から時間ｔ４まで）メモリセルに印加され、本明細書で前述されたように、負または正の極性を有することができる。追加の例として、追加のパルスは、本明細書で前述されたように、より長い持続時間を有することができる、及び／または複数の電圧パルスを含むことができる。
追加の電圧パルスがメモリセルに印加されると、図４に示されるように、電流の追加のパルス４３９がメモリセルを通して流れる。本明細書で前述されたように、電流４３９の追加のパルスにより、メモリセルが３つの可能なデータ状態のうちの１つにプログラムされ得る。
図５Ａ～５Ｂは、本開示の一実施形態による、メモリセルを第三データ状態（例えば、状態Ｔ）にプログラムする例を示す。例えば、図５Ａは、現在第一データ状態（例えば、状態０）にあるメモリセルを状態Ｔにプログラムする一例５５１を示し、図５Ｂは、現在第二データ状態（例えば、状態１）にあるメモリセルを状態Ｔにプログラムする一例５５３を示す。メモリセルは、例えば、図３及び１に関連してそれぞれ前述されたメモリセル３２５及び／または１２５であり得る。さらに、図５Ａ～５Ｂに示される境界電圧ＶＤＭ１及びＶＤＭ２は、図２Ａ～２Ｃに関連してそれぞれ前述された境界電圧ＶＤＭ１及びＶＤＭ２に類似し得る。さらに、状態Ｔに関連する高振幅閾値電圧分布は、状態０及び１に関連する高振幅閾値電圧分布とは別のものとして図５Ａ～５Ｂに示されるが、これらの分布は、図２Ａに関連して前述された例のように重複し得る。
図５Ａで説明される例に示されるように、負極性とＶＤＭ１及びＶＤＭ２よりも大きい（例えば、標的メモリセルの高い閾値電圧状態に達するのに十分な）振幅とを有する単一の短い電圧パルスを、現在状態０にあるメモリセルに印加することで、このセルは状態Ｔにプログラムされることができる（例えば、セルの状態は０からＴに変化することができる）。例えば、図５Ａに示されるように、単一の短い電圧パルスは、負の方向では高い振幅閾値として観測された（例えば測定された）セルの閾値電圧を変化させ得ない。ただし、正の方向に低い振幅閾値として観測されたセルの閾値電圧は、図５Ａに示されるように、高い振幅閾値に増加させ得る。
図５Ｂで説明される例に示されるように、正極性とＶＤＭ１及びＶＤＭ２よりも大きい（例えば、標的メモリセルの高い閾値電圧状態に達するのに十分な）振幅とを有する単一の短い電圧パルスを、現在状態１にあるメモリセルに印加することで、このセルは状態Ｔにプログラムされることができる（例えば、セルの状態は１からＴに変化することができる）。例えば、図５Ｂに示されるように、単一の短い電圧パルスは、正の方向では高い振幅閾値として観測されたセルの閾値電圧を変化させ得ない。ただし、負の方向に低い振幅閾値として観測されたセルの閾値電圧は、図５Ｂに示されるように、高い振幅閾値に増加させ得る。
図６は、本開示の一実施形態による、電子メモリシステム６００などの装置の一例を示すブロック図である。メモリシステム６００は、メモリデバイス６０２などの装置と、メモリコントローラ（例えば、ホストコントローラ）などのコントローラ６０４とを含む。コントローラ６０４は、例えば、プロセッサを含んでもよい。コントローラ６０４は、例えば、ホストに結合されてもよく、ホストからコマンド信号（またはコマンド）、アドレス信号（またはアドレス）、及びデータ信号（またはデータ）を受信し得、データをホストに出力してもよい。
メモリデバイス６０２は、メモリセルのメモリアレイ６０６を含む。例えば、メモリアレイ６０６は、本明細書に開示されるメモリセルの、クロスポイントアレイなど、１つ以上のメモリアレイを含み得る。
メモリデバイス６０２は、Ｉ／Ｏ接続６１０を介してＩ／Ｏ回路６１２から提供されるアドレス信号をラッチするアドレス回路６０８を含む。アドレス信号は、メモリアレイ６０６にアクセスするためにロウデコーダ６１４及びカラムデコーダ６１６によって受信及びデコードされる。例えば、ロウデコーダ６１４及び／またはカラムデコーダ６１６は、図３に関連して前述されたように、ドライバ３５０などのドライバを含んでもよい。
メモリデバイス６０２は、いくつかの例では読み出し／ラッチ回路６２０であり得る感知／バッファ回路を使用してメモリアレイのカラムでの電圧及び／または電流の変化を感知することにより、メモリアレイ６０６のデータを感知してもよい（例えば、読み出してもよい）。読み出し／ラッチ回路６２０は、メモリアレイ６０６からデータを読み出し、ラッチしてもよい。Ｉ／Ｏ回路６１２は、コントローラ６０４とのＩ／Ｏ接続６１０を介した双方向でのデータ通信のために含まれる。書き込み回路６２２は、データをメモリアレイ６０６に書き込むために含まれる。
制御回路６２４は、コントローラ６０４からの制御接続６２６によって提供される信号をデコードし得る。これらの信号は、データ読み出し及びデータ書き込み操作を含む、メモリアレイ６０６の操作を制御するために使用されるチップ信号、書き込みイネーブル信号、及びアドレスラッチ信号を含み得る。
制御回路６２４は、例えば、コントローラ６０４に含まれてもよい。コントローラ６０４は、単独または組み合わせであるかに関わらず、他の回路、ファームウェア、またはソフトウェアなどを含んでもよい。コントローラ６０４は、外部コントローラ（例えば、全体的もしくは部分的であるかに関わらず、メモリアレイ６０６からの別個のダイ内の）または内部コントローラ（例えば、メモリアレイ６０６と同一のダイに含まれる）であってもよい。例えば、内部コントローラは、ステートマシン又はメモリシーケンサであり得る。
いくつかの例では、コントローラ６０４は、アレイ６０６のメモリセルを３つの可能なデータ状態のうちの１つにプログラムするなど、本明細書に開示される方法をメモリデバイス６０２に少なくとも実行させるように構成されてもよい。いくつかの例では、メモリデバイス６０２は、図３と併せて前述された回路を含んでもよい。例えば、メモリデバイス６０２は、センスアンプ回路及びラッチ、例えば、本明細書に開示されるセンスアンプ３３０及びラッチ３４０を含んでもよい。
本明細書で使用される場合、「結合された」という用語は、介在要素なしで（例えば、直接的な物理的接触によって）電気的に結合、直接結合、及び／または直接接続され、または介在要素に間接的に結合及び／または接続されることを含み得る。「結合された」という用語は、さらに、（例えば、原因及び結果の関係にあるように）互いに協働または相互作用する２つ以上の要素を含み得る。
追加の回路及び信号を提供できること、及び図６のメモリシステム６００が簡略化されていることは、当業者には理解されよう。図６を参照して説明された様々なブロックコンポーネントの機能は、集積回路デバイスの別個のコンポーネントまたはコンポーネント部分に必ずしも分離されなくてもよいことが認識されるべきである。例えば、集積回路デバイスの単一のコンポーネントまたはコンポーネント部分は、図６の１つより多いブロックコンポーネントの機能を実行するように適合されることができる。あるいは、集積回路デバイスの１つ以上のコンポーネントまたはコンポーネント部分が組み合わされることで、図６の単一のブロックコンポーネントの機能が実行されることができる。
本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられてもよいことを当業者は理解するであろう。本開示は、本開示のいくつかの実施形態の適応形態または変形形態を含めることを意図する。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。上記の実施形態と、本明細書に具体的に説明されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。従って、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を、添付の特許請求の範囲が権利を有する均等物の全範囲と併せて参照して、特定されるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態にまとめられている。本開示のこの手法は、本開示の開示された実施形態が、各請求項に明示的に列挙された特徴より多くの特徴を使用する必要があるという意図を反映したものとして、解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。従って、以下の特許請求の範囲は、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立っている。

Claims (15)

  1. 複数のメモリセルを有するメモリ、及び
    回路、
    を含む装置であって、
    前記回路は、前記複数のメモリセルのうちの１つのメモリセルを、
    電圧パルスを前記メモリセルに印加することと、
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックするかどうかを決定することと、
    前記メモリセルがスナップバックするかどうかの前記決定に基づいて、前記メモリセルに追加の電圧パルスを印加することと、
    によって３つの可能なデータ状態のうちの１つにプログラムするように構成される、前記装置。
  2. 前記回路は、前記メモリセルがスナップバックすると決定した後、前記メモリセルへの電流をオフにするように構成される、請求項１に記載の装置。
  3. 前記回路は、前記印加された電圧パルスに応答して前記メモリセルのスナップバックを感知するように構成されるセンスアンプを有するセンス回路を含む、請求項１または２に記載の装置。
  4. 前記複数のメモリセルのそれぞれは、単一の材料が選択素子及びストレージ素子として機能する自己選択メモリセルである、請求項１または２に記載の装置。
  5. 前記３つの可能なデータ状態は、
    第一極性についての振幅が第二極性よりも大きい、第一閾値電圧分布に関連する第一データ状態と、
    前記第二極性についての振幅が前記第一極性よりも大きい、第二閾値電圧分布に関連する第二データ状態と、
    前記第一極性及び前記第二極性についての振幅が等しい、第三閾値電圧分布に関連する第三データ状態と、
    を含む、請求項１または２に記載の装置。
  6. メモリを動作させる方法であって、
    メモリセルを３つの可能なデータ状態のうちの１つに、
    電圧パルスを前記メモリセルに印加することと、
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックするかどうかを決定することと、
    前記メモリセルがスナップバックするかどうかの前記決定に基づいて、前記メモリセルの現在のデータ状態を決定することと、
    前記メモリセルの前記現在のデータ状態の前記決定に基づいて、前記メモリセルに追加の電圧パルスを印加することと、
    によってプログラムすることを含む、前記方法。
  7. 前記追加の電圧パルスを前記メモリセルに印加することは、前記メモリセルの閾値電圧の振幅を、前記閾値電圧が第一極性である場合に変化させず、
    前記追加の電圧パルスを前記メモリセルに印加することは、前記メモリセルの前記閾値電圧の前記振幅を、前記閾値電圧が前記第一極性とは反対の第二極性である場合に増大させる、請求項６に記載の方法。
  8. 前記電圧パルスを前記メモリセルに印加することは、
    第一極性を有する第一電圧パルスを前記メモリセルに印加することと、
    第二電圧パルスを前記メモリセルに印加することであって、前記第二電圧パルスは前記第一極性と反対の第二極性を有する、前記印加することと、
    を含み
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックするかどうかを決定することは、前記メモリセルが前記第一電圧パルスまたは前記第二電圧パルスに応答してスナップバックするかどうかを決定することを含む、請求項６に記載の方法。
  9. 前記追加の電圧パルスを前記メモリセルに印加することは、前記メモリセルの前記現在のデータ状態の前記決定に基づいて、前記追加の電圧パルスを前記メモリセルに印加するかどうかを決定することを含む、請求項６または７に記載の方法。
  10. 前記メモリセルが前記印加された電圧パルスに応答してスナップバックするかどうかを決定することは、前記印加された電圧パルスに応答して、前記メモリセルに関連する電圧変化を感知することを含む、請求項６に記載の方法。
  11. 前記方法は、前記メモリセルの前記決定された現在のデータ状態を示すデータ値をラッチすることをさらに含む、請求項６に記載の方法。
  12. 複数のメモリセルを有するメモリ、及び
    回路、
    を含む装置であって、
    前記回路は、前記複数のメモリセルのうちの１つのメモリセルを、
    第一極性を有する第一電圧パルスを前記メモリセルに印加することと、
    前記印加された第一電圧パルスに応答して前記メモリセルがスナップバックするかどうかを決定することと、
    前記印加された第一電圧パルスに応答して前記メモリセルがスナップバックすると決定すると、第一の追加の電圧パルスを前記メモリセルに印加することであって、前記第一の追加の電圧パルスは前記第一極性とは反対の第二極性を有する、前記印加することと、
    によって３つの可能なデータ状態のうちの１つにプログラムするように構成される、前記装置。
  13. 前記回路は、前記メモリセルが前記印加された第一電圧パルスに応答してスナップバックしないことを決定すると、前記３つの可能なデータ状態のうちの前記１つに前記メモリセルを、
    前記第二極性を有する第二電圧パルスを前記メモリセルに印加することと、
    前記印加された第二電圧パルスに応答して前記メモリセルがスナップバックするかどうかを決定することと、
    前記印加された第二電圧パルスに応答して前記メモリセルがスナップバックすることを決定すると、前記第一極性を有する追加の第二電圧パルスを前記メモリセルに印加することと、
    前記印加された第二電圧パルスに応答して前記メモリセルがスナップバックしないことを決定すると、追加の電圧パルスを前記メモリセルに印加しないことと、
    によってプログラムするようにさらに構成される、請求項１２に記載の装置。
  14. 前記３つの可能なデータ状態のうちの前記１つは、正極性及び負極性についての振幅が実質的に等しい対称的な閾値電圧分布に関連付けられる、請求項１２または１３に記載の装置。
  15. 前記回路は、前記複数のメモリセルのうちの１つのメモリセルを、
    第一極性を有する第一電圧パルスを前記メモリセルに印加することと、
    前記印加された第一電圧パルスに応答して前記メモリセルがスナップバックするかどうかを決定することなく、第二極性を有する第二電圧パルスを前記メモリセルに印加することであって、前記第二極性は前記第一極性と反対である、前記印加することと、
    によって前記３つの可能なデータ状態のうちの前記１つにプログラムするようにさらに構成される、請求項１２または１３に記載の装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023525118A (ja) 2020-05-13 2023-06-14 マイクロン テクノロジー，インク． メモリセルにアクセスするためのカウンタベースの方法及びシステム
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090244962A1 (en) 2008-03-31 2009-10-01 George Gordon Immunity of phase change material to disturb in the amorphous phase
US20130044539A1 (en) 2011-08-18 2013-02-21 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US20190164611A1 (en) 2017-11-30 2019-05-30 Micron Technology, Inc. Operations on memory cells

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4524684B2 (ja) 2006-11-21 2010-08-18 エルピーダメモリ株式会社 メモリ読み出し回路及び方式
US8194433B2 (en) 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
US8031516B2 (en) * 2008-12-12 2011-10-04 Stephen Tang Writing memory cells exhibiting threshold switch behavior
US8385100B2 (en) 2009-12-08 2013-02-26 Intel Corporation Energy-efficient set write of phase change memory with switch
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
US9117519B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Methods, devices and systems using over-reset state in a memory cell
US9286975B2 (en) 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9990990B2 (en) * 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
JP7080178B2 (ja) 2017-09-12 2022-06-03 ヌヴォトンテクノロジージャパン株式会社 不揮発性記憶装置、及び駆動方法
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
US20190206491A1 (en) * 2019-03-07 2019-07-04 Intel Corporation Techniques to mitigate selection failure for a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090244962A1 (en) 2008-03-31 2009-10-01 George Gordon Immunity of phase change material to disturb in the amorphous phase
US20130044539A1 (en) 2011-08-18 2013-02-21 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
JP2014529838A (ja) 2011-08-18 2014-11-13 マイクロン テクノロジー，インク． 回路においてスナップバック事象を検知するための装置、デバイスおよび方法
US20190164611A1 (en) 2017-11-30 2019-05-30 Micron Technology, Inc. Operations on memory cells
JP2021504869A (ja) 2017-11-30 2021-02-15 マイクロン テクノロジー，インク． メモリセルの動作

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