KR20220118530A - 메모리 셀들의 3-상태 프로그래밍 - Google Patents

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에르난 에이. 카스트로
제레미 엠. 허스트
쉥키 케이. 제인
리차드 케이. 닷지
윌리엄 에이. 멜톤
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마이크론 테크놀로지, 인크
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Abstract

본 개시는 메모리 셀들의 3-상태 프로그래밍을 위한 장치들, 방법들 및 시스템들을 포함한다. 일 실시예는 복수의 메모리 셀들을 갖는 메모리, 및 메모리 셀에 전압 펄스를 인가하고, 메모리 셀이 인가된 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하고, 메모리 셀이 스냅 백되는지 여부의 결정에 기초하여 메모리 셀에 추가 전압 펄스를 인가함으로써 복수의 메모리 셀들 중 하나의 메모리 셀을 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 구성된 회로부를 포함한다.

Description

메모리 셀들의 3-상태 프로그래밍
본 개시는 전반적으로 반도체 메모리 및 방법들에 관한 것으로, 보다 상세하게는 메모리 셀들의 3-상태 프로그래밍에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들 및/또는 외부 제거 가능 디바이스들로서 제공된다. 메모리는 휘발성 및 비휘발성 메모리를 포함하는 많은 상이한 유형들이 존재한다. 휘발성 메모리는 데이터를 유지하기 위해 전력이 필요할 수 있고, 특히 RAM(Random Access Memory), DRAM(Dynamic Random Access Memory) 및 SDRAM(Synchronous Dynamic Random Access Memory) 등을 포함할 수 있다. 비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 보유함으로써 영구 데이터를 제공할 수 있고, 특히 NAND 플래시 메모리, NOR 플래시 메모리, 판독 전용 메모리(ROM), 및 상변화 랜덤 액세스 메모리(PCRAM), 저항 랜덤 액세스 메모리(RRAM), 자기 랜덤 액세스 메모리(MRAM), 및 프로그램가능 전도성 메모리와 같은 저항 가변 메모리를 포함할 수 있다.
메모리 디바이스는 고 메모리 밀도, 고 신뢰성 및 저 전력 소비를 필요로 하는 광범위한 전자 애플리케이션들을 위한 휘발성 및 비휘발성 메모리로서 활용될 수 있다. 비휘발성 메모리는 다른 전자 디바이스들 중에서, 예를 들어, 개인용 컴퓨터, 휴대용 메모리 스틱, 솔리드 스테이트 드라이브(SSD), 디지털 카메라, 셀룰러 전화, MP3 플레이어와 같은 휴대용 음악 플레이어, 및 영화 플레이어 등에 사용될 수 있다.
저항 가변 메모리 디바이스는 저장 소자(예를 들어, 가변 저항을 갖는 메모리 소자)의 저항 상태에 기초하여 데이터를 저장할 수 있는 저항 가변 메모리 셀을 포함할 수 있다. 이와 같이, 저항 가변 메모리 셀들은 메모리 소자의 저항 레벨을 변화시킴으로써 타겟 데이터 상태에 대응하는 데이터를 저장하도록 프로그래밍될 수 있다. 저항 가변 메모리 셀들은 특정 지속기간 동안 셀들(예를 들어, 셀들의 메모리 소자)에 포지티브 또는 네거티브의 전기 펄스들(예를 들어, 포지티브 또는 네거티브의 전압 또는 전류 펄스들)과 같은 전기 필드 또는 에너지의 소스들을 인가함으로써 (예를 들어, 특정 저항 상태에 대응하는) 타겟 데이터 상태로 프로그래밍될 수 있다. 저항 가변 메모리 셀의 상태는 인가된 검사 전압(interrogation voltage)에 응답하여 셀을 통한 전류를 감지함으로써 결정될 수 있다. 셀의 저항 레벨에 기초하여 변하는 감지된 전류는 셀의 상태를 나타낼 수 있다.
다양한 메모리 어레이들은 메모리 셀들(예를 들어, 저항 가변 셀들)이 셀들을 액세스하는데 사용되는 제1 및 제2 신호 라인들의 교차점들(예를 들어, 워드 라인들 및 비트 라인들의 교차점들)에 위치되는 크로스-포인트 아키텍처(cross-point architecture)로 구성될 수 있다. 일부 저항 가변 메모리 셀들은 저장 소자(예를 들어, 상이한 저항 레벨들로 프로그래밍가능한 상 변화 재료, 금속 산화물 재료, 및/또는 일부 다른 재료)와 직렬로 선택 엘리먼트(예를 들어, 다이오드, 트랜지스터, 또는 다른 스위칭 디바이스)를 포함할 수 있다. 자가 선택 메모리 셀들로서 지칭될 수 있는 일부 저항 가변 메모리 셀들은 메모리 셀에 대한 선택 엘리먼트 및 저장 소자 양자 모두로서 기능할 수 있는 단일 재료를 포함한다.
도 1은 본 개시의 일 실시예에 따른 메모리 어레이의 예의 3차원 도면이다.
도 2a는 본 개시의 일 실시예에 따른 메모리 셀들의 메모리 상태들과 연관된 임계 전압 분포들을 도시한다.
도 2b는 본 개시의 실시예에 따른 도 2a의 메모리 상태에 대응하는 전류 대 전압 곡선의 예이다.
도 2c는 본 개시의 실시예에 따른 도 2a의 다른 메모리 상태에 대응하는 전류 대 전압 곡선의 예이다.
도 3은 본 개시의 일 실시예에 따른 메모리 어레이 및 연관된 회로부의 일부의 예를 도시한다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀을 통한 전류 흐름의 예를 도시한다.
도 5a 내지 도 5b는 본 개시의 실시예에 따른 메모리 셀을 제3 데이터 상태로 프로그래밍하는 예들을 예시한다.
도 6은 본 개시의 일 실시예에 따른 예시적인 장치의 블록도이다.
본 개시는 메모리 셀들의 3-상태 프로그래밍을 위한 장치들, 방법들, 및 시스템들을 포함한다. 일 실시예는 복수의 메모리 셀들을 갖는 메모리, 및 전압 펄스를 메모리 셀에 인가하고, 인가된 전압 펄스에 응답하여 메모리 셀 스냅 백(snaps back) 여부를 결정하고, 메모리 셀 스냅 백을 결정한 때 메모리 셀로의 전류를 턴 오프하고, 메모리 셀이 스냅 백되는지 여부의 결정에 기초하여 메모리 셀에 추가 전압 펄스를 인가함으로써 3개의 가능한 데이터 상태들 중 하나로 복수의 메모리 셀들 중 하나의 메모리 셀을 프로그래밍하도록 구성된 회로부를 포함한다.
본 개시의 실시예들은 이전 메모리 디바이스들과 비교하여, 증가된 밀도, 감소된 비용, 감소된 전력 소비, 및/또는 더 빠르고/또는 더 복잡한 동작들과 같은 이점들을 제공할 수 있다. 예를 들어, 자가 선택 메모리 셀들과 같은, 저항 가변 메모리 셀들을 프로그래밍하기 위한 이전의 접근법들은, 셀들이 2개의 가능한 데이터 상태들(예를 들어, 상태 0 또는 상태 1) 중 하나로 프로그래밍될 수 있도록, 셀들에 대한 2개의 상이한 상태들을 생성할 수 있다. 그러나, 본 발명에 따른 저항 가변 메모리 셀들에 대한 프로그래밍 접근법들은 셀들에 대한 추가 (예를 들어, 3개) 상태들을 생성할 수 있어서, 셀들은 3개의 가능한 데이터 상태들 중 하나로 프로그래밍될 수 있다.
이러한 3-상태 프로그래밍(three-state programming)은 예를 들어, 데이터가 인코딩되고 매칭 함수(matching function)들 또는 부분 매칭 함수들(예를 들어, 해밍 거리들)이 계산되는 기계 학습 애플리케이션들과 같은 복잡한 메모리 동작들을 지원하는데 유용할 수 있다. 예를 들어, 이러한 3-상태 프로그래밍은 효율적인 방식으로 많은 저장된 벡터들을 갖는 입력 벡터 패턴의 매칭 함수 또는 부분 매칭 함수의 계산을 지원할 수 있다.
또한, 이러한 3-상태 프로그래밍은 비용을 감소시키고/거나 표준 메모리 애플리케이션들의 밀도를 증가시키는데 유용할 수 있다. 예를 들어, 이러한 3-상태 프로그래밍은 이전의 2 상태 프로그래밍 접근법들을 이용하여 등가 수의 데이터 상태들을 인코딩하는데 필요한 비트들의 수를 감소시킬 수 있다 (예를 들어, 63% 만큼). 이러한 여분의 비트들은 예를 들어, 에러 정정 코드(ECC) 및/또는 데이터 리던던시(redundancy) 동작들을 위해 사용될 수 있다.
본 명세서에서, "a", "an" 또는 "복수의(a number of)"는 하나 또는 그 이상의 것을 의미할 수 있으며, "복수"일 경우 둘 이상의 것을 의미할 수 있다. 예를 들어, 메모리 디바이스는 하나 이상의 메모리 디바이스를 지칭할 수 있고, 복수의 메모리 디바이스는 둘 이상의 메모리 디바이스를 지칭할 수 있다. 또한, 본 명세서에서 사용된 "N" 및 "M"은, 특히 도면들 내의 참조 번호들과 관련하여, 그렇게 지정된 특정 피처의 수가 본 개시의 다수의 실시예들과 함께 포함될 수 있다는 것을 나타낸다.
도면에서는 첫 번째 숫자 또는 숫자들은 도면 숫자 번호와 일치하고 나머지 숫자는 도면의 엘리먼트 또는 컴포넌트를 식별하는 넘버링 규칙을 따른다. 상이한 도면들 사이의 유사한 엘리먼트들 또는 컴포넌트들은 유사한 숫자들의 사용에 의해 식별될 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 어레이(100)(예를 들어, 크로스-포인트 메모리 어레이)의 예의 3차원 도면이다. 메모리 어레이(100)는 워드 라인들(110-0 내지 110-N)로 지칭될 수 있는 복수의 제1 신호 라인들(예를 들어, 제1 액세스 라인들) 및 서로 교차하는(예를 들어, 상이한 평면들에서 교차하는) 복수의 제2 신호 라인들(예를 들어, 제2 액세스 라인들)), 이는 예를 들어, 비트 라인들(120-0 내지 120-M)로 지칭될 수 있는)을 포함할 수 있다. 예를 들어, 워드 라인들(110-0 내지 110-N) 각각은 비트 라인들(120-0 내지 120-M)과 교차할 수 있다. 메모리 셀(125)은 비트 라인과 워드 라인 사이에(예를 들어, 각각의 비트 라인/워드 라인 교차에서) 있을 수 있다.
상기 메모리 셀들(125)은 가변 저항 메모리 셀들일 수 있다. 메모리 셀들(125)은 상이한 데이터 상태들로 프로그래밍가능한 재료를 포함할 수 있다. 일부 예들에서, 메모리 셀들(125) 각각은 선택 엘리먼트(예를 들어, 스위칭 재료) 및 저장 엘리먼트로서 기능할 수 있는 단일 재료를 포함할 수 있어서, 각각의 메모리 셀(125)은 선택기 디바이스 및 메모리 소자 둘 모두로서 작용할 수 있다. 이러한 메모리 셀은 본 명세서에서 자가 선택 메모리 셀로 지칭될 수 있다. 예를 들어, 각각의 메모리 셀은, 메모리 셀을 판독 및/또는 기록하는 동안 상 변화를 겪거나 겪지 않을 수 있고, 상-변화 재료일 수 있거나 또는 그렇지 않을 수 있는, 다양한 도핑된 또는 도핑되지 않은 재료들로 형성될 수 있는 칼코게나이드 재료(chalcogenide material)를 포함할 수 있다. 일부 예에서, 각각의 메모리 셀(125)은 셀레늄(Se), 비소(As), 및 게르마늄(Ge)을 포함할 수 있는 삼원계 조성물, 실리콘(Si), Se, As, 및 Ge 등을 포함할 수 있는 사원계 조성물을 포함할 수 있다.
다양한 실시예들에서, 메모리 셀들(125)의 임계 전압들은 그것들에 걸친 인가된 전압 차이의 크기가 그것들의 임계 전압들을 초과하는 것에 응답하여 스냅 백(snap back)할 수 있다. 이러한 메모리 셀들은 스냅 백 메모리 셀들로 지칭될 수 있다. 예를 들어, 메모리 셀(125)은 인가된 전압 차이가 임계 전압을 초과하는 것에 응답하여 비전도성(예를 들어, 고 임피던스) 상태에서 전도성(예를 들어, 더 낮은 임피던스) 상태로 변경(예를 들어, 스냅 백)할 수 있다. 예를 들어, 메모리 셀 스냅 백은 메모리 셀에 걸쳐 인가된 전압 차이가 메모리 셀의 임계 전압보다 큰 것에 응답하여 고 임피던스 상태로부터 더 낮은 임피던스 상태로 전이하는 메모리 셀을 지칭할 수 있다. 메모리 셀의 임계 전압은 스냅 백 이벤트로 지칭될 수 있다.
도 2a는 본 개시의 일 실시예에 따른 도 1에 도시된 메모리 셀들(125)과 같은 메모리 셀들의 다양한 상태들과 연관된 임계 분포들을 예시한다. 예를 들어, 도 2a에 도시된 바와 같이, 메모리 셀들은 3개의 가능한 데이터 상태들(예를 들어, 상태 0, 상태 1, 또는 상태 T) 중 하나로 프로그래밍될 수 있다. 즉, 도 2a는 메모리 셀들이 프로그래밍될 수 있는 3개의 가능한 데이터 상태들과 관련된 임계 전압 분포들을 나타낸다.
도 2a에서, 전압(VCELL)은 비트 라인 전압(VBL)과 워드 라인 전압(VWL) 사이의 차이(예를 들어, VCELL = VBL - VWL)와 같이 메모리 셀에 인가되는(예를 들어, 메모리 셀에 걸쳐) 전압 차이에 대응할 수 있다. 임계 전압 분포들(예를 들어, 범위들)(200-1, 200-2, 201-1, 201-2, 202-T1, 및 202-T2)은 특정 상태로 프로그래밍된 메모리 셀들의 임계 전압들의 통계적 변화를 나타낼 수 있다. 도 2a에 도시된 분포들은 할당된 데이터 상태들과 연관된 스냅 백 비대칭을 예시하는, 도 2b 및 도 2c와 함께 추가로 설명된 전류 대 전압 곡선들에 대응한다.
일부 예에서, 특정 상태의 메모리 셀(125)의 임계 전압의 크기는 도 2a, 2b 및 2c에 도시된 바와 같이 상이한 극성에 대해 비대칭일 수 있다. 예를 들어, 상태 0 또는 상태 1로 프로그래밍된 메모리 셀(125)의 임계 전압은 하나의 극성에서 반대 극성에서와 상이한 크기를 가질 수 있다. 예를 들어, 도 2a에 도시된 예에서, 제1 데이터 상태(예를 들어, 상태 0)는 포지티브 극성보다 네거티브 극성에 대해 더 큰 크기를 갖는 제1 비대칭 임계 전압 분포(예를 들어, 임계 전압 분포들(201-1 및 201-2))와 연관되고, 제2 데이터 상태(예를 들어, 상태 1)는 네거티브 극성보다 포지티브 극성에 대해 더 큰 크기를 갖는 제2 비대칭 임계 전압 분포(예를 들어, 임계 전압 분포들(200-1 및 200-2))와 연관된다. 이러한 예에서, 메모리 셀(125)이 스냅 백하도록 하기에 충분한 인가된 전압 크기는 하나의 인가된 전압 극성에 대해 다른 전압 극성보다 상이한(예를 들어, 더 높거나 더 낮은) 것일 수 있다.
예를 들어, 도 2a에 도시된 바와 같이 특정 상태의 메모리 셀(125)의 임계 전압의 크기는 서로 다른 극성에 대해 대칭일 수 있다. 예를 들어, T 상태로 프로그램된 메모리 셀(125)의 임계 전압은 서로 다른 극성으로 동일한 크기를 가질 수 있다. 예를 들어, 도 2a에 도시된 예에서, 제3 데이터 상태(예를 들어, 상태 T)는 포지티브 극성 및 네거티브 극성 모두에 대해 크기가 실질적으로 동일한(예를 들어, 높은) 대칭 임계 전압 분포(예를 들어, 임계 전압 분포들(202-T1 및 202-T2))와 관련된다. 이러한 예에서, 메모리 셀(125)이 스냅 백하도록 하기에 충분한 인가 전압 크기는 상이한 인가 전압 극성들에 대해 동일할 수 있다.
도 2a는 메모리 셀의 상태를 결정하기 위해(예를 들어, 판독 동작의 일부로서 상태들 간을 구별하기 위해) 사용될 수 있는 분계 전압(demarcation voltage)들(VDM1 및 VDM2)을 예시한다. 이 예에서, VDM1은 상태 0(예를 들어, 임계 전압 분포(201-2))의 셀들을 상태 1(예를 들어, 임계 전압 분포(200-2)) 또는 상태 T(예를 들어, 임계 전압 분포(202-T2))의 셀들과 구별하기 위해 사용되는 포지티브 전압이다. 유사하게, VDM2는 상태 1(예를 들어, 임계 전압 분포(200-1))의 셀들을 상태 0(예를 들어, 임계 전압 분포(201-1)) 또는 상태 T(예를 들어, 임계 전압 분포(202-T1))의 셀들과 구별하기 위해 사용되는 네거티브 전압이다. 도 2a-2c의 예에서, 포지티브 상태 1 또는 T의 메모리 셀(125)은 VDM1을 인가하는 것에 응답하여 스냅 백하지 않는다; 포지티브 상태 0의 메모리 셀(125)은 VDM1을 인가하는 것에 응답하여 스냅 백된다; 네거티브 상태(1)의 메모리 셀(125)은 VDM2를 인가하는 것에 응답하여 스냅 백된다; 및 네거티브 상태 0 또는 T의 메모리 셀(125)은 VDM2를 인가하는 것에 응답하여 스냅 백하지 않는다.
실시예들은 도 2a에 도시된 예에 제한되지 않는다. 예를 들어, 상태 0 및 상태 1의 지정들은 상호 변경될 수 있다(예를 들어, 분포들(201-1 및 201-2)은 상태 1로서 지정될 수 있고, 분포들(200-1 및 200-2)은 상태 0으로서 지정될 수 있다).
도 2b 및 도 2c는 본 개시의 실시예에 따른 도 2a의 메모리 상태에 대응하는 전류 대 전압 곡선의 예이다. 이와 같이, 이 예에서, 도 2b 및 도 2c에서의 곡선은 상태 1이 특정 극성(이 예에서는 포지티브 극성 방향)에서 더 높은 임계 전압 상태로 지정되고, 상태 0이 반대 극성(이 예에서는 네거티브 극성 방향)에서 더 높은 임계 전압 상태로 지정되는 셀에 대응한다. 상기에서 언급된 바와 같이, 상태 지정은 상태 0이 포지티브 극성 방향에서 더 높은 임계 전압 상태에 대응할 수 있고 상태 1은 네거티브 방향에서 더 높은 임계 전압 상태에 대응할 수 있도록 상호 변경될 수 있다.
도 2b 및 2c는 본 명세서에서 설명된 메모리 셀 스냅 백을 예시한다. VCELL은 메모리 셀에 걸쳐 인가된 전압을 나타낼 수 있다. 예를 들어, VCELL은 셀에 대응하는 상부 전극에 인가된 전압에서 셀에 대응하는 바닥 전극에 인가된 전압을 뺀 전압일 수 있다(예를 들어, 각각의 워드 라인 및 비트 라인을 통해). 도 2b에 도시된 바와 같이, 인가된 포지티브 극성 전압(VCELL)에 응답하여, 상태 1로 프로그래밍된 메모리 셀(예를 들어, 임계 전압 분포(200-2))은 VCELL이 전압(Vtst02)에 도달할 때까지 비-전도성 상태에 있고, 이 지점에서 셀은 전도성(예를 들어, 더 낮은 저항) 상태로 전이한다. 이러한 전이를 스냅 백 이벤트(snapback event)라고 할 수 있는데, 이는 셀에 걸쳐 인가된 전압(특히 특정 극성)이 셀의 임계 전압을 초과할 때 발생한다. 따라서, 전압(Vtst02)은 스냅 백 전압(snapback voltage)으로 지칭될 수 있다. 도 2b에서, 전압 Vtst01은 상태 1로 프로그래밍된 셀에 대한 스냅 백 전압(예를 들어, 임계 전압 분포(200-1))에 대응한다. 즉, 도 2b에 도시된 바와 같이, VCELL이 Vtst01을 네거티브 극성 방향으로 초과할 때 메모리 셀은 전도성 상태로 전이한다(예를 들어, 스위칭한다).
유사하게, 도 2c에 도시된 바와 같이, 인가된 네거티브 극성 전압(VCELL)에 응답하여, 상태 0으로 프로그래밍된 메모리 셀(예를 들어, 임계 전압 분포(201-1))은 VCELL이 전압 Vtst11에 도달할 때까지 비-전도성 상태에 있고, 이 지점에서 셀은 전도성(예를 들어, 더 낮은 저항) 상태로 스냅 백한다. 도 2c에서, 전압 Vtst12는 상태 0으로 프로그래밍된 셀에 대한 스냅 백 전압(예를 들어, 임계 전압 분포(201-2))에 대응한다. 즉, 도 2c에 도시된 바와 같이, VCELL이 포지티브 극성 방향에서 Vtst12를 초과할 때 메모리 셀은 고 임피던스 비전도성 상태에서 더 낮은 임피던스 전도성 상태로 스냅 백한다.
다양한 경우들에서, 스냅 백 이벤트는 메모리 셀 스위칭 상태들을 초래할 수 있다. 예를 들어, Vtst02를 초과하는 VCELL이 상태 1 셀에 인가되면, 결과적인 스냅 백 이벤트는 셀의 임계 전압을 VDM1 미만의 레벨로 감소시킬 수 있고, 이는 셀이 상태 0으로서 판독되는 것(예를 들어, 임계 전압 분포(201-2))을 초래할 것이다. 이와 같이, 다수의 실시예들에서, 스냅 백 이벤트는 셀을 반대 상태로(예를 들어, 상태 1로부터 상태 0으로 및 그 반대로) 기록하기 위해 사용될 수 있다.
본 개시의 일 실시예에서, 도 1에 도시된 메모리 셀들(125)과 같은 메모리 셀은, 메모리 셀에 전압 펄스를 인가하고, 메모리 셀이 인가된 전압 셀에 응답하여 스냅 백되는지 여부를 결정하고, 메모리 셀이 스냅 백되는지 여부의 결정에 기초하여 메모리 셀에 추가 전압 펄스를 인가(예를 들어, 인가 여부를 결정)함으로써 3개의 가능한 데이터 상태들(예를 들어, 상태 0, 상태 1 또는 상태 T) 중 하나로 프로그래밍될 수 있다. 예를 들어, 메모리 셀의 현재 데이터 상태는 메모리 셀이 스냅 백되는지 여부의 결정에 기초하여 결정될 수 있고, 셀의 현재 데이터 상태의 결정에 기초하여 추가 전압 펄스가 메모리 셀에 인가될 수 있다(예를 들어, 추가 전압 펄스를 메모리 셀에 인가할지 여부가 결정될 수 있다).
예를 들어, 메모리 셀이 스냅 백(snap back)하도록(예를 들어, 스냅 백(snap back)할 수 있도록) 하기에 충분히 높은 크기를 갖는 바이어스 전압 펄스(예를 들어, VCELL)가 셀에 인가될 수 있다. 바이어스 전압 펄스는, 예를 들어, 제1 극성을 갖는 전압 펄스 및/또는 제1 극성과 반대인 제2 극성을 갖는 전압 펄스를 포함할 수 있다. 예를 들어, 바이어스 전압 펄스를 인가하는 것은 메모리 셀에 포지티브 5.5 볼트(V) 펄스 및/또는 네거티브 5.5 V 펄스를 인가하는 것을 포함할 수 있다.
인가된 바이어스 전압 펄스에 응답하여 메모리 셀이 전도성 상태로 스냅 백되면(예를 들어, 경우), 전류의 펄스(예를 들어, 전류 과도(current transient))가 메모리 셀을 통해 흐를 수 있다. 특정 양(amount)의 시간 후에, 셀을 통한 전류 과도상태가 소산될 수 있고, DC 전류가 셀에 걸쳐 수립될 수 있다. 메모리 셀을 통한 이러한 전류 흐름을 예시하는 예가 본 명세서에서 (예를 들어, 도 4와 관련하여) 추가로 설명될 것이다.
전압 펄스(예를 들어, 바이어스 전압 펄스)가 메모리 셀에 인가된 후, 메모리 셀이 인가된 전압 펄스에 응답하여(예를 들어, 포지티브 펄스 또는 네거티브 펄스에 응답하여) 스냅 백되었는 지 여부가 결정될 수 있다. 이러한 결정은, 예를 들어, 인가된 전압 펄스에 응답하여 발생한 메모리 셀(예를 들어, 셀에 결합된 신호 라인 상에서)과 연관된 전압 변화를 감지함으로써 이루어질 수 있다. 예를 들어, 이러한 전압 변화를 감지하는 것은 메모리 셀이 스냅 백되었음을 나타낼 수 있는 반면, 전압 변화를 감지하지 않는 것은 스냅 백 이벤트가 발생하지 않았음을 나타낼 수 있다. 메모리 셀이 스냅 백 되었는지의 여부의 이러한 결정 및 이러한 결정을 수행하는 데 사용될 수 있는 회로부를 추가로 예시하는 예가 본 명세서에서(예를 들어, 도 3과 관련하여) 추가로 설명될 것이다.
그런 다음, 메모리 셀의 현재 데이터 상태는 메모리 셀이 스냅 백되었는지 여부의 결정에 기초하여 결정될 수 있다. 예를 들어, (예를 들어, 도 3과 관련하여) 본 명세서에서 추가로 설명되는, 메모리 셀이 스냅 백되었다고 결정할 때 현재 데이터 상태를 나타내는 데이터 값이 래치될 수 있다(예를 들어, 래치에 저장될 수 있다).
메모리 셀이 스냅 백되었다고 결정한 후(예를 들어, 메모리 셀을 통한 전류 전이가 소산되도록 허용하는 지연 후), 메모리 셀로의 전류(예를 들어, 메모리 셀에 결합된 신호 라인을 통한 전류 흐름)는 턴 오프될 수 있다(예를 들어, 금지된다). 그런 다음, 메모리 셀이 스냅 백되었는지 여부의 결정에 기초하여(예를 들어, 메모리 셀의 현재 데이터 상태의 결정에 기초하여) 추가 전압 펄스가 메모리 셀에 인가될 수 있다(예를 들어, 메모리 셀에 추가 전압 펄스를 인가할지 여부가 결정될 수 있다). 예를 들어, 본 명세서에서 추가로 설명되는 바와 같이, 추가 전압 펄스는 메모리 셀이 스냅 백되었는지 여부에 기초하여 단일 짧은 펄스일 수 있거나 또는 복수의 펄스들을 포함할 수 있고, 및/또는 메모리 셀이 스냅 백되었는지 여부에 기초하여 포지티브 극성 또는 네거티브 극성일 수 있다. 본 명세서에서 사용되는, 짧은 펄스는 바이어스 전압의 지속기간보다 짧은 지속기간을 갖는 펄스를 지칭할 수 있다. 추가 전압 펄스의 크기는 예를 들어, 바이어스 전압의 크기와 동일할 수 있다. 추가적인 예로서, 초기 바이어스 전압 펄스는 메모리 셀이 스냅 백되었음을 결정한 후에 확장될 수 있다.
현재 0 상태 또는 1 상태에 있는 메모리 셀에 추가 전압 펄스를 인가하는 것(또는 초기 바이어스 전압 펄스를 확장하는 것)은 임계 전압이 제1 극성이면 셀의 임계 전압의 크기를 변경하지 않을 수 있지만, 임계 전압이 제1 극성과 반대인 제2 극성이면 셀의 임계 전압의 크기를 변경할 수 있다. 예를 들어, 추가적인 전압 펄스는 하나의 극성의 하이 크기의 임계 전압을 변화시키지 않고, 반대 극성의 작은 크기의 임계 전압을 로우 크기로부터 하이 크기로 증가시킬 수 있다. 예를 들어, 추가 전압 펄스는 분포(201-1) 내에 있는 임계 전압을 변화시키지 않을 수 있지만, 임계 전압을 분포(201-2)로부터 분포(200-2)로 이동시킬 수 있다. 유사하게, 추가 전압 펄스는 분포(200-2) 내에 있는 임계 전압을 변화시키지 않을 수 있지만, 임계 전압을 분포(200-1)로부터 분포(201-1)로 이동시킬 수 있다.
반면, 현재 T 상태에 있는 메모리 셀에 추가 전압 펄스를 인가하는 것은 임계 전압의 극성에 관계없이 셀의 하이 크기를 변화시키지 않을 수 있다. 예를 들어, 추가 전압 펄스는 분포(202-T1 또는 202-T2) 내에 있는 임계 전압을 변경하지 않을 수 있다. 따라서, 본 개시의 실시예들은 상태 0 및 1 이외에 제3 데이터 상태(예를 들어, 상태 T)로 메모리 셀을 프로그래밍할 수 있다.
일 예로서, 메모리 셀을 상태 T로 프로그래밍하기 위해, 포지티브 극성을 갖는 제1 바이어스 전압(예를 들어, 검출 바이어스 전압) 펄스가 셀에 인가될 수 있고, 메모리 셀이 인가된 제1 바이어스 전압 펄스에 응답하여 스냅 백되는지 여부가 결정될 수 있다. 메모리 셀이 스냅 백되었다고 결정(예를 들어, 검출)되면, 셀의 현재 데이터 상태는 0일 수 있다. 메모리 셀이 제1 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정(예를 들어, 셀의 현재 데이터 상태가 0이라고 결정)할 때, 네거티브 극성을 갖는 단일(예를 들어, 하나) 짧은 추가 펄스가 셀을 상태 T로 프로그래밍하기 위해 셀에 인가될 수 있다.
제1 바이어스 전압 펄스에 응답하여 메모리 셀의 스냅 백이 검출되지 않으면, 셀의 현재 데이터 상태는 1 또는 T일 수 있다. 메모리 셀이 제1 바이어스 전압 펄스에 응답하여 스냅 백되지 않았다고 결정할 때, 네거티브 극성을 갖는 제2 바이어스 전압 펄스가 셀에 인가될 수 있고, 셀이 인가된 제2 바이어스 전압 펄스에 응답하여 스냅 백되는지 여부가 결정될 수 있다.
메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정되면, 셀의 현재 데이터 상태는 1일 수 있다. 메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정할 때(예를 들어, 셀의 현재 데이터 상태가 1이라고 결정할 때), 포지티브 극성을 갖는 단일 짧은 추가 전압 펄스가 셀에 인가되어 셀을 상태 T로 프로그래밍할 수 있다. 제2 바이어스 전압 펄스에 응답하여 메모리 셀의 스냅 백이 검출되지 않으면, 셀의 현재 데이터 상태는 T일 수 있고, 셀을 상태 T로 프로그래밍하기 위해 추가 펄스들이 필요하지 않을 수 있다. 따라서, 메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되지 않았다고 결정할 때(예를 들어, 셀의 현재 데이터 상태가 T라고 결정할 때), 추가 짧은 전압 펄스가 인가되지 않을 수 있다. 상태 T로의 메모리 셀의 프로그래밍을 추가로 예시하는 예가 본 명세서에서 (예를 들어, 도 5a 내지 도 5b와 관련하여) 추가로 설명될 것이다.
추가적으로 또는 대안적으로, 메모리 셀은 바이어스 전압 펄스(들)를 셀에 인가하지 않고(예를 들어, 메모리 셀의 스냅 백 또는 메모리 셀의 현재 데이터 상태를 검출하려고 시도하지 않고), 상태 T로 프로그래밍될 수 있다. 예를 들어, 반대 극성의 2개의 짧은 전압 펄스들(예를 들어, 하나의 포지티브 및 하나의 네거티브, 또는 그 반대)이 셀의 현재 데이터 상태에 관계없이, 셀을 상태 T로 프로그래밍하기 위해 메모리 셀에 인가될 수 있다.
추가적인 예로서, 메모리 셀을 상태 0으로 프로그래밍하기 위해, 포지티브 극성을 갖는 바이어스 전압 펄스가 셀에 인가될 수 있고, 메모리 셀이 인가된 바이어스 전압 펄스에 응답하여 스냅 백되는지 여부가 결정될 수 있다. 메모리 셀이 스냅 백되었다고 결정(예를 들어, 검출)되면, 셀의 현재 데이터 상태는 0일 수 있고, 셀을 상태 0으로 프로그래밍하기 위해 어떠한 추가적인 펄스들도 필요하지 않을 수 있다. 따라서, 메모리 셀이 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정(예를 들어, 셀의 현재 데이터 상태가 0이라고 결정)할 때, 어떠한 추가적인 전압 펄스들도 메모리 셀에 인가되지 않을 수 있다.
바이어스 전압 펄스에 응답하여 메모리 셀의 스냅 백이 검출되지 않으면, 셀의 현재 데이터 상태는 1 또는 T일 수 있다. 메모리 셀이 바이어스 전압 펄스에 응답하여 스냅 백하지 않았다고 결정할 때(예를 들어, 셀의 현재 데이터 상태가 1 또는 T라고 결정할 때), 각각이 포지티브 극성을 갖는 복수의 짧은 추가 전압 펄스들이 셀에 인가되어 셀을 상태 0으로 프로그래밍할 수 있다. 예를 들어, 6개의 짧은 추가 포지티브 전압 펄스들이 셀에 인가될 수 있다. 그러나, 본 개시의 실시예들은 특정 수의 추가적인 전압 펄스들로 제한되지 않는다. 또한, 추가적인 예로서, 바이어스 전압 펄스보다 더 큰 크기 및/또는 지속기간을 갖는 단일 전압 펄스가 셀을 상태 0으로 프로그래밍하기 위해 셀에 인가될 수 있다.
추가적으로 또는 대안적으로, 메모리 셀은 바이어스 전압 펄스를 셀에 인가하지 않고(예를 들어, 메모리 셀의 스냅 백 또는 메모리 셀의 현재 데이터 상태를 검출하려고 시도하지 않고) 상태 0으로 프로그래밍될 수 있다. 예를 들어, 셀의 현재 데이터 상태에 관계없이, 셀을 상태 0으로 프로그래밍하기 위해 복수의 짧은 전압 펄스들, 각각은 포지티브 극성임,이 메모리 셀에 인가될 수 있다. 또한, 추가적인 예로서, 바이어스 전압 펄스보다 더 큰 크기 및/또는 지속기간을 갖는 단일 전압 펄스가 셀을 상태 0으로 프로그래밍하기 위해 셀에 인가될 수 있다.
추가적인 예로서, 메모리 셀을 상태 1로 프로그래밍하기 위해, 포지티브 극성을 갖는 제1 바이어스 전압 펄스가 셀에 인가될 수 있고, 메모리 셀이 인가된 제1 바이어스 전압 펄스에 응답하여 스냅 백되는지 여부가 결정될 수 있다. 메모리 셀이 스냅 백되었다고 결정(예를 들어, 검출)되면, 셀의 현재 데이터 상태는 0일 수 있다. 메모리 셀이 제1 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정(예를 들어, 셀의 현재 데이터 상태가 0임)하면, 각각이 네거티브 극성을 갖는 복수의 짧은 추가 전압 펄스들이 셀에 인가되어 셀을 상태 1로 프로그래밍할 수 있다. 예를 들어, 6개의 짧은 추가 네거티브 전압 펄스들이 셀에 인가될 수 있다. 그러나, 본 개시의 실시예들은 특정 수의 추가적인 전압 펄스들로 제한되지 않는다. 또한, 추가적인 예로서, 셀을 상태 1로 프로그래밍하기 위해 제1 바이어스 전압 펄스보다 더 큰 크기 및/또는 지속기간을 갖는 단일 전압 펄스가 셀에 인가될 수 있다.
제1 바이어스 전압 펄스에 응답하여 메모리 셀의 스냅 백이 검출되지 않으면, 셀의 현재 데이터 상태는 1 또는 T일 수 있다. 메모리 셀이 제1 바이어스 전압 펄스에 응답하여 스냅 백되지 않았다고 결정할 때, 네거티브 극성을 갖는 제2 바이어스 전압 펄스가 셀에 인가될 수 있고, 셀이 인가된 제2 바이어스 전압 펄스에 응답하여 스냅 백되는지 여부가 결정될 수 있다.
메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정되면, 셀의 현재 데이터 상태는 1일 수 있다. 메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정할 때(예를 들어, 셀의 현재 데이터 상태가 1이라고 결정할 때), 셀을 상태 1로 프로그래밍하기 위해 추가적인 네거티브 전압 펄스들이 필요하지 않을 수 있다. 따라서, 메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되었다고 결정할 때(예를 들어, 셀의 현재 데이터 상태가 1이라고 결정할 때), 추가적인 네거티브 전압 펄스들이 메모리 셀에 인가되지 않을 수 있다.
메모리 셀의 스냅 백이 제2 바이어스 전압 펄스에 응답하여 검출되지 않으면, 셀의 현재 데이터 상태는 T일 수 있다. 메모리 셀이 제2 바이어스 전압 펄스에 응답하여 스냅 백되지 않았다고 결정할 때(예를 들어, 셀의 현재 데이터 상태가 T라고 결정할 때), 복수의 짧은 추가 네거티브 전압 펄스들이 셀을 상태 1로 프로그래밍하기 위해 셀에 인가될 수 있다. 또한, 추가적인 예로서, 제2 바이어스 전압 펄스보다 더 큰 크기 및/또는 지속기간을 갖는 단일 전압 펄스가 셀을 상태 1로 프로그래밍하기 위해 셀에 인가될 수 있다.
추가적으로 또는 대안적으로, 메모리 셀은 바이어스 전압 펄스(들)를 셀에 인가하지 않고(예를 들어, 메모리 셀의 스냅 백 또는 메모리 셀의 현재 데이터 상태를 검출하려고 시도하지 않고) 상태 1로 프로그래밍될 수 있다. 예를 들어, 셀의 현재 데이터 상태에 관계없이, 셀을 상태 1로 프로그래밍하기 위해 복수의 짧은 전압 펄스들, 각각 네거티브 극성임,이 메모리 셀에 인가될 수 있다. 또한, 추가적인 예로서, 바이어스 전압 펄스(들)보다 더 큰 크기 및/또는 지속기간을 갖는 단일 전압 펄스가 셀을 상태 1로 프로그래밍하기 위해 셀에 인가될 수 있다.
도 3은 본 개시의 일 실시예에 따른 스냅 백 이벤트들을 검출하기 위한 메모리 어레이(300)의 일부 및 연관된 회로부의 예를 도시한다. 메모리 어레이(300)는 도 1과 관련하여 이전에 설명된 메모리 어레이(100)의 일부일 수 있다. 메모리 셀(325)은 워드 라인(310) 및 비트 라인(320)에 결합되고, 본 명세서에서 설명된 바와 같이 동작할 수 있다.
도 3에 도시된 예는 워드 라인(310)에 결합된 드라이버(350)(예를 들어, 워드 라인 드라이버(350))를 포함한다. 워드 라인 드라이버(350)는 워드 라인(310)에 포지티브 극성(예를 들어, 포지티브 및 네거티브) 전류 및/또는 전압 신호를 공급할 수 있다. 크로스-결합된 래치를 포함할 수 있는 감지 증폭기(330)는 워드 라인 드라이버(350)에 결합되고, 워드 라인(310) 상의 포지티브 및 네거티브 전류 및/또는 포지티브 및 네거티브 전압을 검출할 수 있다. 일부 예들에서, 감지 증폭기(330)는 워드 라인 드라이버(350)의 일부일 수 있다(예를 들어, 이에 포함될 수 있다). 예를 들어, 워드 라인 드라이버(350)는 감지 증폭기(330)의 감지 기능을 포함할 수 있다. 비트 라인 드라이버(352)는 비트 라인(320)에 포지티브 및/또는 네거티브의 전류 및/또는 전압 신호를 공급하기 위해 비트 라인(320)에 결합된다.
감지 증폭기(330) 및 워드 라인 드라이버(350)는 인가된 전압 차이에 응답하여 셀(325)의 스냅 백 이벤트가 발생했는지 여부를 나타내는 데이터 값을 저장하는데 사용될 수 있는 래치(latch)(340)에 결합된다. 예를 들어, 감지 증폭기(330)의 출력 신호(354)는 감지 증폭기(330)를 통해 메모리 셀(325)의 스냅 백 검출에 응답하여, 출력 신호(354)가 적절한 데이터 값이 래치(340)에 래치되게 하도록(예를 들어, 검출된 스냅 백 이벤트를 표시하기 위해 사용되는 데이터 값에 따라 "1" 또는 "0"의 데이터 값) 래치(340)에 결합된다. 예로서, "1"의 래치된 데이터 값이 검출된 스냅 백 이벤트를 나타내기 위해 사용되면, 신호(354)는 래치(340)가 셀(325)의 검출된 스냅 백에 응답하여 논리 1의 데이터 값을 래치하게 하고, 그 역도 마찬가지이다.
포지티브 전압 차동(VDM1)이 메모리 셀(325)에 인가될 때(예를 들어, 워드 라인 전압(VWL1)이 로우(low)이고 비트 라인 전압(VBL1)이 하이(high)이다), 메모리 셀(325)이 상태 0을 저장할 때, 전압 차동(VDM1)은 임계 전압(Vtst12)(도 2c)보다 클 수 있고, 메모리 셀(325)은 전도성 상태로 스냅 백하여, 비트 라인(320)으로부터 워드 라인(310)으로의 메모리 셀(325)을 통해, 도 2c에 도시된 포지티브 전류 흐름을 야기할 수 있다. 감지 증폭기(330)는 이러한 전류 및/또는 그와 연관된 전압을 검출할 수 있고, 이러한 전류 및/또는 전압을 검출하는 것에 응답하여 신호(354)를 래치(340)로 출력할 수 있다. 예를 들어, 신호(354)는 (예를 들어, 논리 하이 값을 가짐으로써) 전류가 포지티브이고, 따라서 워드 라인 전압이 하이라는 것을 래치(340)에 표시할 수 있다. 워드 라인 전압이 하이라는 것을 나타내는 신호(354)에 응답하여, 래치(340)는 워드 라인(310)을 통한, 따라서 메모리 셀(325)을 통한 전류 흐름을 턴 오프(예를 들어, 금지)하는 신호(356)(예를 들어, 전압)를 워드 라인 드라이버(350)의 회로부(358)에 또는 이에 결합된 회로부에 출력할 수 있다.
예들에서, 네거티브 전압 차동(VDM2)이 메모리 셀(325)에 인가되고(예를 들어, 워드 라인 전압(VWL2)이 하이이고 비트 라인 전압(VBL2)이 로우이다) 메모리 셀(325)이 상태 1을 저장할 때, 전압 차동(VDM2)은 임계 전압(Vtst01)(도 2b)보다 크고(네거티브 의미에서) 전도성 상태로 스냅 백될 수 있고, 메모리 셀(328)은 도 2b에 도시된 네거티브 전류 흐름을, 메모리 셀(325)을 통해 워드 라인(310)으로부터 비트 라인(320)으로 야기할 수 있다. 감지 증폭기(330)는 예를 들어 이 전류 및/또는 이와 관련된 전압을 검출할 수 있고, 이 전류 및/또는 전압 검출에 응답하여 신호(354)를 래치(340)로 출력할 수 있다. 예를 들어, 신호(354)는 전류가 네거티브이고(예를 들어, 논리 로우 값을 가짐으로써), 따라서 워드 라인 전압이 로우(low)임을 래치(340)에 표시할 수 있다. 워드 라인 전압이 로우라는 것을 나타내는 신호(354)에 응답하여, 래치(340)는 워드 라인(310)을 통한 전류 흐름을 턴 오프시키는 워드 라인 드라이버(350)의 회로부(362)에 또는 그에 결합된 회로부에 신호(360)(예를 들어, 전압)를 출력할 수 있다. 일부 예들에서, 회로부들(358 및 462)과 조합된 감지 증폭기(330)는 검출 회로부로서 지칭될 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀을 통한 전류 흐름의 예를 그래프(435)의 형태로 도시한다. 예를 들어, 그래프(435)는 본 개시에 따라 메모리 셀을 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하기 위한 동작 동안 메모리 셀을 통한 전류 흐름을 예시할 수 있다. 메모리 셀은, 예를 들어, 각각 도 3 및 도 1과 관련하여 이전에 설명된 메모리 셀(325 및/또는 125)일 수 있다.
도 4에 도시된 시간 t1에서, 메모리 셀이 스냅 백(snap back)되도록 하기에 충분히 하이 크기를 갖는 바이어스 전압 펄스가 메모리 셀에 인가된다. 메모리 셀이 스냅 백될 때, 전류의 펄스(437)는 도 4에 도시된 바와 같이 메모리 셀을 통해 흐르고, 이는 본 명세서에서 이전에 설명된 바와 같이 스냅 백 이벤트를 검출하는 데 사용될 수 있다. 그런 다음, 전류 흐름은 도 4에 도시된 바와 같이 시간 t1 후에 소산되고, DC 전류가 메모리 셀에 걸쳐 수립된다.
도 4에 도시된 시간 t2에서(예를 들어, 메모리 셀이 스냅 백되고 스냅 백 이벤트가 검출된 후), 메모리 셀에 대한 전류는 턴 오프된다(예를 들어, 금지된다). 메모리 셀의 전류가 턴 오프되면, 도 4에 도시된 바와 같이, 셀을 통해 전류가 흐르지 않는다.
도 4에 도시된 시간 t3에서(예를 들어, 메모리 셀에 대한 전류가 턴 오프된 후), 추가 전압 펄스가 메모리 셀에 인가될 수 있다. 추가적인 전압 펄스는 본 명세서에서 이전에 설명된 바와 같이, 메모리 셀이 스냅 백되었다는 결정에 기초하여 메모리 셀에 인가될 수 있다. 또한, 추가 펄스는 도 4에 도시된 바와 같이 짧은 시간 동안(예를 들어, 시간 t3에서 시간 t4까지) 메모리 셀에 인가되고, 본 명세서에서 이전에 설명된 바와 같이 네거티브 또는 포지티브 극성을 가질 수 있다. 추가적인 예로서, 추가적인 펄스는 본 명세서에서 이전에 설명된 바와 같이, 더 긴 지속기간을 가질 수 있고, 그리고/또는 복수의 전압 펄스들을 포함할 수 있다.
추가 전압 펄스가 메모리 셀에 인가될 때, 전류의 추가 펄스(439)는 도 4에 도시된 바와 같이 메모리 셀을 통해 흐른다. 추가 전류 펄스(439)는 본 명세서에서 전술한 바와 같이 메모리 셀이 3개의 가능한 데이터 상태 중 하나로 프로그래밍되게 할 수 있다.
도 5a 내지 도 5b는 본 개시의 일 실시예에 따라 메모리 셀을 제3 데이터 상태(예를 들어, 상태 T)로 프로그래밍하는 예를 도시한다. 예를 들어, 도 5a는 현재 제1 데이터 상태(예를 들어, 상태 0)에 있는 메모리 셀을 상태 T로 프로그래밍하는 예(551)를 도시하고, 도 5b는 현재 제2 데이터 상태(예를 들어, 상태 1)에 있는 메모리 셀을 상태 T로 프로그래밍하는 예(553)를 도시한다. 메모리 셀은 예를 들어, 각각 도 3 및 도 1과 관련하여 이전에 설명된 메모리 셀(325 및/또는 125)일 수 있다. 또한, 도 5a 내지 도 5b에 도시된 경계 전압들(VDM1 및 VDM2)은 도 2a 내지 도 2c와 관련하여 이전에 설명된 분계 전압들(demarcation voltage)(VDM1 및 VDM2)과 각각 유사할 수 있다. 또한, 상태 T와 연관된 하이 크기의 임계 전압 분포들이 도 5a 내지 도 5b에서 상태 0 및 상태 1과 연관된 하이 크기의 임계 전압 분포들과 별개인 것으로 도시되어 있지만, 이들 분포들은 도 2a와 관련하여 이전에 설명된 예에서와 같이 중첩될 수 있다.
도 5a에 도시된 예에 도시된 바와 같이, 현재 상태 0에 있는 메모리 셀에 네거티브 극성 및 VDM1 및 VDM2보다 큰 크기(예를 들어, 타겟 메모리 셀의 하이 임계 전압 상태에 도달하기에 충분한)를 갖는 단일 짧은 전압 펄스를 인가하는 것은 셀을 상태 T로 프로그래밍할 수 있다(예를 들어, 셀의 상태를 0으로부터 T로 변경). 예를 들어, 도 5a에 도시된 바와 같이, 단일 짧은 전압 펄스는 네거티브 방향으로 하이 크기 임계치로서 관찰된(예를 들어, 측정된) 셀의 임계 전압을 변화시키지 않을 수 있다. 그러나, 포지티브 방향으로 로우(low) 크기의 임계값으로 관찰되는 셀의 임계 전압은 도 5a에 도시된 바와 같이 하이(high) 크기의 임계값으로 증가할 수 있다.
도 5b에 도시된 예에 도시된 바와 같이, 포지티브 극성 및 VDM 1 및 VDM2보다 큰 크기(예를 들어, 타겟 메모리 셀의 하이 임계 전압 상태에 도달하기에 충분한)를 갖는 단일 짧은 전압 펄스를 상태 1에 있는 메모리 셀에 인가하는 것은 셀을 상태 T로 프로그래밍할 수 있다(예를 들어, 셀의 상태를 1로부터 T로 변경). 예를 들어, 도 5b에 도시된 바와 같이, 단일 짧은 전압 펄스는 포지티브 방향으로 하이 크기 임계치로서 관찰된 셀의 임계 전압을 변화시키지 않을 수 있다. 그러나, 네거티브 방향으로 로우 크기의 임계값으로 관찰된 셀의 임계 전압은 도 5b에 도시된 바와 같이 하이 크기의 임계값으로 증가할 수 있다.
도 6은 본 개시의 실시예에 따른 전자 메모리 시스템(600)과 같은 예시적인 디바이스의 블록도 예시이다. 메모리 시스템(600)은 메모리 디바이스(602)와 같은 디바이스, 및 메모리 제어기(예를 들어, 호스트 제어기)와 같은 제어기(604)를 포함한다. 제어기(604)는 예를 들어, 프로세서를 포함할 수 있다. 제어기(604)는 예를 들어 호스트에 결합될 수 있고, 호스트로부터 커맨드 신호들(또는 커맨드들), 어드레스 신호들(또는 어드레스들), 및 데이터 신호들(또는 데이터)을 수신할 수 있고, 호스트로 데이터를 출력할 수 있다.
메모리 디바이스(602)는 메모리 셀들의 메모리 어레이(606)를 포함한다. 예를 들어, 메모리 어레이(606)는 본 명세서에 개시된 메모리 셀들의 크로스-포인트 어레이와 같은 메모리 어레이들 중 하나 이상을 포함할 수 있다.
메모리 디바이스(602)는 I/O 회로부(612)를 통해 I/O 연결들(610) 상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 회로부(608)를 포함한다. 어드레스 신호들은 메모리 어레이(606)에 액세스하기 위해 행 디코더(614) 및 열 디코더(616)에 의해 수신되고 디코딩된다. 예를 들어, 행 디코더(614) 및/또는 열 디코더(616)는 도 3과 관련하여 앞서 설명된 드라이버들(350)과 같은 드라이버들을 포함할 수 있다.
메모리 디바이스(602)는 일부 예들에서는 판독/래치 회로부(620)일 수 있는 감지/버퍼 회로를 사용하여 메모리 어레이 열(column)들 내의 전압 및/또는 전류 변화들을 감지함으로써 메모리 어레이(606) 내의 데이터를 감지(예를 들어, 판독)할 수 있다. 판독/래치 회로부(620)는 메모리 어레이(606)로부터 데이터를 판독 및 래치할 수 있다. I/O 회로부(612)가 제어기(604)와의 I/O 연결들(610)을 통한 양방향 데이터 통신을 위해 포함된다. 기록 회로부(622)는 메모리 어레이(606)에 데이터를 기록하기 위해 포함된다.
제어 회로부(624)는 제어기(604)로부터의 제어 연결들(626)에 의해 제공된 신호들을 디코딩할 수 있다. 이들 신호들은 데이터 판독 및 데이터 기록 동작들을 포함하는 메모리 어레이(606) 상의 동작들을 제어하는데 사용되는 칩 신호들, 기록 인에이블(enable) 신호들, 및 어드레스 래치 신호들을 포함할 수 있다.
제어 회로부(624)는 예를 들어, 제어기(604)에 포함될 수 있다. 제어기(604)는 단독으로 또는 조합하여 다른 회로부, 펌웨어, 소프트웨어 등을 포함할 수 있다. 제어기(604)는 외부 제어기(예를 들어, 전체적으로 또는 부분적으로든, 메모리 어레이(606)와 별개의 다이 내에) 또는 내부 제어기(예를 들어, 메모리 어레이(606)와 동일한 다이에 포함)일 수 있다. 예를 들어, 내부 제어기는 상태 머신 또는 메모리 시퀀서일 수 있다.
일부 예들에서, 제어기(604)는 메모리 디바이스(602)로 하여금 적어도 어레이(606)의 메모리 셀들을 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하는 것과 같은, 본원에 개시된 방법들을 수행하게 하도록 구성될 수 있다. 일부 예들에서, 메모리 디바이스(602)는 도 3과함께 이전에 설명된 회로부를 포함할 수 있다. 예를 들어, 메모리 디바이스(602)는 감지 증폭기 회로부 및 래치들, 이를테면, 본 명세서에 개시된 감지 증폭기들(330) 및 래치(340)를 포함할 수 있다.
본 명세서에서 사용된, 용어 "결합"은 (예를 들어, 직접 물리적 접촉에 의해) 전기적으로 결합, 직접 결합 및/또는 개재 엘리먼트 없이 직접 연결되거나, 개재 엘리먼트와 간접적으로 결합 및/또는 연결되는 것을 포함할 수 있다. 용어 결합은 (예를 들어, 원인 및 효과 관계에서와 같이) 서로 협동하거나 상호작용하는 2개 이상의 엘리먼트들을 더 포함할 수 있다.
추가적인 회로부 및 신호들이 제공될 수 있고, 도 6의 메모리 시스템(600)이 단순화되었다는 것이 당업자에 의해 인식될 것이다. 도 6을 참조하여 설명된 다양한 블록 컴포넌트들의 기능은 반드시 집적 회로 디바이스의 별개의 컴포넌트들 또는 컴포넌트 부분들로 분리될 필요는 없다는 것이 인식되어야 한다. 예를 들어, 집적 회로 디바이스의 단일 컴포넌트 또는 컴포넌트 부분은 도 6의 하나 이상의 블록 컴포넌트의 기능을 수행하도록 적응될 수 있다. 대안으로, 집적 회로 디바이스의 하나 이상의 컴포넌트 또는 컴포넌트 부분은 도 6의 단일 블록 컴포넌트의 기능을 수행하도록 조합될 수 있다.
본 명세서에서 특정 실시예들이 예시되고 설명되었지만, 당업자는 동일한 결과들을 달성하기 위해 계산된 장치가 도시된 특정 실시예들을 대체할 수 있음을 인식할 것이다. 본 개시는 본 개시의 다수의 실시예들의 적응 또는 변형을 커버하도록 의도된다. 상기 설명은 제한적인 것이 아니라, 예시적인 방식으로 이루어진 것으로 이해되어야 한다. 상기 실시예들 및 본 명세서에서 구체적으로 설명되지 않은 다른 실시예들의 조합은 상기 설명을 검토할 때 당업자에게 명백할 것이다. 본 개시의 다수의 실시예의 범위는 상기의 구조 및 방법이 사용되는 다른 애플리케이션을 포함한다. 따라서, 본 개시의 다수의 실시예들의 범위는 그러한 청구항들이 특허되는 등가물의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
전술한 상세한 설명에서, 일부 피처들은 본 개시를 효율화하기 위한 목적을 위해 단일 실시예에서 함께 그룹화된다. 본 발명의 이 방법은 본 개시의 개시된 실시예들이 각각의 청구항들에서 명시적으로 인용되는 것보다 더 많은 피처들을 사용해야 한다는 의도를 반영하는 것으로 해석되지 않는다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 본 발명의 주제는 개시된 단일 실시예의 모든 피처보다 적은 것에 있다. 따라서, 이하의 청구항들은 여기에 상세한 설명에 포함되고, 각각의 청구항들은 별개의 실시예로서 그 자체가 유효하다.

Claims (20)

  1. 장치에 있어서,
    복수의 메모리 셀들을 갖는 메모리; 및
    회로부를 포함하되, 상기 회로부는,
    상기 메모리 셀에 전압 펄스를 인가하고;
    상기 메모리 셀이 인가된 상기 전압 펄스에 응답하여 스냅 백(snap back) 되는지 여부를 결정하고; 및
    상기 메모리 셀이 스냅 백되는지 여부의 결정에 기초하여 상기 메모리 셀에 추가적인 전압 펄스를 인가함으로써, 상기 복수의 메모리 셀들 중 하나의 메모리 셀을 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 구성된, 장치.
  2. 제1항에 있어서, 상기 회로부는 상기 메모리 셀이 스냅 백되는지 여부를 결정한 후에 상기 메모리 셀로의 전류를 턴 오프(turn off)하도록 구성된, 장치.
  3. 제1항 또는 제2항에 있어서, 상기 회로부는 상기 인가된 전압 펄스에 응답하여 상기 메모리 셀의 스냅 백을 감지하도록 구성된 감지 증폭기를 갖는 감지 회로부를 포함하는, 장치.
  4. 제1항 또는 제2항에 있어서, 상기 복수의 메모리 셀들 각각은 단일 재료가 선택 소자 및 저장 소자로서 동작하는 자가 선택 메모리 셀(self-selecting memory cell)인, 장치.
  5. 제1항 또는 제2항에 있어서, 상기 3개의 가능한 데이터 상태들은,
    크기가 제2 극성보다 제1 극성에 대해 더 큰 제1 임계 전압 분포와 연관된 제1 데이터 상태;
    크기가 상기 제1 극성보다 상기 제2 극성에 대해 더 큰 제2 임계 전압 분포와 연관된 제2 데이터 상태; 및
    상기 제1 극성 및 상기 제2 극성에 대해 크기가 동일한 제3 임계 전압 분포와 연관된 제3 데이터 상태를 포함하는, 장치.
  6. 메모리의 동작 방법에 있어서,
    메모리 셀을 3개의 가능한 데이터 상태 중 하나로 프로그래밍하는 단계를 포함하되, 상기 프로그래밍하는 단계는,
    상기 메모리 셀에 전압 펄스를 인가하는 단계;
    상기 메모리 셀이 인가된 상기 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하는 단계;
    상기 메모리 셀이 스냅 백되는지 여부의 결정에 기초하여 상기 메모리 셀의 현재 데이터 상태를 결정하는 단계; 및
    상기 메모리 셀의 현재 데이터 상태의 결정에 기초하여 상기 메모리 셀에 추가 전압 펄스를 인가하는 단계에 의하는, 방법.
  7. 제6항에 있어서,
    상기 메모리 셀에 상기 추가 전압 펄스를 인가하는 것은 임계 전압이 제1 극성이면 상기 메모리 셀의 상기 임계 전압의 크기를 변화시키지 않고; 및
    상기 메모리 셀에 상기 추가 전압 펄스를 인가하는 것은 상기 임계 전압이 상기 제1 극성과 반대인 제2 극성인 경우 상기 메모리 셀의 임계 전압의 크기를 증가시키는, 방법.
  8. 제6항에 있어서,
    상기 전압 펄스를 상기 메모리 셀에 인가하는 단계는,
    제1 극성을 갖는 제1 전압 펄스를 상기 메모리 셀에 인가하는 단계; 및
    상기 메모리 셀에 제2 전압 펄스를 인가하는 단계를 포함하고 - 상기 제2 전압 펄스는 상기 제1 극성과 반대인 제2 극성을 가짐 -; 및
    상기 메모리 셀이 인가된 상기 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하는 단계는 상기 메모리 셀이 상기 제1 전압 펄스 또는 상기 제2 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하는 단계를 포함하는, 방법.
  9. 제6항 또는 제7항에 있어서, 상기 추가 전압 펄스를 상기 메모리 셀에 인가하는 단계는 상기 메모리 셀의 상기 현재 데이터 상태의 결정에 기초하여 상기 추가 전압 펄스를 상기 메모리 셀에 인가할지 여부를 결정하는 단계를 포함하는, 방법.
  10. 제6항에 있어서, 상기 인가된 전압 펄스에 응답하여 상기 메모리 셀이 스냅 백되는지 여부를 결정하는 단계는 상기 인가된 전압 펄스에 응답하여 상기 셀과 연관된 전압 변화를 감지하는 단계를 포함하는, 방법.
  11. 제6항에 있어서, 상기 방법은 상기 메모리 셀의 결정된 상기 현재 데이터 상태를 나타내는 데이터 값을 래칭하는 단계(latching)를 더 포함하는, 방법.
  12. 장치에 있어서,
    복수의 메모리 셀들을 갖는 메모리; 및
    회로부를 포함하되, 상기 회로부는,
    제1 극성을 갖는 제1 전압 펄스를 메모리 셀에 인가하고;
    상기 메모리 셀이 인가된 상기 제1 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하고; 및
    상기 인가된 제1 전압 펄스에 응답하여 상기 메모리 셀이 스냅 백된다고 결정할 때 제1 추가 전압 펄스를 메모리 셀에 인가함으로써 상기 복수의 메모리 셀들 중 하나의 메모리 셀을 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 구성되고, 상기 제1 추가 펄스는 제1 극성과 반대인 제2 극성을 갖는, 장치.
  13. 제12항에 있어서, 상기 회로부는 상기 메모리 셀이 상기 인가된 제1 전압 펄스에 응답하여 스냅 백되지 않는다고 결정할 시에,
    상기 메모리 셀에 상기 제2 극성을 갖는 제2 전압 펄스를 인가하고;
    상기 메모리 셀이 인가된 상기 제2 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하고;
    상기 메모리 셀이 상기 인가된 제2 전압 펄스에 응답하여 스냅 백된다고 결정할 때 상기 제1 극성을 갖는 제2 추가 전압 펄스를 상기 메모리 셀에 인가하고; 및
    상기 메모리 셀이 상기 인가된 제2 전압 펄스에 응답하여 스냅 백되지 않는다고 결정할 때 상기 메모리 셀에 추가 전압 펄스를 인가하지 않음으로써 상기 메모리 셀을 상기 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 추가로 구성된, 장치.
  14. 제12항 또는 제13항에 있어서, 상기 3개의 가능한 데이터 상태들 중 하나는 크기가 포지티브 극성 및 네거티브 극성에 대해 실질적으로 동일한 대칭 임계 전압 분포와 연관된, 장치.
  15. 제12항 또는 제13항에 있어서, 상기 회로부는,
    상기 제1 극성을 갖는 제1 전압 펄스를 상기 메모리 셀에 인가하고; 및
    상기 메모리 셀이 인가된 상기 제1 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하지 않고 제2 극성을 갖는 제2 전압 펄스를 상기 메모리 셀에 인가함으로써 상기 복수의 메모리 셀들 중 하나의 메모리 셀을 상기 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 추가로 구성되고, 상기 제2 극성은 상기 제1 극성과 반대인, 장치.
  16. 메모리의 동작 방법에 있어서,
    메모리 셀을 3개의 가능한 데이터 상태 중 하나로 프로그래밍하는 단계를 포함하되, 상기 프로그래밍하는 단계는,
    상기 메모리 셀에 전압 펄스를 인가하는 단계;
    상기 메모리 셀이 인가된 제1 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하는 단계; 및
    상기 메모리 셀이 인가된 전압 펄스에 응답하여 스냅 백되지 않는다고 결정할 때 복수의 추가 전압 펄스들을 상기 메모리 셀에 인가하는 단계에 의하고, 상기 복수의 추가 전압 펄스들 각각은 상기 전압 펄스와 동일한 극성을 갖는, 방법.
  17. 제16항에 있어서, 상기 방법은 상기 인가된 전압 펄스에 응답하여 상기 메모리 셀이 스냅 백된다고 결정할 때 상기 복수의 추가적인 전압 펄스들을 상기 메모리 셀에 인가하지 않음으로써 상기 메모리 셀을 상기 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하는 단계를 더 포함하는, 방법.
  18. 장치에 있어서,
    복수의 메모리 셀들을 갖는 메모리; 및
    회로부를 포함하되, 상기 회로부는,
    제1 극성을 갖는 제1 전압 펄스를 메모리 셀에 인가하고;
    상기 메모리 셀이 인가된 상기 제1 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하고; 및
    상기 인가된 제1 전압 펄스에 응답하여 상기 메모리 셀이 스냅 백된다고 결정할 때 복수의 추가 전압 펄스들을 상기 메모리 셀에 인가함으로써 상기 복수의 메모리 셀들 중 하나의 메모리 셀을 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 구성되고, 상기 복수의 추가 전압 펄스들 각각은 제1 극성과 반대인 제2 극성을 갖는, 장치.
  19. 제18항에 있어서, 상기 회로부는, 상기 메모리 셀이 상기 인가된 제1 전압 펄스에 응답하여 스냅 백(snap back)되지 않는다고 결정할 시에,
    상기 메모리 셀에 제2 극성을 갖는 제2 전압 펄스를 인가하고;
    상기 메모리 셀이 인가된 상기 제2 전압 펄스에 응답하여 스냅 백되는지 여부를 결정하고; 및
    상기 메모리 셀이 상기 인가된 제2 전압 펄스에 응답하여 스냅 백되지 않는다고 결정할 때 복수의 추가 전압 펄스들을 메모리 셀에 인가함으로써 상기 메모리 셀을 상기 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 추가로 구성된, 장치.
  20. 제18항에 있어서, 상기 회로부는, 상기 메모리 셀이 인가된 전압 펄스들 중 임의의 것에 응답하여 스냅 백되는지 여부를 결정하지 않고 상기 메모리 셀에 복수의 전압 펄스들을 인가함으로써 상기 복수의 메모리 셀들 중 하나의 메모리 셀을 상기 3개의 가능한 데이터 상태들 중 하나로 프로그래밍하도록 추가로 구성되고, 상기 복수의 전압 펄스들 각각은 네거티브 극성을 갖는, 장치.
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