JP2023525118A - メモリセルにアクセスするためのカウンタベースの方法及びシステム - Google Patents

メモリセルにアクセスするためのカウンタベースの方法及びシステム Download PDF

Info

Publication number
JP2023525118A
JP2023525118A JP2022568753A JP2022568753A JP2023525118A JP 2023525118 A JP2023525118 A JP 2023525118A JP 2022568753 A JP2022568753 A JP 2022568753A JP 2022568753 A JP2022568753 A JP 2022568753A JP 2023525118 A JP2023525118 A JP 2023525118A
Authority
JP
Japan
Prior art keywords
user data
read
bits
counter
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022568753A
Other languages
English (en)
Inventor
リッカルド ミュゼット
フェルディナンド ベデスキ
ヴィンチェンツォ ウンベルト ディ
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2023525118A publication Critical patent/JP2023525118A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Abstract

Figure 2023525118000001
本開示は、メモリセルのアレイにアクセスするための方法に関し、この方法は、メモリアレイの複数のメモリセルにユーザデータを格納することと、メモリセルのアレイに関連するカウンタに、所定の第一論理値を有するユーザデータのビット数に対応するカウントデータを格納することと、メモリセルに読み出し電圧を印加して、メモリセルのアレイに格納されたユーザデータを読み出すことと、読み出し電圧をカウンタのセルに印加して、カウンタに格納されたカウントデータを読み出し、第一論理値を有するユーザデータのビット数に対応するターゲット値を提供することであって、ターゲット値がユーザデータの読み出し中に提供されるような方法で、読み出し電圧の印加中にカウントデータがユーザデータと同時に読み出される、提供することと、カウンタのターゲット値に基づいて、第一論理値を有するユーザデータのビット数がターゲット値に対応する場合、読み出し電圧の印加を停止することと、を含む。また、関連したメモリデバイス及び関連したシステムも開示されている。

Description

本開示は、一般に、メモリセルのアレイメモリを操作することに関し、さらに特に、メモリセルにアクセスするためのカウンタベースの方法及びシステムに関する。
メモリデバイスは、携帯電話、携帯情報端末、ラップトップコンピュータ、デジタルカメラなどの多くの電子システムで使用されている。磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性である場合がある。電源がオフになると、不揮発性メモリはそのコンテンツを保持するため、システム電源サイクル後に取得される情報を格納するためにメモリデバイスにおける優れた選択肢になる。特に、不揮発性メモリセルは、外部電源がないときでさえ、延長した期間の間にそれらの記憶された論理状態を維持することができる。揮発性メモリセルは、それらが定期的に外部電源によってリフレッシュされない限り、それらの記憶された状態を経時的に失う場合がある。
情報は、メモリデバイスのさまざまな状態をプログラムすることにより格納される。例えば、バイナリデバイスには２つの状態があり、多くの場合、論理「１」または論理「０」で示される。他のシステムでは、２つ以上の状態が記憶され得る。格納された情報にアクセスするために、メモリデバイスのコンポーネントは、格納された状態を読み出してもよく、または検出してもよい。情報を格納するために、メモリデバイスのコンポーネントは、論理状態を書き込んでもよく、またはプログラムしてもよい。
メモリデバイスを改善することは、メモリセル密度を増大させること、読み出し／書き込み速度を増大させること、信頼性を増大させること、データ保持を増大させること、電力消費を低減させること、製造コストを低減させること、及び従来のデバイスより小さくスケールすること（そうすることで比較的に高い誤り率になり得る）などを一般的に含むことがある。
メモリセルが可変電気特性を示す場合、メモリデバイス、特にメモリセルの三次元（３Ｄ）アレイを有するメモリデバイスのパフォーマンス及び信頼性を向上させるために、よりロバストな読み出し技術が望まれ得る。
本開示の実施形態による、読み出されることができる例示的なメモリセルを示す例示的なブロックスキームである。 例示的なメモリセルアレイの一部分を概略的に示す。 Ａ及びＢは、本開示の実施形態による、メモリセルを読み出すためのカウンタベースの方法をサポートするデータパターンの例を示す。 本開示の実施形態による、読み出しフェーズ中にメモリセルによって示される論理状態の分布を概略的に示す。 本開示の実施形態による、読み出しフェーズ中にメモリセルによって示される論理状態の分布を概略的に示す。 本開示の方法に従って動作する読み出しアルゴリズムの論理ブロックを概略的に示す。 本開示による方法のステップを表すフロー図である。 本開示によるメモリデバイスを含むシステムの概略ブロック図を示す。
それらの図面を参照すると、メモリセルの改善された読み出し操作のための方法及びシステムが本明細書に開示される。
以下の詳細な説明では、特許請求される主題の完全な理解をもたらすために、多数の特定な詳細が示される。しかしながら、特許請求される主題は、これらの特定な詳細なしに実施され得ることは当業者によって理解されよう。他の例では、特許請求される主題を曖昧にしないよう、当業者によって既知である方法、装置、及び／またはシステムは詳細には説明されていない。
不揮発性メモリは、電源がオフに切り替えられたときにその内容を保持し、システムの電力サイクルの後に取り出される情報を格納するための優れた選択肢になる。フラッシュメモリは、格納されたデータを保持する不揮発性メモリのタイプであり、アクセス時間が非常に速いという特徴がある。さらに、一度に１バイトではなく、ブロック単位で消去できる。消去可能メモリの各ブロックは、行及び列のマトリックスに配列された複数の不揮発性メモリセルを含む。各セルは、アクセスライン及び／またはデータラインに結合される。アクセスライン及びデータラインの電圧を操作することによって、セルはプログラム及び消去される。フラッシュメモリは十分に確立されており、マスストレージアプリケーションに適しているが、それらのパフォーマンスは、今日の最も要求の厳しいアプリケーションには見合わない。３Ｄクロスポイント（３ＤＸＰｏｉｎｔ）メモリ及び自己選択メモリ（ＳＳＭ）などの新しい技術製品は、例えば、アクセス時間及びアクセス粒度（データはページ、ワード、またはさらに（原理的に）ビット粒度でプログラムされてもよく、読み出されてもよい）の点で、より優れたパフォーマンスを有する。読み出し操作中にデータにアクセスすることは、スケールされた技術製品ではますます困難になる。
図１は、本開示による、アレイ内に配置されてから、プログラムされ、読み出されることができるメモリセル１００’を含む例示的なアセンブリ１００のブロックスキームを示す。
図１に示される実施形態では、メモリセル１００’は、アクセスライン１０４と１０６との間にストレージ材料１０２を含む。アクセスライン１０４、１０６は、メモリセル１００’に書き込み、メモリセル１００’から読み出す回路１４２とメモリセル１００’を電気的に結合する。用語「結合された」は、直接的にまたは間接的にのどちらかで物理的に、電気的に、及び／または通信可能に接続された要素を指す場合があり、本明細書では用語「接続された」と交互に用いられ得る。物理的な結合は直接的な接触を含む可能性がある。電気的な結合は、コンポーネント間の電気的な流れ及び／またはシグナリングを可能にするインタフェースまたは相互接続を含む。通信結合は、コンポーネントがデータを交換することを可能にする有線接続及び無線接続を含む接続を含む。
一実施形態では、ストレージ材料１０２は、記憶効果を示す自己選択材料を含む。自己選択材料は、別個のセレクタ要素を必要とせずに、アレイ内のメモリセルの選択を可能にする材料である。したがって、図１は、「セレクタ／ストレージ材料」としてのストレージ材料１０２を示す。メモリセルにアクセスするための回路により、材料が（例えば、書き込み操作を介して）複数の状態の１つになり、後に（例えば、読み出し操作を介して）プログラムされた状態になる可能性がある場合、材料はメモリ効果を示す。メモリセルに（例えば、読み出し操作及び書き込み操作を介して）アクセスするための回路は、一般に「アクセス回路」と呼ばれ、アクセス回路１４３に関して以下にさらに説明される。アクセス回路は、ストレージ材料１０２を特定の状態にすることによってメモリセル１００’に情報を格納することができる。ストレージ材料１０２は、特定のメモリセルをアドレス指定し、メモリセルの状態が何であるのかを決定することを可能にするために、例えば、Ｔｅ－Ｓｅ合金、Ａｓ－Ｓｅ合金、Ｇｅ－Ｔｅ合金、Ａｓ－Ｓｅ－Ｔｅ合金、Ｇｅ－Ａｓ－Ｓｅ合金、Ｔｅ－Ａｓ－Ｇｅ合金、Ｓｉ－Ｇｅ－Ａｓ－Ｓｅ合金、Ｓｉ－Ｔｅ－Ａｓ－Ｇｅ合金などのカルコゲナイド材料、またはストレージ素子とセレクタの両方として機能することができる他の材料を含む場合がある。したがって、一実施形態では、メモリセル１００’は、メモリセルを選択するためのセレクタ素子と、論理状態、つまりセルの所与の極性に関連する状態を格納するためのメモリ素子の両方の機能を果たす材料の単一層を含む自己選択メモリセルである。
一実施形態では、ストレージ材料１０２は相変化材料である。相変化材料は、完全に非晶質状態と完全に結晶状態との間のスペクトル全体にわたって、一般に非晶質状態と一般に結晶状態との間で電気的に切り替えることができる。メモリセル１００’は、アクセスライン１０４と１０６との間に選択デバイス（図示せず）をさらに含みんでもよく、選択デバイスは、ストレージ材料１０２に直列に結合され得る。別の実施形態では、ストレージ材料１０２は、相変化材料ではない。ストレージ材料１０２が相変化材料ではない一実施形態では、ストレージ材料は、相を変化させることなく２つ以上の安定状態の間で切り替えることができる。アクセス回路１４３は、特定の極性の電圧を印加して、ストレージ材料１０２を所望の安定状態にすることによってメモリセル１００’をプログラムすることができる。
そのような一実施形態では、メモリセル１００’をプログラムすると、メモリセル１００’は、「閾値になる（ｔｈｒｅｓｈｏｌｄ）」または「閾値イベント」を受ける。メモリセルが閾値になると（例えば、プログラム電圧パルス中に）、メモリセルは、後続の電圧（例えば、特定の大きさ及び極性の読み出し電圧）の印加に応えて、メモリセルに一定の閾値電圧を示させる物理的な変化を受ける。したがって、メモリセル１００’をプログラムすることは、所与の極性の電圧を印加して、プログラム閾値イベントを誘発させることを含む可能性があり、プログラム閾値イベントにより、メモリセル１００’は、同じまたは異なる極性の後続の読み出し電圧で特定の閾値電圧を示す。そのような一実施形態では、ストレージ材料１０２は、閾値イベントを誘発することによってプログラムすることができる自己選択材料（例えば、非相変化カルコゲナイドまたは他の自己選択材料）である。
以下でさらに詳細に説明されるように、読み出し時のこのようなメモリセルの出力は、メモリセルをプログラムするために使用される極性、及びメモリセルを読み出すために使用される極性の関数として異なる。例えば、ストレージ材料１０２は、プログラミング電圧と読み出し電圧との両方の極性に基づいた読み出し電圧に応答して、「より低い閾値電圧」または「より高い閾値電圧」を示すことができる。本開示の文脈において、閾値電圧を示すことは、メモリセルの端子への特定の大きさ及び極性を有する電圧の印加に応答して、閾値電圧にほぼ等しい電圧がメモリセルの両端に存在することを意味する。したがって、閾値電圧は、出力（複数可）を生成するために、すなわち、セルの決定された電気的応答を確かめるために、入力（複数可）に印加される必要がある最小電圧に対応する。換言すれば、本開示の文脈において、動詞「閾値になる（ｔｈｒｅｓｈｏｌｄ）」は、セルが閾値イベントを受けること、すなわち、セルが所与の閾値を上回る印加電圧に応答した電気的応答を有することで、特有の閾値電圧を示すことを意味する。
上述のように、アクセスライン１０４、１０６は、メモリセル１００’を回路１４２と電気的に結合する。アクセスライン１０４、１０６は、それぞれ、ビットライン及びワードラインと称されてもよい。ワードラインはメモリアレイ内の特定のワードにアクセスするためであり、ビットラインはワード内の特定のビットにアクセスするためである。一実施形態では、アクセスライン１０４、１０６は、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む１つ以上の適切な金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性金属窒化物、タンタルケイ化物、タングステンケイ化物、ニッケルケイ化物、コバルトケイ化物及びチタンケイ化物を含む導電性金属ケイ化物、ＴｉＳｉＮ及びＷＳｉＮを含む導電性金属ケイ化物窒化物、ＴｉＣＮ及びＷＣＮを含む導電性金属炭化物窒化物、またはいずれかの他の適切な導電性材料から成ってもよい。
一実施形態では、電極１０８は、ストレージ材料１０２とアクセスライン１０４、１０６との間に配置される。電極１０８は、アクセスライン１０４、１０６をストレージ材料１０２と電気的に結合する。電極１０８は、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコン及びｐドープポリシリコンなどの１つ以上の導体材料及び／もしくは半導体材料、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性金属窒化物、タンタルケイ化物、タングステンケイ化物、ニッケルケイ化物、コバルトケイ化物及びチタンケイ化物を含む導電性金属ケイ化物、ＴｉＳｉＮ及びＷＳｉＮを含む導電性金属ケイ化物窒化物、ＴｉＣＮ及びＷＣＮを含む導電性金属炭化物窒化物、ＲｕＯ２を含む導電性金属酸化物、または他の適切な導電性材料から成ってもよい。
電極１０８及びストレージ材料１０２から作製されるスタックは、本開示の範囲を限定することなく、以降本明細書ではメモリセル１００’と呼ばれる。さまざまな実施形態では、メモリセル１００’は、いくらかの素子を含むことができる。したがって、メモリセル１００’は、メモリセルの一例である。他の実施形態は、追加の材料層、図１に示されるものより少ない材料層、またはそれらのものとは異なる材料層（例えば、ストレージ材料とアクセスラインとの間の薄膜誘電材料など）を有するメモリセルを含むことができる。
再度回路１４２を参照すると、アクセスライン１０４、１０６は、一実施形態によれば、回路１４２をメモリセル１００’に通信可能に結合する。回路１４２は、アクセス回路１４３及びセンス回路１４５を含む。回路は、受信または格納した情報、出力情報、及び／または格納情報に対してアナログ演算または論理演算を実行するために電気的に結合された電子コンポーネントを含む。ハードウェア論理は、データ処理に係る論理演算などの論理演算を実行するための回路である。一実施形態では、アクセス回路１４３は、電圧パルスをアクセスライン１０４、１０６に印加して、メモリセル１００’に書き込むまたはメモリセル１００を読み出す。用語「書き込む」及び「プログラムする」は、メモリセルに情報を格納する動作を説明するために交互に用いられる。メモリセル１００’に書き込むために、アクセス回路は、メモリセル１００’を選択することも、メモリセル１００’をプログラムすることもできる、アクセスライン１０４、１０６に特定の大きさ及び極性の電圧パルスを印加する。
例えば、アクセス回路１４３は、１つの極性を有する読み出し電圧を印加してメモリセル１００’を１つの論理状態にするようにプログラムし、異なる極性を有するパルスを印加してメモリセル１００’を異なる論理状態にするようにプログラムする。アクセス回路１４３は次に、メモリセルのプログラム極性の結果として異なる論理状態を区別することができる。例えば、メモリ読み出しの場合、アクセス回路１４３は、特定の大きさ及び極性の電圧パルスをアクセスライン１０４、１０６に印加し、これによってセンス回路１４５が検出できる電気的応答が生じる。電気的応答を検出することは、例えば、アレイの所与のメモリセルの端子にわたる電圧降下（例えば、閾値電圧）、所与のメモリセルを通る電流、及び所与のメモリセルの閾値イベントの１つまたは複数を検出することを含むことができる。いくつかの場合、メモリセルの閾値電圧を検出することは、セルの閾値電圧が、例えば読み出し電圧など基準電圧よりも低いまたは高いと判断することを含むことができる。アクセス回路１４３は、読み出しシーケンスの電圧パルスの１つまたは複数に対する電気的応答に基づいてメモリセル１００’の論理状態を決定することができる。
読み出し電圧の印加時に発生する電流は、このようにして論理状態ストレージ素子の電気抵抗によって決定されるメモリセルの閾値電圧に依存する。例えば、第一論理状態（セット状態）は、限られた量の電流に相当し得、第二論理状態（例えば、リセット状態）は無電流または無視できるほど小さい電流に相当し得る。代わりに、第一論理状態は電流閾値よりも高い電流に相当し得るが、第二論理状態は、電流閾値よりも低い電流に相当し得る。
図２は、一実施形態による、図１のメモリセル１００’などの複数のメモリセルを含むことができる、メモリセルアレイ２００の一部分を示す。メモリセルアレイ２００は、三次元クロスポイントメモリ構造（３Ｄ Ｘ Ｐｏｉｎｔ）の一例である。メモリセルアレイ２００は、図１に関して説明されるアクセスライン１０４、１０６と同じまたは類似している可能性がある複数のアクセスライン２０４、２０６を含む。アクセスライン２０４、２０６は、ビットライン及びワードラインと呼ばれる場合がある。図２に示す実施形態では、ビットライン（例えば、アクセスライン２０４）は、ワードライン（例えば、アクセスライン２０６）に直交している。ストレージ材料２０２（図１のストレージ材料１０２など）は、アクセスライン２０４、２０６の間に配置される。図１に関連して開示されたように、ストレージ材料２０２は、いくつかの実施例では、自己選択ストレージ材料であってよく、ストレージ材料２０２は、他の実施例では、選択デバイス（図示せず）に直列に結合されてもよい。一実施形態では、「クロスポイント」は、ビットラインとワードラインとの間の交点に形成される。メモリセルは、ビットライン及びワードラインが交差するビットラインとワードラインとの間のストレージ材料２０２から作製される（図２では、電極などの追加の層が示されていないため、本開示の範囲を限定することなく、セルがストレージ材料２０２によって概略的に表されており、追加の層が存在してもよいことに留意する）。一般的に言えば、交点はメモリセルのアドレスを定義する。ストレージ材料２０２は、図１に関して上述したストレージ材料１０２などのカルコゲナイド材料である可能性がある。一実施形態では、アクセスライン２０４、２０６は、図１に関して上述したアクセスライン１０４、１０６などの１つまたは複数の導電性材料から作製される。単一のレベルまたは層のメモリセルが図２に示されているが、メモリセルアレイ２００は、（例えば、ｚ方向に）複数のレベルまたは層のメモリセルを含むことができる。
「クロスポイント」は、アクセスラインがメモリセルの異なるノードに接続するように、メモリセルと関連付けられたアクセスラインが相互にトポロジ的に交差するようにメモリセルが形成される場所を指す。クロスポイントアーキテクチャは、アクセスラインの最小ピッチによって決定される理論的な最小セル面積に達することを可能にする。
図１及び図２は、メモリセル及びアレイの一例を示す。ただし、メモリセルがプログラミング及び読み出し極性の関数として変化する電気的応答を示す、他のメモリセル構造及びアレイが使用されてもよい。メモリセル（図示せず）は、例えば、３Ｄメモリアレイでは、ビットラインとして機能する垂直方向の導電性ピラーが、ワードラインとして機能する水平方向の導電性面に交差する間の交差する位置に形成されることができる。このアレイ編成及びその他のアレイ編成もまた、前述のクロスポイントアーキテクチャにつながる可能性がある。
理想的には、メモリデバイスのすべてのメモリセルは、同じ（公称）抵抗率、したがって同じ論理状態に対する同じ閾値電圧を特徴とする必要があり、閾値電圧はメモリセルに電流を伝導させるためにメモリセルに印加される電圧、つまり上記に定められるように、端子間に導電経路を作成するために必要とされる電圧の最小値である。しかしながら、同じ論理状態にプログラムされた異なるセルは、いくつかの要因のために（例えば、いくつかの読み出し－書き込み操作の実行及び／または製造公差により生じる相変化材料の電気特性の変動など）実際に異なる抵抗率の値を示すので、各論理状態は、それぞれの抵抗率分布（通常、ガウスタイプの分布）に、したがってそれぞれの閾値電圧の分布に関連付けられる。
セルの論理状態を評価するために、読み出し操作は、セルの閾値電圧がどの閾値電圧分布に属するのかを評価するために実施される。例えば、読み出し電圧は、アクセスラインを介してセルに印加されてもよく、セルの論理状態は、該読み出し電圧に応答して電流（の存在または不在）に基づいて評価され、電流（の存在または不在）はセルの閾値電圧に依存する。適切な電圧差が２つの端子間に印加されると、セルは閾値になる（例えば、セルは導電性になる）。そのような電圧差は、例えばワードライン端子などの一方の端子を負電圧（例えば、選択電圧）にバイアスし、ビットライン端子などの他方の端子を正の電圧（例えば、読み出し電圧）にバイアスするなど、異なる方法で入手し得る。他のバイアス構成は、同じ効果を生じさせ得る（例えば、ワードラインとビットライン両方の端子が正電圧にバイアスされる、またはワードライン端子が基準電圧、例えば接地電圧にバイアスされ、ビットライン端子が正電圧にバイアスされる）。
言い換えると、アクセスオペレーションと称されてもよい読み出し及び書き込みは、ワードライン２０６及びビットライン２０４を活性化または選択することによって、メモリセル上で実行されてもよい。本分野において既知であるように、ワードライン２０６は、行ライン、感知ライン、及びアクセスラインとしても既知であってもよい。ビットライン２０４は、ディジットライン、列ライン、データラインと共に、アクセスラインとしても既知であってもよい。ワードライン及びビットライン、またはそれらの同等物への言及は、理解またはオペレーションの損失なしに交換可能である。例えば、アクセスラインは、ワードラインであってもよく、データラインは、ビットラインであってもよい。ワードライン２０６及びビットライン２０４は、図２を参照して前に示されたように、アレイを作成するために交互に垂直（または、ほぼ垂直）であってもよい。メモリセルのタイプ（例えば、ＦｅＲＡＭ、ＲＲＡＭなど）に応じて、例えば、プレートラインなどの他のアクセスライン（図示せず）が存在してもよい。メモリデバイスにおいて使用されるメモリセルのタイプ及び／または特定のアクセスラインに基づいて、メモリデバイスの厳密なオペレーションが改変されてもよいことを認識されるべきである。ワードライン２０６またはビットライン２０４を活性化または選択することは、専用ドライバを介してそれぞれのラインに電圧を印加することを含んでもよい。１つのワードライン及び１つのビットラインを活性化することによって、それらの交差において単一のメモリセル２０２にアクセスすることができる。メモリセルにアクセスすることは、メモリセルを読み出すことまたは書き込むことを含んでもよい。
メモリセルにアクセスすることは、行デコーダ及び列デコーダ（図示せず）を通じて制御されてもよい。例えば、行デコーダは、メモリコントローラから行アドレスを受信してもよく、受信した行アドレスに基づいて適切なワードラインを活性化してもよい。同様に、列デコーダは、メモリコントローラから列アドレスを受信してもよく、適切なビットラインをアクティブ化してもよい。
前述のように、場合によっては、メモリセル２０２は、多数のサイクル操作（例えば、一連の読み出しまたは書き込み操作）の後、異なる電気的特性を示すことがある。例えば、論理状態１に対応するメモリセル２０２（例えば、ＰＣＭセル）の閾値電圧は、論理状態１を格納するために同一のプログラミングパルス（例えば、ＳＥＴプログラミングパルス）を受信した後、膨大な数の読み出しまたは書き込み操作のサイクルを通過したメモリセルと比較して、メモリセルが比較的新しい場合（例えば、読み出しまたは書き込み操作の数が少ないＰＣＭセルの場合）、異なってもよい。さらに、場合によっては、メモリセル（例えば、論理ストレージ素子１０２または２０２）内のカルコゲナイド材料は、書き込み操作中のカルコゲナイド材料のプログラミング後（例えば、結晶化またはクエンチング後）のその抵抗性における変化（ドリフトとも称され得る）を受けることがある。そのような抵抗性における変化の結果、メモリセルの閾値電圧における変化がもたらされ、ある一定期間の経過後にメモリセル（例えば、ＰＣＭセル）から情報を正確に読み出すことが妨げられる可能性がある。いくつかの実施形態では、変化量は周囲温度の関数であってもよい。多くの場合、誤りを処理するために誤り訂正メカニズムに頼ることは実用的ではない。
本開示は、上記のようにとりわけ、統計的プロセス変動、サイクリングイベント（例えば、メモリセルに対する読み出しまたは書き込み操作）、またはドリフト（例えば、カルコゲナイド合金の抵抗性における変化）を含むさまざまな要因から起こり得る、異なる、不均一で、可変な電気的特性をメモリセル（例えば、ＰＣＭセルまたはＳＳＭセル）が示す場合も、ロバストで信頼できる読み出し技術を提供する。
さらに特に、本開示のメモリセル読み出し技術によれば、１セットのユーザデータ（例えば、符号語、ページ）の読み出しは、メモリセルのアレイに関連するメモリ部分（以降本明細書では、カウンタと称される）に格納されたデータの読み出しと同時に実行される。このカウンタのデータは、ユーザデータを適切に読み出すために使用される。このように、本開示は、非常に効果的な読み出し操作によって所与の論理状態に関連するメモリセルの総数を決定し得、特に３Ｄメモリデバイスでは、メモリセルを読み出すためのカウンタベースのセンスアンプ方法に基づいて、新しくより効率的な解決策を提供することができる。
図３Ａは、例示的なユーザデータパターン図３０１を示す。ユーザデータパターン図３０１は、ユーザデータ３１０ａ及び符号化ユーザデータ３１５ａを含む。メモリセルアレイのプログラミングフェーズで実行される符号化プロセス３２０ａは、ユーザデータ３１０ａを符号化ユーザデータ３１５ａに変換することができる。符号化ユーザデータ３１５ａは、例えば、図１及び２を参照して説明されるメモリセル１００’または２０２であり得るメモリセルのセットに格納され得る。符号化ユーザデータ３１５ａの各ボックスは、論理状態１または論理状態０を示し得るメモリセルに対応し得る。符号化プロセス３２０ａの間、複数のパリティビットがユーザデータ３１０ａに追加されることができることで、所与の論理値（例えば、論理値１）を有する符号化ユーザデータ３１５ａの所定のビット数が確立されることができる。結果として、符号化ユーザデータ３１５ａのビット数は、ユーザデータ３１０ａのビット数よりも多くなり得る（例えば、いくつかのビット、例えばパリティビットが追加される場合、ｎはｍより大きい）。プロセス３２５は、符号化ユーザデータ３１５ａが正確に読み出された後、符号化ユーザデータ３１５ａを変換してユーザデータ３１０ａに戻すことができる。
一実施形態では、読み出される複数の符号化ビットは符号語（ＣＷ）を表す。符号語は、読み出しフェーズ中に使用されるさまざまな情報を含むことができる。
いくつかの実施形態では、ユーザデータ３１０ａのセットごとに、対応する符号化ユーザデータ３１５ａは、論理状態１及び論理状態０を示す同じ数のメモリセルを有し得る（これは平衡符号化スキームとも呼ばれることがあり、符号化ユーザデータビットの半分は論理値１を有し、残りの半分は論理値０を有する）。したがって、符号化ユーザデータは、５０％の重みを有するとみなされ得る。いくつかの実施形態では、ユーザデータ３１０ａごとに、対応する符号化ユーザデータ３１５ａは、所与の論理状態（例えば、論理状態１）を示す所定の数のメモリセルを有することができるため、５０％とは異なり得る一定の重みを生成することができる（これは重み一定符号化スキームとも呼ばれ得る）。一般に、符号化プロセス３２０ａの結果は、符号化ユーザデータ３１５ａにおいて所与の論理状態（例えば、論理状態１）を示す所定の数のメモリセルが確立されることであり得る。
換言すれば、本開示の一実施形態によれば、符号語は、所与の論理値（例えば、論理値１）を示すビット数を、概して最小値と最大値との間（例えば、｛Ｍｉｎ１，Ｍａｘ１｝の間または範囲内）の既知の所望の所定の値に、いくつかの余分なビットの情報を追加することによって制約するように操作されてもよい。したがって、いくつかの実施形態では、アレイのメモリセルは、修正されたユーザデータ（または場合によっては、元のユーザデータ）及びそこに追加され得るいくつかのビットを含む符号化ユーザデータを格納するように構成され得、すなわち、データ操作は、符号語内の前終端論理値を有するビット数（例えば、値１（１ｓ）の数）を、少数（例えば、２～４個）のパリティビットまたは反転ビットによって制約するために実行される。このようにして、符号語の統計は、所与の論理値内の合理的なビット数を含む分布、特に、論理値１を有する所定のビット数を含む分布、または所与の範囲内の論理値１を有するビット数を含む分布を使用することによって改善されることにより、読み出し操作が容易になり、第一論理値を示すビットが非常に少ないという極端な場合が回避される。そのうえこれにより、余分なビットがほとんどないだけでなく、速度が向上している符号語の使用状況（ドリフト及びサイクリングなど）が統計的に追跡されることができる。
本開示の文脈において、論理値１を有するビット（例えば、論理状態１のセルに対応する）は第一論理状態のビットとして識別されるが、論理値０を有するビット（例えば、論理状態０のセルに対応する）は、他の定義が使用され得る場合でも、第二論理状態のビットとして識別される。
したがって、本開示は、プログラミングフェーズにおいて、メモリアレイの複数のメモリセルにおけるユーザデータ（符号化ユーザデータ３１５ａなど）のストレージを提供し、このデータは、前述のような符号化スキームを受ける。さらに特に、ユーザデータは、第一論理値を示す所定のビット数を有する符号語に符号化され得る。例えば、一実施形態では、符号化ユーザデータは、論理値１及び論理値０を有する同じビット数を有することができる。すなわち、符号化ユーザデータが既知の所定のビット数を第一論理値内に有する他のコンフィグレーションが使用され得る場合でも、符号化ユーザデータは、第一論理値及び第二論理値を示す実質的に同じビット数を有する。
さらに、本開示の方法及びシステムは、ＥＣＣ及び／または投票スキームのような他のメカニズムによって保護されているビットを有する符号語部分、すなわち上述のカウンタを使用する。したがって、アレイのメモリセルのセットは、ユーザデータを格納するように構成され、メモリセルの追加のセットは、カウント情報をカウンタに格納するように構成される。一実施形態では、カウント情報は、論理状態１を有するユーザデータのビット数を表すことができる。カウント情報は、以降本明細書ではカウントデータと呼ばれる。
図３Ｂは、本開示のメモリセル読み出し技術をサポートするユーザデータパターン図３０２の一例を示す。ユーザデータパターン図３０２は、ユーザデータ３１０ｂ及び符号化データ３１５ｂを含む。符号化プロセス３２０ｂは、ユーザデータ３１０ｂを符号化データ３１５ｂに符号化することができる。符号化ユーザデータは、カウントデータ３３０に加えて、ユーザデータ３１０ｂを含み得る。図３Ａを参照して既に論じられたように、符号化スキームは、符号化プロセス中にユーザデータにいくつかの余分なビット（パリティビットまたは反転ビットとも呼ばれることがある）を追加することを含むことができるので、符号化ユーザデータ３１０ｂは、プロセス３２０ｂの結果として、開始ユーザデータとは異なる可能性がある。
いくつかの実施形態では、符号化スキームを使用して、いくつかのメモリセル内に所与の論理状態（例えば、論理状態１）を有するユーザデータの総ビット数に対応するカウントデータ３３０の形式でカウント情報を格納する。カウント情報は、所与の論理状態を有するユーザデータの総ビット数を表す２進数として格納され得る。他の場合では、カウント情報は、以下で詳述されるように、所与の重みの重みパターン（例えば、２０％、３０％、５０％、すなわちカウント情報を格納するメモリセルの半分が所与の論理状態を有する、７５％など）を有するように符号化され得る。場合によっては、符号化スキームにより、所与の論理状態（例えば、論理状態１）を有するユーザデータの総ビット数は、正確な所定の重みではなく、所定の重み範囲（例えば、４８％～５０％、４０％～４８％、４０％～４５％、または２０％～２５％など）内になり得る。場合によっては、いくつかの追加のビットは、正確な重みを得るようにプログラムされることができる。
一実施形態では、カウントデータ３３０のメモリセルの数は、ユーザデータ３１０ｂの長さによって決定され得る。場合によっては、カウントデータ３３０は、ユーザデータが２ｋビット長である場合、ｋ個のメモリセルを含む。他の場合には、カウントデータ３３０は、ユーザデータが２ｋビット長である場合、２×ｋ個のメモリセルを含み得る。換言すれば、ｋは、２ｋの符号語長を有する完全平衡符号を得るために使用されるビット数であり得、値１を有するビット数は、余分なビットの数がｋよりも少ない所与の間隔［ｘ；２ｋ／２］に維持されることが多い。
いくつかの実施形態では、符号化プロセス３２０ｂ中に、ユーザデータ３１０ｂの所与の論理値（例えば、論理値１）を有するビットの総数が識別され得、この総数は、カウントデータ３３０に（例えば、２進数として）格納され得る。一例として、ユーザデータ３１０ｂが１６ビット長（例えば、２４ビット長）であり、１６ビットのうちの９ビットが論理状態１を有する場合、カウントデータ３３０は４ビット長であり、２進数１００１に対応する。他の実施形態では、符号化プロセス３２０ｂ中に、ユーザデータ３１０ｂの所与の論理値（例えば、論理値１）を示すビットの総数が識別され得、その総数は、２進数（例えば、１００１）の各桁を一対の桁（例えば、１から１０までの２進数及び０から０１までの２進数）に変換することによってカウントデータ３３０に符号化され得る。上述の同じ例を使用すると、ユーザデータ３１０ｂが１６ビット長（例えば、２４ビット長）であり、論理値１を示す９ビット（例えば、１００１の２進数）を有する場合、カウントデータ３３０は、８ビット長であり得、１００１０１１０に対応し得る。このような符号化により、以下でも説明されるように、カウントデータ３３０は、５０％の平衡重みを有するようになる。
したがって、符号化プロセス３２０ｂの結果は、ユーザデータ３１０ｂにおいて所与の論理状態（例えば、論理状態１）を有する既知の数のメモリセルが確立され、次いでカウントデータ３３０に格納されるということであり得る。いずれにせよ、本開示によれば、カウンタに格納された値は、ユーザデータ３１０ｂを正確に読み出すために使用される。
したがって、本開示は、メモリセルのアレイに関連するカウンタに、所与の論理値（例えば、第一論理値１）を有するユーザデータの総ビット数に対応する情報（すなわち、カウントデータ）を格納することを提供する。さらに特に、一実施形態では、カウントデータをカウンタに格納することは、第一論理値を有するターゲットビット数、すなわち値１のターゲットを符号語に格納することを含み得る。
さらに、本開示の一実施形態によれば、カウンタビットは、Ｍａｘ１ｓと同じくらい、すなわち第一論理値を有する最大ビット数と同じくらい大きくなり得るターゲットビット数のみを格納する代わりに、第一論理値を有するターゲット（総）ビット数と、この第一論理値を有する所期のビットの最小数との間の差の結果（すなわち、カウンタビット＝Ｔａｒｇｅｔ１ｓ－Ｍｉｎ１ｓ）である。このスキームは、格納されたカウンタビット数を減らすので有益である。換言すれば、カウントデータを格納することは、ターゲット値と、符号語に格納されなければならない所与の論理値、特に第一論理値１を有するユーザデータのビットの最小値との間の差を格納することを含み得る。
あるいは、２のターゲットビット数の補数を格納する。
いずれにせよ、本開示によれば、符号語ＣＷは、図３Ｂに示されるように、ユーザデータ（例えば、符号語ユーザデータ部分３１０ｂ）＋カウントデータ（例えば、符号語カウントデータ部分３３０）を含む。
上述のように、本開示の一実施形態は、カウンタが第一論理値を有する既知の所定のビット数を含むような方法で、カウンタを平衡させるために提供される。換言すれば、カウンタは、所与の論理値を有する制御されたビット数（例えば、第一論理値１を有する制御されたビット数）を含むように、余分なビットの情報で操作され得る。一例として、カウンタは、５０％の平衡スキームを有してもよく（前に示されるように）、または５０％とは異なる第一論理値１を有する別の所定の固定数のビットを有してもよい。
これにより、第一論理値を有する既知の数のカウンタビットがその読み出し操作中に読み出されるときに、ターゲット値が取得されることができる（次いで、カウンタの読み出しが停止されることができる）。換言すれば、第一論理値を有するプリセットされた所期のビット数が読み出されると、カウンタビットの読み出しは終了したとみなされ、ターゲット値は符号語のユーザデータを適切に読み出すための読み出しアルゴリズムに使用されることができる。例えば、カウンタが５０％の平衡スキームを有する場合には、カウンタビットの半分が読み出されると、カウンタの読み出し操作は終了する。
したがって、一実施形態では、本開示は、所期の数の値１に達するときにカウンタの読み出しを停止する平衡スキームを提供する。これは、制御された数の値１になるまで、カウンタを余分な情報で操作することによって得られる。カウンタのターゲット値は、第一論理値１を有するカウンタの所定のビット数が読み出されるときに提供され、使用される。
これにより、カウンタがターゲットに達するときにカウンタＤＬの放電が可能になり、カウンタセルのリセットリードディスターブ（ＲＲＤ）は、ビットラインをオフに切り替えることで、この切り替え直後にディスターブが減少することから最小になる。
感知フェーズは、ユーザデータのすべての論理値「１」をカウントし得、それらをカウンタ部分３３０に含まれるビットによって与えられる値、すなわちターゲット値と比較することができる。その後、セル誤りがなければ、読み出しフェーズを停止することができる。
符号語の読み出しは、本開示に従ってさらに改善され得る。さらに特に、本開示は、符号化スキームに依存し、これらの符号化スキームは、カウントデータを介して、所与の論理状態、特に第一論理状態１を有するメモリセルの正確な数を提供することで、メモリセルのさまざまな電気的特性に関係なく、ユーザデータが正確に読み出されることができる。好適には、本開示によれば、カウントデータは、ユーザデータが読み出されている間に決定される。
図４Ａは、本開示による読み出しフェーズ中にメモリセルによって示される論理状態の分布を概略的な方法で示す。例えば、示された分布は、アレイのセルの可変な電気的特性から生じる可能性がある。セル分布曲線は、縦軸の「セルの数（＃）」及び横軸の「閾値電圧」に対して表される。読み出し電圧は、縦軸の「読み出し電圧」及び横軸の「時間」に対して表される。
印加された読み出し電圧及びプログラミング電圧が同じ極性を有する場合、閾値電圧の大きさが低いことは注目に値する。例えば、正のプログラミング電圧（例えば、論理状態「１」に対応する）は、より低い閾値電圧をもたらす。図４Ａに示される分布４０１のように、論理状態「１」が正の読み出し電圧を印加することによって決定され得ると、閾値電圧がより低くなり得る。印加された読み出し電圧及びプログラミング電圧が異なる極性を有する場合、閾値電圧の大きさは高い。例えば、負のプログラミング電圧（例えば、論理状態「０」に対応する）は、図４Ａに示される分布４０２のように、正の極性で読み出される場合、より高い閾値電圧をもたらす。したがって、論理状態「０」のセルは、正の低い読み出し電圧でバイアスをかけられる場合、閾値にならない。アクセス回路は、読み出し電圧の印加に対するメモリセルの電気的応答に基づいてメモリセルの論理状態を決定することができる。
図４Ａでは、カウンタビットの分布は、４０３及び４０４と呼ばれ、分布４０１及び４０２よりも狭く（カウンタがより少ない数のビットを含むため）、統計的にはそれらの分布のピーク付近に実質的に集中している。図４Ａの分布４０１及び４０２は、図３Ｂの符号語部分３１０ｂに含まれるビットに対応し得、図４Ａの分布４０３及び４０４は、図３Ｂの符号語部分３３０に含まれるビットに対応し得る。
次に、読み出し電圧４０５がアレイのメモリセルに印加されることで、そこに格納されたユーザデータが読み出される。同時に、読み出し電圧がカウンタのセルにも印加されることで、カウンタに格納されたカウントデータが読み出されるため、第一論理値、例えば一実施形態では論理値１を有するユーザデータのビット数に対応するターゲット値が提供される。このようにして、ユーザデータの読み出し中にターゲット値が提供されるような方法で、読み出し電圧４０５の印加中に、カウントデータはユーザデータと同時に読み出される。換言すれば、有利なことに、本開示によれば、カウンタのビットは、アレイに格納されたユーザデータを含む主符号語のビットと同時に読み出される。
センス回路は、印加された読み出し電圧４０５（例えば、セルの端子間の閾値電圧）に対する複数のメモリセルの電気的応答を検出し、閾値電圧に基づいて、複数のメモリセルのうちの１つ以上のセルに対する論理状態が関連付けられる。図４Ａの実施形態に示されるように、メモリセルは、メモリセルが第一論理状態１にあるときに大きさが低い閾値電圧を示し、メモリセルが反対の第二論理状態０にあるときに大きさが高い閾値電圧を示す。
本開示の一実施形態では、読み出し電圧４０５は電圧ランプであり、好ましくは、この電圧ランプは可変階段波電圧ランプである。
一実施形態では、図４Ａに示されるように、ユーザデータを含むアレイのセルに印加される読み出し電圧４０５（すなわち、分布４０１及び４０２を読み出すために印加される読み出し電圧）は、カウントデータを含むセルに印加される読み出し電圧（すなわち、分布４０３及び４０４を読み出すために印加される読み出し電圧）と同じである。換言すれば、ユーザデータを格納するメモリセルに対する第一読み出し電圧及びカウントデータを格納するメモリセルに対する第二読み出し電圧は、アレイのセルと同時に印加される同じ電圧（すなわち、唯一の電圧）であり得る。読み出し電圧（複数可）は、階段波電圧ランプ（複数可）などの電圧ランプ（複数可）であってもよい。
図４Ｂに示される別の実施形態によれば、電圧ランプ４０５、例えば第一電圧ランプ４０５（縦軸「読み出し電圧」及び横軸「時間」に対して表される）はユーザデータを含むセルに印加され（すなわち、縦軸「セルの数（＃）」及び横軸「閾値電圧」に対して表される、分布４０１及び４０２を読み出すために）、そしてオフセット電圧ランプ４０５’、例えば第二電圧ランプ４０５’は、カウンタのセルに印加される（すなわち、分布４０３’及び４０４’を読み出すことで、時間がずらされているように見せるために）。この実施形態では、第二読み出し電圧４０５’は、第一読み出し電圧４０５に対して所定の電圧オフセットだけオフセットされた電圧である。例えば、オフセットは２５０ｍＶであり得る（オフセットは、論理状態１でプログラムされたメモリセルの分布において所期の最小閾値電圧によって制限され得る）。
オフセット読み出し電圧４０５’は、例えばダイオードまたは分圧器などのハードウェアコンポーネントによって、読み出し電圧４０５から発生してもよく、またはその逆であってもよい。
図４Ｂに概略的に示されるように、カウンタセルに印加されるオフセット読み出し電圧４０５’は、二重分布の場合に対処し、カウンタの準備を、主符号語が実際に必要になる前に提供する。図４Ｂを参照すると、カウントデータはｔ０で準備ができており、実際にはｔ１後（すなわち、分布の終わりに近づいている）に必要になるため、カウンタのターゲット値は、読み出し操作中の早期に利用可能であり、その後、読み出しアルゴリズムで適切に使用されることができる。このようにして、カウンタビットの読み出しの際に有用なタイムマージンが達成される。換言すれば、関連したセンス回路の電圧を発生するために使用される供給電圧を変更することによるカウンタセルに対する電圧オフセットの印加が原因で、カウンタビットは、タイムマージンによって予測されるため、すなわち、ランプがオフセットを有さない条件に対して早期に読み出されるため、読み出し操作中に実際にみられるカウンタ分布は、図４Ｂの分布４０３’及び４０４’である。これは、読み出し電圧の印加の開始時にはカウントデータがまだ利用可能ではないため、このデータを前もって有すること及び使用することをオフセットが可能にするという点で有益である。換言すれば、ユーザデータを格納するメモリセルを読み出すために第一読み出し電圧を印加し得、並行して、例えば同時に、カウントデータを格納するメモリセルを読み出すために第二読み出し電圧を印加し得る。第二読み出し電圧は、第一読み出し電圧に対してオフセットされた電圧であってもよい。オフセットは、最初の第二読み出し電圧の瞬時振幅が第一読み出し電圧の同時瞬時振幅よりも大きくなるようにしてもよい。第一及び第二読み出し電圧は、階段波電圧ランプなどの電圧ランプであってもよい。
先に開示されるように、ユーザデータ及びカウントデータは同時に読み出され、読み出し電圧（第一読み出し電圧及び第二読み出し電圧のいずれかまたは両方）の印加の開始時に、カウントデータ（その分布はユーザデータ分布のピーク付近に集中しており、狭くなる）は、読み出しアルゴリズムで使用されるためにまだ利用可能ではない。例えば、第一読み出しパルス（これはある一定の数のユーザデータビット、すなわち分布のピークまでの読み出しを可能にする）の印加後、後続の読み出しパルスの印加に関連する命令は、読み出しカウントデータに基づいて提供されるが、読み出し操作の開始時に、カウントデータはまだ読み出されておらず、カウントされたユーザデータビットはカウンタビットよりも多いため、読み出し操作の望ましくない停止が発生するであろう。
このため、本開示の一実施形態では、すべてのカウンタビットが読み出され、ターゲット値が提供されるまで、ユーザデータを読み出すための読み出し電圧、例えば第一読み出し電圧の印加を有効化するコマンドが生成される。すなわち、そのようなコマンドは、カウンタからのカウントデータの欠如が原因で、ユーザデータを読み出すための読み出し電圧が中断されるのを回避する。カウントデータが読み出されると、有効化コマンドがそれ以上生成されなくなり、カウントデータが読み出しアルゴリズムに使用されることで、ユーザデータの適切な読み出しが実行される。次に、読み出しカウントデータに基づいて、読み出し電圧（第一読み出し電圧）は、読み出し操作中に第一論理値を有する決定論的なビット数に対応する電圧として選択され、読み出し電圧は、第一論理値でカウントされたユーザデータのビット数がカウントデータによって提供されるターゲット値に達するまで増加する。
したがって、カウンタによって提供されたターゲット値を使用して、第一論理値を有するユーザデータのビット数がそのターゲット値に等しい場合、ユーザデータの読み出しを停止する。
換言すれば、有効化コマンドの生成は、最尤符号語を指す偽のカウンタ（すなわち、読み出し電圧の中断を回避するために、最尤符号語を指す偽のビット数を有する）の使用に対応する。この偽のカウンタは、実際のカウンタの平衡読み出しが、達したターゲット値をトリガしており、偽のカウンタを実際のカウンタと交換するまで使用される。このように、実際のカウンタの値（すなわち、平衡値）が読み出されており、ターゲット有効化コマンドが生成され、読み出しアルゴリズムに使用されるまで、偽のカウンタが使用される。
前に示されるように、カウンタは、平衡スキームで確立されるような、第一論理値を示すカウンタのすべてのビットが読み出されるときに、読み出されたとみなされることができる。例えば、カウントデータが５０％の重み（すなわち、同じ数の値１及び値０）に関する平衡スキームに従って符号化されている場合、カウントデータは、カウンタビットの半分が読み出されたときに読み出されたとみなされ、次いで、カウントデータは、残りのユーザデータセルの適切な読み出しを実行することを有効化するコマンドの代わりであってもよい。
図５は、本開示に従って動作する読み出しアルゴリズムの論理ブロックを示す。カウントデータはカウンタから読み出され、ユーザデータ読み出しアルゴリズムの実行中に「オンザフライ」で使用され、すなわち、読み出しブロック５０１及び５０２は並行して実行される。ユーザデータが読み出されている間に、読み出しカウントデータがそのアルゴリズムに導入されることで、読み出しパフォーマンスが向上する。カウントデータがまだ完全に読み出されていない時間枠では、カウンタの読み出し操作が完了し、ターゲット値が最終的に提供されるまで、有効化コマンド（すなわち、偽のカウンタ）を使用して、ユーザデータの読み出しを有効化する。
ブロック５０１では、カウンタが平衡になるため、最尤符号語を指している有効化コマンド（すなわち、偽のカウンタ）は、カウンタが平衡値に達するまで使用され、ターゲット値の準備ができており、カウンタベースの読み出しアルゴリズムに使用されることができることを示す信号を発生させることで、ユーザデータの適切な読み出しはブロック５０２で実行される。
カウンタのターゲット値が読み出されると、その値がルックアップテーブル（ＬＵＴ）に使用されることで、適切な読み出し電圧が発生し、特に、アレイのメモリセルに印加される後続のすべての読み出し電圧パルスが定義される。したがって、カウンタの値はルックアップテーブルに送信され、読み出し電圧発生器（例えば、Ｒａｍｐ ＤＡＣ発生器）はランプの発生に関するすべての情報を受信する。
したがって、本開示は、カウンタビットがあたかも主符号語のビットであるかのように読み出される、カウンタビット及びデータビットの同時読み出しを提供し、最初にカウンタを読み出してからそれを読み出し電圧発生器にダウンロードする代わりの新しいアプローチを提供する。
先に示されるように、読み出し電圧の印加の開始時にもかかわらず、カウンタビットは読み出される必要がある（この結果、読み出し操作が望ましくなく停止される）。本開示の代替の実施形態では、この問題を解決するために、カウンタビットにはその最大数から開始されるカウントが行われてから、その最大数は、すべてのカウンタビットが読み出されるまでデクリメントされる。したがって、この実施形態では、読み出し電圧の印加によりカウンタのビットが切り替わるごとに、カウント値は最大値からデクリメントされる。
このようにして、復号論理スキームがカウンタビットに適用されることで、カウントデータが既に読み出されたデータとして初期に格納される（すなわち、このデータにはそのビットの最大数から開始されるカウントが行われ、カウントがデクリメントされる）。したがって、この実施形態によれば、読み出し操作の開始時に、カウンタビットの数がユーザデータで読み出された所定の論理値を有するビットの数よりも大きいことで、読み出し操作を中断なく継続することができてから、カウンタビットの数は、読み出し操作中にデクリメントされることができる。
読み出し電圧の印加が原因で、カウンタで全ビットが切り替えられると（読み出されると）、切り替えられたカウンタビットの数としてターゲット値が与えられ、読み出し操作は、読み出されたユーザデータのビット数が切り替えられたカウントデータのビット数に対応する、すなわちターゲット値と一致するときに停止されることができる。図４Ａ及び４Ｂを参照して説明されるような分布形状が原因で、ユーザデータの読み出し操作及びカウントデータの読み出し操作が並行して起こるため、カウンタからのデータは、実際に必要とされる時間ｔ１より前に読み出される。
換言すれば、この実施形態では、カウンタのビットは、読み出し操作の開始時に、カウンタのビットがそれらの最大値からカウントされるときに読み出しパルスの印加が中断されないような方法で反転される（例えば、論理的に、またはインバータによって）。この実施形態では、カウンタに平衡スキームを使用する必要はない。
この場合、前述のように、２のターゲットビット数の補数が格納され、すなわち、ｍａｘ－ｔａｒｇｅｔが格納され、最大値から開始してそれをデクリメントするために、ｍａｘ－ｔａｒｇｅｔの補数が得られる。
概して、読み出し電圧の印加は、カウンタの読み出しターゲット値に基づいており、そのカウンタに格納された値に、所定の論理値（例えば、第一論理値１）を有するユーザデータのビット数が対応するときに停止される。
本開示の一実施形態によれば、ユーザデータは、読み出し電圧の印加中のランタイムに評価される。あるいは、ターゲット値が読み出された後にユーザデータが評価される。すなわち、ユーザデータのビットは、カウンタが適切に読み出されたことを表すターゲット信号が発生した後に評価される。
本開示の一実施形態によれば、カウンタのビットは、多数決スキーム、例えば、１カウンタビットが３アレイセルに対応する３Ｘ投票スキームに従って、このスキームがカウンタのＮアレイセルに適用され得る場合でも格納され、読み出される。通常、ロウＢＥＲに応じて投票数が選択される。したがって、本開示は、カウントデータが平衡データ（例えば、ターゲットとして４個の値１）であり、各ビットが投票スキーム（例えば、３Ｘ投票スキーム）によって保護されるように、カウンタセルに対する投票スキームによる平衡符号の使用を提供する。
したがって、カウンタは信頼性の問題から保護され、冗長な情報もしくは訂正スキーム、またはそれらの組み合わせ、例えば、１カウンタビットがＮアレイセル（例えば、Ｎ＝３）、差動セルに対応することで、１カウントビットが０では１アレイセル及び１では１アレイセルに対応するような投票スキームだけでなく、カウンタパリティビット、投票または差動からの各ビットを使用する誤り訂正スキームなどを適用することによって、ＢＥＲは低下する。そのうえ、これらすべてのスキームは、互いに組み合わされることができる。
また、カウンタビットの保護レベルを異なるものにすることも可能である。例えば、本開示の一実施形態では、カウンタのＬＳＢは、ＭＳＢよりも保護される（例えば、投票５ＸのＬＳＢ及び投票３ＸのＭＳＢ）。したがって、ＬＳＢビットは、最尤ＣＷに関連しているため、より強力な保護を有し得る。
一実施形態では、ユーザデータは誤り訂正符号（ＥＣＣ）及び／または差動セルのスキームを使用して保護される。
要約すると、本開示によれば、ユーザデータのビットとカウンタデータのビットが同時に読み出されるため、カウンタ値は、ユーザデータの前に読み出されるのではなく、ユーザデータと共に読み出され、ユーザデータを読み出している間にオンザフライで使用される。
開示されたカウンタベースの読み出しアルゴリズムは、多くの利点を有し、これらの利点は、カウンタが主符号語と並行して読み出されるため、ダウンロードオーバーヘッドレイテンシがない、非常に高速な自己参照（３つまたは４つのステップ）を含む。さらに、カウンタが主符号語と同じ方法で読み出されることで、システムアーキテクチャが簡素化されるため、ユーザデータセル及びカウンタセルは、同じ設計アーキテクチャ（例えば、同じセンスアンプ、デコーダ、アレイなど）を必要とする。
さらに、ターゲット値のみの代替に、ターゲット値と、第一論理値を有する所期のビットの最小数（すなわち、Ｍｉｎ１、これは符号語に格納されている値１の最小数である）との間の差に、カウンタに格納されたデータが対応し得るので、カウンタは、主符号語よりもはるかに少ない、減少したビット数を有する。したがって、本開示は、信頼性のあるカウントに必要なセルの数が減少することにも（電力が減少すること、面積が減少することと共に）つながる。
図６は、本開示による方法６００のステップを表すフローチャートである。説明されているプロセスは、ハードウェアロジック及び回路によって実行されることができる。例えば、以下のプロセスは、本明細書で開示されるように、アクセス回路及びセンス回路によって実行されるものとして説明される。ただし、他の実施形態は、プロセスを実行するのに適した異なる回路構成を含むことができる。
本開示の方法は、メモリセルの読み出し操作を改善する方法である。メモリセルを読み出す前に、アクセス回路は、複数のメモリセルにデータを書き込む。例えば、アクセス回路は、ロジック０及びロジック１を、図１のメモリセル１００’などの複数のメモリセルに書き込む。一実施形態では、アクセス回路は、負極性を有するプログラミングパルスを印加することによってロジック０、及び正極性を有するプログラミングパルスを印加することによってロジック１を書き込み得る。反対のコンベンションもまた採用されることができる。複数のメモリセルにデータを書き込んだ後、アクセス回路は、本開示の読み出しシーケンスを使用して複数のメモリセルを読み出すことができる。
さらに特に、ステップ６１０では、ユーザデータはメモリアレイの複数のメモリセルに格納され、ステップ６２０では、所定の第一論理値を有するユーザデータのビット数に対応するカウントデータは、メモリセルのアレイに関連するカウンタに格納される。場合によっては、ユーザデータは、例えば範囲内のビット数を有するように、格納する前に符号化されることができる。いくつかの例では、カウントデータは、第一論理値を有するユーザデータのビットのターゲット値と、この第一論理値を有するユーザデータのビットの最小値との間の差を示し得る。
ステップ６３０では、読み出し電圧がメモリセルに印加されることで、メモリセルのアレイに格納されたユーザデータが読み出される。ユーザデータを格納するメモリセルに印加される読み出し電圧は、第一読み出し電圧であり得る。同時に、読み出し電圧がカウンタのセルに印加されることで、カウンタに格納されたカウントデータが読み出され、第一論理値を有するユーザデータのビット数に対応するターゲット値が提供される。カウンタデータを格納するメモリセルに印加される読み出し電圧は、第二読み出し電圧であり得る。いくつかの実施形態では、第二読み出し電圧は、第一読み出し電圧に対してオフセットされ得る。本開示によれば、ユーザデータの読み出し中にターゲット値が提供されるような方法で、読み出し電圧（複数可）の印加中にカウントデータがユーザデータと同時に読み出される。
ステップ６４０では、読み出されたユーザデータのビット数（これは専用カウンタをインクリメントすることによってカウントされる）をターゲット値と比較する。
カウンタのターゲット値に基づいて、ステップ６５０では、第一論理値を有するユーザデータのビット数がターゲット値に対応する場合、読み出し電圧、例えば第一読み出し電圧の印加が停止される。あるいは、方法６００は継続する（例えば、読み出し電圧（複数可）を増加させるステップ６３０から）。いくつかの例では、第一及び第二読み出し電圧は、階段波電圧ランプなどの電圧ランプであってもよい。
図７は、本開示の読み出しアルゴリズムを実行することができるシステム７００のハイレベルスキームである。システム７００は、メモリデバイス７１０を含み、今度は、このメモリデバイスは、メモリセル７２０のアレイと、メモリセル７２０に動作可能に結合される回路７３０とを含む。メモリセル７２０及び回路７３０は、本明細書ではメモリ部分７００’と呼ばれるメモリ部分を形成する。
メモリデバイス７１０は、例えば、ホスト７５０によるコマンドに応えてメモリアクセスコマンドを生成する制御論理を表すメモリコントローラ７４０を含む。メモリコントローラ７４０は、メモリ部分７００’にアクセスする。一実施形態では、メモリコントローラ７４０はまた、本開示が特定のアーキテクチャによって限定されていなくても、特にホストプロセッサ７６０の一部として、ホスト７５０に実装されることができる。コントローラ７４０は、組み込みファームウェアを含み得、メモリ部分７００’の動作を管理及び制御するように適合される。
概して、メモリコントローラ７４０は、入出力ＩＯを介してユーザデータを受信することができる。前に示されるように、いくつかの実施形態では、メモリコントローラは、メモリセルにユーザデータを格納する前に条件を満たすようにユーザデータを符号化する。この条件は、符号化ユーザデータが所与の論理値（例えば、論理値１）を示す所定のビット数を有する場合に満たされ得る。一例として、符号化ユーザデータは、符号化ユーザデータを格納するメモリセルの５０％が論理状態１を示し、メモリセルの残りの５０％が論理状態０を示すように構成され得る（すなわち、符号化ユーザデータビットの半分が論理状態１を有し、残りの半分が論理状態０を有する、平衡符号化スキームを有するように構成され得る）。符号化プロセス中、メモリコントローラ１４０は、ある一定の数のビット（例えば、パリティビット）をユーザデータに追加して、所与の論理状態を示す所定の数のメモリセルを確立することができる。パリティビットを追加した結果、符号化ユーザデータは、ユーザデータより多いビットを有し得る。いくつかの実施形態では、論理状態１を示すメモリセルの異なるパーセント値（例えば、４０％、６０％、７５％）は符号化プロセス中に用いられてもよい。
カウントデータは、所与の論理状態（例えば、論理状態１）を有する符号化ユーザデータのビット数として定義されることができ、カウントデータの値は、メモリコントローラ７４０によって符号化され得、アレイに符号語部分として格納され得る。
コントローラ７４０は、ユーザデータ及びカウントデータの同時読み出しを管理するように構成され得、ターゲット値に基づいて、第一論理値を有するユーザデータのビット数がターゲット値に等しい場合にユーザデータの読み出しを停止するように構成され得る。
メモリデバイス７１０はまた、コントローラ７４０に結合されたプロセッサユニット、アンテナ、ホストデバイスとの接続手段（図示せず）などの他のコンポーネントを含むことができる。
複数の信号ラインは、メモリコントローラ７４０をメモリ部分７００’と結合する。例えば、そのような信号ラインは、クロック、コマンド／アドレス及び書き込みデータ（ＤＱ）、読み出しＤＱ、及びゼロ以上の他の信号ラインを含んでもよい。メモリコントローラ７４０は、このようにして適切なバスを介してメモリ部分７００’に動作可能に結合される。
メモリ部分７００’は、システム７００のメモリリソースを表す。一実施形態では、メモリセル７２０のアレイは、ワードライン（行）及びビットライン（行の中の個々のビット）の制御を介してアクセスされるデータの行として管理される。一実施形態では、メモリセルのアレイ７２０は、図２のメモリセルアレイ２００などの３Ｄクロスポイントアレイを含む。メモリセルのアレイ７２０は、別々のチャネル、ランク、及びメモリのバンクとして編成することができる。チャネルは、メモリ部分内のストレージ位置への独立した制御パスである。ランクは、複数のメモリデバイス（例えば、異なるデバイスの中の同じ行アドレス）にわたる共通の場所を指す。バンクは、メモリデバイスの中の記憶場所のアレイを指す。一実施形態では、メモリのバンクは、サブバンクのための共有される回路（例えば、ドライバ、信号線、制御論理）の少なくとも一部を有するサブバンクに分割される。チャネル、ランク、バンク、または記憶場所の他の組織、及び組織の組み合わせが物理リソースを重複する可能性があることを理解されたい。例えば、同じ物理記憶場所は、やはりランクに属する可能性がある特定のバンクとして特定のチャネルを介してアクセスすることができる。したがって、メモリリソースの編成は、排他的ではなく包含的な方法で理解されよう。
一実施形態では、メモリコントローラ７４０は、リフレッシュ（ＲＥＦ）ロジック７４１を含む。一実施形態では、リフレッシュロジック７４１は、リフレッシュの位置、及び実行するリフレッシュのタイプを示す。リフレッシュロジック７４１は、メモリ内でセルフリフレッシュをトリガし、リフレッシュ操作の実行をトリガするリフレッシュコマンドを送信することによって外部リフレッシュを発行することができる。
一実施形態では、回路７３０のアクセス回路７３１は、読み出しシーケンス中にリフレッシュされなかったアクセスされたメモリセルのいずれかのリフレッシュ（例えば、再プログラミング）を実行する。したがって、メモリセルの完全なリフレッシュは、主にメモリ読み出しシーケンスの副作用として、最小限の追加のリフレッシュ操作で達成されることができる。
一実施形態では、本開示が特定のアーキテクチャによって限定されない場合でも、回路をもメモリコントローラに組み込むことができる。
図７に示される例示的な実施形態では、メモリコントローラ７４０は、誤り訂正回路７４２を含む。誤り検出／訂正回路７４２は、誤り訂正符号（ＥＣＣ）を実装して、メモリ部分から読み出されたデータで発生する誤りを検出するためのハードウェアロジックを含むことができる。一実施形態では、誤り検出／訂正回路７４２はまた、誤りを訂正する（実装されたＥＣＣ符号に基づいて特定の誤り率まで）。しかしながら、他の実施形態では、誤り検出／訂正回路７４２は誤りを検出するだけであるが、誤りを訂正しない。
図示の実施形態では、メモリコントローラ７４０は、メモリ部分に送信するコマンドを生成するためにロジックまたは回路を表すコマンド（ＣＭＤ）ロジック７４３を含む。また、メモリコントローラ７４０は、上記で開示され、読み出し操作中に切り替えられたビット数をカウントするように構成される符号語毎カウンタなどのカウンタ７４４を含むことができる。明らかに、他のアーキテクチャも用いられることができ、例えば、カウンタはホスト７５０に、または回路７３０にも組み込まれることができる。
受信したコマンド及びアドレス情報に基づいて、回路７３０のアクセス回路７３１は、本開示の読み出し操作など、コマンドを行うための操作を実行する。そのような一実施形態では、回路７３０は、印加された読み出し電圧への１つ以上のメモリセルの電気的応答を検出するために、センス回路７３２を含む。一実施形態では、センス回路７３２はセンスアンプを含む。図７は、メモリ部分７００’に組み込まれているアクセス回路７３１及びセンス回路７３２を示すが、他の実施形態は、メモリ部分７００’とは別個のアクセス回路及び／またはセンス回路を含むことができる。例えば、アクセス回路及びセンス回路は、メモリコントローラ７４０などのメモリコントローラに含まれることができる。
センス回路は、読み出し電圧に応答して所与のメモリセルを通る電流を検出するように構成されてもよく、アクセス回路は、電流の大きさが閾値電流以上であるという検出に基づいて、所与のメモリセルが第一論理状態にあると決定するように構成される。
一実施形態では、メモリ部分７００’は、１つ以上のレジスタ７３３を含む。レジスタ７３３は、メモリ部分の操作のためのコンフィグレーションまたは設定を提供する１つ以上のストレージデバイスまたはストレージ位置を表す。さらに、一実施形態では、回路７３０は復号回路７３４も含む。
ホストデバイス７５０は、本明細書に説明される任意の実施形態によるコンピューティングデバイスであり、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーミングシステムもしくはエンターテインメント制御システム、スキャナ、コピー機、プリンタ、ルーティングもしくはスイッチングデバイス、組み込みコンピューティングデバイス、またはスマートフォンなどの他の電子機器である可能性がある。メモリデバイス７１０はまた、ホストデバイス７５０に組み込まれてもよい。
一実施形態では、システム７００は、プロセッサ７６０に結合されたインタフェース７７０を含み、このインタフェースは、より高い帯域幅の接続及び／またはグラフィックスインタフェースコンポーネントを必要とするシステムコンポーネントのためのより高速のインタフェースまたは高スループットインタフェースを表すことができる。グラフィックスインタフェースは、システム７００のユーザに視覚ディスプレイを提供するためのグラフィックスコンポーネントにインタフェースする。一実施形態では、グラフィックスインタフェースは、メモリデバイスに格納されたデータに基づいて、またはプロセッサによって実行される操作に基づいて、または両方に基づいてディスプレイを生成する。
システムはまた、例えば他のシステムと接続するために、ホストにまたはメモリデバイスに通信可能に結合されたネットワークインタフェース７８０、及び／または該システムに電力を供給するために結合されたバッテリを含んでよい。
結論として、本開示は、カウンタビット、及び符号語のその他のビットの同時読み出しを提供し、アレイのパフォーマンスを向上させる。
例示的な一実施形態によれば、メモリセルのアレイを操作する（それにアクセスする）ための方法は、メモリアレイの複数のメモリセルにユーザデータを格納することと、メモリセルのアレイに関連するカウンタに、所定の第一論理値を有するユーザデータのビット数に対応するカウントデータを格納することと、メモリセルに読み出し電圧（例えば、第一読み出し電圧）を印加して、メモリセルのアレイに格納されたユーザデータを読み出すことと、読み出し電圧（例えば、第二読み出し電圧）をカウンタのセルに印加して、カウンタに格納されたカウントデータを読み出し、この第一論理値を有するユーザデータのビット数に対応するターゲット値を提供することであって、これらの読み出し電圧の印加中、カウントデータは、ターゲット値がユーザデータの読み出し中に提供されるような方法で、ユーザデータと同時に読み出される、提供することと、カウンタのターゲット値に基づいて、第一論理値を有するユーザデータのビット数がこのターゲット値に等しい場合、読み出し電圧の印加を停止することと、というステップを含む。
別の例示的な実施形態によれば、１つ以上のメモリアレイを含む縦型３Ｄメモリデバイス内のメモリセルをプログラムして読み出すための方法は、メモリアレイにユーザデータ及びカウントデータを含む符号語を格納することであって、カウントデータは所定の第一論理値を有するユーザデータのビット数に対応する、格納することと、ターゲット値と、符号語に格納された第一論理値を有するユーザデータのビットの最小値との間の差をカウンタに格納することと、メモリセルに読み出し電圧（第一読み出し電圧）を印加して、メモリセルのアレイに格納されたユーザデータを読み出すことと、読み出し電圧（第二読み出し電圧）をカウンタのセルに印加して、カウンタに格納されたカウントデータを読み出し、第一論理値を有するユーザデータのビット数に対応するターゲット値を提供することであって、ユーザデータの読み出し中にターゲット値が提供されるような方法で、これらの読み出し電圧の印加中、カウントデータがユーザデータと同時に読み出される、提供することと、カウンタのターゲット値に基づいて、第一論理値を有するユーザデータのビット数がこのターゲット値に等しい場合、読み出し電圧の印加を停止することと、というステップを含む。
また、本開示はメモリデバイスを開示し、このメモリデバイスは、メモリセルの１つ以上のアレイと、ユーザデータ及びカウントデータを含む、メモリアレイ内の少なくとも１つの符号語であって、カウントデータは所定の第一論理値を有するユーザデータのビット数に対応する、少なくとも１つの符号語と、メモリセルを読み出すためのカウンタベースの方法をサポートするメモリコントローラと、メモリセルを読み出すための回路であって、この回路は、メモリセルのアレイと動作可能に結合され、少なくとも、アクセス回路であって、第一読み出し電圧をメモリセルに印加して、メモリセルのアレイに格納されたユーザデータを読み出すことと、第二読み出し電圧をカウンタのセルに印加して、カウンタに格納されたカウントデータを読み出し、第一論理値を有するユーザデータのビット数に対応するターゲット値を提供することであって、ユーザデータの読み出し中にターゲット値が提供されるような方法で、読み出し電圧の印加中にカウントデータがユーザデータと同時に読み出される、提供することと、を行うように構成される、アクセス回路、並びに、センス回路であって、読み出し電圧の印加に応答して複数のメモリセルによって示される閾値電圧を検出するように構成される、センス回路を含む、メモリセルを読み出すための回路と、を備え、このコントローラは、カウンタのターゲット値に基づいて、第一論理値を有するユーザデータのビット数がターゲット値に等しい場合、読み出し電圧の印加を停止するように構成される。一実施形態では、メモリセルのアレイは、自己選択メモリ（ＳＳＭ）または３Ｄクロスポイント（３Ｄ Ｘ Ｐｏｉｎｔ）メモリを含む。
上記のようなホストデバイス及びメモリデバイスを含む関連システムもまた開示され、このシステムは、例えば、メモリデバイスまたはホストに通信可能に結合されたディスプレイ、メモリデバイスまたはホストに通信可能に結合されたネットワークインタフェース、及びシステムに電力を供給するように結合されたバッテリのいずれかを含む。
上述の発明を実施するための形態では、本明細書の一部を形成し、例示として具体的な実施例が示される添付の図面を参照している。図面では、同様の数字は、いくつかの図面の全体にわたって実質的に同様のコンポーネントを表す。本開示の範囲を逸脱することなく、他の例が利用され得、構造的変更、論理的変更、及び／または電気的変更が行われ得る。さらに、認識されるように、図に提供される要素の比率及び相対的大きさは、本開示の実施形態を示すことを意図しており、限定的な意味として解釈するべきではない。
本明細書で使用される場合、「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」のものは、そのようなものの１つ以上を指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）」のものは２つ以上を意図する。本明細書で使用される「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的に結合されること、介在要素なしで（例えば、直接の物理的接触によって）直接的に結合及び／あるいは直接的に接続されること、または介在要素により間接的に結合及び／あるいは接続されることを含み得る。「結合された」という用語は、さらに、（例えば、原因及び結果の関係にあるように）互いに協働または相互作用する２つ以上の要素を含み得る。
具体例が本明細書で示され説明されてきたが、当業者は、同じ結果を達成するために意図される構成が、示される特定の実施形態と交換できることを認識している。本開示は、本開示の１つ以上の実施形態の適応または変形を含むことを意図する。上記の説明は、例示的な形式でなされており、限定的なものではないことを理解されたい。本開示の１つ以上の例の範囲は、添付の特許請求の範囲が権利を与えられる均等物の全範囲と共に、そのような特許請求の範囲を参照して決定するべきである。

Claims (26)

  1. メモリセルのアレイにアクセスするための方法であって、
    メモリアレイの複数のメモリセルにユーザデータを格納することと、
    前記メモリセルの前記アレイに関連するカウンタに、所定の第一論理値を有する前記ユーザデータのビット数に対応するカウントデータを格納することと、
    前記メモリセルに第一読み出し電圧を印加して、前記メモリセルの前記アレイに格納された前記ユーザデータを読み出すことと、
    前記カウンタのセルに第二読み出し電圧を印加して、前記カウンタに格納された前記カウントデータを読み出し、前記第一論理値を有する前記ユーザデータの前記ビット数に対応するターゲット値を提供することであって、前記ユーザデータの前記読み出し中に前記ターゲット値が提供されるような方法で、前記読み出し電圧の前記印加中に前記カウントデータが前記ユーザデータと同時に読み出される、前記提供することと、
    前記カウンタの前記ターゲット値に基づいて、前記第一論理値を有する前記ユーザデータの前記ビット数が前記ターゲット値に対応する場合、前記第一読み出し電圧の前記印加を停止することと、
    というステップを含む、前記方法。
  2. 前記ユーザデータは、ある範囲内の前記第一論理状態を示すビット数の符号語に符号化され、前記符号化ステップは、前記範囲内の前記第一論理値を示す前記ビット数を制約するように前記符号語を操作することを含む、請求項１に記載の方法。
  3. 前記符号化ユーザデータは、前記第一論理値及び第二論理値を示す実質的に同じビット数を有する、請求項２に記載の方法。
  4. 前記カウントデータを格納することは、前記第一論理値を有する前記ユーザデータのビットの前記ターゲット値と、符号語に格納される前記第一論理値を有する前記ユーザデータのビットの最小値との間の差を格納することを含む、請求項１に記載の方法。
  5. 前記カウンタに格納された前記ビットは、多数決スキームに従って格納され、読み出される、請求項１に記載の方法。
  6. 前記カウンタが前記第一論理値を示す既知の所定のビット数を含むように、平衡スキームに従って前記カウンタを平衡させることを含み、前記平衡スキームは、余分なビットで前記カウンタを操作することを含む、請求項１に記載の方法。
  7. 前記第一論理値を示す前記カウンタの前記所定のビット数が読み出されると、前記第二読み出し電圧を印加することが停止され、前記ターゲット値が提供される、請求項６に記載の方法。
  8. 前記第一論理値を示す前記カウンタの前記所定のビット数が読み出され、前記ターゲット値が提供されるまで、前記第二読み出し電圧の前記印加を有効化するコマンドを生成するステップを含み、
    前記第一論理値を有する前記ユーザデータの前記ビット数が前記ターゲット値に対応するとき、前記ターゲット値は、前記ユーザデータの前記読み出しを停止するために使用される、請求項７に記載の方法。
  9. 前記カウンタの前記ビットは、その最大数からカウントされ始め、前記最大数は、すべての前記カウンタの前記ビットが読み出されるまで、１カウンタビットが読み出されるごとにデクリメントされる、請求項１に記載の方法。
  10. 前記第二読み出し電圧は、前記第一読み出し電圧に対してオフセットされた電圧である、請求項１に記載の方法。
  11. 前記ユーザデータは誤り訂正符号（ＥＣＣ）及び／または差動セルスキームを使用して保護される、請求項１に記載の方法。
  12. 前記メモリセルは、前記メモリセルが前記第一論理状態にあるとき、より低い大きさを有する閾値電圧を示し、前記メモリセルが第二論理状態にあるとき、より高い大きさを有する閾値電圧を示し、
    所与のセルの論理状態は、前記メモリセルが前記印加された第一読み出し電圧に応答してより高い大きさの閾値電圧を示すか、より低い大きさの閾値電圧を示すかに基づいて決定される、請求項１に記載の方法。
  13. 前記ユーザデータは、前記第一読み出し電圧の前記印加中のランタイムに評価される、請求項１に記載の方法。
  14. 前記ターゲット値が読み出された後、前記ユーザデータは評価される、請求項１に記載の方法。
  15. 前記ターゲット値をルックアップテーブル（ＬＵＴ）に送信することと、
    前記メモリセルに印加される前記第一読み出し電圧の発生のために前記ルックアップテーブルからデータを受信することと、
    というステップを含む、請求項１に記載の方法。
  16. メモリセルのアレイと、
    ユーザデータ及びカウントデータを含む前記メモリアレイ内の少なくとも１つの符号語であって、前記カウントデータは所定の第一論理値を有する前記ユーザデータのビット数に対応する、前記少なくとも１つの符号語と、
    前記メモリセルを読み出すためのカウンタベースの方法をサポートするメモリコントローラと、
    前記メモリセルを読み出すための回路であって、前記回路は前記メモリセルの前記アレイと動作可能に結合され、少なくとも
    アクセス回路であって、
    前記メモリセルに第一読み出し電圧を印加して、前記メモリセルの前記アレイに格納された前記ユーザデータを読み出すことと、
    前記カウンタのセルに第二読み出し電圧を印加して、前記カウンタに格納された前記カウントデータを読み出し、前記第一論理値を有する前記ユーザデータの前記ビット数に対応するターゲット値を提供することであって、前記ユーザデータの前記読み出し中に前記ターゲット値が提供されるような方法で、前記読み出し電圧の前記印加中に前記カウントデータが前記ユーザデータと同時に読み出される、前記提供することと、
    を行うように構成される、前記アクセス回路、及び
    センス回路であって、
    前記第一読み出し電圧の前記印加に応答して、前記ユーザデータを格納する前記メモリセルによって示される閾値電圧を検出するように構成される、
    前記センス回路、
    を含む、前記メモリセルを読み出すための回路と、
    を備え、
    前記コントローラは、前記カウンタの前記ターゲット値に基づいて、前記第一論理値を有する前記ユーザデータの前記ビット数が前記ターゲット値に対応する場合、前記第一読み出し電圧の前記印加を停止するように構成される、
    メモリデバイス。
  17. 前記センス回路は、前記第一読み出し電圧に応答して所与のメモリセルを通る第一電流を検出するように構成され、
    前記アクセス回路は、前記第一電流の大きさが第一閾値電流以上であるという検出に基づいて、前記所与のメモリセルが前記第一論理状態にあると決定するように構成される、請求項１６に記載のメモリデバイス。
  18. 前記第一読み出し電圧は階段波電圧ランプである、請求項１６に記載のメモリデバイス。
  19. 前記第二読み出し電圧は、前記階段波電圧ランプに対してオフセットされた第二電圧ランプである、請求項１８に記載のメモリデバイス。
  20. 前記コントローラは、前記カウンタの前記ターゲット値が読み出されるまで、前記ユーザデータの前記読み出しを有効化するコマンドを生成するように構成され、
    前記コントローラは、前記ターゲット値に基づいて、前記第一論理値を有する前記ユーザデータの前記ビット数が前記ターゲット値に対応するときに、前記ユーザデータの前記読み出しを停止するように構成される、請求項１６に記載のメモリデバイス。
  21. 前記カウンタの前記ビットは反転され、前記回路は、前記カウンタの前記ビットをその最大数からカウントするように構成され、前記最大数は、すべての前記カウンタの前記ビットが読み出されるまで、１カウンタビットが読み出されるごとにデクリメントされる、
    請求項１６に記載のメモリデバイス。
  22. 前記第一読み出し電圧の前記発生のための情報を含むルックアップテーブル（ＬＵＴ）を格納するように構成される、請求項１６に記載のメモリデバイス。
  23. 前記メモリセルの前記アレイは、自己選択メモリ（ＳＳＭ）または３Ｄクロスポイント（３Ｄ Ｘ Ｐｏｉｎｔ）メモリを含む、請求項１６に記載のメモリデバイス。
  24. ホストデバイスと、
    請求項１６に記載のメモリデバイスと、
    を含む、システム。
  25. 前記メモリデバイスまたは前記ホストに通信可能に結合されるディスプレイ、
    前記メモリデバイスまたは前記ホストに通信可能に結合されるネットワークインタフェース、及び
    前記システムに電力を供給するように結合されるバッテリ、
    のいずれかをさらに含む、請求項２４に記載のシステム。
  26. メモリアレイを含む縦型３Ｄメモリデバイス内のメモリセルをプログラムして読み出すための方法であって、
    ユーザデータ及びカウントデータを含む符号語を前記メモリアレイに格納することであって、前記カウントデータは所定の第一論理値を有する前記ユーザデータのビット数に対応する、前記格納することと、
    前記ターゲット値と、前記符号語に格納される前記第一論理値を有する前記ユーザデータのビットの最小値との間の差を、前記カウンタに格納することと、
    前記メモリセルに読み出し電圧を印加して、前記メモリセルの前記アレイに格納された前記ユーザデータを読み出すことと、
    前記カウンタのセルにオフセット読み出し電圧を印加して、前記カウンタに格納された前記カウントデータを読み出し、前記第一論理値を有する前記ユーザデータの前記ビット数に対応するターゲット値を提供することであって、前記ユーザデータの前記読み出し中に前記ターゲット値が提供されるような方法で、前記読み出し電圧の前記印加中に前記カウントデータが前記ユーザデータと同時に読み出される、前記提供することと、
    前記カウンタの前記ターゲット値に基づいて、前記第一論理値を有する前記ユーザデータの前記ビット数が前記ターゲット値に対応する場合、前記読み出し電圧の前記印加を停止することと、
    というステップを含む、前記方法。
JP2022568753A 2020-05-13 2020-05-13 メモリセルにアクセスするためのカウンタベースの方法及びシステム Pending JP2023525118A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/IB2020/020022 WO2021229260A1 (en) 2020-05-13 2020-05-13 Counter-based methods and systems for accessing memory cells

Publications (1)

Publication Number Publication Date
JP2023525118A true JP2023525118A (ja) 2023-06-14

Family

ID=78525375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022568753A Pending JP2023525118A (ja) 2020-05-13 2020-05-13 メモリセルにアクセスするためのカウンタベースの方法及びシステム

Country Status (6)

Country Link
US (1) US11880571B2 (ja)
JP (1) JP2023525118A (ja)
KR (1) KR20220163444A (ja)
CN (1) CN115485776A (ja)
DE (1) DE112020007189T5 (ja)
WO (1) WO2021229260A1 (ja)

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099174B2 (en) 2012-10-09 2015-08-04 Micron Technology, Inc. Drift acceleration in resistance variable memory
US7414883B2 (en) 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
US8407400B2 (en) 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
KR101861084B1 (ko) 2011-07-11 2018-05-28 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
US8693252B2 (en) 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
US8406053B1 (en) 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
US9645177B2 (en) 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
KR20140064434A (ko) 2012-11-20 2014-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US8995184B2 (en) 2012-12-06 2015-03-31 Sandisk Technologies Inc. Adaptive operation of multi level cell memory
KR20150047821A (ko) 2013-10-25 2015-05-06 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
CN103854700B (zh) 2014-02-28 2018-05-01 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法和装置
US9275730B2 (en) 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
KR20160044923A (ko) 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102239868B1 (ko) 2014-11-28 2021-04-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
EP3295310A4 (en) 2015-05-14 2018-12-26 Adesto Technologies Corporation Concurrent read and reconfigured write operations in a memory device
KR102530071B1 (ko) 2016-03-02 2023-05-08 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
KR20180027710A (ko) 2016-09-06 2018-03-15 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 액세스 방법
US10026486B1 (en) 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
IT201700034719A1 (it) 2017-03-29 2018-09-29 Sk Hynix Inc Metodo per controllare le operazioni di verifica di programmazione di una memoria non volatile e relativo circuito
US10229749B2 (en) 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10140040B1 (en) 2017-05-25 2018-11-27 Micron Technology, Inc. Memory device with dynamic program-verify voltage calibration
US11049009B2 (en) 2017-06-12 2021-06-29 Western Digital Technologies, Inc. Identifying memory block write endurance using machine learning
US10347344B2 (en) 2017-08-29 2019-07-09 Micron Technology, Inc. Read voltage calibration based on host IO operations
US10877827B2 (en) 2017-09-15 2020-12-29 Pure Storage, Inc. Read voltage optimization
KR102395196B1 (ko) 2017-10-17 2022-05-06 삼성전자주식회사 파라미터 교정 기능을 갖는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10566052B2 (en) 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10354729B1 (en) 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US11087849B2 (en) 2018-05-08 2021-08-10 Sandisk Technologies Llc Non-volatile memory with bit line controlled multi-plane mixed sub-block programming
CN110473581B (zh) 2018-05-09 2020-12-29 建兴储存科技(广州)有限公司 固态储存装置及其相关控制方法
TWI655576B (zh) 2018-06-20 2019-04-01 深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器
US10607693B2 (en) 2018-06-29 2020-03-31 Micron Technology, Inc. Misplacement mitigation algorithm
US10866763B2 (en) * 2018-10-30 2020-12-15 Western Digital Technologies, Inc. Dynamic read based on read statistics
US10658047B1 (en) 2018-10-31 2020-05-19 Micron Technology, Inc. Implementing sticky read using error control success rate associated with a memory sub-system
KR20200054537A (ko) 2018-11-12 2020-05-20 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11194473B1 (en) 2019-01-23 2021-12-07 Pure Storage, Inc. Programming frequently read data to low latency portions of a solid-state storage array
US11704178B2 (en) 2019-05-14 2023-07-18 Micron Technology, Inc. Estimating a bit error rate of data stored by a memory subsystem using machine learning
US11455194B2 (en) 2019-07-12 2022-09-27 Micron Technology, Inc. Management of unmapped allocation units of a memory sub-system
US10892029B1 (en) 2019-07-12 2021-01-12 Micron Technology, Inc. Self-adaptive read voltage adjustment using directional error statistics for memories with time-varying error rates
US11249679B2 (en) 2019-07-31 2022-02-15 Micron Technology, Inc. Selecting a write operation mode from multiple write operation modes
US10861537B1 (en) 2019-10-30 2020-12-08 Sandisk Technologies Llc Countermeasures for first read issue
US10950315B1 (en) 2019-12-16 2021-03-16 Micron Technology, Inc. Preread and read threshold voltage optimization
US11177009B2 (en) 2019-12-30 2021-11-16 Micron Technology, Inc. Multi-state programming of memory cells
US11315633B2 (en) 2019-12-30 2022-04-26 Micron Technology, Inc. Three-state programming of memory cells
US11199999B2 (en) 2020-01-30 2021-12-14 Micron Technology, Inc. Management of write operations in a non-volatile memory device using a variable pre-read voltage level
US11842783B2 (en) 2020-03-03 2023-12-12 Micron Technology, Inc. Counter-based sense amplifier method for memory cells
US11139016B1 (en) 2020-04-07 2021-10-05 Micron Technology, Inc. Read refresh operation
US11355209B2 (en) 2020-07-10 2022-06-07 Micron Technology, Inc. Accessing a multi-level memory cell
US11302390B2 (en) 2020-07-10 2022-04-12 Micron Technology, Inc. Reading a multi-level memory cell
US11139034B1 (en) 2020-07-15 2021-10-05 Micron Technology, Inc. Data-based polarity write operations
US11295822B2 (en) 2020-08-14 2022-04-05 Micron Technology, Inc. Multi-state programming of memory cells
US11295811B2 (en) 2020-08-27 2022-04-05 Micron Technology, Inc. Increase of a sense current in memory
US11423988B2 (en) 2020-08-28 2022-08-23 Micron Technology, Inc. Programming techniques for polarity-based memory cells
US11238945B1 (en) 2020-08-28 2022-02-01 Micron Technology, Inc. Techniques for programming self-selecting memory
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells

Also Published As

Publication number Publication date
US20230110946A1 (en) 2023-04-13
WO2021229260A1 (en) 2021-11-18
US11880571B2 (en) 2024-01-23
CN115485776A (zh) 2022-12-16
DE112020007189T5 (de) 2023-04-20
KR20220163444A (ko) 2022-12-09

Similar Documents

Publication Publication Date Title
US9881671B2 (en) Resistive memory device, resistive memory system, and method of operating the resistive memory system
US11830548B2 (en) Systems and methods for stabilizing cell threshold voltage
US11705211B2 (en) Methods and systems for improving access to memory cells
US11929124B2 (en) Method and system for accessing memory cells
US11302391B2 (en) System and method for reading memory cells
US11164626B2 (en) Methods and systems for accessing memory cells
US11880571B2 (en) Counter-based methods and systems for accessing memory cells
US20230005533A1 (en) Systems and methods for adaptive self-referenced reads of memory devices
US20240134533A1 (en) Counter-based methods and systems for accessing memory cells
US11670368B2 (en) Methods and systems for accessing memory cells
US11694748B2 (en) System and method for reading memory cells
US20220068335A1 (en) Methods and Systems for Improving Read and Write of Memory Cells
US11769566B2 (en) Programming codewords for error correction operations to memory
US20230395135A1 (en) Timing for operations in memory device storing bits in memory cell pairs
US20240038322A1 (en) Performing sense operations in memory