KR20160044923A - 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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KR20160044923A
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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 선택된 메모리 셀들을 프리 읽기하여 선택된 메모리 셀들 각각이 제 1 논리 값으로 읽어지는지 제 2 논리 값으로 읽어지는지 여부를 판별하는 단계, 선택된 메모리 셀들 중 제 1 논리 값으로 읽어진 메모리 셀들의 개수와 정해진 개수를 비교하는 단계, 그리고 제 1 논리 값으로 읽어진 메모리 셀들의 개수가 정해진 개수보다 적을 때 선택된 메모리 셀들에 대해 멀티 비트들을 저장하는 메모리 셀을 위한 제 1 메인 읽기를 수행하는 단계를 포함한다.

Description

복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING A PLURALITY OF MEMORY CELLS AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 감소된 면적을 갖는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프리 읽기 전압에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 프리 읽기하여, 상기 선택된 메모리 셀들 각각이 제 1 논리 값으로 읽어지는지 제 2 논리 값으로 읽어지는지 여부를 판별하는 단계; 상기 선택된 메모리 셀들 중 상기 제 1 논리 값으로 읽어진 메모리 셀들의 개수와 정해진 개수를 비교하는 단계; 및 상기 제 1 논리 값으로 읽어진 상기 메모리 셀들의 개수가 상기 정해진 개수보다 적을 때, 상기 선택된 메모리 셀들에 대해 멀티 비트들을 저장하는 메모리 셀을 위한 제 1 메인 읽기를 수행하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들은 랜더마이즈된(randomized) 데이터를 저장할 수 있다.
실시 예로서, 상기 정해진 개수는 상기 선택된 메모리 셀들의 개수의 반보다 신뢰값만큼 클 수 있다.
실시 예로서, 상기 판별하는 단계에서, 상기 선택된 메모리 셀들 중 상기 프리 읽기 전압보다 낮거나 같은 문턱 전압을 갖는 메모리 셀은 상기 제 1 논리 값으로 읽어지고, 상기 선택된 메모리 셀들 중 상기 프리 읽기 전압보다 높은 문턱 전압을 갖는 메모리 셀은 상기 제 2 논리 값으로 읽어질 수 있다.
실시 예로서, 상기 동작 방법은 상기 제 1 논리 값으로 읽어진 상기 메모리 셀들의 개수가 상기 정해진 개수보다 많거나 같을 때, 상기 선택된 메모리 셀들에 대해 싱글 비트를 저장하는 메모리 셀을 읽기 위한 제 2 메인 읽기를 수행하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 프리 읽기 전압은 상기 복수의 메모리 셀들 각각에 멀티 비트들이 저장되어 상기 복수의 메모리 셀들이 소거 상태 및 제 1 내지 제 3 상위 프로그램 상태들을 가질 때, 상기 제 1 상위 프로그램 상태와 상기 제 2 상위 프로그램 상태 사이의 전압 범위 내에 속할 수 있다.
실시 예로서, 상기 프리 읽기 전압은 상기 복수의 메모리 셀들 각각에 싱글 비트가 저장되어 상기 복수의 메모리 셀들이 소거 상태 및 하위 프로그램 상태를 가질 때, 상기 하위 프로그램 상태의 전압 범위 내에 속할 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 프리 읽기 전압에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 프리 읽기하고, 상기 프리 읽기의 결과에 따라 상기 선택된 메모리 셀들을 메인 읽기하도록 구성되는 주변 회로를 포함한다. 상기 주변 회로는 상기 프리 읽기를 수행함으로써 상기 선택된 메모리 셀들 각각이 제 1 논리 값으로 읽어지는지 제 2 논리 값으로 읽어지는지 여부를 판별하고, 상기 선택된 메모리 셀들 중 상기 제 1 논리 값으로 읽어진 메모리 셀들의 개수가 정해진 개수보다 적을 때 상기 선택된 메모리 셀들에 대해 멀티 비트들을 저장하는 메모리 셀을 위한 제 1 메인 읽기를 수행한다.
본 발명의 실시 예에 따르면, 감소된 면적을 갖는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 블록도이다.
도 3은 최하위 비트 프로그램 동작 및 최상위 비트 프로그램 동작 시 선택된 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 프리 읽기 전압에 따른 프리 읽기를 좀 더 구체적으로 설명하기 위한 다이어그램이다.
도 6은 도 4의 S130단계를 보여주는 순서도이다.
도 7은 도 4의 S140단계를 보여주는 순서도이다.
도 8은 도 1의 읽기 및 쓰기 회로 및 제어 로직의 일 실시 예를 보여주는 도면이다.
도 9는 도 8의 페이지 버퍼들 및 제어 로직의 동작 방법을 보여주는 순서도이다.
도 10은 제 1 페이지 버퍼에 제공되는 출력 트랜지스터 및 제 1 제어 트랜지스터를 보여주는 도면이다.
도 11은 반영기 및 전류 미러를 보여주는 회로도이다.
도 12는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 2는 도 1의 메모리 셀 어레이(110)를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 실시 예로서, 메모리 셀 어레이(110)의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 도 1의 비트 라인들(BL)이다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 단위를 이룬다.
도 2에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 실시 예로서, 읽기 동작 시에 공통 소스 라인(CSL)은 기준 전압으로 바이어스될 수 있다.
하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지(pg)를 구성한다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 소스 선택 라인(SSL1) 및 공통 소스 라인(CSL)은 도 1의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 소스 선택 라인(SSL1) 및 공통 소스 라인(CSL)은 어드레스 디코더(121)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
다시 도 1을 참조하면, 주변 회로(120)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)를 포함한다.
어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)은 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
프로그램 동작 또는 읽기 동작 시, 어드레스(ADDR)는 블록 어드레스, 행 어드레스를 포함한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여 선택된 메모리 블록 중 하나의 워드 라인을 선택하도록 구성된다. 예를 들면, 읽기 동작 시, 어드레스 디코더(121)은 전압 발생기(122)로부터의 읽기 전압을 선택된 워드 라인에 인가하고 전압 발생기(122)로부터의 패스 전압을 비선택된 워드 라인들에 인가할 것이다. 예를 들면, 프로그램 동작 시, 어드레스 디코더(121)는 전압 발생기(122)로부터의 프로그램 전압을 선택된 워드 라인에 인가하고 전압 발생기(122)로부터의 프로그램 비선택 전압을 비선택된 워드 라인들에 인가한다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 읽기 동작 시에 읽기 전압 및 고 전압의 패스 전압을 생성한다. 생성된 전압들은 어드레스 디코더(121)에 제공될 수 있다. 예를 들면, 전압 발생기(122)는 읽기 동작 시에 고 전압의 프로그램 전압 및 프로그램 비선택 전압을 생성한다. 생성된 전압들은 어드레스 디코더(121)에 제공될 수 있다.
읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
복수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 시 선택된 워드 라인과 연결된 메모리 셀들(이하 선택된 메모리 셀들)로부터 데이터(DATA)를 읽고, 저장한다. 읽어진 데이터(DATA)는 데이터 라인(DL)을 통해 입출력 버퍼(124)로 전달된다.
복수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 입출력 버퍼(124) 및 데이터 라인들(DL)을 통해 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 선택된 메모리 셀들로 프로그램한다.
입출력 버퍼(124)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 입출력 버퍼(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 입출력 버퍼(124)는 읽기 동작 시 페이지 버퍼들(PB1~PBm)로부터 데이터 라인들(DL)을 통해 전송된 데이터(DATA)를 외부로 출력한다. 입출력 버퍼(124)는 프로그램 동작 시 외부로부터 제공된 데이터(DATA)를 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)로 전달한다.
외부로부터 제공된 데이터(DATA)는 랜더마이즈된(randomized) 데이터이다. 예를 들면, 호스트(도 15의 Host 참조)로부터의 데이터는 컨트롤러(1200)에 의해 랜더마이즈되고, 랜더마이즈된 데이터(DATA)가 반도체 메모리 장치(1000)로 제공된다. 랜더마이즈된 데이터(DATA)가 선택된 메모리 셀들에 저장될 때, 메모리 셀 어레이(110)의 메모리 셀들의 문턱 전압 산포는 균일해질 수 있다. 이에 따라, 메모리 셀 어레이(110)의 메모리 셀들 간 간섭(disturb)은 감소되고, 메모리 셀들의 문턱 전압들이 의도치 않게 변형되는 것이 방지된다. 결과적으로, 메모리 셀 어레이(110)에 저장된 데이터의 신뢰성이 개선된다.
제어 로직(125)는 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)는 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 입출력 버퍼(124)를 제어하도록 구성된다. 제어 로직(125)은 어드레스(ADDR)를 어드레스 디코더(121)로 전달한다.
본 발명의 실시 예에 따르면, 주변 회로(120)는 선택된 메모리 셀들에 대한 프리-읽기와 프리 읽기에 기반한 메인 읽기를 수행함으로써 읽기 동작을 수행한다. 주변 회로(120)는 프리 읽기에 따라 선택된 메모리 셀들 각각에 멀티 비트들이 저장되는지, 선택된 메모리 셀들 각각에 싱글 비트가 저장되는지 여부를 판별한다. 선택된 메모리 셀들에 랜더마이즈된 데이터(DATA)가 저장되므로, 선택된 메모리 셀들의 문턱 전압 산포가 균일하다고 가정할 수 있다. 문턱 전압 산포가 균일하다는 전제 하에 특정 전압을 이용한 프리 읽기를 수행하면, 선택된 메모리 셀들이 어떤 문턱 전압 산포를 갖는지 추정될 수 있다. 이에 대해 도 4 및 도 5를 참조하여 더 상세히 설명된다.
판별 결과에 따라, 주변 회로(120)는 멀티 비트들을 저장하는 메모리 셀을 위한 메인 읽기를 수행하거나, 싱글 비트를 저장하는 메모리 셀을 위한 메인 읽기를 수행할 것이다.
메모리 셀 어레이(110)의 각 물리 페이지(pg, 도 2 참조)마다 플래그 셀들이 제공될 수 있다. 이러한 플래그 셀들은 해당 물리 페이지(pg)의 메모리 셀들 각각에 싱글 비트가 저장되는지 멀티 비트들이 저장되는지 여부에 대한 정보를 저장할 수 있다. 이러한 플래그 셀들은 메모리 셀 어레이(110)의 사이즈(size)를 증가시키는 요인이 된다. 더불어, 이러한 플래그 셀들을 관리하기 위한 동작들, 예를 들면 플래그 셀들에 대한 프로그램 동작 및 읽기 동작은 반도체 메모리 장치(100)의 성능(performance)을 저하시킨다.
본 발명의 실시 예에 따르면, 물리 페이지(pg)의 메모리 셀들 각각에 싱글 비트가 저장되는지 멀티 비트들이 저장되는지 여부에 대한 정보를 저장하기 위한 플래그 셀들은 요구되지 않는다. 선택된 메모리 셀들에 대한 프리 읽기를 통해, 선택된 메모리 셀들 각각에 싱글 비트가 저장되는지 멀티 비트들이 저장되는지 여부가 판별된다. 판별 결과에 따라, 메인 읽기가 수행된다. 따라서, 메모리 셀 어레이(110) 및 반도체 메모리 장치(100)의 사이즈가 감소하면서도, 반도체 메모리 장치(100)의 성능은 향상된다.
도 3은 최하위 비트(Least Significant Bit, LSB) 프로그램 동작 및 최상위 비트(Most Significant Bit, MSB) 프로그램 동작 시 선택된 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다. 도 3에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 3을 참조하면, 프로그램 동작 전, 선택된 메모리 셀들은 소거 상태(E)를 갖는다. 예를 들면, 소거 상태(E)에 해당하는 전압 범위는 접지(Ground)보다 낮을 수 있다. 예를 들면, 소거 상태(E)의 메모리 셀들은 논리값 "1"을 저장하는 것으로 정의될 수 있다.
최하위 비트(LSB) 프로그램 동작 시에, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 하위 프로그램 상태(Lower Program State, LP)를 갖도록 프로그램된다. 최하위 비트(LSB)로서 프로그램될 데이터(DATA, 도 1 참조)에 따라, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 및 하위 프로그램 상태(LP)를 갖도록 프로그램된다. 즉 각 메모리 셀은 하나의 데이터 비트를 저장하고, 선택된 메모리 셀들에 해당하는 물리 페이지(pg)에 하나의 논리 페이지가 포함된다. 예를 들면, 소거 상태(E)의 메모리 셀들은 논리값 "1"을 저장하고, 하위 프로그램 상태(LP)의 메모리 셀들은 논리값 "0"을 저장하는 것으로 정의될 수 있다.
프로그램된 데이터(DATA)는 랜더마이즈된 데이터이므로, 소거 상태(E)에 해당하는 메모리 셀들의 수와 하위 프로그램 상태(LP)에 해당하는 메모리 셀들의 수는 유사할 수 있다.
최하위 비트(LSB) 프로그램 동작 후에, 최상위 비트(MSB) 프로그램 동작이 수행된다. 최상위 비트(MSB)로서 프로그램될 데이터(DATA)에 따라, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 제 1 상위 프로그램 상태(Upper Program State, UP1)를 갖도록 프로그램되고, 하위 프로그램 상태(LP)의 메모리 셀들은 제 2 상위 프로그램 상태(UP2) 또는 제 3 상위 프로그램 상태(UP3)를 갖도록 프로그램될 수 있다. 이에 따라 선택된 메모리 셀들에 해당하는 물리 페이지(pg)에 하나의 논리 페이지가 추가된다. 즉 각 메모리 셀은 2개의 데이터 비트를 저장하고, 해당 물리 페이지(pg)는 2개의 논리 페이지들, 즉 최하위 논리 페이지와 최상위 논리 페이지를 포함한다.
프로그램될 데이터(DATA)는 랜더마이즈된 데이터이므로, 소거 상태(E) 및 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3) 각각에 해당하는 메모리 셀들의 수는 유사할 수 있다.
실시 예로서, 소거 상태(E)는 데이터 "11"에 대응되고, 제 1 상위 프로그램 상태(UP1)는 데이터 "01"에 대응되고, 제 2 상위 프로그램 상태(UP2)는 데이터 "00"에 대응되고, 제 3 상위 프로그램 상태(UP3)는 데이터 "10"에 대응될 수 있다. 즉, 소거 상태(E), 그리고 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3)의 최하위 비트들(a)은 각각 "1", "1", "0" 및 "0"으로 정의되고, 소거 상태(E), 그리고 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3)의 최상위 비트들(b)은 각각 "1", "0", "0" 및 "1"으로 정의될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 5는 프리 읽기 전압(Vpre)에 따른 프리 읽기를 좀 더 구체적으로 설명하기 위한 다이어그램이다.
먼저 도 1, 도 2 및 도 4를 참조하면, S110단계에서, 주변 회로(120)는 프리 읽기 전압(Vpre, 도 5 참조)을 이용하여 선택된 메모리 셀들을 프리 읽기 한다. 어드레스 디코더(121)를 통해 선택된 워드 라인(예를 들면 WL2)에 프리 읽기 전압(Vpre)이 인가될 때 읽기 및 쓰기 회로(123)는 선택된 메모리 셀들의 데이터를 센싱할 것이다.
실시 예로서, 비트 라인들(BL1~BLm)이 특정 전압 또는 전류로 바이어스될 것이다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온되도록 소스 선택 라인(SSL1) 및 드레인 선택 라인(DSL1)이 바이어스된다. 워드 라인들(WL1~WLn) 중 선택된 워드 라인에 프리 읽기 전압(Vpre)이 인가된다. 워드 라인들(WL1~WLn) 중 비선택된 워드 라인들(예를 들면 WL1, WL3~WLn)에 고 전압의 패스 전압이 인가된다. 고 전압의 패스 전압에 따라, 비선택된 워드 라인들에 연결된 메모리 셀들은 그것들의 문턱 전압들에 관계없이 턴온될 것이다. 프리 읽기 전압에 따라, 선택된 메모리 셀들은 그것의 문턱 전압에 따라 턴온 또는 턴오프될 것이다. 선택된 메모리 셀들 중 프리 읽기 전압(Vpre)보다 높은 문턱 전압을 갖는 메모리 셀은 턴오프될 것이다. 선택된 메모리 셀들 중 프리 읽기 전압(Vpre)보다 낮거나 유사한 문턱 전압을 갖는 메모리 셀은 턴온될 것이다. 선택된 메모리 셀이 턴온되는지 여부에 따라, 비트 라인들(BL1~BLm)에 바이어스되는 특정 전압 또는 전류가 변경될 것이다. 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱함으로써 선택된 메모리 셀들의 데이터가 센싱될 것이다.
도 5를 참조하면, 프리 읽기 전압(Vpre)은 제 1 상위 프로그램 상태(UP1) 및 제 2 상위 프로그램 상태(UP2) 사이의 전압 범위(RNG2)에 속한다. 그리고 프리 읽기 전압(Vpre)은 하위 프로그램 상태(LP)의 전압 범위(RNG1) 내에 속한다.
도 5에서, 전압 범위(RNG2)는 전압 범위(RNG1)에 중첩되어 있다. 하위 프로그램 상태(LP)의 메모리 셀들 중 일부의 메모리 셀들은 전압 범위(RNG2)에 해당하는 문턱 전압들을 가질 수 있다. 하위 프로그램 상태(LP)의 메모리 셀들 중 일부의 메모리 셀들은 프리 읽기 전압(Vpre)보다 낮은 문턱 전압을 갖고, 다른 일부의 메모리 셀들은 프리 읽기 전압(Vpre)보다 높은 문턱 갖는다.
다른 예로서, 제 1 내지 제 3 상위 프로그램 상태들(UP1, UP2, UP3) 각각이 더 높은 전압 범위에 형성되도록 MSB 프로그램이 수행될 수 있다. 이때, 전압 범위(RNG2)는 더 높아질 수 있다. 이러한 경우, 하위 프로그램 상태(LP)의 메모리 셀들 중 프리 읽기 전압(Vpre)보다 낮은 문턱 전압을 갖는 메모리 셀들은 더 많아질 수 있다.
선택된 메모리 셀들 각각에 싱글 비트가 저장된다고 가정한다. 이때 선택된 메모리 셀들은 소거 상태(E) 및 하위 프로그램 상태(LP)를 가진다. 프리 읽기 전압(Vpre)을 이용하여 선택된 메모리 셀들을 프리 읽기 하는 경우, 프리 읽기 전압(Vpre)보다 낮거나 유사한 문턱 전압을 갖는 메모리 셀들은 제 1 논리값(예를 들면 논리값 "1")으로 읽어질 것이다. 프리 읽기 전압(Vpre)보다 높은 문턱 전압을 갖는 메모리 셀들은 제 2 논리값(예를 들면 논리값 "0")으로 읽어질 것이다. 최하위 비트(LSB)로서 각 메모리 셀에 프로그램된 데이터(DATA)는 랜더마이즈된 데이터이므로, 소거 상태(E)에 해당하는 메모리 셀들의 수와 하위 프로그램 상태(LP)에 해당하는 메모리 셀들의 수는 도 5에 도시된 바와 같이 유사하다. 따라서, 제 1 논리값으로 읽어지는 메모리 셀들의 개수는 선택된 메모리 셀들의 전체 개수의 반(half)보다 클 것이다. 제 2 논리값으로 읽어지는 메모리 셀들의 개수는 선택된 메모리 셀들의 전체 개수의 반(half)보다 작을 것이다.
선택된 메모리 셀들 각각에 멀티 비트가 저장된다고 가정한다. 이때 선택된 메모리 셀들은 소거 상태(E) 및 상위 프로그램 상태들(UP1~UP3)을 가진다. 최상위 비트(MSB)로서 각 메모리 셀에 프로그램된 데이터(DATA)는 랜더마이즈된 데이터이므로, 소거 상태(E) 및 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3) 각각에 해당하는 메모리 셀들의 개수는 유사하다. 따라서, 제 1 논리값으로 읽어지는 메모리 셀들의 개수는 선택된 메모리 셀들의 전체 개수의 반과 유사할 것이다. 제 2 논리값으로 읽어지는 메모리 셀들의 개수는 선택된 메모리 셀들의 전체 개수의 반(half)과 유사할 것이다.
다시 도 1, 도 2 및 도 4를 참조하면, S120단계에서, 주변 회로(120)는 제 1 논리값으로 읽어진 메모리 셀들의 개수가 정해진 개수보다 적은지 여부를 판별한다. 위 정해진 개수는 선택된 메모리 셀들의 전체 개수(하나의 pg 내 메모리 셀들의 개수)의 반보다 신뢰값(reliability value)만큼 큰 값일 수 있다. 실시 예로서, 신뢰값은 랜더마이즈 시 논리값 "1"의 비트들의 수와 논리값 "0"의 비트들의 수 사이의 마진(margin), 그리고 하위 프로그램 상태(LP)의 메모리 셀들 중 프리 읽기 전압(Vpre)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 고려하여 결정될 수 있다.
만약 제 1 논리값으로 읽어진 메모리 셀들의 개수가 정해진 개수보다 많거나 같다면, 선택된 메모리 셀들이 소거 상태(E) 및 하위 프로그램 상태(LP)를 갖는 것을 의미한다. 이는, 선택된 메모리 셀들 각각에 싱글 비트가 저장된 것을 의미한다. 이때, S130단계가 수행된다.
만약 제 1 논리값으로 읽어진 메모리 셀들의 개수가 정해진 개수보다 적다면, 선택된 메모리 셀들이 소거 상태(E) 및 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3)을 갖는 것을 의미한다. 이는, 선택된 메모리 셀들 각각에 멀티 비트들이 저장된 것을 의미한다. 이때, S140단계가 수행된다.
S130단계에서, 주변 회로(120)는 선택된 메모리 셀들에 대해 싱글 비트를 저장하는 메모리 셀을 위한 메인 읽기를 수행한다. S140단계에서, 주변 회로(120)는 선택된 메모리 셀들에 대해 멀티 비트들을 저장하는 메모리 셀을 위한 메인 읽기를 수행한다.
도 6은 도 4의 S130단계를 보여주는 순서도이다.
도 1 및 도 6을 참조하면, S210단계에서, 주변 회로(120)는 제 1 읽기 전압(Vr1)을 이용하여 선택된 메모리 셀들의 데이터를 읽는다. 즉 싱글 비트를 저장하는 메모리 셀을 위한 메인 읽기 시에, 소거 상태(E)와 하위 프로그램 상태(LP) 사이의 전압인 제 1 읽기 전압(Vr1, 도 3 참조)이 사용된다. 수신된 어드레스(ADDR)가 선택된 메모리 셀들의 최하위 논리 페이지를 가리키는지 최상위 논리 페이지를 가리키는지 여부와 관계 없이, 제 1 읽기 전압(Vr1)을 이용하여 메인 읽기가 수행된다.
실시 예로서, 비트 라인들(BL1~BLm)이 특정 전압 또는 전류로 바이어스될 것이다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온되도록 소스 선택 라인(SSL1) 및 드레인 선택 라인(DSL1)이 바이어스된다. 워드 라인들(WL1~WLn) 중 선택된 워드 라인에 제 1 읽기 전압(Vr1)이 인가된다. 워드 라인들(WL1~WLn) 중 비선택된 워드 라인들(예를 들면 WL1, WL3~WLn)에 고 전압의 패스 전압이 인가된다. 고 전압의 패스 전압에 따라, 비선택된 워드 라인들에 연결된 메모리 셀들은 그것들의 문턱 전압들에 관계없이 턴온될 것이다. 제 1 읽기 전압(Vr1)에 따라, 선택된 메모리 셀들은 그것의 문턱 전압에 따라 턴온 또는 턴오프될 것이다. 제 1 읽기 전압(Vr1)보다 높은 문턱 전압을 갖는 하위 프로그램 상태(LP)의 메모리 셀들은 턴오프될 것이다. 제 1 읽기 전압(Vr1)보다 낮은 문턱 전압을 갖는 소거 상태(E)의 메모리 셀들은 턴온될 것이다. 각 메모리 셀이 턴온되는지 여부에 따라, 비트 라인들(BL1~BLm)에 바이어스되는 특정 전압 또는 전류가 변경될 것이다. 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱함으로써 선택된 메모리 셀들의 데이터가 센싱될 것이다.
이에 따라, 소거 상태(E)의 메모리 셀들은 제 1 논리값으로서 읽혀진다. 하위 프로그램 상태(LP)의 메모리 셀들은 제 2 논리값으로서 읽혀진다. 제 1 논리값으로 읽혀지는 메모리 셀들은 논리값 "0"을 저장하는 것으로 판별될 것이다. 제 2 논리값으로 읽혀지는 메모리 셀들은 논리값 "0"을 저장하는 것으로 판별될 것이다.
도 7은 도 4의 S140단계를 보여주는 순서도이다.
도 1 및 도 7을 참조하면, S310단계에서, 주변 회로(120)는 어드레스(ADDR)가 선택된 메모리 셀들의 최하위 논리 페이지에 해당하는지 최상위 논리 페이지에 해당하는지 여부를 판별한다. 어드레스(ADDR)가 선택된 메모리 셀들의 최하위 논리 페이지에 해당하는 경우, S320단계가 수행된다. 만약 어드레스(ADDR)가 선택된 메모리 셀들의 최상위 논리 페이지에 해당하는 경우, S330단계가 수행된다.
S320단계에서, 주변 회로(120)는 제 2 읽기 전압(Vr2, 도 3 참조)을 이용하여 선택된 메모리 셀들의 데이터를 읽는다.
선택된 워드 라인에 제 2 읽기 전압(Vr2)이 인가되어 선택된 메모리 셀들이 읽어질 것이다. 소거 상태(E) 및 제 1 상위 프로그램 상태(UP1)의 메모리 셀들은 제 1 논리값으로서 읽혀질 것이다. 제 2 및 제 3 상위 프로그램 상태들(UP2, UP3)의 메모리 셀들은 제 2 논리값으로서 읽혀질 것이다. 제 1 논리값으로서 읽혀진 메모리 셀들은 논리값 "1"을 저장하는 것으로 판별될 것이다. 제 2 논리값으로서 읽혀진 메모리 셀들은 논리값 "0"을 저장하는 것으로 판별될 것이다. 즉, 선택된 메모리 셀들 각각의 최하위 데이터 비트가 판별될 것이다.
어드레스(ADDR)가 선택된 메모리 셀들의 최상위 논리 페이지에 해당하는 경우 2회의 읽기들이 수행될 수 있다.
S330단계에서, 주변 회로(120)는 제 3 읽기 전압(Vr3, 도 3 참조)을 이용하여 선택된 메모리 셀들의 데이터를 읽을 수 있다. 선택된 워드 라인에 제 3 읽기 전압(Vr3)이 인가되어 선택된 메모리 셀들이 읽어질 것이다. 제 3 읽기 전압(Vr3)은 소거 상태(E) 및 제 1 상위 프로그램 상태(UP1) 사이의 전압이다. 소거 상태(E)에 해당하는 메모리 셀들은 제 1 논리값으로서 읽혀질 것이다. 제 1 내지 제 3 상위 프로그램 상태들(UP1~UP3)의 메모리 셀들은 제 2 논리값으로서 읽혀질 것이다. S330단계에 의해, 소거 상태(E)에 해당하는 메모리 셀들이 판별될 수 있다.
S340단계에서, 주변 회로(120)는 제 4 읽기 전압(Vr4, 도 3 참조)을 이용하여 선택된 메모리 셀들의 데이터를 읽을 수 있다. 선택된 워드 라인에 제 4 읽기 전압(Vr4)이 인가되어 선택된 메모리 셀들이 읽어질 것이다. 소거 상태(E), 제 1 상위 프로그램 상태(UP1) 및 제 2 상위 프로그램 상태(UP2)의 메모리 셀들은 제 1 논리값으로서 읽혀질 것이다. 제 3 상위 프로그램 상태(UP3)의 메모리 셀들은 제 2 논리값으로서 읽혀질 것이다. S340단계에 의해, 제 3 상위 프로그램 상태(UP3)에 해당하는 메모리 셀들이 판별될 수 있다.
S350단계에서, S330단계와 S340단계에 근거하여 선택된 메모리 셀들 각각의 최상위 데이터 비트가 결정된다. 읽기 및 쓰기 회로(123)는 S330단계에서 제 2 논리값으로 읽혀지고 S340단계에서 제 1 논리값으로 읽혀진 메모리 셀들(도 3의 UP1, UP2의 메모리 셀들)을 논리값 "0"을 저장하는 것으로 판별할 것이다. 읽기 및 쓰기 회로(123)는 나머지 메모리 셀들(도 3의 E, UP3의 메모리 셀들)을 논리값 "1"을 저장하는 것으로 판별할 것이다.
도 8은 도 1의 읽기 및 쓰기 회로(123) 및 제어 로직(125)의 일 실시 예를 보여주는 도면이다. 도 8에서, 설명의 편의를 위해 제 1 페이지 버퍼(PB1) 내 구성 요소들만 도시되며 나머지 페이지 버퍼들(PB2~PBm) 내 구성 요소들은 생략된다. 그러나, 나머지 페이지 버퍼들(PB2~PBm) 각각은 제 1 페이지 버퍼(PB1)와 마찬가지로 구성됨이 이해될 것이다.
도 8을 참조하면, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들에 연결된다. 도 8에서, 각 페이지 버퍼는 하나의 비트 라인에 연결되는 것으로 도시된다. 그러나, 이는 예시적인 것으로서, 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다. 실시 예로서, 각 페이지 버퍼는 이븐 비트 라인 및 오드 비트 라인에 연결되고, 두 개의 비트 라인들 중 어느 하나를 선택하기 위한 요소를 더 포함할 수 있다.
제 1 페이지 버퍼(PB1)는 프리 차지 회로(210), 비트 라인 선택 트랜지스터(ST), 센싱 회로(220) 및 입출력 회로(230)를 포함한다.
프리차지 회로(210)는 비트 라인(BL1)에 연결된다. 읽기 동작 시에, 프리차지 회로(210)는 제어 로직(125, 도 1 참조)의 제어에 응답하여 프리 차지 전압(Vprc)을 제 1 비트 라인(BL1)에 전달할 수 있다. 실시 예로서, 프리차지 회로(210)는 제어 로직(125)의 제어에 응답하여 동작하는 스위칭 소자를 포함할 수 있다.
비트 라인 선택 트랜지스터(ST)는 제 1 비트 라인(BL1)과 센싱 회로(220) 사이에 연결된다. 비트 라인 선택 트랜지스터(ST)는 제어 로직(125)으로부터의 센싱 신호(SES)에 응답하여 비트 라인(BL1)과 센싱 회로(220)를 전기적으로 연결한다.
센싱 회로(220)는 비트 라인 선택 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)에 연결된다. 센싱 회로(220)는 복수의 래치들(LAT1, LAT2)을 포함한다. 비트 라인 선택 트랜지스터(ST)가 턴온되면, 센싱 회로(220)는 제 1 비트 라인(BL1)의 전압을 센싱하고, 해당 데이터를 제 1 래치(LAT1)에 저장할 수 있다. 이때, 제 1 래치(LAT1)에 저장된 데이터는 제 2 래치(LAT2)로 옮겨질 수 있다. 센싱된 데이터는 입출력 회로(230)에 전달된다.
입출력 회로(230)는 센싱 회로(220) 및 데이터 라인들(DL) 사이에 연결된다. 입출력 회로(230)는 제어 로직(125)의 제어에 응답하여 동작한다. 입출력 회로(230)는 제어 로직(125)의 제어에 응답하여 제 1 래치(LAT1) 또는 제 2 래치(LAT2)의 데이터를 데이터 라인들(DL)로 출력한다. 도 8에 도시되지는 않으나, 데이터 라인들(DL)은 입출력 버퍼(124)와 연결될 것이다.
제어 로직(125)은 프로그램 및 읽기 스케쥴러(210), 카운터(220) 및 비교기(230)를 포함한다. 프로그램 및 읽기 스케쥴러(210)는 카운터(220) 및 비교기(230)를 제어하도록 구성된다.
프로그램 및 읽기 스케쥴러(210)는 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작을 제어하도록 구성된다. 프로그램 및 읽기 스케쥴러(210)는 커맨드(CMD, 도 1 참조)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 입출력 버퍼(124)를 제어할 것이다. 읽기 동작 시, 프로그램 및 읽기 스케쥴러(210)는 프리 읽기 및 프리 읽기에 기반한 메인 읽기를 수행하도록 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)를 제어할 것이다.
프리 읽기 시 프로그램 및 읽기 스케쥴러(210)는 프리 읽기를 통해 읽어진 데이터를 페이지 버퍼들(PB1~PBm)로부터 수신한다.
카운터(220)는 페이지 버퍼들(PB1~PBm)로부터 프로그램 및 읽기 스케쥴러(210)로 수신된 데이터 중 제 1 논리값을 갖는 비트들의 수를 카운트하도록 구성된다. 비교기(230)는 카운터(220)에 의해 카운트된 값과 정해진 개수를 비교하고, 비교 결과에 따라 인에이블 신호(EN)를 인에이블한다. 인에이블 신호(EN)에 따라 메인 읽기가 수행될 것이다.
도 9는 도 8의 페이지 버퍼들(PB1~PBm) 및 제어 로직(125)의 동작 방법을 보여주는 순서도이다.
도 8 및 도 9를 참조하면, S410단계에서, 프로그램 및 읽기 스케쥴러(210)는 먼저 프리 읽기 전압(Vpre)을 이용한 프리 읽기를 수행하도록 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)를 제어한다. 프리 읽기 전압(Vpre)을 이용하여 읽어진 데이터는 각 페이지 버퍼의 제 1 래치(LAT1)에 저장될 수 있다.
S420단계에서, 프로그램 및 읽기 스케쥴러(210)는 각 페이지 버퍼의 제 1 래치(LAT1)의 데이터를 제 2 래치(LAT2)에 옮기도록 페이지 버퍼들(PB1~PBm)을 제어한다. 예를 들면, 제 2 래치(LAT2)는 캐시(cache) 래치로서 사용될 수 있다.
S430단계에서, 프로그램 및 읽기 스케쥴러(210)는 각 페이지 버퍼의 입출력 회로(230)에 제공되는 열 어드레스를 증가시키면서, 페이지 버퍼들(PB1~PBm)의 제 2 래치들에 저장된 데이터를 순차적으로 수신한다.
S440단계에서, 카운터(220)는 페이지 버퍼들(PB1~PBm)의 제 2 래치들의 데이터 중 제 1 논리값인 데이터 비트들의 수를 카운트한다.
S450단계에서, 비교기(230)는 카운터(220)에 의해 카운트된 값과 정해진 개수를 비교한다. 비교 결과에 따라, 비교기(230)는 인에이블 신호(EN)를 인에이블 또는 디스에이블할 것이다. 프로그램 및 읽기 스케쥴러(210)는 인에이블 신호(EN)에 따라 S460단계 또는 S470단계를 수행할 것이다.
카운터(220)에 의해 카운트된 값이 정해진 개수보다 많거나 같을 때, S460단계가 수행된다. S460단계에서, 프로그램 및 읽기 스케쥴러(210)는 싱글 비트를 저장하는 메모리 셀을 위한 메인 읽기를 수행하도록 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)를 제어할 것이다.
카운터(220)에 의해 카운트된 값이 정해진 개수보다 적을 때, S470단계가 수행된다. S470단계에서, 프로그램 및 읽기 스케쥴러(210)는 멀티 비트들을 저장하는 메모리 셀을 위한 메인 읽기를 수행하도록 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)를 제어할 것이다.
도 10은 제 1 페이지 버퍼(PB1)에 제공되는 출력 트랜지스터(OT1) 및 제 1 제어 트랜지스터(CT1)를 보여주는 도면이다.
도 10을 참조하면, 제 1 페이지 버퍼(PB1)는 프리 차지 회로(210), 비트 라인 선택 트랜지스터(ST), 센싱 회로(220) 및 입출력 회로(230)를 포함한다.
제 1 페이지 버퍼(PB1)에 제 1 출력 트랜지스터(OT1) 및 제 1 제어 트랜지스터(CT1)가 제공된다. 트랜지스터들(OT1, CT1)은 제 1 라인(L1)과 기준 노드 사이에 직렬 연결된다. 제 1 출력 트랜지스터(OT1)의 게이트는 제 2 래치(LAT2)의 래치 노드(QM1)에 연결된다. 제 1 제어 트랜지스터(CT1)의 게이트는 제어 신호(VS)에 연결된다. 제어 신호(VS)는 제어 로직(125, 도 1 참조)로부터 제공된다.
래치 노드(QM1)에 래치된 데이터에 따라, 제 1 출력 트랜지스터(OT1)는 턴온될 것이다. 예를 들면, 프리 읽기 전압(Vpre, 도 5 참조)을 이용한 프리 읽기에 따라 해당 메모리 셀이 제 1 논리값으로 읽어진다고 가정한다. 이러한 경우 래치 노드(QM1)에 논리값 "1"이 저장될 수 있다. 래치 노드(QM1)에 논리값 "1"이 저장될 때, 제 1 출력 트랜지스터(OT1)는 턴온될 것이다. 제어 신호(VS)가 인에이블되어 제 1 제어 트랜지스터(CT1)가 턴온되면, 제 1 라인(L1)은 기준 노드와 전기적으로 연결될 것이다. 즉, 제어 신호(VS)가 인에이블될 때, 래치 노드(QM1)의 데이터에 따라 제 1 라인(L1)은 기준 노드와 전기적으로 연결될 수 있다.
제 1 페이지 버퍼(PB1)와 마찬가지로, 제 2 내지 제 m 페이지 버퍼들(PB2~PBm) 각각에 출력 트랜지스터 및 제어 트랜지스터가 제공된다. 이러한 출력 트랜지스터들 및 제어 트랜지스터들은 반영기를 구성한다. 이는 도 11을 참조하여 더 상세히 설명된다.
도 11은 반영기(310) 및 전류 미러(320)를 보여주는 회로도이다.
도 1, 도 10 및 도 11을 참조하면, 반영기(310)는 제 1 내지 제 m 출력 트랜지스터들(OT1~OTm), 그리고 제 1 내지 제 m 제어 트랜지스터들(CT1~CTm)을 포함한다.
제 1 내지 제 m 출력 트랜지스터들(OT1~OTm)은 각각 제 1 내지 제 m 래치 노드들(QM1~QMm)에 연결된다. 제 1 내지 제 m 출력 트랜지스터들(OT1~OTm)은 각각 제 1 내지 제 m 래치 노드들(QM1~QMm)의 데이터에 따라 턴온될 것이다.
제 1 내지 제 m 제어 트랜지스터들(CT1~CTm)의 게이트들은 제어 신호(VS)에 연결된다. 제어 신호(VS)가 인에이블될 때 제 1 내지 제 m 제어 트랜지스터들(CT1~CTm)은 턴온된다.
제 1 라인(L1)은 반영기(310)를 통해 기준 노드와 연결된다. 제 1 라인(L1)은 전류 미러(320)를 통해 전원 전압(VCC)과 연결된다. 제어 신호(VS)가 인에이블될 때, 래치 노드들(QM1~QMm)의 데이터에 따라 제 1 라인(L1)을 통해 흐르는 센싱 전류(SI)가 결정될 것이다. 즉 반영기(310)는 제어 신호(VS)가 인에이블될 때, 래치 노드들(QM1~QMm)의 데이터에 따라 센싱 전류(SI)를 제공할 것이다.
전류 미러(320)는 제 1 및 제 2 PMOS 트랜지스터들(PT1, PT2), 제 1 및 제 2 트랜지스터들(T1, T2)을 포함한다. 제 1 PMOS 트랜지스터(PT1)는 전원 전압(VCC)과 제 1 노드(N1) 사이에 연결된다. 제 1 노드(N1)는 제 1 라인(L1)과 연결된다. 제 1 PMOS 트랜지스터(PT1)의 게이트는 제 2 PMOS 트랜지스터(PT2)의 게이트와 연결되고, 또한 제 1 노드(N1), 즉 그것의 드레인과도 연결된다. 제 2 PMOS 트랜지스터(PT2)는 전원 전압(VCC)과 제 2 노드(N2) 사이에 연결된다. 제 2 PMOS 트랜지스터(PT2)의 게이트는 제 1 PMOS 트랜지스터(PT1)의 게이트와 연결된다.
제 2 노드(N2)와 기준 노드 사이에 직렬 연결된 제 1 및 제 2 트랜지스터들(T1, T2)이 제공된다. 제 1 트랜지스터(T1)는 제어 신호(VS)에 응답하여 턴온될 것이다. 제 2 트랜지스터(T2)는 제어 신호(VCCI)를 수신하고, 제어 신호(VCCI)에 응답하여 턴온될 것이다.
이러한 구조에 따라, 센싱 전류(SI)는 반영 전류(RI)에 반영될 것이다. 그리고, 제 1 및 제 2 트랜지스터들(T1, T2)의 임피던스 값에 따라 제 2 노드(N2)의 전압이 결정될 것이다.
반영 전류(RI)의 량을 감지함으로써, 프리 읽기에 따라 제 1 논리값으로 읽어지는 메모리 셀들이 정해진 개수보다 적은지 여부가 판별될 수 있다. 이러한 반영 전류(RI)는 제어 로직(125)에 전달될 것이다. 제어 로직(125)은 반영 전류(RI)의 량을 감지함으로써, 멀티 비트들을 저장하는 메모리 셀을 위한 메인 읽기를 수행하거나 또는 싱글 비트를 저장하는 메모리 셀을 위한 프리 읽기를 수행할 것이다.
다른 예로서, 제 2 노드(N2)의 전압을 감지함으로써, 프리 읽기에 따라 제 1 논리값으로 읽어지는 메모리 셀들이 정해진 개수보다 적은지 여부가 판별될 수 있다.
도 12는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 11을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 반도체 메모리 장치(100)에 제공되어 메모리 셀 어레이(110, 도 1 참조)에 프로그램된다.
프로세싱 유닛(1220)은 읽기 동작 시 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 13에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 12를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 13에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14에서, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 입출력 버퍼
125: 제어 로직
Vr1~Vr4: 제 1 내지 제 4 읽기 전압
Vpre: 프리 읽기 전압

Claims (16)

  1. 프리 읽기 전압에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 프리 읽기하여, 상기 선택된 메모리 셀들 각각이 제 1 논리 값으로 읽어지는지 제 2 논리 값으로 읽어지는지 여부를 판별하는 단계;
    상기 선택된 메모리 셀들 중 상기 제 1 논리 값으로 읽어진 메모리 셀들의 개수와 정해진 개수를 비교하는 단계; 및
    상기 제 1 논리 값으로 읽어진 상기 메모리 셀들의 개수가 상기 정해진 개수보다 적을 때, 상기 선택된 메모리 셀들에 대해 멀티 비트들을 저장하는 메모리 셀을 위한 제 1 메인 읽기를 수행하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 랜더마이즈된(randomized) 데이터를 저장하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 정해진 개수는 상기 선택된 메모리 셀들의 개수의 반(half)보다 신뢰값(reliability value)만큼 큰 동작 방법.
  4. 제 1 항에 있어서,
    상기 판별하는 단계에서,
    상기 선택된 메모리 셀들 중 상기 프리 읽기 전압보다 낮거나 같은 문턱 전압을 갖는 메모리 셀은 상기 제 1 논리 값으로 읽어지고, 상기 선택된 메모리 셀들 중 상기 프리 읽기 전압보다 높은 문턱 전압을 갖는 메모리 셀은 상기 제 2 논리 값으로 읽어지는 동작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 논리 값으로 읽어진 상기 메모리 셀들의 개수가 상기 정해진 개수보다 많거나 같을 때, 상기 선택된 메모리 셀들에 대해 싱글 비트를 저장하는 메모리 셀을 읽기 위한 제 2 메인 읽기를 수행하는 단계를 더 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 프리 읽기 전압은 상기 복수의 메모리 셀들 각각에 멀티 비트들이 저장되어 상기 복수의 메모리 셀들이 소거 상태 및 제 1 내지 제 3 상위 프로그램 상태들을 가질 때, 상기 제 1 상위 프로그램 상태와 상기 제 2 상위 프로그램 상태 사이의 전압 범위 내에 속하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 프리 읽기 전압은 상기 복수의 메모리 셀들 각각에 싱글 비트가 저장되어 상기 복수의 메모리 셀들이 소거 상태 및 하위 프로그램 상태를 가질 때, 상기 하위 프로그램 상태의 전압 범위 내에 속하는 동작 방법.
  8. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    프리 읽기 전압에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 프리 읽기하고, 상기 프리 읽기의 결과에 따라 상기 선택된 메모리 셀들을 메인 읽기하도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 프리 읽기를 수행함으로써 상기 선택된 메모리 셀들 각각이 제 1 논리 값으로 읽어지는지 제 2 논리 값으로 읽어지는지 여부를 판별하고, 상기 선택된 메모리 셀들 중 상기 제 1 논리 값으로 읽어진 메모리 셀들의 개수가 정해진 개수보다 적을 때 상기 선택된 메모리 셀들에 대해 멀티 비트들을 저장하는 메모리 셀을 위한 제 1 메인 읽기를 수행하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 메모리 셀들은 랜더마이즈된 데이터를 저장하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 정해진 개수는 상기 선택된 메모리 셀들의 개수의 반보다 신뢰값만큼 큰 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 선택된 메모리 셀들 중 상기 프리 읽기 전압보다 낮거나 같은 문턱 전압을 갖는 메모리 셀은 상기 제 1 논리 값으로 읽어지고, 상기 선택된 메모리 셀들 중 상기 프리 읽기 전압보다 높은 문턱 전압을 갖는 메모리 셀은 상기 제 2 논리 값으로 읽어지는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 주변 회로는 상기 제 1 논리 값으로 읽어지는 메모리 셀들의 개수가 상기 정해진 개수보다 많거나 같을 때, 상기 선택된 메모리 셀들에 대해 싱글 비트가 저장된 메모리 셀을 읽기 위한 제 2 메인 읽기를 수행하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 프리 읽기 전압은 상기 복수의 메모리 셀들 각각에 멀티 비트들이 저장되어 상기 복수의 메모리 셀들이 소거 상태 및 제 1 내지 제 3 상위 프로그램 상태들을 가질 때, 상기 제 1 상위 프로그램 상태와 상기 제 2 상위 프로그램 상태 사이의 전압 범위 내에 속하는 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 프리 읽기 전압은 상기 복수의 메모리 셀들 각각에 싱글 비트가 저장되어 상기 복수의 메모리 셀들이 소거 상태 및 하위 프로그램 상태를 가질 때 상기 하위 프로그램 상태의 전압 범위 내에 속하는 반도체 메모리 장치.
  15. 제 8 항에 있어서,
    상기 주변 회로는
    상기 프리 읽기 전압에 따라 상기 선택된 메모리 셀들 각각의 문턱 전압을 상기 제 1 논리 값 또는 상기 제 2 논리 값으로서 저장하도록 구성되는 복수의 페이지 버퍼들;
    상기 복수의 페이지 버퍼들에 저장된 데이터 중 상기 제 1 논리 값을 갖는 데이터 비트들을 카운트하도록 구성되는 카운터; 및
    상기 카운터에 의해 카운트된 값과 상기 정해진 개수를 비교하도록 구성되는 비교기를 포함하되,
    상기 주변 회로는 상기 비교 결과에 따라 상기 선택된 메모리 셀들에 대해 상기 제 1 메인 읽기를 수행하거나, 상기 선택된 메모리 셀들에 대해 싱글 비트가 저장된 메모리 셀을 읽기 위한 제 2 메인 읽기를 수행하는 반도체 메모리 장치.
  16. 제 8 항에 있어서,
    상기 주변 회로는
    상기 프리 읽기 전압에 따라 상기 선택된 메모리 셀들 각각의 문턱 전압을 상기 제 1 논리 값 또는 상기 제 2 논리 값으로서 저장하도록 구성되는 복수의 페이지 버퍼들; 및
    상기 복수의 페이지 버퍼들에 저장된 데이터 중 상기 제 1 논리 값을 갖는 데이터 비트들에 따라 결정되는 전류를 제공하도록 구성되는 반영기를 포함하되,
    상기 주변 회로는 상기 전류의 량을 감지함으로써 상기 선택된 메모리 셀들에 대해 상기 제 1 메인 읽기를 수행하거나, 상기 선택된 메모리 셀들에 대해 싱글 비트가 저장된 메모리 셀을 읽기 위한 제 2 메인 읽기를 수행하는 반도체 메모리 장치.
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