JP4524684B2 - メモリ読み出し回路及び方式 - Google Patents

Description

本発明は相変化メモリに係り、特に相変化メモリ読み出し回路及び方式に関する。

半導体メモリには、電源をオフすると記憶情報が失われる揮発性メモリと、電源をオフしても記憶情報が保持される不揮発性メモリとがある。例えば、揮発性メモリはＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）であり、不揮発性メモリはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリである。最近の携帯情報端末装置には、小型化と省電力化のために電源をオフしても記憶情報が保持されるフラッシュメモリが多く使用されている。

しかし最近のモバイル用メモリとしては、さらなる高性能化・高機能化が望まれている。モバイル用メモリとして、大容量化はもとより、ＤＤＲ（Double Data Rate）方式などの高速アクセス化、データビット幅の多ビット化、電池寿命を確保するための低消費電力化が要求されている。そのため相変化材料を使用する相変化メモリが注目され、その開発が進んでいる。相変化メモリは、相変化材料の２つの異なる相状態を記憶情報とする不揮発性メモリである。これらの相変化材料としてはカルコゲナイド系の材料（Ge、Sb、Te）が使用される。

相変化メモリのメモリセルを図１６に示す。メモリセルは、カルコゲナイド系の材料（Ge、Sb、Te）からなる相変化素子ＧＳＴと、メモリセルを選択する選択トランジスタＣ１から構成される。相変化素子ＧＳＴの一端はメモリセルのビット線ＢＬに、他端は選択トランジスタのＣ１のドレインに接続される。選択トランジスタＣ１のソースは接地電圧、ゲートはロー選択信号ＶＧに接続される。ロー選択信号ＶＧにより選択トランジスタが導通することで、ビット線ＢＬを介して書き込み、読み出し動作を行う。

相変化素子ＧＳＴは、カルコゲナイド系の材料（Ge、Sb、Te）に熱を加えることにより、アモルファス状態（高抵抗）/結晶状態（低抵抗）になる性質を利用している。印加電圧及び印加時間を制御し、電流により発生するジュール熱により高抵抗（リセット）/低抵抗（セット）状態に変化させている。相変化素子ＧＳＴがアモルファス状態で高抵抗を示す状態をリセット状態、結晶状態で低抵抗を示す状態をセット状態という。カルゴゲナイド材料からなる相変化素子ＧＳＴは、結晶状態時は低抵抗、アモルファス状態時は高抵抗となり、この状態の違いを記憶情報とするメモリ素子である。この現象は、Stanford Ovshinskyによって発見されたものである。今日、ＯＵＭ(Ovonic Unified Memory)などの名称で、ユニバーサルメモリとしての可能性を秘めた記憶材料として大いに注目を浴びている。

相変化素子ＧＳＴの書き込みには、相状態を変化させることから大きな電流を流す必要がある。一般的にＶＳＬＩシンポジウムやＩＳＳＣＣなどで発表されている書き込み電流は、特にリセットプログラム（結晶状態をアモスファス状態に変化させる）時の電流は４００μＡ〜６００μＡ 程度と報告されている。しかし、モバイル用メモリに要求される低消費電流を満足させるためには、このプログラム電流の削減が必須となっている。ＩＳＳＣＣ２００６（P140、7.5 A 0.1μm 1.8V 256Mb 66MHz Synchronous Burst PRAM）では、製品仕様としてプログラム電流を削減する方法として、同時プログラムするビット幅を減少させ消費電流を下げる方法について提案されている。

モバイル用メモリとしては、リセットプログラム電流を１００μＡ〜２００μＡ程度に削減する必要がある。そのため相変化素子ＧＳＴの組成・材料の探索も進められている。またアクセスタイムもＤＲＡＭ並みの高速アクセスを実現する必要があり、内部アクセススピードは１０ｎｓ〜２０ｎｓ程度が望まれる。ところが、図１５に示すように相変化素子ＧＳＴの抵抗値は、プログラム電流値により1〜２桁以上の範囲で変化する。リセットプログラム電流（Ｉreset）を減少させると、リセット抵抗値が増加してしまう現象が見られる。

セットプログラム電流（Ｉset）は、後述するようにリセットプログラム電流（Ｉreset）よりも小さく、そのプログラム時の最大電圧、最大電流は制限される。例えば図１５でのセットプログラム電流Ｉsetは、リセットプログラム電流Ｉresetの約６０％程度の電流値としたものである。例えば２００μＡ のリセットプログラム電流の場合、リセット抵抗は約１０ＭΩ程度、セット抵抗は１００ＫΩ程度が得られる。セット抵抗が１００ＫΩの場合には、そのセット読み出し電流はおおよそ４μＡと小さくなる。このようにセット読み出し電流が小さいことから、高速読み出しが実現困難になるという問題がある。

以下、これらの問題点について図面を参照して詳細に説明する。図１１には、従来例における読み出し回路として、センスアンプとカラム選択スイッチ（以下、Ｙスイッチと記す）の回路図を示している。図１２には相変化素子ＧＳＴにおけるプログラム抵抗値と電圧ＶＧＳＴとの関係図を、図１３には相変化素子ＧＳＴにおけるプログラム抵抗値と電流ＩＧＳＴとの関係図を示す。図１４には、相変化メモリのプログラム時における電流・温度プロファイルを示している。図１５には、リセットプログラム電流Ｉresetと、セット状態及びリセット状態における抵抗値との関係図を示す。図１７と１８には、相変化素子ＧＳＴのアモルファス状態（リセット状態）と結晶状態（セット状態）における電圧・電流特性図を示す。

図１４には、一般的な相変化メモリのプログラム時における電流及び温度プロファイルを示している。横軸にはプログラム時間を、縦軸には電流及び温度プロファイルを示している。ここでの温度プロファイルは供給される電流により決定されることから、簡略化して電流プロファイルと同一として示している。相変化素子ＧＳＴをアモルファス状態に変化させる場合には、大きなリセットプログラム電流Ｉresetを短時間供給する。リセットプログラム電流により相変化素子ＧＳＴを、メルト温度（Ｔm）を超える温度まで発熱させ、その後急冷する。急冷することで相変化素子ＧＳＴはアモルファス状態となる。

また、相変化素子ＧＳＴをアモルファス状態から結晶状態に変化させる場合には、リセットプログラム電流Ｉresetよりも小さなセットプログラム電流Ｉsetを、リセットプログラム時より長い時間、相変化素子ＧＳＴに供給する。メルト温度（Ｔm）より低い温度で、長い時間、相変化素子ＧＳＴを発熱させる。低い温度から徐冷することで相変化素子ＧＳＴは結晶状態となる。この相状態を変化させるときの発熱は、相変化素子材料自体もしくはヒーター材料などの抵抗（Ｒ）を流れる電流により発生し、流れる電流（Ｉ）の２乗と抵抗（Ｒ）との積が発熱量となる。

図１７は、相変化素子ＧＳＴのリセット状態におけるデバイス特性であり、横軸に印加電圧、縦軸に電流を示す。リセット状態にあるときのリセット抵抗Ｒrstに対して、相変化素子ＧＳＴへの印加電圧ＶＧＳＴを徐々に上げていく。ある一定の電圧Ｖthに達したとき、その傾きが大きく変化し、ダイナミック抵抗Ｒdynに従う電流が急激に流れる現象が発生する。この現象はＯＴＳ（Ovonic Threshold Switching）と呼ばれている。この電圧Ｖthを遷移電圧と呼ぶ。ＯＴＳの発生後、最小リセットプログラム電流Ｉreset(min)以上の電流を与えると相変化素子ＧＳＴはリセット状態へと変化する。

また最大セットプログラム電流Ｉsafe以下、最小セットプログラム電流Ｉset(min)以上の電流を与えると、相変化素子ＧＳＴはセット状態へと変化することができる。この最小リセットプログラム電流Ｉreset(min)と最大セットプログラム電流Ｉsafeとの差は、リセット状態またはセット状態にプログラムするプログラム電流のマージンとなる。この最大セットプログラム電流Ｉsafeが得られるときの電圧ＶＧＳＴを、最大セットプログラム電圧Ｖsafeと定義する。また、ＯＴＳを発生する遷移電圧Ｖthは、温度依存性や相変化膜の状態によってばらつきを持っており、その最高、最低の電圧をＶth(Max)、Ｖth(Min)と定義する。

図１８は、相変化素子ＧＳＴのセット状態におけるデバイス特性であり、横軸に印加電圧、縦軸に電流を示す。印加電圧ＶＧＳＴに対して最初はセット抵抗Ｒsetを示し、ある電圧ＶＨ以上になるとダイナミック抵抗Ｒdynに支配される。この抵抗特性が変化する電圧ＶＨをホールド電圧ＶＨと呼ぶ。セット状態からリセット状態へのプログラムは、最大セットプログラム電圧Ｖsafe以上の電圧を与え、最小リセットプログラム電流Ｉreset(min)以上の電流を供給することにより、リセット状態へ相変化させることができる。

次に、相変化素子のリセット状態及びセット状態における読み出し電圧Ｖread、読み出し電流Ｉreadについて説明する。図１７に示すリセット状態においては、まず読み出し電圧Ｖreadは遷移電圧Ｖth(min)以下に設定されなければならない。理由は、遷移電圧Ｖth(min)を超えた電圧がビット線ＢＬに印加された場合、相変化素子にはＯＴＳが発生しダイナミック抵抗Ｒdynの領域となる。そのため高抵抗であるとき流れるリセット読み出し電流Ｉreadに対して、より大きな電流が流れる。そのために低抵抗状態のセット読み出し電流が流れているものと誤判別され、正常な読み出しが不可能となる。

また読み出し電流Ｉreadは、最小セットプログラム電流Ｉset(min)以下でなければならない。その理由は、読み出し電圧がビット線ＢＬに印加されるとき、瞬間的にでも遷移電圧Ｖth(min)以上になると、ダイナミック抵抗Ｒdyn領域となり最小セットプログラム電流Ｉset(min)以上の電流が流れる。この場合にも、読み出しを行っているにも関わらずリセット状態に書き込まれた相変化素子ＧＳＴは相変化を発生し、セット状態に書き込まれる可能性があるためである。このように読み出し時に誤書き込みされることをリードディスターブと言う。

同様に図１８のセット状態の場合にも、同様な条件が求められる。読み出し電圧Ｖreadは、最大セットプログラム電圧Ｖsafe以下でなければならない。さらに読み出し電流Ｉreadが最大セットプログラム電流Ｉsafe以下であれば、リセット状態には至らないため、許容の範囲となる。リセット状態とセット状態に対して、両条件を満足するための読み出し電圧及び電流の範囲は、下記のようになる。

Ｖread ＜Ｖth(Min) ＜ ＶＨ （＜ Ｖsafe） ・・・ 式（１）
Ｉread ＜ Ｉset （＜ Ｉsafe） ・・・ 式（２）
この様に、相変化素子に対するプログラム時及び読み出し時において式（１）、（２）の条件を満足するように設定する必要がある。これらの設定により、読み出し時においても書き込まれたデータを消去することなく、不揮発性のメモリとして機能させることができる。

図１１には、従来の読み出し回路としてセンスアンプ２０１と、Ｙスイッチ２０３の回路図を示している。一般的にＭＲＡＭ(Magnetic Random Access Memory)やＲＲＡＭ(Resistance Random Access Memory)、相変化メモリなどの抵抗プログラム方式のメモリ素子においては、電流センスアンプ型のセンスアンプが用いられる。電流センスアンプは、抵抗素子に流れる電流を読み取り検出増幅するセンスアンプである。このセンスアンプ２０１は、式（１）、（２）に従った読み出し電圧・電流を確保するように設定される。

センスアンプ２０１の内部には、メモリセルのビット線ＢＬの電圧及び電流を制御するバイアス回路（比較回路１０１、ＰＭＯＳトランジスタＰ２）が組み込まれている。センスアンプ２０１はＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１と、比較回路１０１から構成されている。Ｙスイッチ２０３は、複数のＮＭＯＳトランジスタＮ３，Ｎ４から構成される。センスアンプ２０１はＹスイッチ２０３と接続ノードＶbitで接続され、Ｙスイッチ２０３を介してメモリセルのビット線ＢＬに接続されている。以下の回路図においては、ＮＭＯＳトランジスタはトランジスタＮxx、ＰＭＯＳトランジスタはトランジスタＰxxとして表す。

トランジスタＰ１のドレイン、ソース、ゲートは、それぞれトランジスタＰ２のソース、電源Ｖdd、スタンバイ信号ＳＴＢに接続される。トランジスタＰ２のドレイン、ソース、ゲートは、それぞれセンスアンプ出力Ｖsa、トランジスタＰ１のドレイン、リファレンス電圧Ｖrefに接続される。トランジスタＮ１のドレイン、ソース、ゲートは、それぞれセンスアンプ出力Ｖsa、接続ノードＶbit、比較回路１０１の出力に接続される。Ｙスイッチ２０３のそれぞれのトランジスタは、ドレインは接続ノードＶbit、ゲートにはそれぞれのＹ選択信号(Ｙ０、・・・、Ｙｎ)、ソースはそれぞれのメモリセルビット線ＢＬに接続される。

比較回路１０１は接続ノードＶbitと，クランプ電圧Ｖclmpとを入力され、トランジスタＮ１のゲートに出力する。トランジスタＮ１は、比較回路１０１からの出力によりその導通状態を制御され、接続ノードＶbitの電圧をクランプ電圧Ｖclmpと等しくする。クランプ電圧Ｖclmpを、式（１）に従う電圧とすることで接続ノードＶbitを最適な一定電圧（クランプ電圧Ｖclmp）に保つようにすることができる。メモリセルに印加される電圧は、接続ノードＶbitの電圧と等しいことから、読み出し電圧としてクランプ電圧Ｖclmpが供給される。

また、トランジスタＰ２のゲート入力であるリファレンス電圧Ｖrefの電圧値により、流れる最大電流を最小セットプログラム電流Ｉset(min)以下に設定する。トランジスタＰ２に流れる電流は、トランジスタＮ１を流れる電流及びメモリセルの読み出し電流Ｉreadと等しい。読み出し電流Ｉreadは、最小セットプログラム電流Ｉset(min)以下となり式（２）を満足できる。

メモリセルの読み出し時には、Ｙ選択信号で選択されたメモリセルの記憶情報に応じた読み出し電流Ｉreadが流れる。セット状態、リセット状態での読み出し電流Ｉreadの差によりセンスアンプ出力Ｖsaの出力電圧が異なり、メモリセルの記憶情報はセンスアンプ出力Ｖsaとして出力される。さらに図示していない比較回路により、センスアンプ出力Ｖsaと、リファレンスアンプ出力とが比較判別され、外部インターフェース回路にメモリセルデータとして出力される。

次に具体的な動作に関して、相変化素子の電流・電圧特性を参照しながら説明する。ここでは仮に相変化素子の遷移電圧Ｖth(min)＝０．５Ｖ、最小セットプログラム電流Ｉset(min)＝５０μＡとする。この場合、読み出し動作のマージンを考え、読み出し電圧Ｖread＝０．４Ｖ、セット読み出し電流Ｉread＝４０μＡと設定することができる。高速読み出し動作を実現するためには、ある程度以上のセット読み出し電流を確保することが必要である。セット読み出し電流Ｉread＝４０μＡを確保するためには、セット抵抗値は１０ＫΩ以下が望ましいことになる。またリセット状態のリセット抵抗値としては、製造ばらつきなどを考慮し、セット抵抗に対して１桁以上から２桁程度のマージンがあることが望ましい。リセット抵抗値は、１０００ＫΩ以上が望ましいことになる。

これらの読み出し電圧Ｖread＝０．４Ｖ、セット読み出し電流Ｉread＝４０μＡとなるように相変化素子ＧＳＴのデバイス特性を設定する必要がある。図１２に示すように、プログラム抵抗が１０ＭΩのときにも、電圧ＶＧＳＴは０．４Ｖが保持される。すなわち、リセット抵抗が１０ＭΩ程度まで高くなったとしても、相変化素子ＧＳＴに印加される電圧ＶＧＳＴを０．４Ｖ以下に保つことができるため、ＯＴＳは発生することはない。

さらに図１３に示すように、プログラム抵抗１０ＫΩのとき、４０μＡのセット読み出し電流が流れるように設定する。それ以上に抵抗が大きくなり１００ＫΩ時のセット読み出し電流Ｉreadは、おおよそ４μＡとなる。また抵抗が低くなりすぎ、抵抗値が１ＫΩの場合には、センスアンプのトランジスタＰ２にて電流制御がなされることから、４０μＡ以上の電流は流れない。これら図１２及び１３はオームの法則に則って電圧・電流は制御される。

このとき読み出し電圧Ｖread＝０．４Ｖ、セット読み出し電流Ｉread＝４０μＡを満足するプログラム抵抗はセット抵抗＝１０ＫΩ、リセット抵抗＝１０００ＫΩとなる。この様な設定を行い、相変化素子ＧＳＴに供給される電流と電圧を一定に保つことにより、不揮発性メモリの実現及び高速読み出しを実現することができる。

しかし図１５によれば、この抵抗値を得るために必要なリセットプログラム電流Ｉresetは約８００μＡ、セットプログラム電流Ｉsetは８００ｘ６０％＝４８０μＡとなる。省消費電力化を要求されるモバイル用メモリにおいては、リセットプログラム電流Ｉresetとして２００μＡ以下が要求される。リセットプログラム電流Ｉresetを２００μＡとした場合には、セット抵抗＝１００ＫΩ、セット抵抗＝１００００ＫΩとなる。セット抵抗＝１００ＫΩにおけるセット読み出し電流は、４μＡとなり、高速読み出し動作が困難になる。このように相変化メモリにおいて、プログラム電流を小さくした場合にはセット抵抗値が大きくなる。そのためセット状態の読み出し電流が小さくなり、高速読み出しが困難になるという問題がある。

抵抗値可変型のメモリ装置に関する先行特許文献として下記特許文献がある。特許文献１（特開２００５−７１５００）のメモリセルは、並列に２つの選択トランジスタを備えている。読み出し時には１つの選択トランジスタ、書き込み時には２つの選択トランジスタを導通させることで、相変化素子に流れる電流を制御している。特許文献２（特開２００５−５０４２４）には、書き込みデータのべリファイ結果により書き込み電圧レベル、降下速度が異なる書き込み条件としている。しかし、上記文献は精確にプログラムする技術に関する文献であり、本願におけるリセットプログラム電流を小さくした場合の問題点については、何ら開示されていない。

特開２００５−７１５００号公報 特開２００５−５０４２４号公報

上記したように相変化メモリにおいて、相変化素子へのプログラム電流を小さくした場合にはセット抵抗値、リセット抵抗値が大きくなる。そのためセット状態の読み出し電流が小さくなり、高速読み出しが困難になるという問題がある。本発明の目的は、これらの課題に鑑み、セット抵抗値が大きな場合にも高速読み出し可能なメモリ読み出し回路及び読み出し方法を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明のメモリ読み出し回路は、カラム選択スイッチと、前記相変化素子のビット線の電圧及び電流を制御するバイアス回路を含むセンスアンプとを備え、前記センスアンプのバイアス回路は、読み出しサイクルにおいて、前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として、前記相変化素子に流す電流を前記相変化素子がリセット状態へ変化するメルト温度を超えない電流値である最小リセットプログラム電流と同等またはそれ以下の電流に制御し、読み出すことを特徴とする。

本発明のメモリ読み出し回路は、カラム選択スイッチと、センスアンプとを備え、前記センスアンプは読み出しサイクルにおいて、前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として読み出し、さらに前記カラム選択スイッチと前記センスアンプとの接続ノードに接続された徐冷回路を備え、前記選択された相変化素子からの読み出しデータをラッチした後に、前記徐冷回路は前記選択された相変化素子に流れる電流を減少させ、前記選択された相変化素子を徐冷することでセット状態にリストアすることを特徴とする。

本発明のメモリ読み出し回路の前記徐冷回路は、徐冷制御信号により前記接続ノードと電源間のインピーダンスを変化させることで前記選択された相変化素子に流れる電流を減少させることを特徴とする。

または本発明のメモリ読み出し回路の前記徐冷回路は、徐冷制御信号により前記接続ノードと接地電圧間のインピーダンスを変化させることで前記選択された相変化素子に流れる電流を減少させることを特徴とする。

本発明の相変化メモリ装置は、上記したいずれかに記載のメモリ読み出し回路を備えたことを特徴とする。

本発明のメモリ読み出し方式は、メモリ読み出し回路はカラム選択スイッチと、前記相変化素子のビット線の電圧及び電流を制御するバイアス回路を含むセンスアンプとを備え、読み出しサイクルの読み出し期間において、前記センスアンプは前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として、前記相変化素子に流す電流を前記相変化素子がリセット状態へ変化するメルト温度を超えない電流値である最小リセットプログラム電流と同等またはそれ以下の電流に制御し、読み出すことを特徴とする。

本発明のメモリ読み出し方式は、メモリ読み出し回路はカラム選択スイッチと、センスアンプとを備え、読み出しサイクルの読み出し期間において、前記センスアンプは前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として読み出し、
さらにラッチ増幅回路と前記カラム選択スイッチと前記センスアンプとの接続ノードに接続された徐冷回路とを備え、読み出し期間において、前記センスアンプは前記選択された相変化素子のデータを読み出し、前記ラッチ増幅回路はそのデータをラッチし、その後、前記徐冷回路は前記選択された相変化素子に流れる電流を減少させ、前記選択された相変化素子を徐冷することでセット状態にリストアする徐冷期間を有することを特徴とする。

本発明のメモリ読み出し方式において、前記徐冷期間には、徐冷制御信号により前記徐冷回路からの供給電流を減少させることで、前記選択された相変化素子に流れる電流を減少させることを特徴とする。

本発明のメモリ読み出し方式において、前記徐冷期間には、徐冷制御信号により前記徐冷回路へ分流する電流を増大させることで、前記選択された相変化素子に流れる電流を減少させることを特徴とする。

本発明の相変化メモリ装置は、上記したいずれかに記載のメモリ読み出し方式により読み出し動作することを特徴とする。

本発明の相変化メモリ読み出し回路は、読み出し電圧を高く設定し、セット状態の読み出し時にはダイナミック抵抗を読み出す。ダイナミック抵抗はセット抵抗よりも小さいことから、大きなセット読み出し電流が得られる。そのため高速読み出し動作が可能になる効果が得られる。さらに読み出し回路は徐冷回路を備え、データ読み出し後には相変化素子を徐冷することでリードディスターブを防止し、セット状態に相変化素子をリストア可能とする。これらの構成とすることで高速読み出し可能な読み出し回路、方式及びこれらを備えた相変化メモリ装置が得られる。

本発明の相変化メモリ読み出し回路について、以下図面を参照して詳細に説明する。本発明の相変化メモリは、セット状態の読み出し時に相変化素子をダイナミック状態として読み出す。ダイナミック状態における相変化素子の抵抗値は小さいことから、大きなセット読み出し電流が得られる。さらに読み出し後には徐冷回路によりセット状態にリストアすることを特徴とする。

本発明の相変化素子は、小さなプログラム電流でプログラムされ、そのセット抵抗は大きい。この相変化素子の遷移電圧Ｖthは、高い電圧になるように設定する。相変化素子ＧＳＴの遷移電圧Ｖthは相変化素子ＧＳＴにかかる電界の強さによると考えられており、例えば相変化素子ＧＳＴの膜厚を厚くすることで遷移電圧Ｖthを高く設定できる。さらに読み出し電圧は、遷移電圧Ｖth(min)よりも低く、ホールド電圧ＶＨ以上の高い電圧に設定する。

相変化素子がセット状態の場合には、読み出し電圧はホールド電圧より高いことから相変化素子はダイナミック状態となる。ダイナミック状態の抵抗値はセット抵抗値よりも小さいことから、大きなセット読み出し電流が得られる。相変化素子がリセット状態の場合には、読み出し電圧は遷移電圧Ｖth(min)よりも低いことから、相変化素子はリセット状態にある。リセット状態の抵抗値は非常に大きいことから、リセット読み出し電流はほとんど流れない。セット状態では大きなセット読み出し電流、リセット状態では非常に小さなリセット読み出し電流が得られることで高速読み出し動作が可能となる。

上記したように読み出し電圧を高くした場合にはセット状態の読み出し時に、相変化素子はダイナミック状態に設定される。ダイナミック抵抗はセット抵抗より低抵抗であり、過剰な読み出し電流となる可能性がある。このときの読み出し電流による発熱により、相変化素子は誤ってリセット状態にプログラムされる虞がある。そのためセット状態に再プログラムされるように、読み出し後徐冷回路により相変化素子に流れる電流を徐々に減らし、相変化素子の温度を徐冷する。徐冷させることで、セット状態にリストアできる。これらの徐冷期間には出力データを変化させないように、読み出したデータはラッチ増幅回路で保持する。

本発明の読み出し回路の構成を説明する。読み出し回路は、センスアンプ２０１、徐冷回路２０２、Ｙスイッチ２０３、リファレンスアンプ２０４、差動増幅回路もしくはラッチ増幅回路（以下ラッチ増幅回路と記す）２０５から構成される。

センスアンプ２０１は、Ｙスイッチ２０３と接続ノードＶbitにて接続され、Ｙスイッチ２０３を介してメモリセルのビット線ＢＬに接続される。Ｙスイッチ２０３により選択されたメモリセル記憶データを読み出し、センスアンプ出力Ｖsaとして出力する。またセンスアンプには接続ノードＶbitの電圧を設定するための定電圧制御回路（例えば比較回路１０１）と、流れる電流を設定するための定電流制御回路（例えばトランジスタＰ２）とが含まれる。

徐冷回路２０２は、相変化素子に流れる電流をコントロールし、相変化素子の温度をゆっくりと低下させる。徐冷回路２０２としては、実施例において後述するような接続ノードＶbitへ電流を供給する方法や、接続ノードＶbitの電流を分流する方法がある。Ｙスイッチ２０３は、センスアンプ２０１と接続ノードＶbitにて接続され、Ｙ選択信号により選択されたメモリセルのデータをセンスアンプ２０１に伝達する。リファレンスアンプ２０４は、センスアンプ出力Ｖsaと比較するためのリファレンスアンプ出力Ｖraを出力する。ラッチ増幅回路２０５は、センスアンプ出力Ｖsaと、リファレンスアンプ出力Ｖraとを比較判定し、そのデータを保持する。

相変化メモリ読み出しは、最初にＹスイッチ２０３によりメモリセルのビット線を選択し、記憶データを接続ノードＶbitに読み出す。センスアンプ２０１は接続ノードＶbitの記憶データを入力とし、センスアンプ出力Ｖsaとして出力する。ラッチ増幅回路２０５はリファレンスアンプ２０４からのリファレンスアンプ出力Ｖraと、センスアンプ出力Ｖsaとを比較増幅し、データ確定した後、そのデータを保持する。徐冷回路２０２はデータが確定した後に、接続ノードＶbitを制御し、相変化素子に流れる電流を徐々に減少させ、相変化素子の温度を制御する。

次に、本発明のメモリ装置の構成例を図６に示す。メモリセルアレイＣＡ１はメモリセルがアレイ状に配列される。そのメモリセルに繋がるＹスイッチ２０３と、センスアンプ２０１と、徐冷回路２０２とからなる単位アレイを構成している。Ｄ０、Ｄ１、・・・，Ｄｎはデータアウト回路を示している。

単位アレイは、メモリセルアレイＣＡ１の上下にそれぞれセンスアンプ２０１と、徐冷回路２０２と、Ｙスイッチ２０３とが配置される。これら一組は、ページという概念を持ち、ここでの単位アレイは２ページ構成をなしている。この単位アレイがそれぞれ各データアウト回路単位に、複数ページ（Ｐ０〜Ｐｎ）として配置される。例えば、一般的なシンクロナスＤＲＡＭなどの場合、このページ数は５１２ページから構成されているため、この単位アレイを２５６個配置することによりメモリ装置は構成される。ページ数やメモリ容量により、単位アレイ中に必要なメモリ素子数、ビット線数、ワード線数などは自由に選択し、最小チップ面積を構成できる単位で任意に割り付ければよい。

例えば、高速なページアクセスを行う場合においては、ビット線を選択するＹ選択信号Ｙ０を活性化したまま、順番に所望ページをアクセスする。例えば、今ページＰ０のエリアが選択され読み出しが行われ、次にＰ１エリアが読み出される場合について説明する。最初にページＰ０のセンスアンプが活性化されデータがラッチされる。ページＰ０の読み出し回路ではデータをラッチ増幅回路よりデータアウト回路Ｄ０に伝達すると同時にページＰ１の読み出し回路を活性化する。一方ではページＰ０の読み出し回路内で徐冷動作を行っているがページＰ１の読み出し動作に対して影響を与えることはない。すなわち、読み出しスピードは、全く影響を受けずに高速アクセスが可能であり、次の読み出しに影響なく前選択の読み出し回路では徐冷動作行うことができる。

本発明の相変化メモリ読み出し回路によれば、小さなリセットプログラム電流で相変化素子にプログラムすることが可能となる。小さなリセットプログラム電流でプログラムした場合には、セット抵抗Ｒsetとリセット抵抗Ｒresetは大きくなり、セット読み出し電流が小さく、高速読み出しができなくなる。そのため読み出し電圧をホールド電圧以上の高い電圧とし、セット読み出し時には相変化素子をダイナミック状態とし、大きなセット読み出し電流とする。さらにリセット状態へのリードディスターブを防止するために、読み出し後には相変化素子に流れる電流を徐除に減少させ、セット状態にリストアするようにする。このようにプログラム電流は小さく、セット読み出し電流は大きな相変化メモリセルが得られる。さらに高速読み出し可能な相変化メモリ装置が得られる。

以下、本発明を実現させるためのメモリ読み出し回路、方式の詳細を実施例として説明する。

本発明の読み出し回路の第１実施例について、以下に図１〜５を参照して詳細に説明する。図１は、第１の読み出し回路ブロック図である。図２、３には読み出しにおける動作電圧波形図、電流波形図を示す。図４、５には、それぞれリセット、セット状態における相変化素子の電圧、電流特性を示す。

図１の読み出し回路は、センスアンプ２０１、徐冷回路２０２、Ｙスイッチ２０３、リファレンスアンプ２０４、ラッチ増幅回路２０５から構成される。読み出しは、最初にＹスイッチ２０３によりメモリセルのビット線を選択し、記憶データを接続ノードＶbitに読み出す。センスアンプ２０１は、接続ノードＶbitの記憶データを入力とし、センスアンプ出力Ｖsaとして出力する。ラッチ増幅回路２０５はリファレンスアンプ２０４からのリファレンスアンプ出力Ｖraと、センスアンプ出力Ｖsaとを比較し、データ確定した後、そのデータを保持する。徐冷回路２０２は接続ノードＶbitの電圧を制御し、ラッチ増幅回路２０５で読み出しデータがラッチされた後、相変化素子に流れる電流を徐々に減少させる。

センスアンプ２０１はＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１、Ｎ５と、比較回路１０１から構成されている。トランジスタＰ１のドレイン、ソース、ゲートは、それぞれトランジスタＰ２のソース、電源Ｖdd、スタンバイ信号ＳＴＢに接続される。トランジスタＰ２のドレイン、ソース、ゲートは、それぞれセンスアンプ出力Ｖsa、トランジスタＰ１のドレイン、リファレンス電圧Ｖrefに接続される。トランジスタＮ１のドレイン、ソース、ゲートは、それぞれセンスアンプ出力Ｖsa、接続ノードＶbit、比較回路１０１の出力に接続される。トランジスタＮ５のドレイン、ソース、ゲートは、それぞれセンスアンプ出力Ｖsa、接地電圧、スタンバイ信号ＳＴＢに接続される。

比較回路１０１は、Ｙスイッチの接続ノードＶbitとクランプ電圧Ｖclmpとを入力され、トランジスタＮ１のゲートに出力する。トランジスタＮ１は、比較回路１０１からの出力によりその導通状態を制御され、接続ノードＶbitの電圧をクランプ電圧Ｖclmpと等しくする。比較回路１０１とトランジスタＮ１とにより、接続ノードＶbitをクランプ電圧Ｖclmpと同じくするように動作する。選択されたメモリセルに印加される読み出し電圧は、接続ノードＶbitの電圧と等しいことから、クランプ電圧Ｖclmpが供給されることになる。本実施例においては、クランプ電圧Ｖclmp＝０．８Ｖに設定する。さらにトランジスタＰ２は、ゲート入力であるリファレンス電圧Ｖrefの電圧値により、その導通状態を制御されることで流れる最大電流が設定される。本実施例においては、トランジスタＰ２を流れる最大電流を２０μＡになるようにリファレンス電圧Ｖrefを設定する。

また、徐冷回路２０２は、メモリセルの相変化素子に流れる電流を制御することで、相変化素子の温度を徐々に低下させる回路である。徐冷回路２０２は、トランジスタＰ３、Ｐ４、Ｐ５、Ｐ６Ｗ、Ｐ７、Ｐ８Ｗと、トランジスタＮ９、Ｎ１０と、比較回路１０２から構成される。トランジスタＰ３のドレイン、ソース、ゲートは、それぞれトランジスタＰ４のソース、電源Ｖdd、接点Ｖpgに接続される。トランジスタＰ４のドレイン、ソース、ゲートは、それぞれ接続ノードＶbit、トランジスタＰ３のドレイン、比較回路１０２の出力に接続される。比較回路１０２は、接続ノードＶbitと，クランプ電圧Ｖclmpとを入力され、トランジスタＰ４のゲートに出力する。

トランジスタＰ５のドレイン、ソース、ゲートは、それぞれトランジスタＰ６Ｗのソース、電源Ｖdd、徐冷制御信号ＲＳ１に接続される。トランジスタＰ６Ｗのドレイン、ソース、ゲートは、それぞれ接点Ｖpg、トランジスタＰ５のドレイン、徐冷制御信号ＲＳ１に接続される。トランジスタＰ７のドレイン、ソース、ゲートは、それぞれトランジスタＰ８Ｗのソース、電源Ｖdd、徐冷制御信号ＲＳ２に接続される。トランジスタＰ８Ｗのドレイン、ソース、ゲートは、それぞれ接点Ｖpg、トランジスタＰ７のドレイン、接点Ｖpgに接続される。

トランジスタＮ９のドレイン、ソース、ゲートは、それぞれ接点Ｖpg、接地電圧、徐冷制御信号ＲＳ２に接続される。トランジスタＮ１０のドレイン、ソース、ゲートは、それぞれ接続ノードＶbit、接地電圧、ライトリード制御信号ＷＲＳに接続される。このトランジスタＰ３、Ｐ４からなる回路部分は、徐冷回路２０２の中で徐冷バイアス回路を構成している。徐冷制御信号ＲＳ１、ＲＳ２により接続ノードＶbitを駆動し、その電圧及び電流を制御する。またトランジスタＰ６Ｗ、Ｐ８Ｗは一般的なトランジスタよりその駆動能力を小さくしたトランジスタである。チャネル長を太くしたトランジスタや、直列に数段接続したトランジスタを示している。

徐冷回路２０２は、電源Ｖddと接続ノードＶbit間に接続されたトランジスタＰ３、Ｐ４により接続ノードＶbitに電圧、電流を供給するものである。徐冷回路はその動作時に、接続ノードＶbitに電圧０．８Ｖ、接点Ｖpgが接地電圧の場合には電流１８０μＡ、接点Ｖpgの電圧が上昇することで、その流れる電流は小さくなるように設定する。つまり接続ノードＶbitに流れる電流を可変としている。したがって、読み出し時の相変化素子には、センスアンプ２０１と徐冷回路２０２からの電流が流れる。徐冷回路２０２からの電流が小さくなることで、相変化素子は徐冷される。

Ｙスイッチ２０３は、複数のトランジスタＮ３〜Ｎ４から構成される。Ｙスイッチの複数のトランジスタはＹ選択信号Ｙ０〜Ｙｎに対応した個数を備えているものとする。Ｙスイッチ２０３のそれぞれのトランジスタは、ドレインは接続ノードＶbit、ゲートはそれぞれのＹ選択信号(Ｙ０〜Ｙｎ)、ソースはそれぞれメモリセルのビット線に接続される。Ｙスイッチ２０３は、Ｙ選択信号により選択されたメモリセルのビット線をセンスアンプ２０１の入力となる接続ノードＶbitと接続する。

リファレンスアンプ２０４は、メモリセルと同等の読み出し電流をモニターし、基準出力としてのリファレンスアンプ出力Ｖraを出力する。ラッチ増幅回路２０５は、センスアンプ出力Ｖsaと、リファレンスアンプ出力Ｖraとを入力され、両者を比較判定増幅し、確定したデータを保持する。データ確定したのちはセンスアンプ出力Ｖsaを遮断する。

次に本実施例の読み出し動作に関して、図２〜５を参照しながら説明する。本発明の相変化メモリは、セット状態の読み出し時に、ダイナミック抵抗を読み出すことを特徴とする。本発明の相変化メモリにおいては、小さなリセットプログラム電流でプログラムする。そのために相変化素子の遷移電圧Ｖthを高い電圧になるように設定する。この遷移電圧Ｖthは相変化素子ＧＳＴに掛かる電界の強さによると考えられており、例えば相変化素子ＧＳＴの膜厚を厚くすることで高く設定できる。このように遷移電圧を高くすることで読み出し時の読み出し電圧を高くできる。

読み出し電圧をホールド電圧ＶＨより高くし、ダイナミック状態の相変化素子に流れる電流を読み出すことで高速読み出しを可能とする。一方読み出し電圧を高くした場合には、相変化素子に誤って、リセット状態にプログラムされる虞がある。そのためセット状態の読み出しにおいては、徐冷回路によりセット状態にリストアするものである。

読み出し動作が開始される前のスタンバイ状態となっているとき、信号ＳＴＢはＨｉレベルとなりセンスアンプ出力ＶsaはＬｏｗレベルとなったおり、初期化状態となっている。一方徐冷制御信号ＲＳ１及びＲＳ２はＬｏｗレベル、ライトリード制御信号ＷＲＳはＨｉレベルとなっており、接続ノードＶbitをＬｏｗレベル に初期化する。リファレンス電圧Ｖref、クランプ電圧Ｖclmpはすでに所望の定電圧が印加されているものとする。

読み出しが開始される場合、例えばＹ選択信号Ｙ０がＨｉレベルに変化し１本のビット線が選択される。スタンバイ信号ＳＴＢ及びライトリード制御信号ＷＲＳはＨｉレベルからＬｏｗレベルに変化し、センスアンプ２０１が活性化される。また徐冷回路２０２においては、徐冷制御信号ＲＳ１及びＲＳ２がＬｏｗレベルからＨｉレベルへと変化する。

センスアンプ２０１は、トランジスタＰ１、Ｐ２、Ｎ１が導通し、接続ノードＶbitに電圧を供給する。この接続ノードＶbitには電圧０．８Ｖ、電流２０μＡが供給される。さらに、徐冷回路２０２は、徐冷制御信号ＲＳ２によりトランジスタＮ９が導通し、接点ＶｐｇはＬｏｗ（接地電圧）レベルに引き下げられる。トランジスタＰ３、Ｐ４が導通し、接続ノードＶbitに電流１８０μＡが供給されることになる。選択されたメモリセルのビット線に読み出し電圧Ｖreadとして、電圧０．８Ｖが供給される。従って接続ノードＶbitには、電圧０．８Ｖ、電流２０μＡが供給されることになる。

図５に従って、今相変化素子ＧＳＴはセット状態にプログラムされていたとする。読み出し電圧Ｖreadが供給され、相変化素子ＧＳＴにはダイナミック抵抗Ｒdynを通したセット読み出し電流Ｉreadが流れる。ここで読み出し電圧Ｖreadは遷移電圧Ｖthを高く設定された相変化素子ＧＳＴに対して、図５に示すようにホールド電圧ＶＨよりも高い電圧が供給される。ホールド電圧ＶＨは、相変化素子の印加電圧を増加した場合に、セット抵抗値からダイナミック抵抗値に抵抗値が変化する電圧である。従って読み出し電圧Ｖreadは式（３）を満足するように設定する。

ＶＨ ＜ Ｖread ＜ Ｖｔｈ（ｍｉｎ）・・・式（３）
例えば、今セット抵抗Ｒsetが１００ＫΩ程度であった場合でも、ダイナミック抵抗Ｒdynはおおよそ１／２０の抵抗値すなわち５ＫΩ程度である。読み出し電圧Ｖreadとして、０．８Ｖの電圧が接続ノードＶbitに供給される。メモリセル選択トランジスタのドレインソース電圧Ｖdsを０．４Ｖとした場合、図３のごとく２００μＡの電流を流すことができる。これは、最小リセットプログラム電流Ｉreset(min)と同じ電流値となっている。従って、実際の抵抗１００KΩの場合と比較し、約２０倍のセット読み出し電流を確保することができる。メモリセルのデータが増幅され、センスアンプ出力Ｖsaが所望のバイアスに到達する。

さらにラッチ増幅回路２０５は、センスアンプ出力Ｖsaとリファレンスアンプ出力Ｖraとにより比較判定する。データ確定した後データを保持すると同時にセンスアンプ出力Ｖsaは遮断される。次に徐冷制御信号ＲＳ２がＨｉレベルからＬｏｗレベルに変化する。トランジスタＮ９が非導通となり、接点Ｖpgは図２に示すよう、トランジスタＰ７及びＰ８Ｗとからなるトランジスタ列により、緩やかに上昇を始める。そのためトランジスタＰ３を流れる電流が小さくなり、接続ノードＶbitもそれに伴い緩やかに下降をはじめる。相変化素子ＧＳＴへの流れる電流が少なくなり、印加電圧も低下する。

しかる後、さらに徐冷制御信号ＲＳ１をＨｉレベルからＬｏｗレベルに変化させる。トランジスタＰ５、Ｐ６Ｗが導通となり、接点Ｖpgはさらに引き上げられ、やがて電源Ｖddレベルまで上昇する。トランジスタＰ３を流れる電流がなくなる。それに伴い、相変化素子の印加電圧ＶＧＳＴは中間的な電位を保っていたものがさらに接地電圧Ｇｎｄレベルまでに引き下げられる。

図３は、上記読み出し動作時の電流波形を示している。読み出し期間においてはセット読み出し電流として２００μＡが流れる。徐冷期間においては、相変化素子印加電圧ＶＧＳＴの時間変化波形と同様なプロファイルにて電流が徐々に減少する。この様にして、セット状態の読み出しの場合、セット読み出し電流がリセットプログラム電流と同等の大電流であり、相変化素子は一旦溶解する。しかし、その後徐冷を行うことにより、相変化素子ＧＳＴは再結晶化し、セット状態に戻す（リストアする）ことができる。

図３、５においてはセット状態の読み出し電流を、最小リセットプログラム電流と同等の大電流としたが、最低限の高速読み出しに必要な電流に設定することができる。一般的には 高速読み出しに必要な電流は２０〜５０μＡであり、セット読み出し電流を２０〜５０μＡに設定することができる。例えばビット線の寄生容量が０．５ｐｆ、セット読み出し電流を４０μＡとした場合には、概略１０〜２０ｎｓの高速読み出しが可能となる。所望の読み出し期間に必要なセット読み出し電流に設定できる。このような場合にも、読み出し電圧Ｖreadをホールド電圧以上、遷移電圧Ｖth(min)よりも低い電圧とする。そのためダイナミック抵抗領域で読み出すことから、徐冷回路２０２を備えることが好ましい。

次に図４に示すように相変化素子ＧＳＴがリセット状態にプログラムされている状態の場合を説明する。読み出し電圧Ｖreadとして ０．８Ｖが印加されるが、リセット状態のため相変化素子は高抵抗であり、電流はほとんど流れない。この読み出し電圧Ｖreadは遷移電圧Ｖth（ｍｉｎ）以下に設定しているため、ＯＴＳは発生することがない。そのため、リセット読み出し電流Ireadは非常に小さく、相変化素子が高温になり、溶解することはない。そのため徐冷回路がセット読み出しと同じ様に動作したとしても、相変化素子ＧＳＴに対する電流は加わることはないため、リードディスターブが発生し、リセット状態がセット状態に書き換わることはない。

ここでは、リセット状態・セット状態に関わらす、読み出し動作が発生後徐冷動作が行われる方式について述べた。しかし一旦読み出しが完了して保持しているデータを確認し、徐冷回路にフィードバック制御することにより、リセット状態における徐冷回路を動作させないこともできる。

本実施例においては、相変化素子の遷移電圧Ｖthを高くし、読み出し電圧Ｖreadをホールド電圧ＶＨよりも高く設定している。セット状態の読み出しは、セット抵抗値でなくダイナミック抵抗値によるセット読み出し電流とする。プログラム電流が小さい場合には、セット抵抗が高くなり、高速読み出しに必要なセット読み出し電流は確保できない。しかし読み出し時に、読み出し電圧を高くし、ダイナミック抵抗値とすることで高速読み出しが可能となる。さらにリセット状態へのリードディスターブを防止するために、読み出し後には相変化素子に流れる電流を徐々に減少させ、セット状態にリストアするようにする。このようにプログラム電流は小さく、セット読み出し電流は大きな相変化メモリセルが得られる。

本発明の読み出し回路の第２の実施例について、以下に図７〜９を参照して詳細に説明する。本実施例は、実施例１の読み出し回路において徐冷回路２０２を変更し、第２の回路構成とした実施例である。図７には、第２の読み出し回路ブロック図を示す。図８、９には読み出しにおける動作電圧、電流波形図を示す。

読み出し回路はセンスアンプ２０１、徐冷回路２０２、Ｙスイッチ２０３、リファレンスアンプ２０４、ラッチ増幅回路２０５から構成されている。この構成において、センスアンプ２０１、Ｙスイッチ２０３、リファレンスアンプ２０４、ラッチ増幅回路２０５は実施例１と同一構成である。同一構成の部分については簡単な説明とする。

センスアンプ２０１は、図１で示された回路と同一であり、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ５と、比較回路１０１とから構成される。スタンバイ信号ＳＴＢをゲート入力とするトランジスタＰ１と、リファレンス電圧Ｖrefをゲート入力するトランジスタＰ２とが直列に接続される。比較回路１０１は、接続ノードＶbitの電圧と、クランプ電圧Ｖclmpとを入力とし、出力をトランジスタＮ１のゲート入力とする。トランジスタＮ１と、トランジスタＰ２のドレインが接続され、センスアンプ出力Ｖsaとなる。本実施例においては、クランプ電圧Ｖclmp＝１．３Ｖ、トランジスタＰ２に流れる最大電流は２００μＡに設定する。

トランジスタＮ５は、スタンバイ信号ＳＴＢをゲート入力とし、ドレインはセンスアンプ出力Ｖsaに、ソースは接地電圧に接続される。接続ノードＶbitは、Ｙスイッチ２０３に接続される。Ｙスイッチ２０３はメモリセルにつながるビット線を選択する。ラッチ増幅回路２０５は、センスアンプ出力Ｖsaと、リファレンスアンプ出力Ｖraとを入力され、比較増幅してデータ確定した後、データを保持する。また、徐冷回路２０２は、トランジスタＮ６、Ｎ７、Ｎ８から構成される。各トランジスタのドレインは接続ノードＶbitに、ソースは接地電圧に、それぞれのゲートには徐冷制御信号ＲＳ１、ＲＳ２、ＲＳ３が入力される。

次に動作につて説明する。図８は、実施例２によるセンスアンプの動作タイミング及び内部電圧波形を示している。図９は、センスアンプの動作タイミングと相変化素子ＧＳＴに流れる電流ＩＧＳＴを表している。

読み出し動作が開始される前のスタンバイ状態では、ストローブ信号ＳＴＢはＨｉレベル、センスアンプ出力ＶsaはＬｏｗレベルとして初期化状態となっている。一方徐冷制御信号ＲＳ１、ＲＳ２及びＲＳ３は、Ｈｉレベルとなっており、接続ノードＶbitをＬｏｗレベルに初期化する。リファレンス電圧Ｖref及びクランプ電圧Ｖclmpには、すでに所望の定電圧が印加されているものとする。

読み出しが開始される場合、例えばＹ選択信号Ｙ０がＨｉレベルに変化し１本のビット線が選択される。ストローブ信号ＳＴＢはＨｉレベルからＬｏｗレベルに変化し、センスアンプが活性化される。また徐冷回路２０２も同様に徐冷制御信号ＲＳ１、ＲＳ２及びＲＳ３がＨｉレベルからＬｏｗレベルへと変化する。ビット線にはセンスアンプ２０１のトランジスタＰ１、Ｐ２、Ｎ１を経由したバイアス電圧が接続ノードＶbitに供給され、読み出し電圧Ｖreadとして供給される。ここで読み出し電圧Ｖreadは遷移電圧Ｖthを高く設定された相変化素子ＧＳＴに対して、ホールド電圧ＶＨ以上、遷移電圧Ｖth(min)よりも低い電圧である。ここではクランプ電圧Ｖclmp＝１．３Ｖとすることで、読み出し電圧Ｖread＝１．３Ｖと設定される。

今相変化素子ＧＳＴは、セット状態にプログラムされていたとする。読み出し電圧Ｖreadが供給され、相変化素子ＧＳＴにはダイナミック抵抗Ｒdynを通したセット電流Ｉreadが流れる。例えば、今セット抵抗Ｒsetが１００ＫΩ程度であった場合でも、ダイナミック抵抗Ｒdynはおおよそ４.５KΩ程度だと仮定する。読み出し電圧１.３Ｖの電圧が接続ノードＶbitに印加され、メモリセル選択トランジスタのドレインソース電圧Ｖdsを０．４Ｖとした場合、図９のごとく２００μＡの電流を流すことができる。このセット読み出し電流Ｉreadは、最小リセットプログラム電流Ｉreset(min)と同じ電流値となっている。従って、実際の抵抗１００KΩの場合と比較し、約２０倍の電流を確保することができる。

読み出し期間において、データが比較増幅されラッチ増幅回路にてデータ確定した後、データを保持すると同時に、センスアンプ出力Ｖsaは遮断される。次に徐冷制御信号ＲＳ１がＬｏｗレベルからＨｉレベルに変化するとトランジスタＮ６は導通する。トランジスタＮ６が導通し、センスアンプ２０１からの電流は分流され、接続ノードＶbitはＧｎｄレベル方向へ引かれる。このレベルは、トランジスタＰ１、Ｐ２、Ｎ１の能力と、トランジスタＮ６の能力との比により決めることができる。さらに順次冷制御信号ＲＳ２、ＲＳ３がＬｏｗレベルからＨｉレベルとなることにより、さらに接続ノードＶbitは接地電位Ｇｎｄ方向へ引き下げられる。

最終的に信号ＳＴＢをＨｉレベルとしスタンバイ状態とすることで、接地電圧Ｇｎｄレベルとなる。このように、徐冷回路のトランジスタＮ６、Ｎ７，Ｎ８を順次導通させ、センスアンプからの電流を分流させることで段階的に接続ノードＶbitのレベルを引き下げていく。徐冷回路のトランジスタＮ６、Ｎ７，Ｎ８を順次導通させ、接続ノードと接地電圧間のインピーダンスを変化調整することで、相変化素子に流れる電流を減少させる。本例では徐冷制御信号ＲＳ１からＲＳ３までの３制御信号としているが、より細かく制御するためには、この徐冷制御信号数とＮＭＯＳトランジスタ数を増加させれば良い。

図８、９に示すように、読み出し期間においては相変化素子に最大の読み出し電圧が印加され、最大のセット読み出し電流が流れる。徐冷期間においては、相変化素子の印加電圧ＶＧＳＴの時間変化波形と同様なプロファイルにてセット読み出し電流が徐々に減少する。この様にして、セット状態の読み出しの場合、セット読み出し電流がリセットプログラム電流と同等の大電流であり、相変化素子は一旦溶解する。しかし、その後徐冷を行うことにより、相変化素子ＧＳＴは再結晶化し、セット状態に戻すことができる。

本実施例において、セット状態の読み出し電流をリセットプログラム電流と同等の電流とした。しかし、セット読み出し電流値は、最低限の高速読み出しに必要な小さな電流値２０〜５０μＡに設定することもできる。

次に相変化素子ＧＳＴがリセット状態にプログラムされている状態の場合を説明する。相変化素子ＧＳＴに印加される読み出し電圧Ｖread＝１．３Ｖは、遷移電圧Ｖth(min)以下であり、ＯＴＳは発生することがない。相変化素子の抵抗は例えば１００００ＫΩで、そのリセット読み出し電流Ｉreadは０．１μＡとなる。そのリセット読み出し電流Ｉreadは、センスアンプからセンスアンプ出力Ｖsaとして出力される。読み出し期間に、ラッチ増幅回路によりデータ確定し、データをラッチする。

徐冷期間には、セット状態と同様にセンスアンプからの電流を徐冷回路のトランジスタに分流される。しかし、リセット読み出し電流Ｉreadは非常に小さく、相変化素子が高温になり溶解することはない。徐冷回路がセット読み出しと同じ様に動作したとしても、相変化素子ＧＳＴに対する電流はさらに分流されることになる。そのため、リードディスターブが発生することもなく、リセット状態がセット状態に書き換わることもない。

本実施例の徐冷回路は、センスアンプからの電流を共通接点において分流させることで、相変化素子に流れる電流を徐々に減少させる。これらの構成とすることで実施例１と同様の効果が得られ、プログラム電流は小さく、セット読み出し電流は大きな相変化メモリセルが得られる。

本発明の読み出し回路の第３の実施例について、以下に図１０を参照して詳細に説明する。本実施例は、読み出し回路において徐冷回路２０２を変更した第３の回路構成とした実施例である。図１０に第３の読み出し回路ブロック図を示す。

読み出し回路はセンスアンプ２０１、徐冷回路２０２、Ｙスイッチ２０３、リファレンスアンプ２０４、ラッチ増幅回路２０５から構成されている。この構成において、センスアンプ２０１、Ｙスイッチ２０３、リファレンスアンプ２０４、ラッチ増幅回路２０５は実施例１と同一構成である。同一構成部については簡単な説明とする。

センスアンプ２０１は、図１で示された回路と同一であり、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ５と、比較回路１０１とから構成される。スタンバイ信号ＳＴＢをゲート入力とするトランジスタＰ１と、リファレンス電圧Ｖrefをゲート入力するトランジスタＰ２とが直列に接続される。比較回路１０１は、接続ノードＶbitの電圧と、クランプ電圧Ｖclmpとを入力とし、出力をトランジスタＮ１のゲート入力とする。トランジスタＮ１と、トランジスタＰ２のドレインが接続され、センスアンプ出力Ｖsaとなる。本実施例においては、クランプ電圧Ｖclmp＝１．３Ｖ、トランジスタＰ２に流れる最大電流は２００μＡに設定する。

トランジスタＮ５は、スタンバイ信号ＳＴＢをゲート入力とし、ドレインはセンスアンプ出力Ｖsaに、ソースは接地電圧に接続される。接続ノードＶbitは、Ｙスイッチ２０３に接続される。Ｙスイッチ２０３はメモリセルにつながるビット線を選択する。ラッチ増幅回路２０５は、センスアンプ出力Ｖsaと、リファレンスアンプ出力Ｖraとを入力され、比較増幅してデータ確定した後、そのデータを保持する。

また、第３の徐冷回路２０２は、徐冷制御信号ＲＳ１、ＲＳ２、ＲＳ３をそれぞれ入力とし、その出力を接続ノードＶbitに共通接続した３つのインバータ回路からなる。それぞれのインバータ回路は電源電圧Ｖddと接地電圧Ｇｎｄとの間に接続されたトランジスタＰ３ＷとトランジスタＮ６、トランジスタＰ４ＷとトランジスタＮ７、トランジスタＰ５ＷとトランジスタＮ８から構成される３つのインバータ回路からなる。それぞれのインバータ回路の負荷トランジスタＰ３Ｗ、Ｐ４Ｗ、Ｐ５Ｗの電流駆動能力は、非常に小さく設定される。例えばトランジスタを直列に数段接続するなり、チャネル長を長くすることで、電流駆動能力を小さくできる。

第３の実施例の動作に関しては、第２の実施例の基本動作と同等である。異なる動作としては、接続ノードＶbitのバイアスをセンスアンプ２０１からだけではなく、インバータ回路の負荷トランジスタＰ３Ｗ、Ｐ４Ｗ、Ｐ５Ｗから供給していることである。しかし、負荷トランジスタＰ３Ｗ、Ｐ４Ｗ、Ｐ５Ｗの電流駆動能力は非常に小さいことから、負荷トランジスタからの電流はセンスアンプ２０１からの電流に対し無視できるものである。

読み出し前の初期設定として、徐冷制御信号ＲＳ１、ＲＳ２、ＲＳ３はＨｉレベルであり、接続ノードＶbitがＬｏｗレベルに設定される。読み出し動作が開始されると、徐冷制御信号ＲＳ１、ＲＳ２、ＲＳ３はＬｏｗレベルに変化する。インバータ回路のドライブトランジスタＮ６、Ｎ７，Ｎ８は非導通、負荷トランジスタＰ３Ｗ、Ｐ４Ｗ、Ｐ５Ｗは導通する。そのためセンスアンプからのバイアス電圧に、徐冷回路からのバイアスが加算される。しかし負荷トランジスタの能力を小さくしていることから、基本的にはセンスアンプからのバイアス設定と同じになる。従って、第３の実施例の動作は、第２の実施例の動作と同じくなるため、その説明は省略する。

本実施例の徐冷回路は実施例２と同様に、センスアンプからの電流を接続ノードにおいて分流されることで、相変化素子に流れる電流を徐々に減少させる。これらの構成とすることで実施例１と同様の効果が得られ、プログラム電流は小さく、セット読み出し電流は大きな相変化メモリセルが得られる。

本発明の相変化メモリ読み出し回路によれば、小さなリセットプログラム電流で相変化素子にプログラムすることが可能となる。小さなリセットプログラム電流でプログラムした場合には、セット抵抗Ｒsetとリセット抵抗Ｒresetは大きくなる。そのため読み出し電圧をホールド電圧以上の高い電圧とし、セット読み出し時には相変化素子をダイナミック状態とし、大きなセット読み出し電流とする。さらにリセット状態へのリードディスターブを防止するために、読み出し後には相変化素子に流れる電流を徐除に減少させ、セット状態にリストアするようにする。このようにプログラム電流は小さく、セット読み出し電流は大きな相変化メモリセルが得られる。さらに高速読み出し可能な相変化メモリ装置が得られる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。

本発明の実施例１における読み出し回路の回路図である。 図１の読み出し回路における動作電圧波形図である。 図１の読み出し回路における動作電流波形図である。 本発明における相変化素子リセット状態の電圧、電流特性図である。 本発明における相変化素子セット状態の電圧、電流特性図である。 本発明における相変化メモリの回路ブロック図である。 本発明の実施例２における読み出し回路の回路図である。 図７の読み出し回路における動作電圧波形図である。 図７の読み出し回路における動作電流波形図である。 本発明の実施例３における読み出し回路の回路図である。 従来例における読み出し回路（センスアンプとＹスイッチ）の回路図である。 相変化素子におけるプログラム抵抗値と印加電圧の関係図である。 相変化素子におけるプログラム抵抗値と読み出し電流の関係図である。 相変化素子のプログラム時における電流・温度波形図である。 相変化素子のプログラム電流と抵抗の関係図である。 相変化メモリセルの回路図である。 従来例における相変化素子リセット状態の電圧、電流特性図である。 従来例における相変化素子セット状態の電圧、電流特性図である。

符号の説明

１０１、１０２ 比較回路
２０１ センスアンプ
２０２ 徐冷回路
２０３ カラム選択スイッチ（Ｙスイッチ）
２０４ リファレンスアンプ
２０５ ラッチ増幅回路
Ｎ１、Ｎ４、Ｎ５ トランジスタ（ＮＭＯＳ）
Ｐ１、Ｐ２、Ｐ３、Ｐ４ トランジスタ（ＰＭＯＳ）
ＲＳ１、ＲＳ２ 徐冷制御信号
ＳＴＢ スタンバイ信号
Ｖref リファレンス電圧
Ｖclmp クランプ電圧
ＷＲＳ ライトリード制御信号
Ｖsa センスアンプ出力
Ｖra リファレンスアンプ出力

Claims (13)

1. 相変化素子メモリ装置のメモリ読み出し回路において、カラム選択スイッチと、前記相変化素子のビット線の電圧及び電流を制御するバイアス回路を含むセンスアンプとを備え、
   前記センスアンプのバイアス回路は、読み出しサイクルにおいて、前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として、前記相変化素子に流す電流を前記相変化素子がリセット状態へ変化するメルト温度を超えない電流値である最小リセットプログラム電流と同等またはそれ以下の電流に制御し、読み出すことを特徴とするメモリ読み出し回路。
2. 相変化素子メモリ装置のメモリ読み出し回路において、カラム選択スイッチと、センスアンプとを備え、前記センスアンプは読み出しサイクルにおいて、前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として読み出し、
   さらに前記カラム選択スイッチと前記センスアンプとの接続ノードに接続された徐冷回路を備え、前記選択された相変化素子からの読み出しデータをラッチした後に、前記徐冷回路は前記選択された相変化素子に流れる電流を減少させ、前記選択された相変化素子を徐冷することでセット状態にリストアすることを特徴とするメモリ読み出し回路。
3. 前記徐冷回路は、徐冷制御信号により前記接続ノードと電源間のインピーダンスを変化させることで前記選択された相変化素子に流れる電流を減少させることを特徴とする請求項２に記載のメモリ読み出し回路。
4. 前記徐冷回路は、前記接続ノードと電源間とに直列接続された第１、第２のトランジスタと比較回路から構成され、前記第１のトランジスタは前記徐冷信号により流れる電流を制御され、前記比較回路は前記接続ノードの電圧と、クランプ電圧とを入力され、その出力を前記第２のトランジスタのゲート入力とし、前記接続ノードの電圧を制御することを特徴とする請求項３に記載のメモリ読み出し回路。
5. 前記徐冷回路は、徐冷制御信号により前記接続ノードと接地電圧間のインピーダンスを変化させることで前記選択された相変化素子に流れる電流を減少させることを特徴とする請求項２に記載のメモリ読み出し回路。
6. 前記徐冷回路はトランジスタから構成され、前記トランジスタは、ドレインを前記接続ノードに、ソースを接地電圧に接続され、ゲートに入力された徐冷制御信号により導通されることを特徴とする請求項５に記載のメモリ読み出し回路。
7. 前記徐冷回路はインバータ回路から構成され、前記インバータ回路は負荷トランジスタとドライブトランジスタとを備え、その出力を前記接続ノードに接続され、入力された徐冷制御信号により、前記インバータ回路のドライブトランジスタが導通することを特徴とする請求項５に記載のメモリ読み出し回路。
8. 請求項２乃至７のいずれかに記載のメモリ読み出し回路を備えたことを特徴とする相変化メモリ装置。
9. 相変化素子メモリ装置のメモリ読み出し方式において、メモリ読み出し回路はカラム選択スイッチと、前記相変化素子のビット線の電圧及び電流を制御するバイアス回路を含むセンスアンプとを備え、
   読み出しサイクルの読み出し期間において、前記センスアンプは前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として、前記相変化素子に流す電流を前記相変化素子がリセット状態へ変化するメルト温度を超えない電流値である最小リセットプログラム電流と同等またはそれ以下の電流に制御し、読み出すことを特徴とするメモリ読み出し方式。
10. 相変化素子メモリ装置のメモリ読み出し方式において、メモリ読み出し回路はカラム選択スイッチと、センスアンプとを備え、読み出しサイクルの読み出し期間において、前記センスアンプは前記カラム選択スイッチにより選択された相変化素子に印加される読み出し電圧をホールド電圧以上、遷移電圧よりも低い電圧とし、前記選択された相変化素子がセット状態の場合にはダイナミック状態として読み出し、
    さらにラッチ増幅回路と前記カラム選択スイッチと前記センスアンプとの接続ノードに接続された徐冷回路とを備え、読み出し期間において、前記センスアンプは前記選択された相変化素子のデータを読み出し、前記ラッチ増幅回路はそのデータをラッチし、その後、前記徐冷回路は前記選択された相変化素子に流れる電流を減少させ、前記選択された相変化素子を徐冷することでセット状態にリストアする徐冷期間を有することを特徴とするメモリ読み出し方式。
11. 前記徐冷期間には、徐冷制御信号により前記徐冷回路からの供給電流を減少させることで、前記選択された相変化素子に流れる電流を減少させることを特徴とする請求項１０に記載のメモリ読み出し方式。
12. 前記徐冷期間には、徐冷制御信号により前記徐冷回路へ分流する電流を増大させることで、前記選択された相変化素子に流れる電流を減少させることを特徴とする請求項１０に記載のメモリ読み出し方式。
13. 請求項１０乃至１２のいずれかに記載のメモリ読み出し方式により読み出し動作することを特徴とする相変化メモリ装置。

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