KR102024523B1 - 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 구동 방법이 제공된다. 비휘발성 메모리 장치의 구동 방법은, 비휘발성 메모리 셀에 대해, 미리 정한 레벨 이상의 센싱 마진을 확보할 수 있는 리드 전압을 결정하고, 비휘발성 메모리 셀에 저장된 데이터를 리드할 시, 결정된 리드 전압이 비휘발성 메모리 셀에 인가되도록 클램핑 전압을 조절하거나 비휘발성 메모리 셀과 접속된 라인 저항을 조절하는 것을 포함한다.

Description

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법{Nonvolatile memory device using variable resistive element and driving method thereof}
본 발명은 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 리드 신뢰성이 향상된 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 리드 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 비휘발성 메모리 셀에 대해, 미리 정한 레벨 이상의 센싱 마진을 확보할 수 있는 리드 전압을 결정하고, 비휘발성 메모리 셀에 저장된 데이터를 리드할 시, 결정된 리드 전압이 비휘발성 메모리 셀에 인가되도록 클램핑 전압을 조절하거나 비휘발성 메모리 셀과 접속된 라인 저항을 조절하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 클램핑 전압을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 상기 클램핑 전압을 조절하는 것을 포함하고, 상기 라인 저항을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 상기 라인 저항을 조절하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클램핑 전압을 조절하는 것은, 클램핑 트랜지스터에 인가되는 제어 전압의 크기를 상기 비휘발성 메모리 셀의 위치에 따라 조절함으로써 상기 클램핑 전압을 조절하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클램핑 전압을 조절하는 것은, 클램핑 트랜지스터에 일정 크기의 제어 전압을 인가시키고, 상기 클램핑 트랜지스터의 문턱 전압을 상기 비휘발성 메모리 셀의 위치에 따라 조절함으로써 상기 클램핑 전압을 조절하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 라인 저항을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 가변 저항의 저항 값을 조절함으로써 상기 라인 저항을 조절하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 라인 저항을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 트랜지스터 스택에 포함된 일부 트랜지스터를 턴 온시킴으로써 상기 라인 저항을 조절하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 리드 전압은 상기 센싱 마진이 최대가 되는 최적 전압일 수 있다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 셀은 저항체를 이용한 비휘발성 메모리 셀일 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 상기 저항체를 이용한 비휘발성 메모리 셀은 PRAM(Phase change Random Access Memory) 셀과 RRAM(Resistive Random Access Memory) 셀 중 적어도 하나일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 저항성 메모리 셀, 제1 센싱 노드에 보상 전류를 제공하는 전류 소스, 제1 센싱 노드에 연결되어 제1 센싱 노드의 레벨 변화를 센싱하는 센스 앰프, 저항성 메모리 셀과 제1 센싱 노드 사이에 연결되고, 외부로부터 제어 전압을 인가받아 클램핑 전압을 출력하는 클램핑부, 및 클램핑부와 저항성 메모리 셀 사이 및 저항성 메모리 셀과 접지단 사이에 존재하는 라인 저항을 포함하되, 저항성 메모리 셀에 저장된 데이터를 리드할 시, 미리 정한 레벨 이상의 센싱 마진을 확보할 수 있는 리드 전압이 저항성 메모리 셀에 인가되도록 클램핑 전압이 조절되거나 라인 저항이 조절된다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 장치는 상기 제1 센싱 노드에 접속된 키퍼 트랜지스터를 더 포함하되, 상기 클램핑 전압과 상기 라인 저항은 상기 키퍼 트랜지스터가 턴 오프되기 전에 조절될 수 있다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 장치는 상기 클램핑부와 상기 라인 저항 사이에 배치된 제2 센싱 노드를 더 포함하고, 상기 제2 센싱 노드에는 상기 클램핑 전압이 인가되고, 상기 저항성 메모리 셀에는 상기 클램핑 전압으로부터 상기 라인 저항에 의해 전압 강하된 전압이 인가될 수 있다.
본 발명의 몇몇 실시예에서, 상기 클램핑 전압은 상기 클램핑부에 포함된 클램핑 트랜지스터에 인가되는 제어 전압의 크기를 상기 저항성 메모리 셀의 위치에 따라 조절함으로써 조절될 수 있다.
본 발명의 몇몇 실시예에서, 상기 라인 저항은 가변 저항과 기생 저항을 포함하고, 상기 저항성 메모리 셀의 위치에 따라 상기 가변 저항의 저항 값이 조절됨으로써 상기 라인 저항이 조절될 수 있다.
본 발명의 몇몇 실시예에서, 상기 라인 저항은 트랜지스터 스택과 기생 저항을 포함하고, 상기 저항성 메모리 셀의 위치에 따라 상기 트랜지스터 스택에 포함된 일부 트랜지스터를 턴 온시킴으로써 상기 라인 저항이 조절될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 4는 인가되는 전압에 따른 비휘발성 메모리 셀의 센싱 마진 변화를 도시한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 6은 도 5의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 도시한 순서도이다.
도 8 및 도 9는 도 7의 클램핑 전압 조절 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 도시한 순서도이다.
도 11 및 도 12는 도 10의 라인 저항 조절 방법을 설명하기 위한 도면들이다.
도 13 내지 도 17은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면들이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 23은 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다.
도 24는 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
도 25는 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "연결된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 연결된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 연결된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치될 수 있다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다. 각 저항성 메모리 셀(MC)은 가변 저항 소자(B)와, 가변 저항 소자(B)에 흐르는 전류를 제어하는 억세스 소자(A)를 포함할 수 있다.
또는, 메모리 셀 어레이는 도 3에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 2에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 4는 인가되는 전압에 따른 비휘발성 메모리 셀의 센싱 마진 변화를 도시한 그래프이다.
도 4를 참조하면, 각 저항성 메모리 셀(도 2의 MC)은 인가되는 전압에 따라 서로 다른 센싱 마진을 가질 수 있다. 여기서, 센싱 마진이란 저항성 메모리 셀(도 2의 MC)에 저장된 0데이터와 1데이터를 얼마나 잘 구별할 수 있는 지를 나타내는 지표이다.
예를 들어, 저항성 메모리 셀(도 2의 MC)에, 리드 전압(Vread)을 인가할 경우, 저항성 메모리 셀(도 2의 MC)에 저장된 0데이터와 1데이터를 일정 레벨(L) 이상의 센싱 마진으로 리드해낼 수 있다. 특히, 저항성 메모리 셀(도 2의 MC)에, 리드 전압(Vread) 중 최적 전압(Vopt)을 인가할 경우, 저항성 메모리 셀(도 2의 MC)에 저장된 0데이터와 1데이터를 최대 레벨의 센싱 마진으로 리드해낼 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 6은 도 5의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 전류 소스(140), 제1 센싱 노드(SN1), 클램핑부(160), 센스 앰프(180), 제2 센싱 노드(SN2), 저항성 메모리 셀(170) 등을 포함할 수 있다.
도시된 저항성 메모리 셀(170)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기서, 저항성 메모리 셀(170)이 PRAM인 경우에는, 저항성 메모리 셀(170)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다. 여기서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다.
상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀(170)이 RRAM인 경우에는, 가변 저항 소자(GST)는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자(GST) 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀(170)을 관통하여 흐르는 셀 전류(Ic)의 전류 경로(current path)가 된다.
전류 소스(140)는 제1 센싱 노드(SN1)에 보상 전류(Ib)를 제공할 수 있다. 구체적으로, 전류 소스(140)는 선택된 저항성 메모리 셀(170)을 관통하여 흐르는 셀 전류(Ic)에 의해 발생하는 제1 센싱 노드(SN1)의 레벨 감소를 보상하기 위해, 제1 센싱 노드(SN1)에 보상 전류(Ib)를 제공할 수 있다. 이러한 전류 소스(140)는 전원 전압과 제1 센싱 노드(SN1) 사이에 연결된 PMOS 트랜지스터와, 전원 전압과 접지 전압 사이에 연결된 PMOS 트랜지스터와 소오스를 포함할 수 있다. 여기서, 2개의 PMOS 트랜지스터는 게이트가 서로 연결되어 있고, 전류 미러(current mirror) 형태일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
클램핑부(160)는 저항성 메모리 셀(170)과 제1 센싱 노드(SN1) 사이에 연결되고, 제1 센싱 노드(SN1)와 제2 센싱 노드(SN2)가 배치된 비트 라인의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth_gst) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth_gst) 이상의 레벨이 되면, 선택된 저항성 메모리 셀(170)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(160)는 도 6에서 도시된 바와 같이, 외부로부터 제어 전압(Vcon)을 인가받아 제2 센싱 노드(SN2)에 클램핑 전압(Vcmp)을 출력하는 클램핑 트랜지스터의 역할을 하는 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 클램핑부(160)가 출력하는 클램핑 전압(Vcmp)은 제어 전압(Vcon)에서 제1 NMOS 트랜지스터(MN1)의 문턱 전압(Vth_mn1)을 차감한 전압일 수 있다. 즉, 제2 센싱 노드(SN2)에 인가되는 클램핑 전압(Vcmp)은 아래와 같은 수학식1로 표현될 수 있다.
(수학식1)
Vcmp = Vcon - Vth_mn1
한편, 이렇게 비트 라인에 인가된 클램핑 전압(Vcmp)은 셀 영역(CA)에 존재하는 기생 저항(Rpar)과 저항성 메모리 셀(170)의 저항에 의해 분배되게 된다. 구체적으로, 비트 라인의 셀 영역(CA)에는, 도시된 것과 같이, 비트 라인 선택 트랜지스터로 사용되는 제2 및 제3 NMOS 트랜지스터(MN2, MN3)와, 워드 라인 선택 트랜지스터로 사용되는 제4 및 제 5 NMOS 트랜지스터(MN4, MN5)가 존재할 수 있다. 여기서, 제2 NMOS 트랜지스터(MN2)는 예를 들어, 글로벌 비트 라인 신호에 게이팅되고, 제3 NMOS 트랜지스터(MN3)는 예를 들어, 로컬 비트 라인 신호에 게이팅되고, 제4 NMOS 트랜지스터(MN2)는 예를 들어, 메인 워드 라인 신호에 게이팅되고, 제5 NMOS 트랜지스터(MN5)는 예를 들어, 서브 워드 라인 신호에 게이팅될 수 있다.
이러한 제2 내지 제5 NMOS 트랜지스터들(MN2~MN5)은 비트 라인에 인가된 클램핑 전압(Vcmp)을 전압 강하시키는 기생 저항(Rpar)의 역할을 하게 된다. 즉, 저항성 메모리 셀(170)에 인가되는 전압(Vgst)은 클램핑 전압(Vcmp)으로부터 기생 저항(Rpar)에 의해 전압 강하된 전압이 된다. 즉, 저항성 메모리 셀(170)에 인가되는 전압(Vgst)은 아래 수학식2와 같게 된다.
(수학식2)
Vgst = Rgst / (Rgst + Rpar) * Vcmp = Rgst / (Rgst + Rpar) * (Vcon Vth_mn1)
한편, 센스 앰프(180)는 제1 센싱 노드(SN1)에 연결되고, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 구체적으로, 센스 앰프(180)는 제1 센싱 노드(SN1)의 레벨과 기준 레벨(Vr)을 비교하여, 비교 결과를 출력한다. 센스 앰프(180)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
전술한 것과 같이, 리드 구간 동안, 보상 전류(Ib)는 일정하고 셀 전류(Ic)는 저항성 메모리 셀(170)의 저항에 따라 그 값이 달라지므로, 제1 센싱 노드(SN1)의 레벨은 저항성 메모리 셀(170)의 저항에 따라 변화게 된다. 따라서, 이러한 센스 앰프(180)의 출력을 리드하면, 저항성 메모리 셀(170)에 저장된 데이터를 리드할 수 있게 된다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 센싱 노드(SN1)와 센스 앰프(180) 사이에는 센스 앰프(180)가 인에이블되기 전 일정 시간 동안 제1 센싱 노드(SN1)의 레벨을 프리 전압(Vpre) 레벨로 유지시키는 키퍼 트랜지스터를 포함할 수 있다. 이러한 키퍼 트랜지스터는 선택 신호(SEL)fh 게이팅되는 제6 NMOS 트랜지스터(MN6)로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 도시한 순서도이다. 도 8 및 도 9는 도 7의 클램핑 전압 조절 방법을 설명하기 위한 도면들이다.
먼저, 도 7을 참조하면, 비휘발성 메모리 장치의 리드 구간 동안, 저항성 메모리 셀(170)에 인가할 리드 전압(Vread)을 결정한다(S100). 여기서, 리드 전압(Vread)은 앞서 도 4에 도시된 것과 같이 일정 레벨(L)의 센싱 마진을 확보할 수 있는 전압으로 결정될 수 있다. 특히, 본 발명의 몇몇 실시예에서, 리드 전압(Vread)은 센싱 마진이 최대가 되는 최적 전압(Vopt)이 될 수도 있다.
다음, 도 7을 참조하면, 저항성 메모리 셀(170)에 저장된 데이터를 리드할 시, 결정된 리드 전압(Vread)이 저항성 메모리 셀(170)에 인가되도록 클램핑 전압(Vcmp)을 조절한다(S110).
이렇게 클램핑 전압(Vcmp)을 조절하는 하나의 방법으로는, 예를 들어, 도 8에 도시된 것과 같이, 클램핑 트랜지스터(MN1)에 인가되는 제어 전압(Vcon)의 크기를 저항성 메모리 셀(170)의 위치에 따라 조절하는 것을 들 수 있다. 이렇게 제어 전압(Vcon)이 조절되면, 클램핑 전압(Vcmp)은 앞서 설명한 수학식1에 의해 같이 조절될 수 있다.
앞서 수학식2에서 살펴본 것과 같이, 저항성 메모리 셀(170)에 인가되는 전압(Vgst)은 기생 저항(Rpar)의 크기에 따라 변경되게 된다. 그런데, 기생 저항(Rpar)은 저항성 메모리 셀(170)의 위치에 따라 그 저항 값이 바뀌므로, 본 실시예에서는 이를 고려하여, 클램핑 트랜지스터(MN1)에 인가되는 제어 전압(Vcon)의 크기를 저항성 메모리 셀(170)의 위치에 따라 조절할 수 있다.
예를 들어, 클램핑 트랜지스터(MN1)로부터 가까이 배치된 저항성 메모리 셀(170)의 기생 저항(Rpar)은 클램핑 트랜지스터(MN1)로부터 멀리 배치된 저항성 메모리 셀(170)의 기생 저항(Rpar)보다 그 저항 값이 작을 것이다. 따라서, 예를 들어, 저항성 메모리 셀(170)에 저장된 데이터를 리드할 때 그 위치에 관계 없이 저항성 메모리 셀(170)에 동일한 최적 전압(도 4의 Vopt)을 인가하기 위해서는, 저항성 메모리 셀(170)이 클램핑 트랜지스터(MN1)로부터 가까이 배치된 경우보다, 저항성 메모리 셀(170)이 클램핑 트랜지스터(MN1)로부터 멀리 배치된 경우에 더 큰 제어 전압(Vcon)을 인가하여야 한다. 왜냐하면, 저항성 메모리 셀(170)이 클램핑 트랜지스터(MN1)로부터 멀리 배치된 경우의 기생 저항(Rpar)이 저항성 메모리 셀(170)이 클램핑 트랜지스터(MN1)로부터 가까이 배치된 경우의 기생 저항(Rpar)보다 더 클 것이기 때문이다.
이처럼, 저항성 메모리 셀(170)에 저장된 데이터를 리드할 때 그 위치에 관계 없이 저항성 메모리 셀(170)에 동일한 최적 전압(도 4의 Vopt)을 인가될 경우, 도 4의 최대 센싱 마진을 확보할 수 있다. 따라서, 비휘발성 메모리 장치의 리드 신뢰성이 향상될 수 있다.
한편, 저항성 메모리 셀(170)의 위치에 따라 서로 다르게 조절되는 제어 전압(Vcon)은 키퍼 트랜지스터(MN6)가 턴 오프되기 전에 디벨롭(develop)될 수 있다. 즉, 다시 말해, 선택 신호(SEL)가 인가됨으로써 키퍼 트랜지스터(MN6)가 턴 온되어 있는 동안, 제어 전압(Vcon)의 레벨이 저항성 메모리 셀(170)의 위치에 따라 결정될 수 있다. 이렇게, 제어 전압(Vcon)이 키퍼 트랜지스터(MN6)가 턴 온되어 있는 동안 디벨롭(develop)됨으로써 센스 앰프(180)의 동작 신뢰성이 보장될 수 있다.
한편, 클램핑 전압(Vcmp)을 조절하는 방법이 이에 제한되는 것은 아니다. 그 다른 예로, 예를 들어, 도 9에 도시된 것과 같이, 저항성 메모리 셀(170)의 위치에 따라 클램핑 트랜지스터(MN1)의 크기, 또는 클램핑 트랜지스터(MN1)에 인가되는 바디 바이어스(body bias)를 조절함으로써 클램핑 전압(Vcmp)을 조절할 수도 있다.
구체적으로, 앞서 살펴본 수학식1에서, 제2 센싱 노드(SN2)에 인가되는 클램핑 전압(Vcmp)은 제어 전압(Vcon)에서 클램핑 트랜지스터(MN1)의 문턱 전압(Vth_mn1)을 차감한 전압이므로, 저항성 메모리 셀(170)의 위치에 관계 없이 일정 크기의 제어 전압(Vcon)을 클램핑 트랜지스터(MN1)에 인가시키고, 클램핑 트랜지스터(MN1)의 크기, 또는 클램핑 트랜지스터(MN1)에 인가되는 바디 바이어스(body bias)를 조절을 통해 클램핑 트랜지스터(MN1)의 문턱 전압(Vth_mn1)을 조절함으로써 클램핑 전압(Vcmp)을 조절할 수도 있다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 도시한 순서도이다. 도 11 및 도 12는 도 10의 라인 저항 조절 방법을 설명하기 위한 도면들이다.
먼저, 도 10을 참조하면, 비휘발성 메모리 장치의 리드 구간 동안, 저항성 메모리 셀(170)에 인가할 리드 전압(Vread)을 결정한다(S200). 여기에서도, 리드 전압(Vread)은 앞서 도 4에 도시된 것과 같이 일정 레벨(L)의 센싱 마진을 확보할 수 있는 전압으로 결정될 수 있다. 또한, 본 발명의 몇몇 실시예에서, 리드 전압(Vread)은 센싱 마진이 최대가 되는 최적 전압(Vopt)이 될 수도 있다.
다음, 도 10을 참조하면, 저항성 메모리 셀(170)에 저장된 데이터를 리드할 시, 결정된 리드 전압(Vread)이 저항성 메모리 셀(170)에 인가되도록 라인 저항을 조절한다(S210).
여기서, 라인 저항은 클램핑부(160)와 저항성 메모리 셀(170) 사이 및 저항성 메모리 셀(170)과 접지단 사이에 존재하는 저항을 의미할 수 있다. 이러한 라인 저항의 한 예로, 저항성 메모리 셀(170)의 위치에 따라 서로 다른 값을 갖는 기생 저항(Rpar)이 있음은 앞서 설명한 바 있다.
이러한 라인 저항을 조절하는 하나의 방법으로는, 예를 들어, 도 11에 도시된 것과 같이, 라인 저항으로 가변 저항(Rv)을 추가하는 방법을 들 수 있다. 즉, 이 경우, 라인 저항은 가변 저항(Rv)과 기생 저항(Rpar)으로 이루어지게 되는데, 저항성 메모리 셀(170)의 위치에 따라 변하는 기생 저항(Rpar)의 저항 값을 별도의 가변 저항(Rv)으로 보상함으로써, 비휘발성 메모리 장치의 리드 동작 시, 저항성 메모리 셀(170)에 앞서 결정한 리드 전압(Vread)이 인가되도록 할 수 있다.
도 11은 이러한 가변 저항(Rv)의 일 예를 도시한 것으로, 저항성 메모리 셀(170)의 위치에 따라 서로 다른 값을 갖는 제1 내지 제3 신호(Sa, Sb, Sc)에 따라 온/오프되는 스위치들과, 제1 내지 제3 저항(Ra, Rb, Rc)를 포함하는 가변 저항(Rv)의 예를 들고 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 가변 저항(Rv)의 구성은 이와 다르게 얼마든지 변형될 수 있다.
한편, 라인 저항을 조절하는 다른 방법으로는, 예를 들어, 도 12에 도시된 것과 같이, 라인 저항으로 트랜지스터 스택(Tst)을 추가하는 방법을 들 수 있다. 이 경우, 라인 저항은 트랜지스터 스택(Tst)에서 턴온되는 트랜지스터들(MN11~MN16)에 의한 저항과 기생 저항(Rpar)으로 이루어지게 되는데, 저항성 메모리 셀(170)의 위치에 따라 변하는 기생 저항(Rpar)의 저항 값을 트랜지스터 스택(Tst)에 포함된 트랜지스터들(MN11~MN16)을 턴온시켜 보상함으로써, 비휘발성 메모리 장치의 리드 동작 시, 저항성 메모리 셀(170)에 앞서 결정한 리드 전압(Vread)이 인가되도록 할 수 있다.
도 12는 이러한 트랜지스터 스택(Tst)의 일 예를 도시한 것이다. 예를 들어, 저항성 메모리 셀(170)이 클램핑 트랜지스터(MN1)로부터 가까이 배치될 경우, 기생 저항(Rpar)의 크기가 상대적으로 작으므로, 트랜지스터 스택(Tst)에 포함된 3개의 트랜지스터(MN14~MN16)를 턴온시켜 라인 저항을 크게하고, 저항성 메모리 셀(170)이 클램핑 트랜지스터(MN1)로부터 멀리 배치될 경우, 기생 저항(Rpar)의 크기가 상대적으로 크므로, 트랜지스터 스택(Tst)에 포함된 1개의 트랜지스터(MN11) 만을 턴온시켜 라인 저항을 작게함으로써, 저항성 메모리 셀(170)에 앞서 결정한 리드 전압(Vread)이 인가되도록 할 수 있다.
비록, 도 12에는 트랜지스터 스택(Tst)의 일 예로, 저항성 메모리 셀(170)의 위치에 따라 서로 다른 값을 갖는 제4 내지 제6 신호(Se, Sp, Sg)에 따라 각각 온/오프되는 6개의 NMOS 트랜지스터들(MN11~MN16)이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 트랜지스터 스택(Tst)의 구성은 이와 다르게 얼마든지 변형될 수 있다.
도 13 내지 도 17은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 여기서, 도 13 내지 도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 사용하는 메모리 시스템에 관한 것이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 13을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(1202), 스피커(speaker)(1203), 마이크로폰(microphone)(1204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(1206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(1210), 무선 신호를 전달하거나 받기 위한 RF 회로(1211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 비휘발성 메모리 장치(1207), ROM(1208), SRAM(1209)를 포함할 수 있다. 비휘발성 메모리 장치(1207)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(1208)은 프로그램을 저장할 수 있고, SRAM(1209)은 시스템 컨트롤 마이크로컴퓨터(1212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(1212)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 14를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(1221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(1222), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)을 적어도 하나 포함할 수 있다. 컨트롤러(1222)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(1222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(1207), 인터페이스부(1221)와 커플링되어 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 15를 참조하면, 디지털 스틸 카메라는 바디(1301), 슬롯(1302), 렌즈(303), 디스플레이부(1308), 셔터 버튼(1312), 스트로브(strobe)(1318) 등을 포함한다. 특히, 슬롯(1308)에는 메모리 카드(1331)가 삽입될 수 있고, 메모리 카드(1331)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)를 적어도 하나 포함할 수 있다.
메모리 카드(1331)가 접촉형(contact type)인 경우, 메모리 카드(1331)가 슬롯(1308)에 삽입될 때 메모리 카드(1331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(1331)가 비접촉형(non-contact type)인 경우, 메모리 카드(1331)는 무선 신호를 통해서 메모리 카드(1331)와 통신하게 된다.
도 16은 도 14의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 16을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 17를 참조하면, 이미지 센서 시스템은 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 비휘발성 메모리 장치(1354)는 버스(1352)를 통해서 서로 통신한다. 이미지 센서(1332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
도 18는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도시된 것과 같이, 메모리(3010)은 메모리 컨트롤러(3020)과 커플링된다. 메모리(3010)은 전술한 실시예들 중 어느 것이어도 무방하다. 메모리 컨트롤러(3020)는 메모리(3010)의 동작 제어를 위해 입력 신호를 제공한다. 예를 들어, 메모리 컨트롤러(3020)은 커맨트(CMD)와 어드레스 신호를 보낼 수 있다. 메모리 컨트롤러(3020)는 메모리 인터페이스, 호스트 인터페이스, ECC회로, CPU(central processing unit), 버퍼 메모리 등을 포함할 수 있다. 메모리 인터페이스는 데이터를 버퍼 메모리로부터 메모리(3010)으로 전송할 수 있고, 메모리(3010)으로부터 데이터를 읽어 버퍼 메모리로 전송할 수도 있다. 또한, 메모리 인터페이스는 커맨드 또는 어드레스를 외부 호스트로부터 메모리(3010)으로 전송할 수 있다.
호스트 인터페이스는 외부 호스트와 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) 등을 통해서 통신할 수 있다.
본 발명의 실시예들에 따른 메모리 시스템은, ECC회로를 가질 수 있다. ECC회로는 메모리(3010)에 전송되는 데이터를 이용하여 패러티 비트를 생성할 수 있다. 생성된 패러티 비트는 메모리(3010)의 특정 영역에 데이터와 함께 저장될 수 있다. ECC 회로는 메모리(3010)에서 리드되는 데이터의 에러를 감지한다. 만약 감지된 에러가 수정가능하면, ECC회로는 데이터를 수정한다.
CPU는 호스트 인터페이스 또는 메모리 인터페이스를 통해서 외부 호스트 또는 메모리(3010)을 제어한다. CPU는 메모리를 구동하는 펌웨어에 따라서, 라이트, 리드, 이레이즈 동작을 제어할 수 있다.
버퍼 메모리는 외부 소스트로부터 제공된 라이트 데이터 또는 메모리(3010)로부터 리드된 데이터를 일시적으로 저장한다. 또한, 버퍼 메모리는 메모리(3010)에 저장될 메타 데이터 또는 캐쉬 데이터를 저장할 수 있다. 갑작스런 파워 오프 동작 중에, 버퍼 메모리에 저장되어 있는 메타 데이터 또는 캐쉬 데이터는 메모리(3010)에 저장될 수 있다. 버퍼 데이터는 DRAM 또는 SRAM 일 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다. 도 19의 메모리 시스템은 도 18의 메모리 시스템과 실질적으로 동일하다. 다른 점은, 메모리(3010), 메모리 컨트롤러(3020)은 카드(3130)에 임베디드된다는 점이다. 예를 들어, 카드(3130)은 플래쉬 메모리 카드일 수 있다. 즉, 카드(3130)는 디지털 카메라, 퍼스널 컴퓨터 등과 같은 소비자 전자 기기에 사용되는 스탠다드 제품일 수 있다. 메모리 컨트롤러(3020)는 다른 장치(외부 장치)로부터 제공된 제어 신호에 따라서 메모리(3010)를 제어할 수 있다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 도시된 것과 같이, 메모리(3010)은 호스트 시스템(3210)에 커플링될 수 있다. 호스트 시스템(3210)는 퍼스널 컴퓨터, 디지털 카메라 등과 같은 프로세싱 시스템일 수 있다. 호스트 시스템(3210)은 지울 수 있는 저장 장치로서 메모리(3010)을 사용할 수 있다. 전술한 것과 같이, 호스트 시스템(3210)은 메모리(3010)를 제어하기 위해 입력 신호를 제공할 수 있다. 예를 들어, 호스트 시스템(3210)은 커맨드(CMD)와 어드레스 신호를 제공할 수 있다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 호스트 시스템(3210)과 카드(3130)이 커플링된다. 호스트 시스템(3210)이 제어 신호를 카드(3130)에 제공하여, 메모리 컨트롤러(3020)가 메모리(3010)을 제어하도록 한다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 메모리(3010)는 컴퓨터 시스템(3410) 내의 CPU(3120)에 저장된다. 예를 들어, 컴퓨터 시스템(3410)는 퍼스널 컴퓨터, PDA 등일 수 있다. 메모리(3010)는 버스 등을 통해서 CPU(3120)과 직접 연결될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 SCM(storage class memory)으로 사용될 수 있다. SCM은 비휘발성 특성과 억세스 특성을 동시에 지닌 일반적 메모리 컨셉을 의미한다. SCM은 데이터 저장 영역 및 프로그램 동작 영역으로 사용될 수 있다.
전술한 PRAM, RRAM, MRAM 등의 저항체를 이용한 비휘발성 메모리 장치는 SCM으로 사용될 수 있다. 이러한 SCM은 플래쉬 메모리를 대신하여 데이터 저장 메모리로 사용될 수도 있고, SRAM을 대신하여 메인 메모리로 사용될 수 있다. 하나의 SCM은 플래쉬 메모리와 SRAM을 대체할 수 있다.
도 23는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다. 메모리 시스템(4100)은 CPU(4110), SDRAM(4120), 플래시 메모리를 대신하여 사용된 SCM(4130)을 포함한다.
메모리 시스템(4100)에서, SCM(4130)의 데이터 억세스 스피드는 플래시 메모리의 스피드보다 빠르다. 예를 들어, PC 환경에서, CPU(4110)은 4GHz로 동작할 때, SCM의 일종인 PRAM의 억세스 속도는 플래시의 억세스 속도보다 약 32배 빠르다. 따라서, 메모리 시스템(4100)은 플래쉬 메모리를 장착한 메모리 시스템보다 더 빠른 스피드 억세스 이득(higher-speed access gain)을 얻을 수 있다.
도 24은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4200)은 CPU(4210), SDRAM을 대신하여 사용된 SCM(4220), 플래쉬 메모리(4230)을 포함한다.
메모리 시스템(4200)에서, SCM(4220)의 파워 사용은 SDRAM의 파워 사용보다 작다. 컴퓨터 시스템의 메인 메모리에 의해 사용된 에너지는, 전체 시스템에서 사용되는 에너지의 약 40% 정도이다. 그러므로, 많은 사람들이 메인 메모리에서 사용되는 에너지를 줄이기 위한 노력한다. SCM은 동적 에너지 사용을 평균적으로 약 53% 절감할 수 있고, 전력 누수로 인한 에너지 사용을 평균적으로 약 73% 절감할 수 있다. 그 결과, 메모리 시스템(4200)은 SDRAM을 장착한 메모리 시스템보다 에너지를 절감할 수 있다.
도 25는 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4300)은 CPU(4310), SDRAM 및 플래쉬 메모리를 대신하여 사용된 SCM(4320)을 포함한다. SCM(4320)은 SDRAM 대신 메인 메모리로 사용되고, 플래쉬 메모리 대신 데이터 저장 메모리로 사용된다. 이러한 메모리 시스템(4300)은 데이터 억세스 스피드, 로우 파워, 스페이스 활용, 비용 등에서 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
140: 전류 소스 160: 클램핑부
170: 저항성 메모리 셀 180: 센스 앰프

Claims (10)

  1. 비휘발성 메모리 셀에 대해, 미리 정한 레벨 이상의 센싱 마진을 확보할 수 있는 리드 전압을 결정하고,
    상기 비휘발성 메모리 셀에 저장된 데이터를 리드할 시, 상기 결정된 리드 전압이 상기 비휘발성 메모리 셀에 인가되도록, 클램핑부에 인가되는 클램핑 전압을 조절하여, 상기 클램핑부와 상기 비휘발성 메모리 셀 사이의 센싱 전압을 조절하거나 상기 비휘발성 메모리 셀과 접속된 라인 저항을 조절하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  2. 제 1항에 있어서,
    상기 클램핑 전압을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 상기 클램핑 전압을 조절하는 것을 포함하고,
    상기 라인 저항을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 상기 라인 저항을 조절하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  3. 제 2항에 있어서,
    상기 클램핑 전압을 조절하는 것은, 클램핑 트랜지스터에 인가되는 제어 전압의 크기를 상기 비휘발성 메모리 셀의 위치에 따라 조절함으로써 상기 클램핑 전압을 조절하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  4. 제 2항에 있어서,
    상기 클램핑 전압을 조절하는 것은, 클램핑 트랜지스터에 일정 크기의 제어 전압을 인가시키고, 상기 클램핑 트랜지스터의 문턱 전압을 상기 비휘발성 메모리 셀의 위치에 따라 조절함으로써 상기 클램핑 전압을 조절하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  5. 제 2항에 있어서,
    상기 라인 저항을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 가변 저항의 저항 값을 조절함으로써 상기 라인 저항을 조절하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  6. 제 2항에 있어서,
    상기 라인 저항을 조절하는 것은, 상기 비휘발성 메모리 셀의 위치에 따라 트랜지스터 스택에 포함된 일부 트랜지스터를 턴 온시킴으로써 상기 라인 저항을 조절하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  7. 제 1항에 있어서,
    상기 리드 전압은 상기 센싱 마진이 최대가 되는 최적 전압인 비휘발성 메모리 장치의 구동 방법.
  8. 저항성 메모리 셀;
    제1 센싱 노드에 보상 전류를 제공하는 전류 소스;
    상기 제1 센싱 노드에 연결되어 상기 제1 센싱 노드의 레벨 변화를 센싱하는 센스 앰프;
    상기 저항성 메모리 셀과 상기 제1 센싱 노드 사이에 연결되고, 외부로부터 제어 전압을 인가받아 클램핑 전압을 출력하는 클램핑부; 및
    상기 클램핑부와 상기 저항성 메모리 셀 사이 및 상기 저항성 메모리 셀과 접지단 사이에 존재하는 라인 저항을 포함하되,
    상기 저항성 메모리 셀에 저장된 데이터를 리드할 시, 미리 정한 레벨 이상의 센싱 마진을 확보할 수 있는 리드 전압이 상기 저항성 메모리 셀에 인가되도록, 상기 클램핑부에 인가되는 상기 클램핑 전압을 조절하여, 상기 클램핑부와 상기 저항성 메모리 셀 사이의 센싱 전압을 조절하되나 상기 라인 저항이 조절되는 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1 센싱 노드에 접속된 키퍼 트랜지스터를 더 포함하되,
    상기 클램핑 전압과 상기 라인 저항은 상기 키퍼 트랜지스터가 턴 오프되기 전에 조절되는 비휘발성 메모리 장치.
  10. 제 8항에 있어서,
    상기 클램핑부와 상기 라인 저항 사이에 배치된 제2 센싱 노드를 더 포함하고,
    상기 제2 센싱 노드에는 상기 클램핑 전압이 인가되고,
    상기 저항성 메모리 셀에는 상기 클램핑 전압으로부터 상기 라인 저항에 의해 전압 강하된 전압이 인가되는 비휘발성 메모리 장치.
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