KR20110044535A - 비휘발성 메모리 장치, 이를 포함하는 저장 시스템 및 이의 구동 방법 - Google Patents

비휘발성 메모리 장치, 이를 포함하는 저장 시스템 및 이의 구동 방법 Download PDF

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KR20110044535A
KR20110044535A KR1020090101262A KR20090101262A KR20110044535A KR 20110044535 A KR20110044535 A KR 20110044535A KR 1020090101262 A KR1020090101262 A KR 1020090101262A KR 20090101262 A KR20090101262 A KR 20090101262A KR 20110044535 A KR20110044535 A KR 20110044535A
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Abstract

비휘발성 메모리 장치, 이를 포함하는 저장 시스템 및 이의 구동 방법이 제공된다. 상기 비휘발성 메모리 장치는 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이, 적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항를 갖는 온도 보상 회로, 및 상기 메모리 셀 어레이에서 선택된 상기 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하되, 상기 보상 전류의 양은 상기 레퍼런스 셀의 저항에 따라 변경되는 보상부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함한다.
리드(read), 보상부, 클램핑부, 외부 온도, 셋 저항, 리셋 저항, 레퍼런스 셀

Description

비휘발성 메모리 장치, 이를 포함하는 저장 시스템 및 이의 구동 방법{Nonvolatile memory device and storage system having the same, driving method of the nonvolatile memory device}
본 발명은 비휘발성 메모리 장치, 이를 포함하는 저장 시스템 및 이의 구동 방법에 관한 것으로, 보다 상세하게는 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치, 이를 포함하는 저장 시스템 및 이의 구동 방법에 관한 것이다.
상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 즉, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 또는 1데이터로 정의할 수 있다.
상변화 메모리 장치의 리드(read) 동작을 설명하면 다음과 같다. 우선 다수의 상변화 메모리 셀 중 리드할 상변화 메모리 셀을 선택하고, 선택한 상변화 메모리 셀에 전류를 인가하면, 상변화 물질의 저항에 의존적인 관통 전류가 발생된다. 센스 앰프(sense amplifier)는 관통 전류에 의해 변화하는 센싱 노드의 레벨과 기준 레벨을 비교하여 0데이터, 1데이터를 구분하게 된다.
그런데, 외부 온도가 증가함에 따라 상변화 물질의 저항은 작아지게 된다. 예를 들어, 25℃에서 6kΩ인 셋 저항은 85℃에서 3.45kΩ이 되고, 25℃에서 150kΩ인 리셋 저항은 85℃에서 50kΩ이 될 수 있다. 셋 저항이 작아지는 정도에 비해 리셋 저항이 작아지는 정도가 커서 셋 저항과 리셋 저항 사이의 마진(margin)이 줄어들기 때문에, 센스 앰프는 셋 상태와 리셋 상태를 정확하게 구분하지 못할 수 있다. 또한, 리셋 저항이 많이 낮아질 경우, 센스 앰프는 리셋 상태를 셋 상태로 센싱하는 동작 오류를 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 비휘발성 메모리 장치를 포함하는 저장 시스템을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양(aspect)은, 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이, 적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항를 갖는 온도 보상 회로, 및 상기 메모리 셀 어레이에서 선택된 상기 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하 되, 상기 보상 전류의 양은 상기 레퍼런스 셀의 저항에 따라 변경되는 보상부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이, 적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 온도 보상 회로, 및 상기 메모리 셀 어레이에서 선택된 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하는 보상부와, 상기 선택된 비휘발성 메모리 셀과 커플링된 비트 라인과 상기 센싱 노드 사이에 커플링되고, 상기 레퍼런스 셀의 저항에 따라 상기 센싱 노드에서 상기 비트 라인으로 흐르는 클램핑 전류의 양을 조절하는 클램핑부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여, 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은, 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치의 라이트 동작 및 리드 동작을 제어하기 위한 프로세서를 포함하고, 상기 비휘발성 메모리 장치는, 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메 모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이과, 적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 온도 보상 회로와, 상기 메모리 셀 어레이에서 선택된 상기 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하되, 상기 보상 전류의 양은 상기 레퍼런스 셀의 저항에 따라 변경되는 보상부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 구동 방법의 일 태양은, m비트(단, m은 자연수) 레벨 셀을 포함하는 메모리 셀 어레이와, (2m-1)개의 레퍼런스 셀을 포함하는 레퍼런스 세트를 제공하고, 상기 하나의 레퍼런스 세트에 속하는 (2m-1)개의 레퍼런스 셀을 라이트하여, (2m-1)개의 레퍼런스 셀 각각이 서로 다른 저항 분포에 해당하는 저항을 갖도록 하고, 상기 m비트 레벨 셀에 데이터를 라이트하고, 상기 (2m-1)개의 레퍼런스 셀의 저항에 따라 변하는 전류를 상기 m비트 레벨 셀에 제공하여, 상기 m비트 레벨 셀의 데이터를 리드하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
한편, 비휘발성 메모리 장치에 관한 미합중국 등록특허 US6,242,605, 미합중국 공개특허 US2007/0236987, 미합중국 공개특허 US2008/0123389, 미합중국 출원특허 12/461,036, 미합중국 출원특허 (대한민국 출원특허 KR2009-0066990의 미국출원)이 본 명세서에 병합되어 합쳐진다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모 리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(30)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 상변화 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 여기서, 상변화 메모리 셀은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자와, 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함할 수 있다. 여기서, 억세스 소자는 가변 저항 소자와 직렬로 커플링된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 상변화 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치된다. 후술할 온도 센서(도 2의 20), 보상 제어 신호 생성 회로(도 2의 30), 클램핑 제어 신호 생성 회로(도 2의 40)는 주변 회로 영역(30) 내에 배치될 수 있다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도로, 도 2의 데이터 리드 회로, 컬럼 선택 회로, 로우 선택 회로, 선택된 상변화 메모리 셀을 도시한 것이다.
도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 데이터 리드 회로(10), 온도 센서(20), 보상 제어 신호 생성 회로(30), 클램핑 제어 신호 생성 회로(40), 컬럼 선택 회로(50), 로우 선택 회로(60), 상변화 메모리 셀(70)을 포함한다.
도시된 상변화 메모리 셀(70)은 메모리 셀 어레이 내의 다수의 상변화 메모리 셀 중에서 데이터 리드를 하기 위해 선택된 상변화 메모리 셀을 도시한 것이다. 구체적으로, 컬럼 선택 회로(50)는 컬럼 선택 신호(YSEL)를 제공받아 비트 라인(BL)을 선택하고, 로우 선택 회로(60)는 로우 선택 신호(XSEL)를 제공받아 워드 라인(WL)을 선택하여, 데이터 리드할 상변화 메모리 셀(70)을 선택하게 된다.
데이터 리드 회로(10)는 선택된 상변화 메모리 셀(70)에 전류를 인가하고, 선택된 상변화 메모리 셀(70)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 레벨 변화를 감지하여 데이터를 리드한다.
이와 같은 데이터 리드 회로(10)는 프리차지부(12), 보상부(14), 클램핑부(16), 센스 앰프(18)를 포함할 수 있다.
프리차지부(12)는 센싱 동작에 선행되어 프리차지 기간 동안 센싱 노드를 일정 레벨예를 들어, 전원 전압(VDD)으로 프리차지시킨다. 프리차지부(12)는 도 3에 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NS) 사이에 커플링되고, 프리차지 제어 신호(VPRE)를 게이트로 인가받는 PMOS 트랜지스터(MP1)일 수 있다.
보상부(14)는 선택된 상변화 메모리 셀(70)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 레벨 감소를 보상하기 위해, 센싱 노드(NS)에 보상 전류를 제공하는 역할을 한다. 구체적으로 설명하면, 상변화 메모리 셀(70)이 셋 상태인 경우에는 상변화 물질의 저항이 작기 때문에 관통 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 상변화 물질의 저항이 크기 때문에 관통 전류(Icell)의 양이 작다. 여기서, 보상부(14)에서 제공하는 보상 전류의 양은 리셋 상태에서의 관통 전류(Icell)를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 상태에서의 센싱 노드(NS)의 레벨은 일정하게 유지되는 반면, 셋 상태에서의 센싱 노 드(NS)의 레벨은 떨어지게 된다. 따라서, 리셋 상태에서의 센싱 노드(NS)의 레벨과 셋 상태에서의 센싱 노드(NS)의 레벨은 큰 차이를 갖게 되므로, 셋 상태와 리셋 상태를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다. 이러한 보상부(14)는 도 3에서 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NS) 사이에 커플링되고, 보상 제어 신호(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP2)일 수 있다.
클램핑부(16)는 비트 라인(BL)의 레벨을 리드(read)하기 적절한 범위 내로 클램핑시켜 주는 역할을 하는데, 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 상변화 메모리 셀(70)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(16)는 도 3에서 도시된 바와 같이, 비트 라인(BL)과 센싱 노드(NS) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터(MN1)일 수 있다.
센스 앰프(18)는 센싱 노드(NS)의 레벨과 기준 레벨(REF)을 비교하여, 비교 결과를 출력한다. 본 발명의 제1 실시예에서 센스 앰프(18)는 기준 전류에 대해 선택된 상변화 메모리 셀(70)의 비트 라인(BL)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있다.
그런데, 본 발명의 제1 실시예에서 보상부(14)는 외부 온도의 변화에 따라 상기 보상 전류의 양을 조절한다. 또한, 클램핑부(16)는 외부 온도의 변화에 따라 클램핑시키는 비트 라인(BL)의 레벨을 조절할 수 있다. 즉, 클램핑부(16)는 외부 온도가 변함에 따라 센싱 노드(NS)로부터 선택된 상변화 상변화 메모리 셀(70)과 커플링된 비트 라인(BL)으로 흐르는 클램핑 전류의 양을 조절할 수 있다.
이와 같이 보상부(14)와 클램핑부(16)가 외부 온도가 변함에 따라 각각 보상 전류와 클램핑 전류의 양을 조절하는 이유를 도 2 내지 도 6을 참조하여 설명하면 다음과 같다.
도 4은 외부 온도의 변화에 따른 상변화 물질의 저항과의 상관 관계를 나타내는 도면이다. 도 5는 외부 온도의 변화에 따른 상변화 메모리 셀의 셋 저항 분포와 리셋 저항 분포를 설명하기 위한 도면이다. 도 6는 외부 온도의 변화에 따른 센싱 노드의 레벨의 변화를 나타내는 도면이다.
외부 온도가 증가함에 따라 도 4에서와 같이 상변화 물질의 셋 저항과 리셋 저항은 작아지게 된다. 예를 들어, 25℃에서 6kΩ인 셋 저항은 85℃에서 3.45kΩ이 되고, 25℃에서 150kΩ인 셋 저항은 85℃에서 50kΩ이 될 수 있다. 도 3에 도시된 바와 같이, 온도가 증가함에 따라 셋 저항이 작아지는 정도에 비해 리셋 저항이 작아지는 정도가 크다. 따라서, 도 5에서와 같이 통상의 실내 온도(room temperature)에서 셋 저항과 리셋 저항 사이의 마진(margin)이 ΔM1이라면, 통상의 실내 온도보다 높은 온도에서는 셋 저항과 리셋 저항 사이의 마진이 ΔM2로 줄어든다.
또한, 외부 온도가 증가함에 따라 셋 저항과 리셋 저항이 작아지기 때문에, 상변화 물질의 저항에 의존적인 관통 전류(Icell)의 양은 늘어난다. 따라서, 외부 온도가 증가하면 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨이 도 6에서와 같이 떨어지게 된다. 도 6의 x축은 외부 온도이고, y축은 센싱 노드(NS)의 전압 레벨이고, a1, a2는 각각 통상의 실내 온도에서 리셋 상태의 센싱 노드(NS)의 레벨, 셋 상태의 센싱 노드(NS)의 레벨을 나타내고, b1, b2는 각각 통상의 실내 온도보다 높은 온도에서 리셋 상태의 센싱 노드(NS)의 레벨, 셋 상태의 센싱 노드(NS)의 레벨을 나타낸다. 도 6에서 도시된 바와 같이, 외부 온도가 증가함에 따라 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨 사이의 마진이 줄어들게 된다. 따라서, 센스 앰프(18)는 셋 상태와 리셋 상태를 정확하게 구분하지 못할 수 있고, 리셋 상태를 셋 상태로 센싱하는 동작 오류를 발생시킬 수도 있다.
따라서, 이러한 문제를 극복하기 위해서 본 발명의 제1 실시예에서는 외부 온도가 높아지면 보상부(14)는 보상 전류의 양을 늘리고, 클램핑부(16)는 클램핑 전류의 양을 줄인다. 즉, 상변화 물질의 저항에 의존적인 관통 전류의 양이 늘어나더라도 이를 충분히 보상할 수 있을 정도의 보상 전류를 보상부(14)가 제공하게 되면, 도 6의 화살표에서와 같이 센싱 노드(NS)의 레벨을 끌어올릴 수 있다. 또한, 클램핑부(16)가 클램핑 전류의 양을 줄이게 되면 관통 전류의 양이 줄어들게 되므로, 이와 같은 방법을 이용하더라도 도 6의 화살표에서와 같이 센싱 노드(NS)의 레벨을 끌어올릴 수 있다. 따라서, 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨 사이의 마진을 확보할 수 있으므로 센스 앰프(18)의 동작 오류를 줄일 수 있고, 비휘발성 메모리 장치에 대한 신뢰성도 향상시킬 수 있다.
이하에서는 보상 전류의 양을 늘리거나 클램핑 전류의 양을 줄이는 구체적인 예를 설명한다.
다시 도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 외부 온도에 반응하여 온도 신호(Tx)를 제공하는 온도 센서(20)를 포함하여, 보상 제어 신호 생성 회로(30) 및 클램핑 제어 신호 생성 회로(40)는 각각 상기 온도 신호(Tx)를 제공받아 온도 특성이 반영된 보상 제어 신호(VBIAS) 및 클램핑 제어 신호(VCMP)를 생성한다. 구체적으로, 외부 온도가 높아지면 보상 제어 신호 생성 회로(30) 및 클램핑 제어 신호 생성 회로(40)는 보상 제어 신호(VBIAS) 및 클램핑 제어 신호(VCMP)의 전압 레벨을 낮춘다. 보상 제어 신호(VBIAS)의 전압 레벨이 낮아지면 보상부(14)의 PMOS 트랜지스터(MP1)은 보상 전류의 양을 줄이고, 클램핑 제어 신호(VCMP)의 전압 레벨이 낮아지면 클램핑부(16)의 NMOS 트랜지스터(MN1)는 클램핑 전류의 양을 줄이게 된다.
이러한 온도 센서(20), 보상 제어 신호 생성 회로(30) 및 클램핑 제어 신호 생성 회로(40)의 예로는 도 7 내지 도 9를 들 수 있다. 또한, 설명의 편의를 위해서 도 7 내지 도 9에서는 보상 제어 신호 생성 회로(30)만을 예를 들어 설명하고 있으나, 도 7 내지 도 9에 도시된 회로는 클램핑 제어 신호 생성 회로(40)에도 동일하게 적용될 수 있다. 도 7 내지 도 9의 회로는 예시적인 것에 불과하고, 본 발명의 권리 범위가 이에 한정되는 것은 아니다.
우선 도 7을 참조하면, 온도 센서(20a)는 서로 다른 외부 온도에 반응하여 각각 온도 신호(TR, TH, TC)를 출력하는 다수의 온도 센싱 브랜치(branch)를 포함한 다. 예를 들어, 온도 센서는 통상의 실내 온도(room temperature)를 센싱하는 TR 센싱 브랜치와, 통상의 실내 온도보다 높은 온도를 센싱하는 TH 센싱 브랜치와, 통상의 실내 온도보다 낮은 온도를 센싱하는 TC 센싱 브랜치를 포함할 수 있다. 즉, 비휘발성 메모리 장치의 외부 온도가 통상의 실내 온도보다 높은 온도가 되면. 온도 신호(TH)가 하이 레벨이 되고, 나머지 온도 신호(TH, TC)는 로우 레벨이 된다.
보상 제어 신호 생성 회로(30a)는 다수의 저항(R1~R4)을 포함하는 저항열(31)과, 저항열(31)의 다수의 노드들 사이에 각각 연결되고 온도 신호(TR, TH, TC)에 응답하여 턴온되는 다수의 NMOS 트랜지스터(36)를 포함한다. 여기서, 다수의 저항(R1~R4)의 크기는 예를 들어 R1<R2<R3<R4일 수 있고, 이와 같은 경우, 온도 신호(TH)에 반응하여 출력되는 보상 제어 신호(VBIAS)의 레벨은, 다른 온도 신호(TR, RC)에 반응하여 출력되는 보상 제어 신호(VBIAS)의 레벨보다 낮게 된다.
도 8을 참조하면, 온도 센서(20b)는 서로 다른 외부 온도에 반응하여 각각 온도 신호(TR, TH, TC)를 출력하는 다수의 온도 센싱 브랜치를 포함한다.
보상 제어 신호 생성 회로(30b)는 다수의 저항(R1~R4)을 포함하는 저항열(32)과, 저항열(32)의 다수의 노드와 전압 출력 노드 사이에 각각 연결되고 온도 신호(TR, TH, TC)에 응답하여 턴온되는 다수의 NMOS 트랜지스터(37)를 포함한다.
도 9를 참조하면, 온도 센서(20c)는 다이오드를 포함하고, 보상 제어 신호 생성 회로(30c)는 다수의 저항(R1~R4)이 직렬로 연결된 저항열을 포함할 수 있다. 다이오드와 다수의 저항은 서로 직렬로 연결된다. 여기서, 다이오드는 외부 온도가 높아지면 저항이 높아지기 때문에, 외부 온도가 높아지면 보상 제어 신호(VBIAS)의 레벨은 낮아지게 된다.
도 10은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.
도 3 및 도 10을 참조하여, 비휘발성 메모리 장치의 외부 온도가 통상의 실내 온도보다 높은 경우의 리드 동작을 설명한다.
우선 리드 커맨드가 입력되어 리드 동작이 시작되고, 입력된 어드레스(XAi)에 동기되어 컬럼 선택 신호(YSEL)이 하이 레벨이 되고 비트 라인(BL)이 선택된다.
이어서, 컬럼 선택 신호(YSEL)에 동기되어 프리차지 제어 신호(VPRE)가 로우 레벨이 된다. 따라서, 프리차지부(12)의 PMOS 트랜지스터(MP1)는 센싱 노드(NS)를 전원 전압(VDD) 레벨로 프리차지한다.
이어서, 프리차지 제어 신호(VPRE)가 하이 레벨이 되면, 이에 동기되어 로우 선택 신호(XSEL)가 하이 레벨이 되어 워드 라인(WL)을 선택한다.
또한, 프리차지 동작이 중지되고 센싱 동작이 시작되면, 클램핑부(16)는 비트 라인(BL)의 레벨 데이터를 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 클램핑부(16)는 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 예를 들어, 상변화 물질의 임계 전압이 약 1.2V정도이면, 약 0.5V 내지 1.0V 정도로 클램핑된다. 특히, 클램핑부(16)는 통상의 실내 온도에서 제공하던 클램핑 전류보다 적은 양의 클램핑 전류를 제공하게 된다. 여기서, 클램핑 제어 신호(VCMP)는 도 10에 도시된 바와 같이 정전압 형태일 수 있으나, 리드 동작 중에만 활성화되는 펄스 형태일 수 있다.
또한, 보상부(14)는 선택된 상변화 메모리 셀(70)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 레벨 감소를 보상하기 위해, 센싱 노드(NS)에 보상 전류를 제공한다. 특히, 보상부(14)는 통상의 실내 온도에서 제공하던 보상 전류보다 많은 양의 보상 전류를 제공하게 된다. 보상 제어 신호(VBIAS)는 도 10에 도시된 바와 같이 정전압 형태일 수 있으나, 리드 동작 중에만 활성화되는 펄스 형태일 수 있다.
이와 같은 상태에서, 선택된 상변화 메모리 셀(70)의 저항에 의존적인 관통 전류(Icell)가 발생하는 데, 상변화 메모리 셀(70)이 셋 상태인 경우에는 상변화 물질의 저항이 작기 때문에 관통 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 상변화 물질의 저항이 크기 때문에 관통 전류(Icell)의 양이 작다. 그런데, 보상부(14)에서 보상 전류를 일정하게 제공하고 있으므로, 리셋 상태라면 센싱 노드(NS)의 레벨은 떨어지지 않고 유지되고, 셋 상태라면 센싱 노드(NS)의 레벨은 떨어지게 된다. 따라서, 센스 앰프(18)는 리셋 상태에서의 센싱 노드(NS)의 레벨과 기준 레벨(VREF)의 차이인 ΔH를 센싱하거나, 셋 상태에서의 센싱 노드(NS)의 레벨과 기준 레벨(VREF)의 차이인 ΔL를 센싱한다.
한편, 본 발명의 제1 실시예에서는 외부 온도가 올라감에 따라 보상부(14)는 보상 전류의 양을 늘리고 클램핑부(16)는 클램핑 전류의 양을 줄이기 때문에, 리셋 상태의 센싱 노드(NS)의 레벨은 떨어지지 않고 일정하게 유지되고 있음을 알 수 있다.
도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 12는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 11에서 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치는 온도 센서(20)의 온도 신호(Tx)를 보상 제어 신호 생성 회로(30)만 제공받기 때문에, 보상부(14)만이 외부 온도의 변화에 따라 보상 전류의 양을 조절하게 된다. 반면, 도 12에서 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치는 온도 센서의 온도 신호(Tx)를 클램핑 제어 신호 생성 회로(40)만 제공받기 때문에, 클램핑부(16)만이 외부 온도의 변화에 따라 클램핑 전류의 양을 조절하게 된다.
도 13a, 도 13b, 도 14, 도 15는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 13a, 도 14는 싱글 레벨 셀(즉, 1비트 레벨 셀)에 관련된 도면이고, 도 13b, 도 15는 멀티 레벨 셀(즉, n비트(단, n은 2이상의 자연수) 레벨 셀)에 관련된 도면이다.
본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에서, 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포를 갖는다. 여기서, 다수의 제1 저항 분포는 마진(margin) 확보를 위해서 서로 중복되지 않고, 이격되어 있다.
예를 들어, 비휘발성 메모리 셀이 싱글 레벨 셀인 경우에는, 다수의 제1 저항 분포는 도 13a에 도시된 것과 같이 셋(SET)과 리셋(RESET)의 2(=21)가지일 수 있다. 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는다.
또한, 비휘발성 메모리 셀이 멀티 레벨 셀인 경우에는, 비휘발성 메모리 셀은 2n가지 서로 다른 저항 분포 중 어느 하나를 갖는다. 예시적으로, 비휘발성 메모리 셀이 2비트 멀티 레벨 셀인 경우에는, 다수의 제1 저항 분포는 도 13b에 도시된 것과 같이 00, 01, 10, 11의 4 (=22)가지일 수 있다. 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는다. 00, 01, 10, 11은 상변화 물질의 비정질의 양에 의해서 결정될 수 있다. 예를 들어, 00은 상변화 물질이 결정질이고, 01, 10, 11 순서로 상변화 물질의 비정질의 양이 증가할 수 있다.
또한, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치는, 리드 동작의 신뢰도를 높이기 위해서 보상 전류 또는 클램핑 전류의 양을 조절하기 위한 적어도 하나의 레퍼런스 셀(reference cell)을 포함할 수 있다. 레퍼런스 셀은 비휘발성 메모리 셀과 동일할 수 있다. 즉, 레퍼런스 셀은 비휘발성 메모리 셀처럼 가변 저항 소자와 억세스 소자를 포함하고, 가변 저항 소자는 상변화 물질일 수 있다.
레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포를 갖는다. 제2 저항 분포는 비휘발성 메모리 셀의 다수의 제1 저항 분포와 서로 중복되지 않도록(서로 겹치지 않도록) 형성될 수 있다.
비휘발성 메모리 셀이 싱글 레벨 셀인 경우에는, 도 13a에 도시된 것과 같이, 레퍼런스 셀은 1개의 저항 분포(Ref1)를 갖는다. 반면, 비휘발성 메모리 셀이 멀티 레벨 셀(즉, n비트 레벨 셀)인 경우에는, 레퍼런스 셀은 2n-1 개의 저항 분포를 갖는다. 예시적으로, 비휘발성 메모리 셀이 2비트 멀티 레벨 셀인 경우에는, 도 13b에 도시된 것과 같이 Ref1, Ref2, Ref3의 3 (=22-1)가지 서로 다른 저항 분포가 생성될 수 있다. 결과적으로, 비휘발성 메모리 셀이 m비트 레벨 셀(단, m은 자연수)일 때 레퍼런스 셀은 2m-1개의 저항 분포를 갖는다.
또한, 도 13a, 도 13b에 도시된 바와 같이, 제2 저항 분포 중 어느 하나는, 다수의 제1 저항 분포 중 인접하는 두 개의 저항 분포 사이에 존재할 수 있다. 예를 들어, 도 13b에 도시된 것처럼, Ref2 저항 분포는 00 저항분포와 01 저항 분포 사이에 위치하고, Ref1 저항 분포는 01 저항분포와 10 저항 분포 사이에 위치하고, Ref3 저항 분포는 10 저항분포와 11 저항 분포 사이에 위치한다.
여기서, 도 14를 참조하면, 온도가 증가함에 따라 비휘발성 메모리 셀의 저항 분포와, 레퍼런스 셀의 저항 분포가 변화된다. 즉, 온도가 증가함에 따라 셋 저항 분포(SET)가 작아지는 정도에 비해 리셋 저항 분포(RESET)가 작아지는 정도가 크다. 따라서, 온도가 증가함에 따라, 셋 저항 분포(SET)와 리셋 저항 분포(RESET) 사이의 마진이 줄어든다.
하지만, 셋 저항 분포(SET), 레퍼런스 셀의 저항 분포(Ref1), 리셋 저항 분 포(RESET)의 배치 순서는 온도 증가 전후가 일정하다. 또한, 셋 저항 분포(SET), 레퍼런스 셀의 저항 분포(Ref1), 리셋 저항 분포(RESET)가 서로 중복되지 않는다는 것(서로 겹치치 않는다는 것)은 동일하다. 따라서, 레퍼런스 셀의 저항은, 셋 저항, 리셋 저항을 정확하게 구분하는 기준으로 이용될 수 있다.
여기서, 도 15를 참조하면, 온도가 증가함에 따라 비휘발성 메모리 셀의 저항 분포와, 레퍼런스 셀의 저항 분포가 변화된다. 즉, 온도가 증가함에 따라 00, 01, 10, 11 저항 분포 순서로 작아지는 정도가 커진다. 따라서, 온도가 증가함에 따라, 00, 01, 10, 11 저항 분포 사이의 마진이 줄어든다.
하지만, 00, 01, 10, 11 저항 분포, 레퍼런스 셀의 저항 분포(Ref1, Ref2, Ref3)의 배치 순서는 온도 증가 전과 동일하다. 또한, 00, 01, 10, 11 저항 분포, 레퍼런스 셀의 저항 분포(Ref1, Ref2, Ref3)가 서로 중복되지 않는다는 것(서로 겹치치 않는다는 것)은 동일하다. 따라서, 레퍼런스 셀의 저항은, 00, 01, 10, 11 저항을 정확하게 구분하는 기준으로 이용될 수 있다.
본 발명의 몇몇 실시예에서는, 레퍼런스 셀의 저항을 이용해서, 보상 전류의 양 또는 클램핑 전류의 양을 조절한다. 도 14, 도 15를 이용하여 설명한 것과 같이, 온도 변화에 따른 레퍼런스 셀의 저항 변화는, 온도 변화에 따른 비휘발성 메모리 셀의 저항 변화를 충분히 반영할 수 있다. 즉, 비휘발성 메모리 셀의 저항이 온도에 따라 변화하는 만큼, 레퍼런스 셀의 저항이 온도에 따라 변화할 수 있다. 따라서, 보상 전류의 양 또는 클램핑 전류의 양은 온도 변화를 충분히 반영할 수 있다.
레퍼런스 셀의 저항 변화를 이용하면, 보상 전류 또는 클램핑 전류의 양을 보다 정확하게 조절할 수 있다. 레퍼런스 셀과 비휘발성 메모리 셀은 동일한 종류의 메모리 셀이기 때문에, 레퍼런스 셀의 저항 변화는 비휘발성 메모리 셀의 저항 변화를 정확하게 반영할 수 있기 때문이다.
이하에서는 레퍼런스 셀을 이용하여 보상 전류 또는 클램핑 전류의 양을 조절하기 위한 구체적인 구성(블록 또는 회로)에 대해서 설명하도록 한다.
도 16은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 16에서는 도 13a, 도 13b, 도 14, 도 15에서 설명된 내용을 바탕으로, 레퍼런스 셀의 저항을 이용하여 리드 동작을 수행하는 것을 설명한다.
도 16을 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(7), 리드 회로(10), 온도 보상 회로(100) 등을 포함한다.
메모리 셀 어레이(7)는 다수의 비휘발성 메모리 셀을 포함한다. 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는다. 즉, 비휘발성 메모리 셀이 싱글 레벨 셀일 때에는 셋 저항 또는 리셋 저항을 갖고, 비휘발성 메모리 셀이 멀티 레벨 셀일 때는 00, 01, 10, 11 저항 중 어느 하나를 갖는다.
온도 보상 회로(100)는 적어도 하나의 레퍼런스 셀을 포함한다. 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는다. 즉, 레퍼런스 셀은 도 13a에 도시된 것과 같이 Ref1을 갖거나, 도 13b에 도시된 것과 같이 Ref1, Ref2, Ref3 중 어느 하나를 갖는다.
한편, 적어도 하나의 레퍼런스 셀은 레퍼런스 세트(reference set)를 이룰 수 있다. 예를 들어, 레퍼런스 셀이 가질 수 있는 저항 분포의 개수와, 레퍼런스 세트에 들어가는 레퍼런스 셀의 개수는 같을 수 있다. 비휘발성 메모리 셀이 싱글 레벨 셀일 때 레퍼런스 셀은 1개의 저항 레벨(Ref1)만을 갖고, 비휘발성 메모리 셀이 멀티 레벨 셀(n비트 레벨 셀)일 때 레퍼런스 셀은 2n-1개의 저항 레벨을 가질 수 있다. 따라서, 비휘발성 메모리 셀이 싱글 레벨 셀일 때 레퍼런스 세트에 포함되는 레퍼런스 셀은 1개이고, 비휘발성 메모리 셀일 때 멀티 레벨 셀(n비트 레벨 셀)일 때 레퍼런스 세트에 포함되는 레퍼런스 셀은 2n-1개이다. 예를 들어, 도 13b의 경우에는 레퍼런스 세트에 포함되는 레퍼런스 셀은 3(=22-1)개일 수 있다. 결과적으로, 비휘발성 메모리 셀이 m비트 레벨 셀(단, m은 자연수)일 때, 동일한 레퍼런스 세트에 포함되는 레퍼런스 셀은 2m-1개이다.
또한, 동일한 레퍼런스 세트에 속하는 2m-1개의 레퍼런스 셀 각각은, 서로 다른 저항 분포에 해당하는 저항을 가질 수 있다. 예를 들어, 비휘발성 메모리 셀이 2비트 레벨 셀일 때, 동일한 레퍼런스 세트에 속하는 레퍼런스 셀은 3개이고, 3개의 레퍼런스 셀은 각각 서로 다른 저항 분포(즉, Ref1, Ref2, Ref3)에 해당하는 저항을 가질 수 있다.
온도 보상 회로(100)는 레퍼런스 셀의 저항에 따라 변하는 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)를 생성할 수 있다. 도 14, 도 15를 이용하 여 설명하였듯이, 레퍼런스 셀의 저항은 온도가 변함에 따라 변하게 되므로, 온도에 따라 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)도 변하게 된다. 온도 보상 회로(100)의 자세한 구성 및 동작에 대해서는 도 17 내지 도 21을 이용하여 설명하도록 한다.
리드 회로(10)는 도 3을 이용하여 설명한 것과 실질적으로 동일한 구성을 갖는다. 온도에 따라 변하는 보상 제어 신호(VBIAS)에 의해서 보상부(14)가 보상 전류의 양을 조절하게 되므로, 보상부(14)는 온도에 따라 보상 전류를 조절하게 된다. 또는, 온도에 따라 변하는 클램핑 제어 신호(VCMP)에 의해서 클램핑부(16)는 센싱 노드에서 비트 라인으로 흐르는 클램핑 전류의 양을 조절하므로, 클램핑부(16)는 온도에 따라 클램핑 전류를 조절하게 된다.
도 17은 도 16에 도시된 온도 보상 회로의 예시적 블록도이다.
도 17을 참조하면, 온도 보상 회로(100)는 레퍼런스 셀(110), 레퍼런스 라이트 드라이버(140), 레퍼런스 리드 회로(180), 출력 노드(NOUT) 등을 포함한다.
레퍼런스 라이트 드라이버(140)는 출력 노드(NOUT)와 연결되고, 레퍼런스 셀(110)에 라이트 전류를 제공하여 레퍼런스 셀(110)의 저항 분포를 결정한다. 레퍼런스 라이트 드라이버(140)의 자세한 구조는 도 18을 참조하여 후술한다.
레퍼런스 리드 회로(180)는 출력 노드(NOUT)와 연결되고, 레퍼런스 셀(110)에 리드 전류를 제공하여 레퍼런스 셀(110)의 저항 분포를 리드한다. 즉, 레퍼런스 리드 회로(180)는 레퍼런스 셀(110)의 저항이 원하는 위치(즉, 저항 분포)에 있는지를 확인한다.
또한, 레퍼런스 셀(110)의 저항 분포가 원하는 위치에 있지 않으면, 레퍼런스 라이트 드라이버(140)는 다시 라이트 전류를 제공하여 레퍼런스 셀(110)의 저항 분포를 결정한다. 레퍼런스 셀(110)의 저항 분포가 원하는 위치에 있으면, 출력 노드(NOUT)를 통해서 레퍼런스 셀(110)의 저항 레벨에 따라 변하는 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)가 출력된다.
레퍼런스 리드 회로(180)의 자세한 구조는 도 19 내지 도 21을 참조하여 후술한다.
그런데, 레퍼런스 라이트 드라이버(140)는 비휘발성 메모리 셀에 라이트 전류를 제공하여 비휘발성 메모리 셀의 저항 분포를 결정하는 라이트 드라이버의 리플리카 회로(replica circuit)일 수 있다. 레퍼런스 리드 회로(180)는 비휘발성 메모리 셀에 리드 전류를 제공하여 비휘발성 메모리 셀의 저항 분포를 리드하는 리드 회로(도 3 참조)의 리플리카 회로일 수 있다. 전술한 것과 같이, 레퍼런스 셀(110)은 비휘발성 메모리 셀과 동일하기 때문에, 온도 변화에 따른 레퍼런스 셀의 저항 변화는 온도 변화에 따른 비휘발성 메모리 셀의 저항 변화를 충분히 반영할 수 있다. 여기서, 레퍼런스 라이트 드라이버(140)와 레퍼런스 리드 회로(180)가 리플리카 회로이면, 온도 변화에 따른 레퍼런스 셀의 저항 변화는 더 정확하게 온도 변화에 따른 비휘발성 메모리 셀의 저항 변화를 반영할 수 있다. 다만, 레퍼런스 라이트 드라이버(140)와 레퍼런스 리드 회로(180)가 리플리카 회로에 한정되는 것은 아니다.
도 18은 도 17에 도시된 레퍼런스 라이트 드라이버 및 라이트 동작 관련 부 분의 예시적 회로도이다.
도 18을 참조하면, 레퍼런스 라이트 드라이버(140)는 셋 데이터 또는 리셋 데이터를 라이트하기 위한 라이트 전류(Icell2)를 제공한다.
도시된 것과 같이, 라이트 전류(Icell2)는 제1 트랜지스터(154), 제2 트랜지스터(155), 레퍼런스 셀(110), 제1 저항(151), 제3 트랜지스터(152), 인버터(153)를 거쳐서 접지 전압으로 빠져 나간다.
여기서, 제1 트랜지스터(154)는 글로벌 컬럼 선택 리플리카 신호(GYR1)가 인가되고, 제2 트랜지스터(155)는 로컬 컬럼 선택 리플리카 신호(LYR1)가 인가되고, 제3 트랜지스터(152)는 메인 워드 라인 리플리카 신호(MWLR)가 인가된다. 즉, 제1 트랜지스터(154)는 글로벌 컬럼 선택 회로를 복제한 것이고, 제2 트랜지스터(155)는 로컬 컬럼 선택 회로를 복제한 것이고, 제3 트랜지스터(152)는 메인 워드 라인 선택 회로를 복제한 것이다. 제1 저항(151)은 기판의 액티브 영역의 저항을 복제한 것이다. 제1 트랜지스터(154), 제2 트랜지스터(155), 제1 저항(151), 제3 트랜지스터(152), 인버터(153) 등을 이와 같이 구성하여, 레퍼런스 셀(110)을 라이트할 때의 라이트 전류(Icell2)의 경로를 비휘발성 메모리 셀을 라이트할 때의 라이트 전류의 경로와 동일하게 복제할 수 있다.
도 19는 도 17에 도시된 레퍼런스 리드 회로 및 리드 동작 관련 부분의 예시적 회로도이다.
도 19를 참조하면, 레퍼런스 리드 회로(180)는 제4 트랜지스터(181), 제5 트랜지스터(182), 센스 앰프(185), 저항열(186), 제2 저항(188)을 포함한다.
제4 트랜지스터(181)와 제5 트랜지스터(182)는 승압 전압(VPPSA)과 출력 노드(NOUT) 사이에 직렬로 연결된다. 저항열(186)은 승압 전압(VPPSA)과 접지 전압 사이에 직렬로 연결되고, 제1 전압과 제2 전압을 제공한다. 제4 트랜지스터(181)의 게이트에는 제1 전압이 인가되고, 제5 트랜지스터(182)의 게이트에는 제2 전압이 인가된다. 여기서, 제4 트랜지스터(181)는 보상부(도 3의 도 14 참조)를 복제한 것이고, 제5 트랜지스터(182)는 클램핑부(도 3의 16 참조)를 복제한 것이다. 제2 저항(188)은 비트 라인을 복제한 것이나, 이에 한정되는 것은 아니다.
도시된 것과 같이, 리드 전류(Icell3)는 승압 전압(VPPSA)으로부터 제4 트랜지스터(181), 제5 트랜지스터(182), 제6 트랜지스터(156), 제7 트랜지스터(157), 제2 저항(188), 레퍼런스 셀(110), 제1 저항(151), 제3 트랜지스터(152), 인버터(153)를 거쳐서 접지 전압으로 빠져 나간다.
여기서, 제6 트랜지스터(156)는 글로벌 컬럼 선택 리플리카 신호(GYR2)가 인가되고, 제7 트랜지스터(157)는 로컬 컬럼 선택 리플리카 신호(LYR2)가 인가된다. 즉, 제6 트랜지스터(156)는 글로벌 컬럼 선택 회로를 복제한 것이고, 제7 트랜지스터(157)는 로컬 컬럼 선택 회로를 복제한 것이다. 제4 트랜지스터(181), 제5 트랜지스터(182), 제6 트랜지스터(156), 제7 트랜지스터(157), 제1 저항(151), 제3 트랜지스터(152), 인버터(153) 등을 이와 같이 구성하여, 레퍼런스 셀(110)을 리드할 때의 리드 전류(Icell3)의 경로를 비휘발성 메모리 셀을 리드할 때의 리드 전류의 경로와 동일하게 복제할 수 있다.
센스 앰프(185)는 노드(N1)과 기준 전압(VREF)을 비교하여, 레퍼런스 데이 터(RDATA)를 출력한다. 레퍼런스 데이터(RDATA)를 리드하여, 레퍼런스 셀(110)의 저항이 원하는 값인지를 판단한다.
레퍼런스 셀(110)의 저항이 원하는 값이 아닌 경우, 라이트 동작을 다시 수행하게 된다.
레퍼런스 셀(110)의 저항이 원하는 값이 경우, 출력 노드(NOUT)를 통해서 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)를 출력할 수 있다. 예를 들어, 출력 노드(NOUT)의 전압이 그대로 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)로 출력될 수도 있다.
또는, 도 21에 설명될 것처럼, 트리밍(trimming)을 통해서 출력 노드(NOUT)의 전압이 조절된 후, 조절된 출력 노드(NOUT)의 전압이 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)로 출력될 수도 있다.
또는, 제2 저항(108)의 저항을 조절하여, 출력 노드(NOUT)로 출력되는 전압을 조절할 수도 있다. 왜냐하면, 출력 노드(NOUT)로 출력되는 전압은, 제2 저항(188)과 레퍼런스 셀(110)의 저항에 의해서 분배된 전압일 수 있다. 이 때, 제4 트랜지스터(181), 제5 트랜지스터(182), 제6 트랜지스터(156), 제7 트랜지스터(157), 제3 트랜지스터(152) 등의 저항이 상당히 작다고 가정한다. 따라서, 레퍼런스 셀(110)의 저항은 라이트 동작을 통해서 결정될 것이기 때문에, 제조 단계에서 제2 저항(108)을 조절하면, 출력 노드(NOUT)로 출력되는 전압을 용이하게 조절 가능하다.
도 20은 도 17에 도시된 레퍼런스 리드 회로 및 리드 동작 관련 부분의 다른 예시적 회로도이다.
도 20을 참조하면, 도 20에 도시된 회로가 도 19에 도시된 회로와 다른 점은 바이패스 회로(bypass circuit)(190)를 더 포함한다는 점이다. 레퍼런스 셀(110)을 리드할 때, 바이패스 회로(190)는 제어 신호(A1)에 응답하여 턴온된다. 따라서, 리드 전류(Icell3)는 가변 저항 소자는 통과하지만, 억세스 소자(즉, 다이오드)를 바이패스한다.
레퍼런스 셀(110)을 리드했을 때, 레퍼런스 셀(110)의 저항이 원하는 값이 아닌 경우 다시 프로그램을 해야 한다. 따라서, 리드 시간을 최소한으로 줄이는 것이 좋다. 바이패스 회로(190)를 두는 이유는, 리드 전류(Icell3)가 다이오드의 n형 반도체를 통과하는 데 걸리는 시간을 줄여서, 전체 리드 시간을 줄이기 위함이다.
반면, 라이트 동작을 수행할 때에는, 바이패스 회로(190)를 턴오프하여 전류가 억세스 소자(다이오드) 쪽으로 흐르도록 한다.
도 21은 도 17에 도시된 레퍼런스 리드 회로 및 리드 동작 관련 부분의 또 다른 예시적 회로도이다.
도 21을 참조하면, 도 21에 도시된 회로가 도 19에 도시된 회로와 다른 점은 트리밍 회로(trimming circuit)(195)를 더 포함한다는 점이다. 트리밍 회로(195)는 다수의 퓨즈(191-194)를 포함할 수 있다.
예를 들어, MRS(Mode Register Set) 등을 이용하여 다수의 퓨즈(191-194) 중 적어도 하나를 끊어서, 제4 트랜지스터(181), 제5 트랜지스터(182)에 인가되는 전압의 크기를 조절할 수 있다.
트리밍 회로(195)를 이용하여, 출력 노드(NOUT)를 통해서 출력되는 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)의 전압값을 조절할 수 있다. 즉, 레퍼런스 셀(110)의 저항이 원하는 값이더라도, 보상 제어 신호(VBIAS) 또는 클램핑 제어 신호(VCMP)의 전압값을 세밀하게 조정할 필요가 있을 때, 트리밍 회로(195)는 유용하게 사용될 수 있다.
도 22는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 22를 참조하면, 도 22에 도시된 회로가 도 19에 도시된 회로와 다른 점은, 레퍼런스 세트가 다수의 메모리 뱅크(1_1~1-16) 각각에 대응되도록 배치된다는 점이다. 전술한 것과 같이, 비휘발성 메모리 셀이 2비트 레벨 셀일때, 레퍼런스 셀은 3개(=22-1)일 수 있고, 3개의 레퍼런스 셀 각각은 Ref1, Ref2, Ref3 저항 분포에 대응하는 저항값을 저장하고 있을 수 있다. 따라서, 도 22에 도시된 것과 같이, 다수의 메모리 뱅크(1_1~1-16) 각각에 3개의 온도 보상 회로(100_1, 100_2, 100_3)가 배치될 수 있다. 3개의 온도 보상 회로(100_1, 100_2, 100_3) 각각은, 3개의 레퍼런스 셀 중에서 대응되는 레퍼런스 셀을 포함한다.
도 23 및 도 24는 본 발명의 제6 및 제7 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 23 및 도 24은 예시적으로 메모리 블록(도 1의 BLK0)을 도시한 것으로, 전술한 레퍼런스 셀이 메모리 블록 내에 위치한다.
우선, 도 23을 참조하면, 정상 메모리 셀(NC)은 워드 라인(WL0~WLn)과 비트 라인(BL0~Blm) 사이에 연결된다. 또한, 더미 메모리 셀(DC)은 더미 비트 라인(DBL0~DBL2)과 워드 라인(WL0~WLn) 사이에 연결된다. 레퍼런스 셀(RC)은 더미 비트 라인(DBL0)과 워드 라인(WLk) 사이에 연결될 수 있다.
여기서, 정상 메모리 셀(NC)은 데이터가 저장되는 셀을 의미하고, 더미 메모리 셀(DC)은 정상 메모리 셀(NC)과 형상은 동일할 수 있으나, 데이터 저장용으로 사용되지 않는 메모리 셀을 의미한다. 레퍼런스 셀(RC)은 전술한 것과 같이, 온도 변화를 반영하여 보상 전류의 양 또는 클램핑 전류의 양을 조절하기 위한 셀을 의미한다.
레퍼런스 셀(RC)은 도시된 것과 같이, 더미 비트 라인(DBL0)의 중앙 부근에 위치할 수 있는데, 에지 로딩(edge loading)을 방지하기 위함이다.
여기서, 도 24를 참조하면, 레퍼런스 셀(RC)이 연결되어 있는 워드 라인(WLk)에는, 정상 메모리 셀(NC)이 연결되지 않을 수 있다. 즉, 워드 라인(WLk)에는 레퍼런스 셀(RC)을 제외하고는, 더미 메모리 셀(DC)만 연결되어 있을 수 있다.
메모리 블록(BLK0) 내의 모든 정상 메모리 셀(NC)에 저장된 데이터를 리드할 때에는, 항상 레퍼런스 셀(RC)도 같이 리드될 수 있다. 따라서, 레퍼런스 셀(RC)과 연결된 워드 라인(WLk)은 매우 자주 접지 전압에 연결된다. 따라서, 워드 라인(WLk)에 정상 메모리 셀(NC)이 연결되어 있으면, 이러한 정상 메모리 셀(NC)에 좋지 않은 영향이 미쳐질 수 있다. 따라서, 레퍼런스 셀(RC)이 연결되어 있는 워드 라인(WLk)에는, 정상 메모리 셀(NC)이 연결되지 않을 수 있다.
도 25는 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치를 설명하기 위 한 사시도이다. 도 26은 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치에서 사용되는 제2 저항(188)을 구현한 예를 도시한 레이아웃도이다.
도 25를 참조하면, 레퍼런스 셀(RC)이 도 23 및 도 24를 이용하여 설명한 것과 같이 메모리 블록(BLK0) 내에 배치되면, 레퍼런스 라이트 드라이버(140), 레퍼런스 리드 회로(180)는 주변 회로 영역(PERIPHERAL REGION)에 배치될 수 있다(도 1 참조).
구체적으로, 제1 도전형(예를 들어, P형)의 기판(410) 내에 소자 분리 영역(412)을 형성하여 다수의 액티브 영역을 정의한다. 예를 들어, 메모리 블록(BLK0) 내에 형성된 액티브 영역은 제1 방향으로 길게 연장될 수 있다. 메모리 블록(BLK0) 내에 형성된 액티브 영역에는 제2 도전형(예를 들어, N형)의 불순물을 임플란트하여 워드 라인(WLk)을 형성한다. 기판(410)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 될 수 있다
여기서, 제1 도전형의 기판(410)에 제2 도전형의 불순물을 임플란트하여 워드 라인(WLk)을 형성하는 것을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 기판(410) 상에 에피택시얼 성장을 이용하여 워드 라인(WLk)을 형성할 수도 있다.
워드 라인(WLk) 상에 제1 및 제2 반도체 패턴(432, 434)을 형성하여, 다이오드(D)를 형성한다. 예를 들어, 제1 및 제2 반도체 패턴(432, 434)는 몰드 패턴을 기판(410) 상에 형성하고, 선택적 에피택시얼 성장 방식 또는 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE)을 이용하여 몰드 패턴을 따라 반도체 패턴을 형성 한 후, 이온 주입 공정을 이용하여 형성할 수 있다.
이어서, 다이오드(D) 상에 오믹 컨택층(436)이 형성된다. 오믹 컨택층은 예를 들어, 텅스텐 등의 금속을 이용할 수 있다. 또한, 오믹 컨택층은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)등의 방식으로 형성할 수 있다.
오믹 컨택층(436) 상에 하부 전극 컨택(Bottom Electrode Contact)(438)이 형성된다. 하부 전극 컨택(438)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
하부 전극(438) 상에 상변화 물질(442)을 형성된다.
상변화 물질(442) 상에 상부 전극 컨택(Top Electrode Contact, TEC)(446)이 형성된다. 상부 전극 컨택(446)은 필요에 따라서, 생략될 수도 있다.
상부 전극 컨택(446) 상에 제1 방향과 다른 제2 방향으로 길게 연장된 더미 비트 라인(DBL0)이 형성된다. 즉, 워드 라인(WLk)과 더미 비트 라인(DBL0)은 서로 교차되도록 배치될 수 있다. 더미 비트 라인(DBL0)은 주변 회로 영역까지 연장될 수 있다. 더미 비트 라인(DBL0)은 알루미늄 또는 구리 등을 포함할 수 있고, 예를 들어, 가장 낮은 레벨의 금속 배선일 수 있다.
여기서, 주변 회로 영역의 특정 액티브 영역(출력 노드(NOUT)에 해당되는 영역)과, 더미 비트 라인(DBL0)은 컨택(456)을 이용하여 연결될 수 있다. 컨택(456)은 도시된 것과는 달리, 여러 개의 컨택을 수직 방향으로 적층되어 이루어진 것일 수도 있다.
한편, 제2 저항(188)은 여러가지 방식으로 구현할 수 있으나, 예를 들어, 도 26에 도시된 것과 같이 기판(410) 내에 액티브 영역을 지그재그 형태로 형성함으로써 구현할 수 있다. 즉, 출력 노드(NOUT)가 구현된 영역과, 제7 트랜지스터(157)가 형성될 영역 사이의 액티브 영역에, 제2 저항(188)을 구현할 수 있다. 지그재그 형태를 다수회 반복시키면 액티브 영역의 물리적 길이를 길게 만들 수 있기 때문에, 제2 저항(188)의 크기를 용이하게 조절할 수 있다.
도 27은 본 발명의 제9 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 28은 본 발명의 제9 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다. 여기서, 도 27 및 도 28에 도시된 도면들은, 도 17에 도시된 회로(즉, 바이패스 회로(190)를 더 포함하는 회로)를 구현하기 위한 것일 수 있다.
도 27을 참조하면, 예를 들어, 다수의 메모리 블록(BLK)이 3 × 3 행렬을 이루도록 배치된다. 다수의 메모리 블록(BLK) 사이에는, 로컬 컬럼 선택 회로 등이 배치되는 영역(470)이 배치되고, 이웃하는 영역(470) 사이에는 컨정션 영역(CNJ)이 배치될 수 있다.
본 발명의 제9 실시예에서, 레퍼런스 셀(RC)이 메모리 블록(BLK) 내에 위치하고, 바이패스 회로(190)는 로컬 컬럼 선택 회로 등이 배치되는 영역(470) 또는 컨정션 영역(CNJ)에 배치될 수 있다.
여기서, 도 28은 바이패스 회로(190)가 영역(470) 내에 구현된 경우를 도시한다. 도 28을 참조하면, 레퍼런스 셀(RC)과 연결된 오믹 컨택층(437)이 메모리 블록 영역에서부터 영역(470)까지 길게 연장되어 형성될 수 있다. 영역(470) 내에 정의된 액티브에 구현되는 노드(N2)와, 오믹 컨택층(437)은 컨택(458)을 통해서 서로 연결된다.
바이패스 회로(190)는 영역(470) 내에 형성되고, 노드(N2)와 워드 라인(WLk) 사이에 연결된다.
도 29은 본 발명의 제4 및 제5 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 17 및 도 29을 참조하면, m비트(단, m은 자연수) 레벨 셀을 포함하는 메모리 셀 어레이와, (2m-1)개의 레퍼런스 셀을 포함하는 레퍼런스 세트를 제공한다.
이어서, 하나의 레퍼런스 세트에 속하는 (2m-1)개의 레퍼런스 셀을 라이트하여, (2m-1)개의 레퍼런스 셀 각각이 서로 다른 저항 분포를 갖도록 한다(S210).
예를 들어, m비트 레벨 셀이 2비트 레벨 셀일때, 레퍼런스 셀은 3개(=22-1)일 수 있고, 3개의 레퍼런스 셀 각각은 Ref1, Ref2, Ref3 저항 분포에 대응하는 저항값을 저장하도록 한다.
이어서, m비트 레벨 셀에 데이터를 라이트한다(S220).
이어서, (2m-1)개의 레퍼런스 셀의 저항에 따라 변하는 전류를 m비트 레벨 셀에 제공하여, m비트 레벨 셀의 데이터를 리드한다(S230).
예를 들어, 순차적으로 Ref1, Ref2, Ref3 저항 분포에 대응하는 저항값에 따라 변동되는 보상 전류를 m비트 레벨 셀에 제공하여, 데이터를 리드한다.
도 30 내지 도 34은 본 발명의 도 1 내지 도 5 실시예에 따른 저장 시스템을 설명하기 위한 도면이다. 도 30 내지 도 34은 본 발명의 제1 내지 제5 실시예에 따른 비휘발성 메모리 장치를 사용하는 저장 시스템에 관한 것이다.
도 30는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 30를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(202), 스피커(speaker)(203), 마이크로폰(microphone)(204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(210), 무선 신호를 전달하거나 받기 위한 RF 회로(211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 비휘발성 메모리 장치(207), ROM(208), SRAM(209)를 포함할 수 있다. 비휘발성 메모리 장치(207)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(208)은 프로그램을 저장할 수 있고, SRAM(209)은 시스템 컨트롤 마이크로컴퓨터(212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(212)는 프로세서로서, 비휘발성 메모리 장치(207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 31는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 31를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(222), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(207)을 적어도 하나 포함할 수 있다. 컨트롤러(222)는 프로세서로서, 비휘발성 메모리 장치(207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(207), 인터페이스부(221)와 커플링되어 있다.
도 32은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 디지 털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 32을 참조하면, 디지털 스틸 카메라는 바디(301), 슬롯(302), 렌즈(303), 디스플레이부(308), 셔터 버튼(312), 스트로브(strobe)(318) 등을 포함한다. 특히, 슬롯(308)에는 메모리 카드(331)가 삽입될 수 있고, 메모리 카드(331)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치(207)를 적어도 하나 포함할 수 있다.
메모리 카드(331)가 접촉형(contact type)인 경우, 메모리 카드(331)가 슬롯(308)에 삽입될 때 메모리 카드(331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(331)가 비접촉형(non-contact type)인 경우, 메모리 카드(331)는 무선 신호를 통해서 메모리 카드(331)와 통신하게 된다.
도 33은 도 31의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 33을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 34은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 34을 참조하면, 이미지 센서 시스템은 이미지 센서(332), 입출력 장치(336), RAM(348), CPU(344), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(332), 입출력 장 치(336), RAM(348), CPU(344), 비휘발성 메모리 장치(354)는 버스(352)를 통해서 서로 통신한다. 이미지 센서(332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다.
도 4은 외부 온도의 변화에 따른 상변화 물질의 저항과의 상관 관계를 나타내는 도면이다.
도 5는 외부 온도의 변화에 따른 상변화 메모리 셀의 셋 저항 분포와 리셋 저항 분포를 설명하기 위한 도면이다.
도 6는 외부 온도의 변화에 따른 센싱 노드의 레벨의 변화를 나타내는 도면이다.
도 7 내지 도 9는 도 2의 온도 센서 및 보상 제어 신호 생성 회로의 예시적 회로도이다.
도 10은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 12는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위 한 블록도이다.
도 13a, 도 13b, 도 14, 도 15는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 17은 도 16에 도시된 온도 보상 회로의 예시적 블록도이다.
도 18은 도 17에 도시된 레퍼런스 라이트 드라이버 및 라이트 동작 관련 부분의 예시적 회로도이다.
도 19는 도 17에 도시된 레퍼런스 리드 회로 및 리드 동작 관련 부분의 예시적 회로도이다.
도 20은 도 17에 도시된 레퍼런스 리드 회로 및 리드 동작 관련 부분의 다른 예시적 회로도이다.
도 21은 도 17에 도시된 레퍼런스 리드 회로 및 리드 동작 관련 부분의 또 다른 예시적 회로도이다.
도 22는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 23은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 26은 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치에서 사용되는 제2 저항을 구현한 예를 도시한 레이아웃도이다.
도 27은 본 발명의 제9 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 28은 본 발명의 제9 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 29은 본 발명의 제4 및 제5 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 30는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 31는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다.
도 32은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 33은 도 31의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 34은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 데이터 리드 회로 12 : 프리차지부
14 : 보상부 16 : 클램핑부
18 : 센스 앰프 20 : 온도 센서
30 : 보상 제어 신호 생성 회로 40 : 클램핑 제어 신호 생성 회로
50 : 컬럼 선택 회로 60 : 로우 선택 회로
70 : 상변화 메모리 셀 100: 온도 보상 회로
140: 레퍼런스 라이트 드라이버 180: 레퍼런스 리드 회로

Claims (19)

  1. 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이;
    적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항를 갖는 온도 보상 회로; 및
    상기 메모리 셀 어레이에서 선택된 상기 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하되, 상기 보상 전류의 양은 상기 레퍼런스 셀의 저항에 따라 변경되는 보상부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 비휘발성 메모리 셀이 m비트(단, m은 자연수) 레벨 셀이고,
    상기 각 레퍼런스 셀은 (2m-1)개의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 적어도 하나의 레퍼런스 셀은 (2m-1)개이고,
    상기 (2m-1)개의 레퍼런스 셀은 레퍼런스 세트를 이루고,
    상기 동일한 레퍼런스 세트에 속하는 (2m-1)개의 레퍼런스 셀 각각은, 서로 다른 저항 분포에 해당하는 저항을 갖는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 메모리 셀 어레이는 다수의 메모리 뱅크로 구분되고, 상기 각 메모리 뱅크는 다수의 메모리 블록으로 구분되고,
    상기 레퍼런스 세트는 메모리 뱅크마다 또는 메모리 블록마다 배치되는 비휘발성 메모리 장치.
  5. 제 2항에 있어서,
    상기 제2 저항 분포 중 어느 하나는, 상기 다수의 제1 저항 분포 중 인접하는 두 개의 저항 분포 사이에 위치하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 온도 보상 회로는 상기 레퍼런스 셀에 라이트 전류를 제공하여 상기 레 퍼런스 셀의 저항을 결정하는 레퍼런스 라이트 드라이버와, 상기 레퍼런스 셀에 리드 전류를 제공하여 상기 레퍼런스 셀의 저항을 리드하는 레퍼런스 리드 회로를 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 비휘발성 메모리 셀에 라이트 전류를 제공하여 상기 비휘발성 메모리 셀의 저항을 결정하는 라이트 드라이버를 더 포함하고,
    상기 레퍼런스 라이트 드라이버는 상기 라이트 드라이버의 리플리카 회로이고, 상기 레퍼런스 리드 회로는 상기 데이터 리드 회로의 리플리카 회로인 비휘발성 메모리 장치.
  8. 제 6항에 있어서, 상기 온도 보상 회로는
    보상 제어 신호를 출력하는 출력 노드와,
    상기 출력 노드에 연결되는 상기 레퍼런스 셀과,
    상기 출력 노드에 연결되는 상기 레퍼런스 라이트 드라이버와,
    상기 출력 노드에 연결되는 상기 레퍼런스 리드 회로를 포함하는 비휘발성 메모리 장치.
  9. 제 8항에 있어서, 상기 레퍼런스 리드 회로는
    승압 전압과 출력 노드 사이에 직렬로 연결되는 제1 및 제2 트랜지스터와,
    상기 승압 전압과 접지 전압 사이에 직렬로 연결되고, 제1 트랜지스터의 게이트에 인가되는 제1 전압과, 제2 트랜지스터의 게이트에 인가되는 제2 전압을 생성하는 저항열을 포함하는 비휘발성 메모리 장치.
  10. 제 6항에 있어서,
    상기 레퍼런스 셀은 가변 저항 소자와 억세스 소자를 포함하고,
    상기 라이트 전류는 상기 가변 저항 소자와 상기 억세스 소자를 모두 통과하고,
    상기 리드 전류는 상기 가변 저항 소자를 통과하고, 상기 억세스 소자는 선택적으로 통과하는 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    상기 선택된 상변화 메모리 셀과 커플링된 비트 라인과 상기 센싱 노드 사이에 커플링되고, 상기 레퍼런스 셀의 저항에 따라 상기 센싱 노드에서 상기 비트 라인으로 흐르는 클램핑 전류의 양을 조절하는 클램핑부를 더 포함하는 상변화 메모리 장치.
  12. 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이;
    적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 온도 보상 회로; 및
    상기 메모리 셀 어레이에서 선택된 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하는 보상부와, 상기 선택된 비휘발성 메모리 셀과 커플링된 비트 라인과 상기 센싱 노드 사이에 커플링되고, 상기 레퍼런스 셀의 저항에 따라 상기 센싱 노드에서 상기 비트 라인으로 흐르는 클램핑 전류의 양을 조절하는 클램핑부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여, 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함하는 상변화 메모리 장치.
  13. 제 12항에 있어서,
    상기 비휘발성 메모리 셀이 m비트(단, m은 자연수) 레벨 셀이고,
    상기 각 레퍼런스 셀은 (2m-1)개의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 적어도 하나의 레퍼런스 셀은 (2m-1)개이고,
    상기 (2m-1)개의 레퍼런스 셀은 레퍼런스 세트를 이루고,
    상기 하나의 레퍼런스 세트에 속하는 (2m-1)개의 레퍼런스 셀 각각은, 서로 다른 저항 분포를 갖는 비휘발성 메모리 장치.
  15. 제 12항에 있어서,
    상기 온도 보상 회로는 상기 레퍼런스 셀에 라이트 전류를 제공하여 상기 레퍼런스 셀의 저항 분포를 결정하는 레퍼런스 라이트 드라이버와, 상기 레퍼런스 셀에 리드 전류를 제공하여 상기 레퍼런스 셀의 저항 분포를 리드하는 레퍼런스 리드 회로를 포함하는 비휘발성 메모리 장치.
  16. 제 15항에 있어서,
    상기 비휘발성 메모리 셀에 라이트 전류를 제공하여 상기 비휘발성 메모리 셀의 저항 분포를 결정하는 라이트 드라이버를 더 포함하고,
    상기 레퍼런스 라이트 드라이버는 상기 라이트 드라이버의 리플리카 회로이고, 상기 레퍼런스 리드 회로는 상기 데이터 리드 회로의 리플리카 회로인 비휘발성 메모리 장치.
  17. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 라이트 동작 및 리드 동작을 제어하기 위한 프로세서를 포함하고,
    상기 비휘발성 메모리 장치는,
    다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로서, 각 비휘발성 메모리 셀은 다수의 제1 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 메모리 셀 어레이과,
    적어도 하나의 레퍼런스 셀을 포함하는 온도 보상 회로로서, 상기 각 레퍼런스 셀은 적어도 하나의 제2 저항 분포 중에서 어느 하나의 저항 분포에 해당하는 저항을 갖는 온도 보상 회로와,
    상기 메모리 셀 어레이에서 선택된 상기 비휘발성 메모리 셀을 관통하여 흐르는 전류에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해 상기 센싱 노드에 보상 전류를 제공하되, 상기 보상 전류의 양은 상기 레퍼런스 셀의 저항에 따라 변경되는 보상부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 데이터 리드 회로를 포함하는 저장 시스템.
  18. m비트(단, m은 자연수) 레벨 셀을 포함하는 메모리 셀 어레이와, (2m-1)개의 레퍼런스 셀을 포함하는 레퍼런스 세트를 제공하고,
    상기 하나의 레퍼런스 세트에 속하는 (2m-1)개의 레퍼런스 셀을 라이트하여, (2m-1)개의 레퍼런스 셀 각각이 서로 다른 저항 분포에 해당하는 저항을 갖도록 하고,
    상기 m비트 레벨 셀에 데이터를 라이트하고,
    상기 (2m-1)개의 레퍼런스 셀의 저항에 따라 변하는 전류를 상기 m비트 레벨 셀에 제공하여, 상기 m비트 레벨 셀의 데이터를 리드하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  19. 제 18항에 있어서,
    상기 (2m-1)개의 레퍼런스 셀을 라이트하고 상기 m비트 레벨 셀에 데이터를 라이트하기 전에, 상기 (2m-1)개의 레퍼런스 셀의 저항을 리드하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.
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