KR102559577B1 - 저항성 메모리 장치 - Google Patents

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Abstract

저항성 메모리 장치가 개시된다. 본 개시의 실시 예에 따른 저항성 메모리 장치는, 서로 교차하는 복수의 제1 신호라인들 및 복수의 제2 신호라인들; 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 일 단에 상기 복수의 제1 신호라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제2 신호라인들 중 하나가 연결되는, 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 적어도 하나에 데이터를 기입하기 위한 기입 전류를 상기 복수의 제1 신호라인들 중 적어도 하나를 통해 제공하는 기입회로; 및 상기 복수의 메모리 셀들 중 적어도 하나에 저장된 데이터를 독출하기 위한 독출전류를 상기 복수의 제2 신호라인들 중 적어도 하나를 통해 제공하는 독출 회로를 포함할 수 있다.

Description

저항성 메모리 장치{RESISTIVE MEMORY DEVICE}
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 기입 전류와 독출 전류가 상이한 방향으로 인가되는 저항성 메모리 장치를 제공한다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), ReRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 데이터 독출 시 발생하는 스파이크-전류에 기인한 열화를 개선하는 저항성 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 저항성 메모리 장치는, 서로 교차하는 복수의 제1 신호라인들 및 복수의 제2 신호라인들; 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 일 단에 상기 복수의 제1 신호라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제2 신호라인들 중 하나가 연결되는, 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 적어도 하나에 데이터를 기입하기 위한 기입 전류를 상기 복수의 제1 신호라인들 중 적어도 하나를 통해 제공하는 기입회로; 및 상기 복수의 메모리 셀들 중 적어도 하나에 저장된 데이터를 독출하기 위한 독출전류를 상기 복수의 제2 신호라인들 중 적어도 하나를 통해 제공하는 독출 회로를 포함할 수 있다.
한편, 본 개시의 기술적 사상의 다른 일 측면에 따른 저항성 메모리 장치는, 제1 방향을 따라 상호 이격되어 배치되고, 상기 제1 방향에 수직한 제2 방향으로 각각 연장되는 복수의 제1 신호 라인들; 상기 제2 방향을 따라 상호 이격되어 배치되고, 상기 제1 방향으로 각각 연장되고, 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 복수의 제1 신호 라인들과 이격되어 배치되는 복수의 제2 신호 라인들; 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 일 단에 상기 복수의 제1 신호 라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제2 신호 라인들 중 하나가 연결되는, 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 데이터를 기입하기 위한 기입 전류를 상기 제1 신호 라인으로부터 상기 적어도 하나의 메모리 셀을 거쳐 상기 제2 신호 라인으로 흐르도록 출력하는 기입회로; 및 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 저장된 데이터를 독출하기 위한 독출 전류를 상기 제2 신호 라인으로부터 상기 적어도 하나의 메모리 셀을 거쳐 상기 제1 신호 라인으로 흐르도록 출력하는 독출 회로를 포함할 수 있다.
한편, 본 개시의 기술적 사상의 또 다른 일 측면에 따른 저항성 메모리 장치는, 제1 신호 라인과 제2 신호 라인 사이에 연결된 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀에 대한 데이터 기입 동작을 제어하는 기입 제어신호 및 상기 메모리 셀에 저장된 데이터 독출 동작을 제어하는 독출 제어신호를 출력하는 제어 로직; 상기 데이터 기입 동작 시 기입 전류를 출력하는 기입 회로; 상기 데이터 독출 동작 시 독출 전류를 출력하는 독출 회로; 상기 기입 제어신호에 기반하여 상기 기입 회로와 상기 제1 신호 라인을 전기적으로 연결하는 칼럼 디코더; 및 상기 독출 제어신호에 기반하여 상기 독출 회로와 상기 제2 신호 라인을 전기적으로 연결하는 로우 디코더를 포함할 수 있다.
본 개시의 기술적 사상에 따른 저항성 메모리 장치에 따르면, 데이터 기입 및 독출 시 메모리 셀에 열전 냉각(Thermoelectric cooling) 현상을 선택적으로 발생시킬 수 있다. 이에 따라, 데이터 독출 시 발생하는 SIRD(Spike-current Induced Read Disturb)를 개선하고, 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템(1)을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치의 블록도를 도시한다.
도 3은 메모리 셀 어레이의 구성을 나타내는 블록도이다.
도 4는 도 3에 도시된 타일의 일 구현 예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀에 대한 예시적 실시 예들을 각각 나타내는 회로도들이다.
도 6a는 본 개시의 예시적 실시 예에 따른 로우 디코더 및 독출 회로의 구성을 나타내는 회로도이다. 또한, 도 6b는 본 개시의 예시적 실시 예에 따른 칼럼 디코더 및 기입 회로의 구성을 나타내는 회로도이다.
도 7a는 본 개시의 예시적 실시 예에 따른 데이터 기입 동작 시 열의 이동을, 도 7b는 본 개시의 예시적 실시 예에 따른 데이터 독출 동작 시 열의 이동을 각각 도시한다.
도 8a는 본 개시의 예시적 실시 예에 따른 선택 소자의 전압-전류 로그 곡선을 개략적으로 나타낸 그래프이다. 도 8b는 본 개시의 예시적 실시 예와 비교 예 각각에 따른 스파이크-전류(spike-current)를 나타낸 그래프이다. 도 8c는 본 개시의 예시적 실시 예와 비교 예 각각에 따른 메모리 셀들의 저항값 산포도를 도시한다.
도 9는 본 개시의 다른 예시적 실시 예에 따른 타일의 일 구현 예를 나타내는 회로도이다.
도 10은 본 개시의 예시적 실시 예에 따라 기입 동작 및 독출 동작 시 인가되는 전류의 방향을 설명하는 도면이다.
도 11은 본 개시의 다른 예시적 실시 예에 따라 기입 동작 및 독출 동작 시 인가되는 전류의 방향을 설명하는 도면이다.
도 12는 본 개시의 예시적 실시 예에 따라 메모리 셀에 인가되는 기입 전류에 대한 타이밍도이다.
도 13은 본 개시의 예시적 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템(1)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(100)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 제어로직(120), 기입 회로(150) 및 독출 회로(160)를 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(120)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 장치(100)는 저항성 메모리 장치로 지칭될 수 있고, 메모리 시스템(1)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(10)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 데이터를 기입하도록, 또는 메모리 장치(100)에 저장된 데이터를 독출하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DT)와 독출된 데이터(DT)가 메모리 컨트롤러(10)와 메모리 장치(100) 사이에서 송수신될 수 있다. 예를 들어, 메모리 셀 어레이(110)에 메모리 셀들이 로우 및 칼럼을 따라 배열된 경우, 어드레스(ADDR)는 로우 어드레스 및 칼럼 어드레스를 포함할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(10)는 램(RAM), 프로세서(processor), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 더 포함할 수 있다. 램은 프로세서의 동작 메모리로서 이용될 수 있고, 프로세서는 메모리 컨트롤러(10)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(HOST)와 메모리 컨트롤러(10) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronica) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(예를 들어, 호스트)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호라인들과 복수의 제2 신호라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 예시적 실시 예에 있어서, 복수의 제1 신호라인들은 복수의 워드라인들 일 수 있고, 복수의 제2 신호라인들은 복수의 비트라인들 일 수 있다. 다른 예시적 실시 예에서, 복수의 제1 신호라인들은 복수의 비트라인들 일 수 있고, 복수의 제2 신호라인들은 복수의 워드라인들 일 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다.
메모리 셀 어레이(110)는 로우 및 칼럼을 따라 배열된 복수의 메모리 셀들을 구비할 수 있다. 본 실시 예에서, 복수의 메모리 셀들은 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우, 메모리 장치(100)는 PRAM(Phase-change Random Access Memory)이 될 수 있다. 다른 예로, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 ReRAM(Resistive Random Access Memory)이 될 수 있다. 또 다른 예로, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM(Magnetic Random Access Memory)이 될 수 있다. 이하, 메모리 장치(100)는 PRAM인 경우를 가정하여 설명하기로 한다.
예시적 실시 예에서, 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있고, 이 때, 메모리 셀들은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 다른 예시적 실시 예에서, 복수의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있고, 이 때, 메모리 셀들은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 또 다른 실시 예에서, 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC)일 수 있고, 이 때, 메모리 셀들은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 다만, 본 개시가 이에 한정되는 것은 아니며, 다른 실시 예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
또한, 예시적 실시 예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
제어 로직(120)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입 회로(150) 및 독출 회로(160)를 제어할 수 있다. 일 예로, 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 전압들을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 제어 로직(120)의 제어 하에서 상기 전압들의 전압 레벨이 조절될 수 있다.
기입 회로(150)는 메모리 셀들에 대한 기입 동작을 수행할 수 있다. 기입 회로(150)는 다수의 비트라인들 또는 다수의 워드라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버를 구비할 수 있다.
독출 회로(160)는 메모리 셀들에 저장된 데이터에 대한 독출 동작을 수행할 수 있다. 독출 회로(160)는 다수의 비트라인들 또는 다수의 워드라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프(미도시)를 구비할 수 있다.
예시적 실시 예에 있어서, 기입 회로(150) 및 독출 회로(160)는 서로 다른 신호라인을 통해 메모리 셀들로 기입 전류 및 독출 전류를 각각 제공할 수 있다. 일 예로, 기입 회로(150)는 워드라인을 통해 메모리 셀들로 기입 전류를 제공하고, 독출 회로(160)는 비트라인을 통해 메모리 셀들로 독출 전류를 제공할 수 있다. 다른 예로, 기입 회로(150)는 비트라인을 통해 메모리 셀들로 기입 전류를 제공하고, 독출 회로(160)는 워드라인을 통해 메모리 셀들로 독출 전류를 제공할 수 있다.
본 개시의 실시 예에 따르면, 기입 전류와 독출 전류는 메모리 셀에 상이한 방향으로 입력될 수 있고, 이에 따라 메모리 셀에 열전냉각(Thermoelectric cooling) 현상을 선택적으로 발생시킬 수 있다. 예를 들어, 메모리 셀이 가변 저항 및 가열 소자를 구비하는 경우, 기입 전류는 가열 소자에서 가변 저항 방향으로 열 전달이 증가하는 방향으로 인가될 수 있다. 또한, 독출 전류는 가변 저항에서 가열 소자 방향으로 열 전달이 증가하는 방향으로 인가될 수 있다. 이로써, 본 개시의 기술적 사상은, 데이터 독출 시 발생하는 SIRD(Spike-current Induced Read Disturb)를 개선하고, 데이터의 신뢰성을 향상시킬 수 있다.
한편, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예로, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치의 블록도를 도시한다. 도 2는, 예를 들어 도 1의 메모리 장치(100)에 대한 구체적인 블록도일 수 있다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 로우 디코더(130), 칼럼 디코더(140), 기입 회로(150) 및 독출 회로(160)를 구비할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호라인들 및 복수의 제2 신호라인들에 연결될 수 있다. 예시적 실시 예에서, 복수의 제1 신호라인들은 워드라인들(WL)이고, 복수의 제2 신호라인들은 비트라인들(BL)일 수 있다. 복수의 워드라인들(WL) 및 비트라인들(BL)을 통해 각종 전압 신호나 전류 신호가 제공되고, 이에 따라 선택 메모리 셀들에 대해서는 데이터(DT)가 기입되거나 독출되며, 나머지 비선택 메모리 셀들에 대해서는 기입이나 독출의 수행이 방지될 수 있다. 이하, 본 명세서에서 선택 메모리 셀은 메모리 셀들 중 기입, 독출 및/또는 소거 동작 등의 메모리 동작이 수행되는 메모리 셀을 의미할 수 있다. 또한, 비선택 메모리 셀은, 메모리 셀들 중 선택 메모리 셀 이외의 메모리 셀을 의미할 수 있다.
제어 로직(120)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)에 기반하여 메모리 셀 어레이(110)에 데이터(DT)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DT)를 독출하기 위한 각종 제어신호(예를 들어, 독출 제어신호(CTRL_R), 기입 제어신호(CTRL_W))를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)은 커맨드(CMD)에 수반하여 액세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)를 수신할 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 메모리 장치(100)로 제공되는 어드레스(ADDR)는, 호스트로부터의 논리적 어드레스(Logical Address, LA)에 대응하여 메모리 시스템 내에서 변환된 물리적 어드레스(Physical Address, PA)에 상응할 수 있다.
로우 디코더(130)는 로우 어드레스(X_ADDR)에 응답하여 워드라인 선택 동작을 수행할 수 있다. 예시적 실시 예에 있어서, 로우 디코더(130)는 독출 회로(160)와 연결되고, 로우 어드레스(X_ADDR)에 기반하여 독출 회로(160)에서 출력된 독출 전류가 워드라인들(WL) 중 일부에 인가되도록 제어될 수 있다. 워드라인들(WL) 중 독출 전류가 인가되는 워드라인은 선택 워드라인으로 명명될 수 있다. 독출 회로(160)는 독출 전류를 선택 메모리 셀들에 인가함에 따라 데이터(DT)를 독출할 수 있다. 또한, 독출 회로(160)는 독출된 데이터(DT)에 대한 판별 결과에 따른 패스/페일 신호(P/F)를 제어 로직(120)으로 제공할 수 있다. 제어 로직(120)은 패스/페일 신호(P/F)를 참조함에 따라, 메모리 셀 어레이(110)의 기입 및 독출 동작을 제어할 수 있다.
칼럼 디코더(140)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트라인 선택 동작을 수행할 수 있다. 예시적 실시 예에 있어서, 칼럼 디코더(140)는 기입 회로(150)와 연결되고, 칼럼 어드레스(Y_ADDR)에 기반하여 기입 회로(150)에서 출력된 기입 전류가 비트라인들(BL) 중 일부에 인가되도록 제어될 수 있다. 비트라인들(BL) 중 기입 전류가 인가되는 비트라인은 선택 비트라인으로 명명될 수 있다. 기입 회로(150)는 기입 전류를 선택 비트라인들에 인가함에 따라 데이터(DT)를 기입할 수 있다.
본 실시 예에서는 기입 회로(150)가 칼럼 디코더(140)를 통해 비트라인(BL)에, 독출 회로(160)가 로우 디코더(130)를 통해 워드라인(WL)에 각각 연결되는 것으로 도시되나, 이와 달리 기입 회로(150)가 로우 디코더(130)를 통해 워드라인(WL)에, 독출 회로(160)가 칼럼 디코더(140)를 통해 비트라인(BL)에 각각 연결될 수도 있다. 다시 말해서, 본 개시의 기술적 사상에 따를 때, 기입 전류는 제1 신호라인 및 제2 신호라인 중 하나를 통해 메모리 셀에 입력되고, 독출 전류는 나머지 하나의 신호라인을 통해 메모리 셀에 입력될 수 있다. 이로써, 기입 전류와 독출 전류는 메모리 셀에 서로 다른 방향으로써 입력될 수 있다.
도 3은 메모리 셀 어레이의 구성을 나타내는 블록도이다. 예를 들어, 도 3은 도 2의 메모리 셀 어레이(110)의 구성을 도시할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 뱅크들(Bank_0~Bank_N)(N은 양의 정수)을 포함할 수 있다. 복수의 뱅크들(Bank_0~Bank_N)은 일 방향을 따라 메모리 셀 어레이(110)에 배치될 수 있다. 복수의 뱅크들(Bank_0~Bank_N) 각각은, 복수의 타일들(Tile1~TileM)(M은 양의 정수)을 구비할 수 있다. 예컨대 뱅크는, 다수의 타일들(Tile1~TileM)을 구비하는 하나의 단위일 수 있고, 타일은 다수의 메모리 셀을 구비하는 하나의 단위일 수 있다. 본 도면에서는 설명의 편의를 위해 뱅크 및 타일의 단위가 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 뱅크는 복수의 영역(region) 단위로, 영역은 복수의 베이(bay) 단위로, 베이는 복수의 타일 단위로 구분될 수도 있다.
도 4는 도 3에 도시된 타일(Tile1)의 일 구현 예를 나타내는 회로도이다.
도 4를 참조하면, 타일(Tile1)은 복수의 워드라인들(WL1~WLk)(k는 양의 정수), 복수의 비트라인들(BL1~BLj)(j는 양의 정수) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)은 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드라인들(WL1~WLk)의 개수, 비트라인들(BL1~BLj)의 개수 및 메모리 셀들(MC)의 개수는 실시 예에 따라 다양하게 변경될 수 있다. 도 4에는 수평 구조의 2차원 메모리가 도시되었으나 본 개시는 이에 한정되지 않으며, 다른 실시 예에서, 타일(Tile1)은 수직 구조의 3차원 메모리일 수 있다.
각 메모리 셀(MC)은, 일 단이 워드라인에 연결되고, 다른 일 단이 비트라인에 연결될 수 있다. 예시적 실시 예에 있어서, 각 메모리 셀(MC)에는, 각 메모리 셀(MC)에 연결된 워드라인 및 비트라인 중 하나의 라인을 통해 기입 전류가 인가되고, 나머지 하나의 라인을 통해 독출 전류가 인가될 수 있다. 예를 들어, 기입 동작 시 기입 전류는 비트라인에서 워드라인 방향으로 메모리 셀(MC)을 통해 흐르고, 독출 동작 시 독출 전류는 워드라인에서 비트라인 방향으로 메모리 셀(MC)을 통해 흐를 수 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀(MC)에 대한 예시적 실시 예들을 각각 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MC)은 가변 저항 소자(R), 선택 소자(SW) 및 가열 소자(H)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항체(또는, 가변 저항 물질)라고 지칭할 수 있고, 선택 소자(SW)는 스위칭 소자라고 지칭할 수 있다. 또한, 가열 소자(H)는 가열 전극(또는 가열 전극층)으로 지칭할 수도 있다.
예시적 실시 예에 있어서, 가변 저항 소자(R)는 선택 소자(SW) 및 가열 소자(H) 사이에 연결되고, 선택 소자(SW)는 비트라인(BL1)에, 가열 소자(H)는 워드라인(WL1)에 각각 연결될 수 있다. 다시 말해서, 선택 소자(SW)의 일 단은 비트라인(BL1)에, 다른 일 단은 가변 저항 소자(R)에 연결될 수 있다. 또한, 가열 소자(H)의 일 단은 워드라인(WL1)에, 다른 일 단은 가변 저항 소자(R)에 연결될 수 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스(예를 들어, 기입 전류)에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 예시적 실시 예에 따르면, 가변 저항 소자(R)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe, Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe(GST), GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat)에 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다. 일 예로, 고저항 상태(또는, 리셋(reset) 상태)를 '0'으로, 저저항 상태(또는, 셋(set) 상태)를 '1'로 정의함으로써, 가변 저항 소자(R)에 데이터가 저장될 수 있다.
한편, 다른 실시 예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(SW)는 연결된 워드라인(WL1)에 인가되는 전류 또는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 선택 소자(SW)는 칼코게나이드(chalcogenide) 화합물을 포함하는 오보닉 임계 스위치(OTS, Ovonic Threshold Switch)일 수 있다. 오보닉 임계 스위치는 비소(arsenic, AS), 게르마늄(Ge), 셀레늄(Selenium, Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb)을 포함하는 물질로 구성될 수 있다. 특히, 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 합성물에 셀레늄(Se) 및 황(S)이 첨가된 6 원소계 물질로 구성될 수 있다.
가열 소자(H)는 데이터 기입 동작 시(예를 들어, 리셋/셋 동작) 가변 저항 소자(R)를 가열할 수 있다. 가열 소자(H)는 가변 저항 소자(R)와 반응하지 않으면서, 가변 저항 소자(R)를 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 가열 소자(H)는 탄소 계열의 도전 물질을 포함할 수 있다.
예시적 실시 예에 있어서, 가열 소자(H)는 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 탄소(C), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 카본 나이트라이드(CN), 티타늄 카본 나이트라이드(TiCN), 탄탈륨 카본 나이트라이드(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 구성될 수 있다.
도 5b를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트라인(BL1) 및 워드라인(WL1) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트라인(BL1)을 통해 인가되는 기입 전류에 의해서 데이터를 저장할 수 있다. 또한, 메모리 셀(MCa)에 저장된 데이터는 워드라인(WL1)을 통해 인가되는 독출 전류에 의해서 독출될 수 있다.
도 5c를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 비트라인(BL1) 사이에 연결되고, 가변 저항 소자(Rb)는 워드라인(WL1)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 6a는 본 개시의 예시적 실시 예에 따른 로우 디코더 및 독출 회로의 구성을 나타내는 회로도이다. 또한, 도 6b는 본 개시의 예시적 실시 예에 따른 칼럼 디코더 및 기입 회로의 구성을 나타내는 회로도이다. 이하, 도 6a 및 도 6b는 도 2를 참조하여 설명된다.
도 6a를 참조하면, 독출 회로(160)는 제1 전류원(CS1), 센스 앰프(SAMP) 및 커패시터(C)를 포함할 수 있다. 제1 전류원(CS1)은 기준 전류(IREF)를 출력할 수 있다. 기준 전류(IREF) 중 일부는 독출 전류(I_R)로서 로우 디코더(130)에 인가되고, 나머지 전류(I1)는 커패시터(C)를 충전할 수 있다. 커패시터(C)의 일 단은 그라운드 전압(GND)에 연결되고, 다른 일 단은 제1 노드(N1)에 연결될 수 있다. 예를 들어, 커패시터(C)는 워드라인(WL1)의 기생 커패시터일 수 있다. 다른 예에서, 커패시터(C)는 데이터 독출을 위하여 메모리 셀 어레이(110) 내 또는 메모리 셀 어레이(110) 외부에 배치되는 커패시터일 수도 있다.
센스 앰프(SAMP)는 기준 전압(VREF)이 인가되는 입력단 및 제1 노드(N1)에 연결된 입력단을 구비할 수 있다. 센스 앰프(SAMP)는 제1 노드(N1)에 걸리는 제1 전압(V1)(즉, 커패시터(C)에 걸리는 전압) 및 기준 전압(VREF)을 비교하고, 비교 결과(SAOUT)를 출력할 수 있다.
로우 디코더(130)는 제1 내지 제3 트랜지스터(T1~T3)를 포함할 수 있다. 제1 트랜지스터(T1)는 상보-비선택 신호(nDIS)를 게이트 전압으로서 수신하고, 일 단(또는, 소스(source) 단)은 인히빗 전압(Vinhibit)에, 다른 일 단(또는, 드레인(drain) 단)은 워드라인(WL1)에 각각 연결될 수 있다. 제2 트랜지스터(T2)는 상보-독출 인에이블 신호(nENRD)를 게이트 전압으로서 수신하고, 일 단(또는, 소스 단)은 제1 노드(N1)와, 다른 일 단(또는, 드레인 단)은 워드라인(WL1)에 각각 연결될 수 있다. 제3 트랜지스터(T3)는 기입 인에이블 신호(EN)를 게이트 전압으로서 수신하고, 일 단(또는, 소스 단)은 그라운드 전압(GND)에, 다른 일 단(또는, 드레인 단)은 워드라인(WL1)에 각각 연결될 수 있다.
상보-비선택 신호(nDIS), 상보-독출 인에이블 신호(nENRD) 및 기입 인에이블 신호(EN)는 제어 로직(120)으로부터 인가될 수 있다. 본 실시 예에서, 제1 및 제2 트랜지스터(T1, T2)는 PMOS, 제3 트랜지스터(T3)는 NMOS인 것으로 도시되나, 이는 하나의 예일 뿐 이에 한정되는 것은 아니다.
도 6b를 더 참조하면, 기입 회로(150)는 제2 전류원(CS2)을 포함할 수 있다. 제2 전류원(CS2)은 기입 전류, 예를 들어 리셋 전류(I_RESET)를 출력할 수 있다. 설명의 편의를 위하여, 이하 본 실시 예에서는 기입 전류가 리셋 전류(I_RESET)임을 가정하여 설명되나, 기입 전류로서 셋 전류를 출력하는 전류원이 기입 회로(150)에 더 구비될 수 있음은 당업자는 이해할 것이다.
칼럼 디코더(140)는 제4 내지 제6 트랜지스터(T4~T6)를 포함할 수 있다. 제4 트랜지스터(T4)는 상보-기입 인에이블 신호(nEN)를 게이트 전압으로서 수신하고, 일 단(또는, 소스 단)은 제2 전류원(CS2)에, 다른 일 단(또는, 드레인 단)은 비트라인(BL1)에 각각 연결될 수 있다. 제5 트랜지스터(T5)는 비선택 신호(DIS)를 게이트 전압으로서 수신하고, 일 단(또는, 소스 단)은 비트라인(BL1)에, 다른 일 단(또는, 드레인 단)은 인히빗 전압(Vinhibit)에 각각 연결될 수 있다. 제6 트랜지스터(T6)는 독출 인에이블 신호(ENRD)를 게이트 전압으로서 수신하고, 일 단(또는, 소스 단)은 그라운드 전압(GND)에, 다른 일 단(또는, 드레인 단)은 비트라인(BL1)에 각각 연결될 수 있다.
비선택 신호(DIS), 독출 인에이블 신호(ENRD) 및 상보-기입 인에이블 신호(nEN)는 제어 로직(120)으로부터 인가될 수 있다. 본 실시 예에서, 제4 트랜지스터(T4)는 PMOS, 제5 및 제6 트랜지스터(T5, T6)는 NMOS인 것으로 도시되나, 이는 하나의 예일 뿐 이에 한정되는 것은 아니다.
예를 들어, 워드라인(WL1)이 비선택 워드라인인 경우, 제1 트랜지스터(T1)는 턴-온(turn-on)되고, 제2 및 제3 트랜지스터(T2, T3)는 각각 턴-오프(turn-off) 될 수 있다. 이에 따라, 비선택 워드라인에는 인히빗 전압(Vinhibit)이 인가될 수 있다. 또한, 비트라인(BL1)이 비선택 비트라인인 경우, 제5 트랜지스터(T5)는 턴-온 되고, 제4 및 제6 트랜지스터(T4, T6)는 각각 턴-오프 될 수 있다. 이에 따라, 비선택 비트라인에는 인히빗 전압(Vinhibit)이 인가될 수 있다. 이하, 본 실시 예는 워드라인(WL1) 및 비트라인(BL1)이 각각 선택 워드라인 및 선택 비트라인인 경우를 가정하여 설명된다.
데이터 독출 동작 시, 로우 디코더(130)의 제2 트랜지스터(T2)는 턴-온 되고, 제1 및 제3 트랜지스터(T1, T3)는 턴-오프 될 수 있다. 또한, 데이터 독출 동작 시, 칼럼 디코더(140)의 제6 트랜지스터(T6)는 턴-온 되고, 제4 및 제5 트랜지스터(T4, T5)는 턴-오프 될 수 있다. 이에 따라, 독출 전류(I_R)는 워드라인(WL1)을 통해, 워드라인(WL1) 및 비트라인(BL1)에 연결된 메모리 셀(MC)에 인가될 수 있다. 즉, 독출 전류(I_R)는 워드라인(WL1), 메모리 셀(MC), 비트라인(BL1)을 따라 흐를 수 있다.
데이터 기입 동작 시, 로우 디코더(130)의 제3 트랜지스터(T3)는 턴-온 되고, 제1 및 제2 트랜지스터(T1, T2)는 턴-오프 될 수 있다. 또한, 데이터 기입 동작 시, 칼럼 디코더(140)의 제4 트랜지스터(T4)는 턴-온 되고, 제5 및 제6 트랜지스터(T5, T6)는 턴-오프 될 수 있다. 이에 따라, 기입 전류(I_RESET)는 비트라인(BL1)을 통해 메모리 셀(MC)에 인가될 수 있다. 즉, 기입 전류(I_RESET)는 비트라인(BL1), 메모리 셀(MC), 워드라인(WL1)을 따라 흐를 수 있다.
도 7a는 본 개시의 예시적 실시 예에 따른 데이터 기입 동작 시 열의 이동을, 도 7b는 본 개시의 예시적 실시 예에 따른 데이터 독출 동작 시 열의 이동을 각각 도시한다.
도 7a를 참조하면, 기입 전류(I_RESET)는 비트라인(BL), 메모리 셀(MC), 워드라인(WL)을 따라 흐를 수 있다. 예시적 실시 예에 있어서, 메모리 셀(MC)은, 일 측이 워드라인(WL)과 연결되고 다른 일 측이 가변 저항 소자(R)에 연결된 가열 소자(H), 일 측이 가열 소자(H)와 연결되고 다른 일 측이 선택 소자(SW)에 연결된 가변 저항 소자(R), 및 일 측이 가변 저항 소자(R)에 연결되고 다른 일 측이 비트라인(BL)에 연결된 선택 소자(SW)를 구비할 수 있다. 도시되지는 않았으나, 선택 소자(SW)와 가변 저항 소자(R) 사이에 중간 전극층(middle electrode)이, 비트라인(BL)과 선택 소자(SW) 사이에 상부 전극층(top electrode)이 각각 더 배치될 수도 있다.
이에 따라, 기입 전류(I_RESET)는 선택 소자(SW), 가변 저항 소자(R), 가열소자(H) 방향으로 흐를 수 있다. 기입 전류(I_RESET)가 상기와 같이 인가됨에 따라, 가열 소자(H)에서 열이 발생하고, 발생한 열은 제1 방향(T_E1), 즉, 가열 소자(H)에서 가변 저항 소자(R) 방향으로 전달될 수 있다. 가열 소자(H)로부터 전달된 열에 따라, 가변 저항 소자(R)의 일부분(M_R1)에는 상변화가 발생할 수 있다.
도 7b를 더 참조하면, 독출 전류(I_R)는 워드라인(WL), 메모리 셀(MC), 비트라인(BL)을 따라 흐를 수 있다. 이에 따라, 독출 전류(I_R)는 가열 소자(H), 가변 저항 소자(R), 선택 소자(SW) 방향으로 흐를 수 있다. 독출 전류(I_R)가 상기와 같이 인가됨에 따라, 가열 소자(H)에서 발생한 열은 제1 방향(T_E1)과 상이한 제2 방향(T_E2), 즉, 가변 저항 소자(R)에서 가열 소자(H) 방향으로 전달될 수 있다. 다시 말해서, 가열 소자(H)에서 발생한 열은 다시 가열 소자(H)로 흡열될 수 있다.
상술한 기입 전류(I_RESET) 및 독출 전류(I_R) 각각의 방향에 따른 열의 이동 방향은, 열전 효과(Thermoelectric effect) 중 펠티어 효과(Peltier effect) 또는 톰슨 효과(Thomson effect)에 기인할 수 있다. 이로써, 독출 전류(I_R)에 따른 발열에 기인한 가변 저항 소자(R)의 상변화는 미미한 일부분(M_R2)에 국한되므로, 발열에 따른 독출 디스터브(read disturb)가 개선될 수 있다.
도 8a는 본 개시의 예시적 실시 예에 따른 선택 소자의 전압-전류 로그 곡선을 개략적으로 나타낸 그래프이다. 도 8b는 본 개시의 예시적 실시 예와 비교 예 각각에 따른 스파이크-전류(spike-current)를 나타낸 그래프이다. 도 8c는 본 개시의 예시적 실시 예와 비교 예 각각에 따른 메모리 셀들의 저항값 산포도를 도시한다.
도 8a를 참조하면, 선택 소자(SW)에 인가되는 전압이 0인 상태에서 문턱전압(Vth)까지 서서히 증가할 때, 선택 소자(SW)에는 전류가 거의 흐르지 않을 수 있다(①). 다만, 선택 소자(SW)에 인가되는 전압이 문턱 전압(Vth)을 초과함과 동시에, 선택 소자(SW)에 흐르는 전류가 급격하게 증가하고, 스파이크-전류가 발생할 수 있다(②). 다음, 선택 소자(SW)에 인가되는 전압은 포화 전압(Vs)까지 감소하고(③), 메모리 셀(MC)에 인가되는 전류가 감소함에 따라 선택 소자(SW)에 인가되는 전압은 포화 전압(Vs)으로 유지될 수 있다(④). 이러한 선택 소자(SW)의 특성은 스냅백(snapback) 특성으로 명명될 수 있다.
도 8b를 더 참조하면, 상술된 ①~④ 단계에서, 본 개시의 예시적 실시 예에 따른 메모리 장치의 선택 소자에 인가되는 전류의 그래프(ⓐ) 및 비교 예에 따른 메모리 장치의 선택 소자에 인가되는 전류의 그래프(ⓑ)가 도시된다. 비교 예에 따라 ② 단계에서 선택 소자에 인가되는 스파이크-전류는, 일정 시간동안 기입 전류(I_RESET), 특히 리셋 전류보다 높은 레벨을 가질 수 있다. 이에 비해, 본 개시의 기술적 사상에 따라 ② 단계에서 선택 소자에 인가되는 스파이크-전류는 리셋 전류보다 낮은 레벨을 가질 수 있다. 이로써, 본 개시에 따른 메모리 장치는 스파이크-전류에 따른 메모리 셀의 손상 문제를 개선할 수 있다.
도 8c를 더 참조하면, 저항 값에 대한 셀들의 개수를 나타내는 산포도가 도시된다. ⓒ는 본 개시의 예시적 실시 예에 따른 메모리 장치의 산포도를, ⓓ는 비교 예에 따른 산포도를 각각 나타낼 수 있다. 비교 예에 따른 경우, 데이터 독출 동작 시 발생하는 스파이크-전류에 기인하여, 셋(SET) 저항 산포가 넓어지고, 이에 따라 셋(SET) 저항 산포의 일부는 리셋(RESET) 저항 산포의 일부와 중첩될 수 있다. 이에 비해, 본 개시에 따른 경우, 데이터 독출 동작 시 발생하는 스파이크-전류의 크기가 개선되므로, 스파이크-전류에 따른 셋(SET) 저항 산포의 열화가 개선될 수 있다.
도 9는 본 개시의 다른 예시적 실시 예에 따른 타일의 일 구현 예를 나타내는 회로도이다.
도 9를 참조하면, 타일(Tile1a)은 복수의 제1 워드라인들(WL1_1~WL1_3), 복수의 제2 워드라인들(WL2_1~WL2_3) 및 복수의 비트라인들(BL1~BL4)을 포함할 수 있다. 또한, 타일(Tile1a)은 복수의 제1 워드라인들(WL1_1~WL1_3)과 복수의 비트라인들(BL1~BL4) 사이에 배치된 메모리 셀들(예를 들어, MC1) 및 복수의 제2 워드라인들(WL2_1~WL2_4)과 복수의 비트라인들(BL1~BL4) 사이에 배치된 메모리 셀들(예를 들어, MC2)을 포함할 수 있다. 즉, 타일(Tile1a)은 3차원 구조로 상호 배치된 메모리 셀들(예를 들어, MC1 또는 MC2)로 구현될 수 있다. 여기서, 제1 워드라인들의 개수, 제2 워드라인들의 개수 및 비트라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 워드라인들(WL1_1~WL1_3)은 제2 방향을 따라 소정의 간격으로 이격되어 배치되고, 제1 방향으로 연장될 수 있다. 비트라인들(BL1~BL4)은 제1 방향을 따라 소정의 간격으로 이격되어 배치되고, 제2 방향으로 연장될 수 있다. 비트라인들(BL1~BL4)은 제1 워드라인들(WL1_1~WL1_3) 각각으로부터 제3 방향으로 이격되어 배치될 수 있다.
제2 워드라인들(WL2_1~WL2_3)은 제2 방향을 따라 소정의 간격으로 이격되어 배치되고, 제1 방향으로 연장될 수 있다. 제2 워드라인들(WL2_1~WL2_3)은 비트라인들(BL1~BL4) 각각으로부터 제3 방향으로 이격되어 배치될 수 있다.
메모리 셀들 중, 일 단이 제1 워드라인들(WL1_1~WL1_3) 중 하나에 연결되고, 다른 일 단이 비트라인들(BL1~BL4) 중 하나에 연결되는 메모리 셀들(예를 들어, MC1)은 제1 층을 형성할 수 있다. 또한, 메모리 셀들 중, 일 단이 비트라인들(BL1~BL4) 중 하나에 연결되고, 다른 일 단이 제2 워드라인들(WL2_1~WL2_3) 중 하나에 연결되는 메모리 셀들(예를 들어, MC2)은 제2 층을 형성할 수 있다. 이에 따라, 타일(Tile1a)은 복수의 층이 적층된 구조를 가질 수 있다. 본 실시 예에서는 두 층만이 도시되었으나, 동일한 연결 방식으로 다수의 층이 추가적으로 형성될 수도 있다.
예시적 실시 예에 있어서, 제1 층 및 제2 층 중 적어도 하나의 층에 포함된 메모리 셀들에 대해, 데이터 기입 동작 시 인가되는 기입 전류의 방향과 데이터 독출 동작 시 인가되는 독출 전류의 방향은 상이할 수 있다. 예를 들어, 제1 메모리 셀(MC1)에 대한 데이터 기입 동작 시, 기입 전류는 제1 비트라인(BL1)을 통해 인가되고, 이에 따라 기입 전류는 제1 비트라인(BL1), 제1 메모리 셀(MC1), 제1 워드라인(WL1_1) 방향으로 흐를 수 있다. 또한, 제1 메모리 셀(MC1)에 대한 데이터 독출 동작 시, 독출 전류는 제1 워드라인(WL1_1)을 통해 인가되고, 이에 따라 독출 전류는 제1 워드라인(WL1_1), 제1 메모리 셀(MC1), 제1 비트라인(BL1) 방향으로 흐를 수 있다.
도 10은 본 개시의 예시적 실시 예에 따라 기입 동작 및 독출 동작 시 인가되는 전류의 방향을 설명하는 도면이다. 예를 들어, 도 10은 도 9의 제1 및 제2 메모리 셀(MC1, MC2)에 대한 일 예를 나타낼 수 있다.
도 10을 참조하면, 제1 층(F1)에 포함된 제1 메모리 셀(MC1) 상에는, 제2 층(F2)에 포함된 제2 메모리 셀(MC2)이 배치될 수 있다. 제1 메모리 셀(MC1)은 제1 가열 소자(H1), 제1 가변 저항 소자(R1) 및 제1 선택 소자(SW1)를 구비하고, 제2 메모리 셀(MC2)은 제2 가열 소자(H2), 제2 가변 저항 소자(R2) 및 제2 선택 소자(SW2)를 구비할 수 있다.
예시적 실시 예에 있어서, 제1 가열 소자(H1)는 제1 워드라인(WL1_1) 상에, 제1 가변 저항 소자(R1)는 제1 가열 소자(H1) 상에, 제1 선택 소자(SW1)는 제1 가변 저항 소자(R1) 상에 각각 적층될 수 있다. 또한, 제2 선택 소자(SW2)는 제1 비트라인(BL1) 상에, 제2 가변 저항 소자(R2)는 제2 선택 소자(SW2) 상에, 제2 가열 소자(H2)는 제2 가변 저항 소자(R2) 상에 각각 적층될 수 있다.
데이터 기입 동작 시, 제1 기입 전류(I_RESET1)가 제1 비트라인(BL1)을 통해 제1 메모리 셀(MC1)로 인가될 수 있다. 이에 따라, 제1 기입 전류(I_RESET1)는 제1 비트라인(BL1)으로부터 제1 선택 소자(SW1), 제1 가변 저항 소자(R1), 제1 가열 소자(SW)를 거쳐 제1 워드라인(WL1_1)으로 흐를 수 있다. 또한, 데이터 기입 동작 시, 제2 기입 전류(I_RESET2)가 제1 비트라인(BL1)을 통해 제2 메모리 셀(MC2)로 인가될 수 있다. 이에 따라, 제2 기입 전류(I_RESET2)는 제1 비트라인(BL1)으로부터 제2 선택 소자(SW2), 제2 가변 저항 소자(R2), 제2 가열 소자(H2)를 거쳐 제2 워드라인(WL2_1)으로 흐를 수 있다.
예를 들어, 제1 기입 전류(I_RESET1) 및 제2 기입 전류(I_RESET2)는 동일한 기입 동작 수행 시 인가되는 동일한 전류일 수 있다. 다른 예로, 제1 기입 전류(I_RESET1) 및 제2 기입 전류(I_RESET2)는 서로 다른 기입 동작 수행 시 인가되는 상이한 전류일 수도 있다.
데이터 독출 동작 시, 제1 독출 전류(I_R1)가 제1 워드라인(WL1_1)을 통해 제1 메모리 셀(MC1)로 인가될 수 있다. 이에 따라, 제1 독출 전류(I_R1)는 제1 워드라인(WL1_1)으로부터 제1 가열 소자(H1), 제1 가변 저항 소자(R1), 제1 선택 소자(SW1)를 거쳐 제1 비트라인(BL1)으로 흐를 수 있다. 또한, 데이터 독출 동작 시, 제2 독출 전류(I_R2)가 제2 워드라인(WL2_1)을 통해 제2 메모리 셀(MC2)로 인가될 수 있다. 이에 따라, 제2 독출 전류(I_R2)는 제2 워드라인(WL2_1)으로부터 제2 가열 소자(H2), 제2 가변 저항 소자(R2), 제2 선택 소자(SW2)를 거쳐 제1 비트라인(BL1)으로 흐를 수 있다.
예를 들어, 제1 독출 전류(I_R1) 및 제2 독출 전류(I_R2)는 동일한 독출 동작 수행 시 인가되는 동일한 전류일 수 있다. 다른 예로, 제1 독출 전류(I_R1) 및 제2 독출 전류(I_R2)는 서로 다른 독출 동작 수행 시 인가되는 상이한 전류일 수도 있다.
도 11은 본 개시의 다른 예시적 실시 예에 따라 기입 동작 및 독출 동작 시 인가되는 전류의 방향을 설명하는 도면이다. 도 11에 도시된 구성 중, 도 10과 중복되는 구성에 대한 설명은 생략하기로 한다.
도 11을 참조하면, 제1 메모리 셀(MC1a)에 대한 데이터 독출 동작 시 인가되는 제1 독출 전류(I_R1a)의 방향과 제2 메모리 셀(MC2a)에 대한 데이터 독출 동작 시 인가되는 제2 독출 전류(I_R2a)의 방향은 상이할 수 있다. 다시 말해서, 제1 층(F1)에 포함된 메모리 셀들에 대한 독출 전류와, 제2 층(F2)에 포함된 메모리 셀들에 대한 독출 전류는 각각 상이한 방향으로 인가될 수 있다.
예를 들어, 제1 메모리 셀(MC1a)에 대한 데이터 독출 동작 시, 제1 독출 전류(I_R1a)는 제1 워드라인(WL1_1)을 통해 인가될 수 있다. 이에 따라, 제1 독출 전류(I_R1a)는 제1 워드라인(WL1_1)으로부터 제1 가열 소자(H1), 제1 가변 저항 소자(R1), 제1 선택 소자(SW1)를 거쳐 제1 비트라인(BL1)으로 흐를 수 있다.
한편, 제2 메모리 셀(MC2a)에 대한 데이터 독출 동작 시, 제2 독출 전류(I_R2a)는 제1 비트라인(BL1)을 통해 인가될 수 있다. 이에 따라, 제2 독출 전류(I_R2a)는 제1 비트라인(BL1)으로부터 제2 선택 소자(SW2), 제2 가변 저항 소자(R2), 제2 가열 소자(H2)를 거쳐 제2 워드라인(WL2_1)으로 흐를 수 있다.
도 12는 본 개시의 예시적 실시 예에 따라 메모리 셀에 인가되는 기입 전류에 대한 타이밍도이다. 도 12는, 예를 들어 데이터 기입 동작 시 메모리 셀(예를 들어, 도 4의 MC)에 인가되는 전류의 크기를 나타내는 타이밍도일 수 있다.
도 12를 참조하면, 데이터는 복수의 루프들(LOOP1, LOOP2)이 순차적으로 수행됨으로써 메모리 셀(MC)에 기입될 수 있다. 루프들(LOOP1, LOOP2) 각각은 기입 구간(PGM1, PGM2)과 기입 검증 구간(VFY)으로 구분될 수 있다. 기입 구간들(PGM1, PGM2)에서는 워드라인 및 비트라인 중 하나의 라인을 통해 각 루프에 대응하는 기입 펄스(Ipgm1, Ipgm2)가 입력될 수 있다. 기입 펄스(Ipgm1, Ipgm2)는, 예를 들어 루프가 진행될수록 진폭이 증가할 수 있다.
루프들(LOOP1, LOOP2) 각각의 기입 검증 구간(VFY)에서는, 각 루프에서 인가된 기입 펄스(Ipgm1, Ipgm2)에 따른 데이터 기입 성공 여부를 검출하기 위한 독출 동작이 수행될 수 있다. 예시적 실시 예에 있어서, 기입 검증 구간(VFY)에서는 워드라인 및 비트라인 중 기입 펄스(Ipgm1, Ipgm2)가 입력된 라인과 상이한 라인을 통해 검증 펄스(Ivfy)가 인가될 수 있다. 일 예로, 기입 펄스(Ipgm1, Ipgm2)는 비트라인을 통해 메모리 셀(MC)로 인가될 수 있고, 검증 펄스(Ivfy)는 워드라인을 통해 메모리 셀(MC)로 인가될 수 있다. 변형 가능한 실시 예로서, 기입 검증 구간(VFY)에서는 서로 다른 검증 펄스가 복수의 단계로서 인가될 수도 있다. 본 실시 예에서는 두 개의 루프만을 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 루프의 수는 제한이 없다.
도 13은 본 개시의 예시적 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(1000)은 메모리 시스템(1100), 프로세서(1200), RAM(1300), 입출력 장치(1400) 및 전원 장치(1500)를 포함할 수 있다. 한편, 도 13에는 도시되지 않았으나, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant), 스마트폰 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시 예에 따라, 프로세서(1200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 프로세서(1200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1600)를 통하여 RAM(1300), 입출력 장치(1400) 및 메모리 시스템(1100)과 통신을 수행할 수 있다. 실시 예에 따라, 프로세서(1200)는 주변 구성 요소 상호연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(1100)은 메모리 장치(1110) 및 메모리 컨트롤러(1120)를 포함할 수 있다. 이 때, 메모리 시스템(1100)은 도 1 내지 도 12에 도시된 실시 예들을 이용하여 구현될 수 있다. 이에 따라, 메모리 시스템(1100)에 저장된 데이터는 향상된 신뢰성을 가질 수 있다.
RAM(1300)은 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(1400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1500)는 컴퓨팅 시스템(1000)의 동작에 필요한 동적 전압을 공급할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 서로 교차하는 복수의 제1 신호라인들 및 복수의 제2 신호라인들;
    복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 일 단에 상기 복수의 제1 신호라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제2 신호라인들 중 하나가 연결되는, 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 적어도 하나에 데이터를 기입하기 위한 기입 전류를 상기 복수의 제1 신호라인들 중 적어도 하나를 통해 제공하는 기입회로; 및
    상기 복수의 메모리 셀들 중 적어도 하나에 저장된 데이터를 독출하기 위한 독출전류를 상기 복수의 제2 신호라인들 중 적어도 하나를 통해 제공하는 독출 회로를 포함하고,
    상기 기입회로는 리셋 동작 시에 상기 복수의 제1 신호라인들 중 적어도 하나로 상기 기입 전류로서 리셋 전류를 출력하고, 셋 동작 시에 상기 복수의 제1 신호라인들 중 적어도 하나로 상기 기입 전류로서 셋 전류를 출력하는 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 메모리 셀들 중 적어도 하나는 가변 저항 소자, 선택 소자 및 가열 소자를 포함하고,
    상기 선택 소자의 일 단은 상기 복수의 제1 신호라인들 중 하나에, 다른 일 단은 상기 가변 저항 소자에 연결되고,
    상기 가변 저항 소자의 일 단은 상기 선택 소자에, 다른 일 단은 상기 가열 소자에 연결되고,
    상기 가열 소자의 일 단은 상기 가변 저항 소자에, 다른 일 단은 상기 복수의 제2 신호라인들 중 하나에 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제2 항에 있어서,
    상기 선택 소자는 오보닉 임계 스위치(OTS, Ovonic Threshold Switch)를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제1 항에 있어서,
    상기 복수의 제1 신호라인들은 복수의 비트라인들을 포함하고, 상기 복수의 제2 신호라인들은 복수의 워드라인들을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제1 항에 있어서,
    데이터 기입 동작을 제어하는 기입 제어신호 및 데이터 독출 동작을 제어하는 독출 제어신호를 출력하는 제어 로직;
    상기 기입 제어신호에 기반하여 상기 기입회로와 상기 복수의 제1 신호라인들 중 적어도 하나를 전기적으로 연결하는 칼럼 디코더; 및
    상기 독출 제어신호에 기반하여 상기 독출 회로와 상기 복수의 제2 신호라인들 중 적어도 하나를 전기적으로 연결하는 로우 디코더를 더 포함하는 저항성 메모리 장치.
  6. 제5 항에 있어서,
    상기 로우 디코더는 상기 독출 제어신호에 기반하여 턴-온/턴-오프가 제어되는 제1 내지 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 일 단이 인히빗(inhibit) 전압에, 다른 일 단이 상기 복수의 제2 신호라인들 중 하나에 각각 연결되고,
    상기 제2 트랜지스터는 일 단이 상기 독출 회로에, 다른 일단이 상기 복수의 제2 신호라인들 중 하나에 각각 연결되고,
    상기 제3 트랜지스터는 일 단이 그라운드 전압에, 다른 일단이 상기 복수의 제2 신호라인들 중 하나에 각각 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제6 항에 있어서,
    상기 데이터 독출 동작 시,
    상기 제2 트랜지스터는 턴-온 되고, 상기 제1 및 제3 트랜지스터는 턴-오프 되는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제6 항에 있어서,
    상기 데이터 기입 동작 시,
    상기 제3 트랜지스터는 턴-온 되고, 상기 제1 및 제2 트랜지스터는 턴-오프 되는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제5 항에 있어서,
    상기 칼럼 디코더는 상기 기입 제어신호에 기반하여 턴-온/턴-오프가 제어되는 제4 내지 제6 트랜지스터를 포함하고,
    상기 제4 트랜지스터는 일 단이 상기 기입 회로에, 다른 일 단이 상기 복수의 제1 신호라인들 중 하나에 각각 연결되고,
    상기 제5 트랜지스터는 일 단이 인히빗 전압에, 다른 일 단이 상기 복수의 제1 신호라인들 중 하나에 각각 연결되고,
    상기 제6 트랜지스터는 일 단이 그라운드 전압에, 다른 일 단이 상기 복수의 제1 신호라인들 중 하나에 각각 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제9 항에 있어서,
    상기 데이터 독출 동작 시,
    상기 제6 트랜지스터는 턴-온 되고, 상기 제4 및 제5 트랜지스터는 턴-오프 되는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제9 항에 있어서,
    상기 데이터 기입 동작 시,
    상기 제4 트랜지스터는 턴-온 되고, 상기 제5 및 제6 트랜지스터는 턴-오프 되는 것을 특징으로 하는 저항성 메모리 장치.
  12. 제1 방향을 따라 상호 이격되어 배치되고, 상기 제1 방향에 수직한 제2 방향으로 각각 연장되는 복수의 제1 신호 라인들;
    상기 제2 방향을 따라 상호 이격되어 배치되고, 상기 제1 방향으로 각각 연장되고, 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 복수의 제1 신호 라인들과 이격되어 배치되는 복수의 제2 신호 라인들;
    복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 일 단에 상기 복수의 제1 신호 라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제2 신호 라인들 중 하나가 연결되는, 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 데이터를 기입하기 위한 기입 전류를 상기 제1 신호 라인으로부터 상기 적어도 하나의 메모리 셀을 거쳐 상기 제2 신호 라인으로 흐르도록 출력하는 기입회로; 및
    상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 저장된 데이터를 독출하기 위한 독출 전류를 상기 제2 신호 라인으로부터 상기 적어도 하나의 메모리 셀을 거쳐 상기 제1 신호 라인으로 흐르도록 출력하는 독출 회로를 포함하고,
    상기 기입회로는 리셋 동작 시에 상기 복수의 제1 신호라인들 중 적어도 하나로 상기 기입 전류로서 리셋 전류를 출력하고, 셋 동작 시에 상기 복수의 제1 신호라인들 중 적어도 하나로 상기 기입 전류로서 셋 전류를 출력하는 것을 특징으로 하는 저항성 메모리 장치.
  13. 제12 항에 있어서,
    상기 복수의 제1 신호 라인들은 복수의 비트 라인들을 포함하고, 상기 복수의 제2 신호 라인들은 복수의 제1 워드라인들 및 상기 복수의 제1 워드라인들과 상기 제3 방향으로 이격되어 배치되는 복수의 제2 워드라인들을 포함하고,
    상기 메모리 셀 어레이는,
    복수의 제1 메모리 셀들을 포함하고, 상기 복수의 제1 메모리 셀들 각각은 일 단에 상기 복수의 비트 라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제1 워드라인들 중 하나가 연결되는, 제1 층; 및
    복수의 제2 메모리 셀들을 포함하고, 상기 복수의 제2 메모리 셀들 각각은 일 단에 상기 복수의 비트 라인들 중 하나가 연결되고, 다른 일 단에 상기 복수의 제2 워드라인들 중 하나가 연결되는, 제2 층을 더 포함하는 저항성 메모리 장치.
  14. 제13 항에 있어서,
    상기 독출 회로는,
    상기 복수의 제1 메모리 셀들에 대한 독출 동작 시, 제1 독출 전류를 상기 제1 워드라인으로부터 상기 제1 메모리 셀을 거쳐 상기 비트라인으로 흐르도록 출력하고,
    상기 복수의 제2 메모리 셀들에 대한 독출 동작 시, 제2 독출 전류를 상기 제2 워드라인으로부터 상기 제2 메모리 셀을 거쳐 상기 비트라인으로 흐르도록 출력하는 것을 특징으로 하는 저항성 메모리 장치.
  15. 제13 항에 있어서,
    상기 독출 회로는,
    상기 복수의 제1 메모리 셀들에 대한 독출 동작 시, 제1 독출 전류를 상기 제1 워드라인으로부터 상기 제1 메모리 셀을 거쳐 상기 비트라인으로 흐르도록 출력하고,
    상기 복수의 제2 메모리 셀들에 대한 독출 동작 시, 제2 독출 전류를 상기 비트라인으로부터 상기 제2 메모리 셀을 거쳐 상기 워드라인으로 흐르도록 출력하는 것을 특징으로 하는 저항성 메모리 장치.
  16. 제13 항에 있어서,
    상기 복수의 제1 메모리 셀들 중 적어도 하나는 제1 가변 저항 소자, 제1 선택 소자 및 제1 가열 소자를 포함하고,
    상기 제1 가열 소자는 상기 제1 워드라인 상에, 상기 제1 가변 저항 소자는 상기 제1 가열 소자 상에, 상기 제1 선택 소자는 상기 제1 가변 저항 소자 상에, 상기 비트라인은 상기 제1 선택 소자 상에 각각 적층되는 것을 특징으로 하는 저항성 메모리 장치.
  17. 제13 항에 있어서,
    상기 복수의 제2 메모리 셀들 중 적어도 하나는 제2 가변 저항 소자, 제2 선택 소자 및 제2 가열 소자를 포함하고,
    상기 제2 선택 소자는 상기 비트라인 상에, 상기 제2 가변 저항 소자는 상기 제2 선택 소자 상에, 상기 제2 가열 소자는 상기 제2 가변 저항 소자 상에, 상기 제2 워드라인은 상기 제2 가열 소자 상에 각각 적층되는 것을 특징으로 하는 저항성 메모리 장치.
  18. 제1 신호 라인과 제2 신호 라인 사이에 연결된 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀에 대한 데이터 기입 동작을 제어하는 기입 제어신호 및 상기 메모리 셀에 저장된 데이터 독출 동작을 제어하는 독출 제어신호를 출력하는 제어 로직;
    상기 데이터 기입 동작 시 기입 전류를 출력하는 기입 회로;
    상기 데이터 독출 동작 시 독출 전류를 출력하는 독출 회로;
    상기 기입 제어신호에 기반하여 상기 기입 회로와 상기 제1 신호 라인을 전기적으로 연결하는 칼럼 디코더; 및
    상기 독출 제어신호에 기반하여 상기 독출 회로와 상기 제2 신호 라인을 전기적으로 연결하는 로우 디코더를 포함하고,
    상기 기입회로는 리셋 동작 시에 상기 제1 신호 라인으로 상기 기입 전류로서 리셋 전류를 출력하고, 셋 동작 시에 상기 제1 신호 라인으로 상기 기입 전류로서 셋 전류를 출력하는 것을 특징으로 하는 저항성 메모리 장치.
  19. 제18 항에 있어서,
    상기 메모리 셀은 선택 소자, 가변 저항 소자 및 가열 소자를 포함하고,
    상기 데이터 기입 동작 시, 상기 기입 회로는 상기 기입 전류를, 상기 선택 소자로부터 상기 가변 저항 소자를 거쳐 상기 가열 소자로 흐르도록 출력하는 것을 특징으로 하는 저항성 메모리 장치.
  20. 제19 항에 있어서,
    상기 데이터 독출 동작 시, 상기 독출 회로는 상기 독출 전류를, 상기 가열 소자로부터 상기 가변 저항 소자를 거쳐 상기 선택 소자로 흐르도록 출력하는 것을 특징으로 하는 저항성 메모리 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
JP2021149992A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 記憶装置
KR20220050303A (ko) 2020-10-15 2022-04-25 삼성전자주식회사 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법
KR20220153358A (ko) 2021-05-11 2022-11-18 에스케이하이닉스 주식회사 저항 변화 메모리 장치, 이를 포함하는 메모리 시스템 및 저항 변화 메모리 장치의 구동 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004114315A1 (ja) 2003-06-25 2004-12-29 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリを駆動する方法
US7345907B2 (en) 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US8143653B2 (en) * 2005-08-10 2012-03-27 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7286395B2 (en) 2005-10-27 2007-10-23 Grandis, Inc. Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells
US7411815B2 (en) 2005-11-14 2008-08-12 Infineon Technologies Ag Memory write circuit
US7864588B2 (en) 2007-09-17 2011-01-04 Spansion Israel Ltd. Minimizing read disturb in an array flash cell
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
KR101708270B1 (ko) * 2010-12-27 2017-02-20 삼성전자 주식회사 반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비
CN103052990B (zh) * 2011-08-02 2015-01-07 松下电器产业株式会社 电阻变化型非易失性存储装置及其驱动方法
JP5839201B2 (ja) 2013-03-06 2016-01-06 ソニー株式会社 半導体装置および情報読出方法
US9286975B2 (en) 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
KR102159258B1 (ko) * 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102173431B1 (ko) * 2014-05-02 2020-11-03 삼성전자주식회사 동작 전류가 감소된 메모리 장치
US9437293B1 (en) 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
KR102347180B1 (ko) * 2015-07-31 2022-01-04 삼성전자주식회사 저항성 메모리 장치
JP2017058913A (ja) 2015-09-16 2017-03-23 ルネサスエレクトロニクス株式会社 記憶装置及び記憶方法
KR20180069463A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 가변 저항 메모리 소자

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