WO2004114315A1 - 不揮発性メモリを駆動する方法 - Google Patents

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WO2004114315A1
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memory cell
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resistance
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Kiyoshi Morimoto
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a method for driving a nonvolatile memory.
  • phase change memory device a memory device that is ultra-highly integrated and capable of nonvolatile operation.
  • This device has a relatively simple structure in which a phase change material composed of multiple chalcogen elements is sandwiched between two electrode materials. A current flows between the two electrodes, and Joule heat is applied to the phase change material. By changing the crystal state of the phase change material between the amorphous phase and the crystal phase, a one-time recording is realized.
  • a phase change material composed of multiple chalcogen elements is sandwiched between two electrode materials. A current flows between the two electrodes, and Joule heat is applied to the phase change material.
  • a one-time recording is realized.
  • a GeSbTe-based phase change material a plurality of crystal phases are usually mixed in the material, and in principle, the resistance between two electrodes is changed in an analog manner. Is also possible. Therefore, these phase change materials are expected to be applied not only to digital memories but also to analog memories capable of recording multi-values.
  • Patent Document 1 U.S. Pat. No. 5,296,716 by Ovshinsky (hereinafter, referred to as Patent Document 1) is a document indicating a technical level relating to a phase change memory.
  • FIGS. 3A and 3B are circuit diagrams of a phase-change memory cell, a cross-sectional view of a resistance-change element using a phase-change material
  • FIGS. FIG. 3 is a diagram illustrating current-voltage characteristics of a resistance changing element.
  • the circuit diagram shown in (a) is a circuit diagram similar to the circuit diagram disclosed in Patent Document 2 described above.
  • This phase change memory cell is connected to a field effect transistor (hereinafter abbreviated as MOS) 90, a resistance change element 91 made of a phase change material having a memory function, a data input / output bit line BL, and a gate electrode.
  • MOS field effect transistor
  • a word line WL for turning on / off the MOS 90 to perform data input / output control and a current or voltage supply unit VA are provided.
  • the resistance change element 91 is formed, for example, as shown in (b). That is, the resistance change element 91 includes an upper electrode 100, a phase change material film 101 such as GeSbTe (germanium, antimony, tellurium), an interlayer insulating film 103 such as a silicon oxide film, and a metal acting as a heat source.
  • a plug 104 and a lower electrode 105 are provided.
  • the crystal state of the phase change region 102 in the phase change material film 101 in contact with the electrode plug 104 changes as described later. As shown by the dotted line in FIG.
  • phase change material film 101 (FIG. 12)
  • the phase change region 102) of (b) is crystallized to be in a low resistance state (hereinafter also referred to as a set state).
  • a current equal to or more than a predetermined threshold current Ith may be passed through the variable-resistance element and then rapidly cooled.
  • the low current region I / I th 0.6 (approximately 0.45 V or less at applied voltage) ) Must be read.
  • the voltage applied to the voltage supply unit VA at the time of reading the resistance value must be set to 0.45 V or less.
  • An object of the present invention is to operate a non-volatile memory cell using a MOS in which a gate and a substrate are electrically connected as a switch element with low power consumption and high performance in order to solve the above problems. It is an object of the present invention to provide a driving method capable of performing the following.
  • a method for driving a nonvolatile memory according to a first aspect of the present invention which achieves the above object, comprises an n-channel field-effect transistor in which a gate and a substrate are electrically connected, a first terminal, and a second terminal. A first terminal connected to a source of the field effect transistor, a resistance change element formed using a phase change material, and arranged in a two-dimensional array. A plurality of memory cells, A lead line connected to the gate of the memory cell in each row;
  • variable resistance element included in the first memory cell When the variable resistance element included in the first memory cell is set to the high resistance state, an initial voltage is applied to all the read lines and the bit lines connected to the first memory cell; and A first resetting step of applying a first voltage higher than the initial voltage to bit lines other than the bit lines connected to the first memory cell and the voltage supply unit;
  • the word line connected to the first memory cell is higher than the first rising voltage of the pn junction of the field effect transistor with respect to the initial voltage, is equal to or higher than the first voltage, and A second reset step of causing a reset current to flow through the resistance change element provided in the first memory cell by applying a second voltage smaller than the sum of the first voltage and the rising voltage.
  • the initial voltage is applied to all the read lines and the bit lines connected to the second memory cell. And applying a third voltage higher than the initial voltage to bit lines other than the bit lines connected to the second memory cell and the voltage supply unit;
  • a ground line connected to the first memory cell is higher than a forward voltage of a P11 junction of the field-effect transistor with respect to the initial voltage, is equal to or higher than the third voltage, and Applying a fourth voltage smaller than the sum of the third voltage and the rising voltage to cause a set current to flow through the resistance change element provided in the second memory cell;
  • a third setting step of applying the initial voltage to a wire connected to the second memory cell In order,
  • a fifth voltage is applied to a read line connected to the third memory cell, so that the third memory cell includes the third voltage.
  • the third memory is turned on by turning on the electric field effect transistor and generating a potential difference between the bit line connected to the third memory cell and the voltage supply unit to cause a current to flow.
  • a first reading step of detecting a value of a current flowing through the resistance variable element provided in the cell as a magnitude of a current flowing through the bit line is executed.
  • a method of driving a nonvolatile memory according to a second aspect of the present invention includes a p-channel field-effect transistor in which a gate and a substrate are electrically connected, a first terminal and a second terminal.
  • a first terminal connected to a source of the field effect transistor, a variable resistance element formed using a phase change material, and arranged in a two-dimensional array.
  • a lead line connected to the gate of the memory cells in each row;
  • variable resistance element included in the first memory cell When the variable resistance element included in the first memory cell is set to the high resistance state, an initial voltage is applied to all the read lines and the bit lines connected to the first memory cell; and Applying a first voltage lower than the initial voltage to bit lines other than the bit lines connected to the first memory cell and the voltage supply unit; a mode connected to the first memory cell; Line, the field effect
  • a second reset current is supplied to the resistance change element included in the first memory cell by applying a forward rising current to the pn junction in the evening and applying a second voltage smaller than the initial voltage.
  • the initial voltage is applied to all the read lines and the bit lines connected to the second memory cell, A first setting step of applying a third voltage smaller than the initial voltage to bit lines other than the bit lines connected to the second memory cell and the voltage supply unit;
  • a forward rising current flows through a pn junction of the field-effect transistor through a lead line connected to the second memory cell, and a current is smaller than the initial voltage.
  • a fifth voltage is applied to a word line connected to the third memory cell, and the third memory cell includes Turning on the field effect transistor, and generating a potential difference between the bit line connected to the third memory cell and the voltage supply unit to cause a current to flow, so that the third memory cell A first reading step of detecting a value of a current flowing through the variable resistance element included in the bit line as a magnitude of a current flowing through the bit line.
  • FIG. 1 is a circuit diagram showing a nonvolatile memory to which a driving method according to an embodiment of the present invention is applied.
  • FIG. 2 is a diagram showing gate voltage-drain current characteristics of M ⁇ S and DTMOS that can be used in the semiconductor circuit shown in FIG.
  • FIG. 3 is a diagram showing a schematic configuration of the phase change memory cell represented by the circuit diagram of FIG. 1, where (a) is a plan view and (b) is a plan view taken along line XX ′ of (a). (C) is a sectional view taken along the line YY 'of the plan view (a).
  • Figure 4 shows a two-dimensional array in which the semiconductor circuit shown in Figure 1 is arranged in a two-dimensional array. It is a circuit diagram showing a memory.
  • FIG. 5 is a timing chart for setting the variable resistance element to a high resistance state when using the n-channel DTMOS in the two-dimensional array memory shown in FIG.
  • FIG. 6 is a timing chart for setting the resistance change elements of all the memory cells to a high resistance state when the n-channel DTMOS is used in the two-dimensional array memory shown in FIG.
  • FIG. 7 is a timing chart for setting the resistance changing element to a low resistance state when the n-channel DTMOS is used in the two-dimensional array memory shown in FIG.
  • FIG. 8 is a timing chart for reading the resistance value of the variable resistance element when the n-channel DTMOS is used in the two-dimensional array memory shown in FIG.
  • FIG. 9 is a timing chart for setting the resistance change element to a high resistance state when the p-channel DTMOS is used in the two-dimensional array memory shown in FIG.
  • FIG. 10 is a timing chart for setting the variable resistance element to a low resistance state when the p-channel DTMOS is used in the two-dimensional array memory shown in FIG.
  • FIG. 11 is a timing chart for reading the resistance value of the variable resistance element when the p-channel DTMOS is used in the two-dimensional array memory shown in FIG.
  • FIGS. 12A and 12B are diagrams for explaining a phase change memory cell using a MOS according to the prior art, wherein FIG. 12A is a circuit diagram of the phase change memory cell, and FIG. FIG. 3 is a cross-sectional view of a resistance change element using a material, and (c) is a view showing current-voltage characteristics of a resistance change element using a phase change material.
  • FIG. 1 is a circuit diagram showing a nonvolatile memory to which a driving method according to an embodiment of the present invention is applied.
  • This non-volatile memory consists of an n-channel MOS transistor 1 in which the gate terminal G and the substrate potential control terminal U are electrically connected, and a phase change such as GeSbTe (germanium / antimony / tellurium).
  • the resistance changing element 2 using the material Have.
  • One memory cell is constituted by these two elements 1 and 2.
  • the first terminal R 1 is M ⁇ S
  • What is connected to the voltage supply terminal VA is not limited to the voltage supply source, but may be a current supply source.
  • FIG. 2 is a diagram showing gate voltage (Vg) -drain current (Isd) characteristics of normal MOS and DTMOS.
  • Vg gate voltage
  • Isd drain current
  • the drain current I sd larger than the normal M ⁇ S is obtained at all gate voltages Vg except near 0 V, and the sub-threshold slope is an ideal value of 6 OmV / dec. It can be seen that it is.
  • this current value can be obtained with a gate voltage of about 0.95 V in a DTMOS.
  • the gate voltage must be increased to about 1.5V.
  • the gate applied voltage at reset can be reduced by about 40%, power consumption can be reduced, and the reading speed is greatly improved. It turns out that it becomes possible. It is clear that the set operation performed when the drain current Isd is 1 mA or less can be achieved by applying a lower voltage. Furthermore, when the device is designed to obtain the same drive current, the drive current is proportional to the ratio W / L of the channel width W to the channel length L of the device. It goes without saying that the area can be reduced. Next, in order to realize a memory cell with a small occupation area, the channel width W and the length The case where the ratio WZL is designed to be 2 (1/10 in the case of Fig. 2) will be described.
  • the drain current I sd is 1/10 of the value shown in Fig. 2.
  • the gate voltage Vg must be increased to 3 V or more.
  • the p-channel DTMOS also has the same characteristics as described above and an advantage over the ordinary P-channel MOS.
  • the polarity of the voltage applied to each terminal is opposite to that of the n-channel DTMOS.
  • the conductivity type of the substrate is n-type
  • the conductivity types of the source and drain are p + -type
  • a p + n junction is formed. Therefore, the gate voltage V source (or drain) to the G voltage V s, i.e. V s - if V G is p + n forward rise voltage V F above bonding, towards the gate from the source (or drain) direction Then, a diode forward current that is larger than the channel current during normal operation of the MOS transistor flows.
  • FIG. 3 is a diagram showing a schematic configuration of a phase change memory cell formed according to the semiconductor circuit shown in FIG.
  • A is a plan view showing a phase change memory cell formed by stacking a DTMOS and a resistance change element using a phase change material on an SOI (Si 1 icon On Insulator) substrate.
  • B and (c) are cross-sectional views taken along line XX 'and YY' of the plan view).
  • the phase change memory cell is formed in a stacked structure of a silicon substrate 20, a buried oxide film 21, an element isolation oxide film 10, and an interlayer insulating film 18. It has a DTMOS and a variable resistance element.
  • the DTMOS includes a drain region 12, a source region 13, a polysilicon gate pattern 14, and a gate oxide film 19 such as a silicon oxide film.
  • the resistance change element has a phase change A membrane 22 and a heater electrode 23 are provided.
  • the phase change memory cell is embedded in a metal wiring pattern 17 a to 17 c of aluminum or the like formed on the interlayer insulating film 18, and in a contact window formed in the interlayer insulating film 18.
  • metal plugs 15a to l5c and 16 such as sung stainless steel.
  • the metal wiring patterns 17 a to l 7 c are connected to the gate pattern 14, the drain region 12, and the source region 13 of the DTMOS via metal plugs 15 a to 15 c, respectively. I have.
  • the metal wiring pattern 17a is formed by impurity diffusion in which the impurity opposite to that of the drain region 12 and the source region 13 is diffused through the metal plug 16. It is also connected to area 30. For example, if the drain region 12 and the source region 13 are n +, the impurity diffusion region 30 is p +.
  • 3A to 3C the same components are denoted by the same reference numerals, and in FIG. 3A, the interlayer insulating film 18 is omitted.
  • the heater electrode 23 shown in FIG. 3 (b) is made of a material having higher resistivity and higher heat resistance than metal, such as polysilicon, ruthenium (Ru), rhodium (Rh), iridium (I r), osmium (O s), and their oxidants. That is, when a current flows through the phase change memory cell, the heat generated by the first electrode 23 causes the phase change film 22 at the interface between the first electrode 23 and the phase change film 22 to crystallize. Alternatively, the material and dimensions of the electrode 23 may be determined so that the phase change film 22 can be non-crystallized and the resistance of the phase change film 22 can be controlled.
  • metal such as polysilicon, ruthenium (Ru), rhodium (Rh), iridium (I r), osmium (O s), and their oxidants. That is, when a current flows through the phase change memory cell, the heat generated by the first electrode 23 causes the phase change film 22 at the interface between the first electrode 23 and
  • the heater electrode 23 may be made of the same material as the metal plug 15c. In that case, the entire phase change film 22 will be crystallized or non-crystallized, and compared to a case where a material having a higher resistivity than the metal plug 15 c is used for the heater electrode 23. The energy required for resistance value control increases.
  • the phase change film 22 can be stacked on the DTMOS and requires only a very small area, so that the area of the entire memory cell is: It is almost determined by the area of the transistor which is a switch element.
  • D TM The OS requires an extra metal plug 16 for substrate contact for each element compared to a normal MOS, which increases the memory cell area, but reduces the channel width reduction effect due to the aforementioned increased current driving force. In consideration of this, it is possible to largely reduce the area as a whole.
  • FIG. 3 illustrates the case where an SOI substrate is used, a well may be formed on a bulk substrate to control the substrate potential of each element.
  • FIG. 4 is a circuit diagram showing an array memory in which the memory cells of the circuit shown in FIG. 1 are arranged two-dimensionally.
  • This array memory is composed of a memory cell composed of an n-channel DTMOS 1 and a variable resistance element 2 using a phase change material, and a bit line BL for data input / output (1 is a natural number of 1 to 11).
  • a word line WLi (1 is a natural number of 1 to 11) connected to the gate electrode to turn on / off the DTMOS 1 to control data input / output, and a voltage supply unit VA for supplying a voltage.
  • I have.
  • each bit line BL i is connected to the second terminal R 2 of the variable resistance element 2
  • each pad line WL i is connected to the gate terminal G of DTMOS 1
  • the voltage supply VA is a drain terminal. Connected to D.
  • the first terminal R1 of the variable resistance element 2 is connected to the source terminal of the DTMOS 1 (see FIGS. 1 and 4).
  • the voltage supply units VA are all common and are connected to one voltage supply or current supply.
  • the method of driving the non-volatile memory shown in FIG. 4 is described below, that is, the reset operation for the resistance change element 2 of each memory cell 1 constituting the two-dimensional array memory (that is, the resistance change element 2
  • the operation of setting the resistance change state), the set operation (that is, the operation of setting the resistance change element 2 to the low resistance state), and the resistance reading operation (that is, the operation of reading the resistance state of the resistance change element 2) will be described.
  • DTMOS 1 is an n-channel DTMOS.
  • DTMOS 1 is a p-channel DTMOS will be described later as a second embodiment.
  • the applied voltage to the bit line ⁇ ⁇ is V B
  • the applied voltage to the word line WLi is V w
  • the forward rising voltage of the pn junction composed of the aforementioned substrate and source (or drain) is V F (> 0)
  • the applied voltage to the voltage supply section VA is V A
  • the maximum applied voltage during readout that does not cause read disturb is V R (> 0) (in the example of (c) in Fig. 12, About 0.45 V).
  • the subscript “1” is added in the reset operation
  • the subscript “2” is added in the set operation
  • the subscript “3” is added in the resistance reading operation. That is, the voltage applied to the bit line BL; in the reset operation is expressed as “V B1 ”.
  • FIG. 5 is a timing chart showing the voltage applied to each line when only the resistance change element 2 of the memory cell (referred to as the first memory cell) connected to the bit line BL 2 and the word line WL 2 is reset. This is a chart.
  • the voltage is not limited to 0 V as long as it can maintain the state of DTMOS 1 off and does not affect the state of the force and resistance change element 2. Will be described assuming that the voltage applied to each line is based on the initial voltage.
  • the word lines other than the word line WL 2 connected to the first memory cell WI ⁇ (i ⁇ 2) to an initial voltage (preferably 0V) remains is applied.
  • an initial voltage preferably 0V
  • a forward current of the pn junction flows from the gate terminal G to the source terminal S through the substrate having the p-type impurity. This will be described in more detail with reference to FIG. 3.
  • the semiconductor immediately below the gate pattern 14 (hereinafter, the semiconductor in this portion is referred to as an “active region” and is denoted by reference numeral 31) is a p-type and a drain.
  • the region 12 and the source region 13 are n-type, and the gate pattern 14 and the active region 31 are a metal plug 15a, an electrode wiring pattern 17a, a metal plug 16 and an impurity diffusion region 30. Are connected so as to be electrically at the same potential. Therefore, the voltage V W1 applied to the gate pattern 1 4 via the word line WL 2 is also applied to the active region 3 1. Since a pn junction is formed between the active region 31 having the p-type impurity and the drain region 12 and the source region 13 each having the n-type impurity, the voltage applied to the active region 31 is The current due to V W1 tends to go to drain region 12 and source region 13.
  • the variable resistance element 2 connected to the source terminal S can be reset, that is, brought into a high resistance state.
  • the time 1 ⁇ is a time required for melting the phase change material, and may be a short time of, for example, 100 ns or less.
  • Wado line WL 2 is also connected to the gate terminal G of the memory cell other than the first memory cell, in those memory cells, the voltage V B 1 equal to the voltage V W1 is applied to the gate terminal G Since the voltage is applied to the bit line BL i (i ⁇ 2), no current flows through the resistance change element 2 without force being applied to the pn junction between the source terminal S and the substrate. That is, the previously applied voltage V B 1 in the first bit Izumi other than connected to the memory cell bit line BL 2 ⁇ ⁇ ⁇ (i ⁇ 2) includes a voltage V W1 is applied to the word line ⁇ 2 This is because the voltage V B 1 is balanced so that no voltage is applied to the pn junction between the source terminal S and the substrate.
  • the voltages of all the lead lines WL; all the bit lines BLi, and the voltage supply VA are returned to the initial voltage (preferably 0 V).
  • the initial voltage preferably 0 V.
  • V W1 ⁇ V B1 is a condition under which no reverse bias voltage is applied to the pn junction.
  • the timing of applying the voltage V B1 to the bit line BLi (i ⁇ 2) is the same as the timing of applying the voltage V A1 to the voltage supply unit VA, if only the voltage V B1 and V A1 is applied both before the voltage V W1 to a predetermined word line WL 2 is applied, either may be applied quickly.
  • the timing of returning the voltage of the bit line BLi (i ⁇ 2) and the voltage supply unit VA to the initial voltage (preferably 0 V) the voltage V W1 with a predetermined Wado line WL 2 is returned to the initial voltage As long as it is later, one of them may be returned to the initial voltage earlier.
  • a variable resistance element of a memory cell connected to the bit line BL 2 and the word line WL 2 (here, described as a second memory cell in order to specify that the memory cell is not necessarily the same as the first memory cell described above)
  • the timing sequence of voltage application to each line is as shown in FIG.
  • the timing sequence shown in FIG. 7 is basically the same as the timing sequence of the reset operation shown in FIG.
  • This positive voltage that is, the voltage V W2 larger than the initial voltage, is referred to as a “fourth voltage”.
  • the initial voltage (preferably 0 V) remains applied to the word lines WLi (i 2) other than the word line WL 2 connected to the second memory cell.
  • the forward current flows [rho eta joined to the source terminal S direction via the substrate having a [rho type impurity material from the gate terminal G in the second memory cell. If the value of this current is set as the value of the set current region where the phase change material constituting the variable resistance element is in a crystalline state as shown in Fig. 12 (c), the resistance connected to the source terminal S
  • the variable element 2 can be set, that is, a low resistance state can be set.
  • Time T 2 the phase-varying I arsenide material the time required to the crystalline state, for example a short time 100 ns or less.
  • Wa one word line WL 2 is also connected to the gate terminal G of the memory cell other than the second memory cell, in those memory cells, a voltage equal to the voltage V W2 that is applied to the gate terminal G V B2 Is applied to the bit line BL! (I ⁇ 2), no voltage is applied to the pn junction between the source terminal S and the substrate, and no current flows through the resistance change element 2. That is, the reason why the voltage V B2 is previously applied to the bit lines BLi (i ⁇ 2) other than the bit line BL 2 connected to the second memory cell is that the voltage V W2 and the voltage V B2 applied to the word line WL 2 This is done so that no voltage is applied to the pn junction between the source terminal S and the substrate.
  • the voltages of all the word lines WL, all the bit lines BL and the voltage supply are returned to the initial voltage (preferably 0V).
  • the initial voltage preferably 0V.
  • the bit lines BLi (i ⁇ 2) other than the bit line BL 2 connected to the second memory cell, and the applied voltage V W2 , VB 2, and V A 2 to the voltage supply unit VA are variable resistance elements. Needs to be determined from the current-voltage characteristics.
  • a desired plurality of memory cells can be set at once, or all memory cells can be set at once. It is also possible. Either the timing of applying the voltage V B2 to the bit line BL 5 (i ⁇ 2) or the timing of applying the voltage V A2 to the voltage supply unit VA may be earlier. Further, either one of the timings of returning the voltage of the bit line BL ; (i ⁇ 2) and the voltage of the voltage supply unit VA to the initial voltage (preferably 0 V) may be earlier.
  • the DTMOS 1 is operated in the same manner as a normal MOS transistor.
  • the memory cell to be read is referred to as a third memory cell, and the third memory cell is provided with the third memory cell. How to read out the state (resistance value) of the resistance change element is described.
  • the resistance value may be read by the timing chart shown in FIG. 8, when reading the resistance value of the variable resistance element 2 in the third memory cell connected bit line BL 2 and Wa one word line WL 2, a timing chart showing a voltage applied to each line.
  • the timing chart shown in FIG. 8 is the same as FIG. 5 and FIG. 7 except that all voltages are lower than the maximum applied voltage V R at the time of reading where the read disturb does not exceed 3 ⁇ 4g. . Therefore, only a brief explanation is given below.
  • V W3 to the word line WL 2 connected to the third memory cell is applied, then returned to the initial voltage (preferably 0V).
  • the lead lines WL 5 (i ⁇ 2) other than the lead line WL 2 connected to the third memory cell The initial voltage (preferably 0 V) is kept applied.
  • V W3 V R
  • the resistance change of the selected third memory cell is performed.
  • the resistance value of the element 2 can be obtained, that is, the data written in the third memory cell can be read.
  • a voltage may be equal the voltage V A3 and V B 3.
  • the voltage in the read voltage region is sufficiently lower than the forward rise voltage V F of the pn junction, so that the current flowing in the direction of the pn junction does not flow in the DTMOS 1 constituting each memory cell.
  • one of the timing of applying the voltage V B3 to the bit line BLi (i ⁇ 2) and the timing of applying the voltage V A3 to the voltage supply unit VA is performed. It may be early. Further, the timing of returning the voltage of the bit line BLi (i ⁇ 2) and the voltage of the voltage supply unit VA to the initial voltage (preferably 0 V) may be earlier.
  • FIGS. 9 to 11 show timing charts for driving an array memory configured similarly to FIG. 4 using p-channel DTMOS.
  • the set operation, the reset operation, and the resistance reading operation for the array memory using the p-channel DTMOS will be described.
  • FIG. 9 shows a case where only the resistance change element 2 of the memory cell (referred to as a first memory cell) connected to the bit line BL 2 and the word line WL 2 is reset, and is applied to each line.
  • 9 is a timing chart showing a voltage (corresponding to FIG. 5).
  • the initial voltage 0 V can be mentioned.However, if the voltage of DTMOS can be kept off and the voltage does not affect the state of the variable resistance element 2, it is 0 V. Not limited.
  • the voltage may be a positive voltage (for example, 3 V). In this case, as described later, the nonvolatile memory can be driven with a voltage of 0 V or more.
  • the second voltage is the forward rise voltage V F (> 0) of the P n junction formed between the n-type active region 31 and the p-type source and drain regions.
  • V F the forward rise voltage
  • the voltage is, for example, about 13 V to about ⁇ 2 V.
  • the second voltage is, for example, about 0 V to 1 V.
  • Time 7 ⁇ is a time required to melt the phase change material, and it is necessary to satisfy the same conditions as in the case of using the n-channel DTMOS.
  • the active region 31 is n-type
  • the drain region 12 and the source region 13 are p-type
  • the gate pattern 14 and the active region 31 are metal plugs.
  • 15a, the electrode wiring pattern 17a, the metal plug 16 and the impurity diffusion region 30 are connected so as to have the same electric potential. Therefore, the voltage V B 1 which is applied to the source region 1 3 through the bit line BL 2 is also applied to the active region 3 1.
  • the voltage applied to the source region 13 is Due to V B 1 , the current tries to go to the gate pattern 14 via the active region 31. If the current value generated by this is set as the value of the reset current region, as shown in Fig. 12 (c), which fully melts the phase change material constituting the resistance change element and then turns it into an amorphous state,
  • the variable resistance element 2 connected to the terminal S can be reset, that is, the high resistance state can be set.
  • the time is a time required for melting the phase change material, and may be a short time of, for example, 100 ns or less.
  • Wa one word line WL 2 is also connected to the gate terminal G of the memory cell other than the first memory cell, in those memory cells, a voltage equal to the voltage V W1 is applied to the gate terminal G V B Since 1 is applied to the bit line BL i (i ⁇ 2), no voltage is applied to the pn junction between the source terminal S and the substrate, and no current flows to the resistance changing element 2 . That is, the reason why the voltage V B1 was previously applied to the bit lines BL i (i ⁇ 2) other than the bit line BL 2 connected to the first memory cell is that the voltage V W1 applied to the word line WL 2 and the voltage V W1 V B ! And the voltage at the pn junction between the source terminal S and the substrate Is not applied.
  • the voltages of all the lead lines WLp, all the bit lines BL and the voltage supply VA are returned to the initial voltage.
  • the rising of the pulse waveform after a lapse of 1 ⁇ , as shown by the arrow in FIG. 9, must be steep. desirable.
  • V W1 V W1- V F
  • the resistance of the memory cell connected to the bit line BL 2 and the read line WL 2 (hereinafter, referred to as a second memory cell in order to clearly indicate that the memory cell is not necessarily the same as the first memory cell).
  • the additional timing sequence is as shown in FIG.
  • V A2 V B2
  • each voltage is set to a voltage value that can give the characteristics of the set current region in FIG. These voltages V B2 and V A2 are called “third voltage”.
  • This second set step is substantially the same as the second set step of the first embodiment, except for the word line WL 2 connected to the second memory cell and the bit line BL 2 connected to the second memory cell.
  • V A2 is - 2V ⁇ - is 3V
  • Ru 3 V Dare V A2 is 0 to 1 V. Also in this case, as described in the second reset step, a current flows in a tribute direction from the p-type source region 13 to the n-type active region 31 through the pn junction formed by them.
  • DTMOS 1 is operated in the same manner as a normal MOS transistor.
  • the memory cell to be read is referred to as a third memory cell here, and the third memory cell is provided.
  • the state (resistance value) of the variable resistance element is explained.
  • bit line BL 2 Furthermore, to generate a potential difference between the bit line BL 2 and the voltage supply unit VA which is connected to the third memory cell. Then, current flows between the bit lines BL 2 and the voltage supply unit VA. By sensing this current with a sense amplifier (not shown) connected to the bit line BL 2 connected to the third memory cell, the current flows to the resistance change element 2 provided in the third memory cell. detecting a magnitude of current flowing through the current value to bit Bokusen BL 2.
  • FIG. 11 is a timing chart showing the voltage applied to each line when reading the resistance value of the resistance change element 2 of the third memory cell connected to the bit line BL 2 and the read line WL 2. It is a chart.
  • the third non-connected to the memory cell word line WL 2 of the word line WI ⁇ (i ⁇ 2) is kept applied to OV initial voltage.
  • the resistance of the selected third memory cell is detected.
  • the resistance value of the variable element 2 can be obtained, that is, the data written in the third memory cell can be read.
  • the voltages of the bit lines BL i (i ⁇ 2) other than the bit line BL 2 connected to the third memory cell and the voltage of the voltage supply section VA are returned to the initial voltage of 0 V, and the third memory cell Deselect and return to the expected state.
  • the voltage V B is applied to the bit line BLi (i ⁇ 2) as in the case of using the n-channel DTMOS.
  • a timing of applying the and the timing of applying the voltage V a to the voltage supply unit VA one may quickly.
  • the voltage of the bit ⁇ ? ( ⁇ (I ⁇ 2) and the voltage of the voltage supply unit VA are The return timing may be either one earlier.
  • a DTMOS whose subthreshold characteristics and drive current are significantly improved as compared with a normal MOS is used as a switch element, and this is used as described above.
  • the power consumption of the memory can be reduced and the high-speed reading operation of the memory can be performed.
  • the memory cells using the phase change material have large variations in resistance after manufacturing, it is necessary to set or reset all memory cells once before shipping or before programming for recording predetermined data. . Accordingly, in such a case, the drive sequence shown in FIG. 6 is very effective because the initial value setting step can be simplified.
  • the voltage of each line is assumed to be 0 V as an initial state. As described, these voltages are not limited to 0 V and may be biased to the same predetermined voltage. In this case, the voltage applied to each line may be a voltage obtained by adding a predetermined bias voltage to each of the above-described voltages.
  • a resistance change element using a phase change material that has many advantages when DTMOS is used as a switch element has been described.
  • the resistance value changes according to the application of voltage or current. Any element may be used as long as the element is a dangling element.
  • an element in which a manganese-based perovskite oxide having a resistance value changed by application of voltage is sandwiched between two metal electrodes may be used as the variable resistance element.
  • the method of driving the nonvolatile memory described as the present embodiment is characterized in that the bipolar operation region of DTMOS is used at the time of resetting, which is required for the current-driven resistance change element. Even if the current value is small, its effectiveness is not lost.
  • DTMOS is used for the switch element, the drain current can be increased in all the gate voltage regions compared to the conventional MOS, so that the memory cell area can be reduced and the power consumption can be reduced by lower voltage operation. The benefits are huge. Industrial potential
  • a DTMOS in which a gate and a substrate are electrically connected is switched. It is possible to provide a method for driving a non-volatile memory which can be read with low power consumption and high speed, which is used as an element.

Landscapes

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Abstract

　ゲート及び基板が接続された電界効果トランジスタ（１）と相変化材料を用いた抵抗変化素子（２）とを備えたメモリセルが２次元アレイ状に配列された、不揮発性メモリを駆動する方法であって、所定のワード線（ＷＬｉ）及びビット線（ＢＬｊ）の間に、電界効果トランジスタ（１）のソース及び基板間のｐｎ接合の順方向立ち上がり電圧よりも大きい電圧が印加されるように、ワード線（ＷＬｉ）、ビット線（ＢＬｊ）及び電圧供給部（ＶＡ）の各々に所定の電圧を印加した後、ワード線（ＷＬｉ）への印加電圧を急峻に又は緩やかに初期電圧に戻し、該当する抵抗変化素子（２）を高抵抗又は低抵抗にすることによって、データを消去又は記録し、電界効果トランジスタ（１）をオンさせ、該当する抵抗変化素子（２）の抵抗値を検知することによって、データを読み出す。

Description

不揮発性メモリを駆動する方法 技術分野
本発明は、 不揮発性メモリを駆動する方法に関する。 背景技術
近年、 携帯電話や携帯情報端末 (P DA) においても、 大量の画像情報を扱う 二一ズが多くなり、 高速、 低消費電力かつ小型で大容量の不揮発性メモリが望ま れている。 中でも、 結晶状態によって全体としての抵抗値が変ィ匕する特性を有す る材料を利用したメモリ、 いわゆる相変ィ匕メモリデバイスが、 超高集積でかつ不 揮発性動作が可能なメモリデバイスとして、 近年注目を集めている。
このデバイスは、 複数のカルコゲン元素で構成される相変化材料を 2つの電極 材料で挟んだ比較的簡単な構造をしており、 2つの電極間に電流を流して相変ィ匕 材料にジュール熱を加え、 相変ィ匕材料の結晶状態を非晶質相と結晶相との間で変 ィ匕させることにより、 デ一夕の記録を実現している。 例えば G e S b T e系の相 変ィ匕材料などでは通常、 材料中に複数の結晶相が混在しており、 原理的に 2つの 電極間の抵抗値をアナログ的に変ィ匕させることも可能である。 従って、 これらの 相変化材料は、 デジタルメモリへの応用に限らず、 多値を記録できるアナログメ モリへの応用においても期待されている。
相変化材料のメモリ活性領域における結晶状態は室温で極めて安定であるため、 1 0年を超える記憶保持も十分可能であるとされている。 例えばォブシンスキー (Ovshinsky) による米国特許第 5， 2 9 6 , 7 1 6号公報（以下、 特許文献 1と 記す） は、 相変ィ匕メモリに関する技術レベルを示す文献である。
また、 電界効果型トランジスタ MO Sをスィッチ素子として用いた相変ィ匕メモ リセルの構成が口一リー （Lowrey) らによる米国特許第 6 , 3 1 4 , 0 1 4号公 報 （以下、 特許文献 2と記す） に開示されている。
図 1 2は従来技術に係る電界効果型トランジス夕を用いた相変ィ匕メモリセルを 説明する図であり、 （a；)、 （b)、 （c) はそれぞれ、 相変化メモリセルの回路図、 相変ィ匕材料を用いた抵抗変化素子の断面図、 相変化材料を用いた抵抗変ィ匕素子の 電流電圧特性を示す図である。 （a)に示した回路図は、前記した特許文献 2に開 示されている回路図と同様の回路図である。 本相変化メモリセルは、 電界効果型 トランジスタ （以下、 MOSと記す） 90、 メモリ機能を担う相変化材料からな る抵抗変化素子 91、 データ入出力用のビット線 BL、 ゲート電極に接続されて MOS 90をオン/オフしてデータ入出力制御を行うワード線 WL、 電流もしく は電圧供給部 VAを備えている。 ここで、 抵抗変化素子 91は、 例えば （b) に 示したように形成される。 即ち、 抵抗変化素子 91は、 上部電極 100、 GeS bTe (ゲルマニウム、 アンチモン、 テルル） などの相変化材料膜 101、 シリ コン酸ィ匕膜などの層間絶縁膜 103、 発熱ヒー夕一として作用する金属プラグ 1 04、 及び下部電極 105を備えている。 ここで、 電極プラグ 104と接する相 変化材料膜 101中の相変化領域 102は、後述するように結晶状態が変ィ匕する。 図 12の （c) に点線で示すように、 初期状態が高抵抗 （非晶質） である抵抗 変ィ匕素子に電圧を印加すると、 しきい値電圧 Vthまでは電流が殆ど流れないので 発熱量が少なく、 高抵抗状態 （以下、 リセット状態とも記す） が維持されるが、 印加電圧がしきい値電圧 Vthを超えると、電流によるジュール熱で相変化材料膜 101の一部 （図 12の （b) の相変化領域 102) が結晶ィ匕して、 低抵抗状態 (以下、 セット状態とも記す） になる。 このように、 相変化材料を用いた抵抗変 化素子のセット状態及びリセット状態における抵抗値をそれぞれ、 例えば 1及び 0のデータに対応させることによって、 上記したようにメモリ機能を実現するこ とができる。低抵抗状態になった相変化材料を、再び高抵抗状態（リセット状態） に戻すためには、所定のしきい値電流 I th以上の電流を抵抗変化素子に流した後、 急冷すればよい。
図 12の （c) に示すように、 抵抗変化素子を高抵抗状態にできる電流領域 I Zlth>lをリセット電流領域、 低抵抗状態にできる電流領域 IZI th=0. 6 〜 1をセット電流領域と呼ぶ。現在の抵抗変化素子の抵抗値を読み出す場合には、 リードディスターブ （読み出し動作による抵抗値の変化） を避けるために低電流 領域 I / I thく 0. 6 (印加電圧では約 0. 45 V以下）で読み出す必要がある。 例えば図 12の （a) に示した構成のメモリセルにおいては、 抵抗値読み出し時 に電圧供給部 V Aに印加する電圧は 0. 45 V以下に設定する必要がある。
しかしながら、 相変化メモリをリセット状態にするには 0. 18 mルールの 微細な素子においても、 各抵抗変化素子あたり 1mA以上の大きい電流を流す必 要がある。 そのために、 スィッチ素子として MOSを使用した場合、 チャネル幅 の増大による占有面積の増大や、 ゲート印加電圧を高くしなければならないこと による消費電力の増加が問題となっていた。 また、 上記したように抵抗値の読み 出し時にはリードディスターブを避けるため、 スィッチ素子である MOSのソー ス · ドレイン間に十分な電圧印加が行えないために、 高速な読み出し動作が難し いという問題があり、 低電圧動作時でも高駆動力が得られる高性能スィツチ素子 が必要とされていた。 本発明に関連する文献の一覧
米国特許第 5， 296, 716号公報 （内容は 「背景技術」 の欄を参照） 米国特許第 6， 314， 014号公報 （内容は 「背景技術」 の檷を参照） 特開 2003— 100991号公報 この文献には、 MOSトランジスタのド レイン領域に相変化型メモリが接続された不揮発性メモリ素子が開示されている。 特開 2001— 210831号公報 この文献には、 基板とゲートとが電気的 に接続されている DTMOSが開示されている。 発明の開示
本発明の目的は、 上記の課題を解決するために、 ゲートと基板とが電気的に接 続された MOSをスィッチ素子として用いた不揮発性メモリセルを、 低消費電力 力 高性能に動作させることができる駆動方法を提供することを目的とする。 上記目的を達成する第 1の本発明に係る不揮発性メモリを駆動する方法は、 ゲ 一ト及び基板が電気的に接続されている nチャネル電界効果トランジスタ、 並び に第 1の端子及び第 2の端子を有し、 前記第 1の端子が前記電界効果トランジス 夕のソースに接続され、相変ィ匕材料を用いて形成されている抵抗変ィ匕素子を備え、 且つ 2次元アレイ状に配列されている複数のメモリセルと、 各行の前記メモリセルの前記ゲ一トに接続されているヮード線と、
各列の前記メモリセルの前記第 2の端子に接続されているビット線と、 全ての前記電界効果トランジス夕のドレインに接続されている共通の電圧供給 部とを備えている不揮発性メモリを駆動する方法であつて、
第 1のメモリセルが備えている抵抗変化素子を高抵抗状態にする場合には、 全ての前記ヮード線及び前記第 1のメモリセルに接続されているビット線に初 期電圧を印加し、 且つ、 前記第 1のメモリセルに接続されているビット線以外の ビット線及び前記電圧供給部に前記初期電圧よりも大きい第 1の電圧を印加する 第 1リセットステップと、
前記第 1のメモリセルに接続されているワード線に、 前記初期電圧を基準とし て、前記電界効果トランジスタの p n接合の順方向立ち上がり電圧よりも大きく、 前記第 1の電圧以上、 且つ前記第 1の電圧と前記立ち上がり電圧との和よりも小 さい第 2の電圧を印加することによって、 リセット電流を前記第 1のメモリセル が備えている抵抗変ィ匕素子に流す第 2リセットステップと、
前記第 1のメモリセルに接続されているワード線に前記初期電圧を印加する第
3リセットステップと、
を)頼に実行し、
第 2のメモリセルが備えている抵抗変ィ匕素子を低抵抗状態にする場合には、 全ての前記ヮード線及び前記第 2のメモリセルに接続されているビット線に前 記初期電圧を印加し、 且つ、 前記第 2のメモリセルに接続されているビット線以 外のビット線及び前記電圧供給部に、 前記初期電圧よりも大きい第 3の電圧を印 加する第 1セットステップと、
前記第 1のメモリセルに接続されているヮ一ド線に、 前記初期電圧を基準とし て、前記電界効果トランジスタの P 11接合の順方向立ち上がり電圧よりも大きく、 前記第 3の電圧以上、 且つ前記第 3の電圧と前記立ち上がり電圧との和よりも小 さい第 4の電圧を印加することによって、 セット電流を前記第 2のメモリセルが 備えている抵抗変ィ匕素子に流す第 2セットステップと、
前記第 2のメモリセルに接続されているヮード線に前記初期電圧を印加する第 3セットステップと、 を順に実行し、
第 3のメモリセルが備えている抵抗変化素子の状態を読み出す場合には、 前記第 3のメモリセルに接続されているヮード線に第 5の電圧を印加して前記 第 3のメモリセルが備えている電界効果トランジス夕をオンにすると共に、 前記 第 3のメモリセルに接続されているビット線と前記電圧供給部との間に電位差を 発生させて電流を流すことにより、 前記第 3のメモリセルが備えている抵抗変ィ匕 素子に流れる電流値を前記ビット線に流れる電流の大きさとして検知する第 1読 み出しステップを実行する。
上記目的を達成する第 2の本発明に係る不揮発性メモリを駆動する方法は、 ゲ ート及び基板が電気的に接続されている pチャネル電界効果トランジスタ、 並び に第 1の端子及び第 2の端子を有し、 前記第 1の端子が前記電界効果トランジス 夕のソースに接続され、相変ィ匕材料を用いて形成されている抵抗変化素子を備え、 且つ 2次元アレイ状に配列されている複数のメモリセルと、
各行の前記メモリセルの前記ゲートに接続されているヮード線と、
各列の前記メモリセルの前記第 2の端子に接続されているビット線と、 全ての前記電界効果トランジスタのドレインに接続されている共通の電圧供給 部とを備えている不揮発性メモリを駆動する方法であつて、
第 1のメモリセルが備えている抵抗変化素子を高抵抗状態にする場合には、 全ての前記ヮード線及び前記第 1のメモリセルに接続されているビット線に初 期電圧を印加し、 且つ、 前記第 1のメモリセルに接続されているビット線以外の ビット線及び前記電圧供給部に、 前記初期電圧よりも小さい第 1の電圧を印加す 前記第 1のメモリセルに接続されているヮード線に、 前記電界効果
夕の p n接合に順方向立ち上がり電流を流し、 かつ前記初期電圧よりも小さい第 2の電圧を印加することにより、 リセット電流を前記第 1のメモリセルが備えて いる抵抗変化素子に流す第 2リセットステップと、
続いて、 前記第 1のメモリセルに接続されているヮード線に前記初期電圧を印 加する第 3
を川貢に実行し、 第 2のメモリセルが備えている抵抗変化素子を低抵抗状態にする場合には、 全ての前記ヮード線及び前記第 2のメモリセルに接続されているビット線に前 記初期電圧を印加し、 且つ、 前記第 2のメモリセルに接続されているビット線以 外のビット線及び前記電圧供給部に、 前記初期電圧よりも小さい第 3の電圧を印 加する第 1セットステップと、
前記第 2のメモリセルに接続されているヮード線に、 前記電界効果トランジス 夕の p n接合に順方向立ち上がり電流を流し、 かつ前記初期電圧よりも小さい第
4の電圧を印加することにより、 セット電流を前記第 2のメモリセルが備えてい る抵抗変化素子に流す第 2セットステップと、
前記第 2のメモリセルに接続されているワード線に前記初期電圧を印加する第
3セッ卜ステップと、
を順に実行し、
第 3のメモリセルが備えている抵抗変化素子の状態を読み出す場合には、 前記第 3のメモリセルに接続されているワード線に第 5の電圧を印加して前記 第 3のメモリセルが備えている電界効果トランジスタをオンにすると共に、 前記 第 3のメモリセルに接続されているビット線と前記電圧供給部との間に電位差を 発生させて電流を流すことにより、 前記第 3のメモリセルが備えている抵抗変化 素子に流れる電流値を前記ビット線に流れる電流の大きさとして検知する第 1読 み出しステップを実行する。 図面の簡単な説明
図 1は、 本発明の実施の形態に係る駆動方法の対象となる不揮発性メモリを示 す回路図である。
図 2は、 図 1に示した半導体回路に使用できる M〇 S及び D TMO Sのゲート 電圧一ドレイン電流特性を示す図である。
図 3は、図 1の回路図で表される相変ィ匕メモリセルの概略構成を示す図であり、 ( a ) は平面図、 （b) は平面図（a) の XX'線に沿った断面図、 ( c ) は平面図 ( a) の YY'線に沿った断面図である。
図 4は、 図 1に示した半導体回路を 2次元ァレイ状に配置した 2次元ァレイメ モリを示す回路図である。
図 5は、 図 4に示した 2次元アレイメモリにおいて nチャネル D TMO Sを用 いた場合において、抵抗変化素子を高抵抗状態にするタイミングチヤ一トである。 図 6は、 図 4に示した 2次元アレイメモリにおいて nチャネル D TMO Sを用 いた場合において、 全メモリセルの抵抗変ィ匕素子を高抵抗状態にするタイミング チャートである。
図 7は、 図 4に示した 2次元アレイメモリにおいて nチャネル D TMO Sを用 いた場合において、抵抗変ィ匕素子を低抵抗状態にするタイミングチヤ一トである。 図 8は、 図 4に示した 2次元アレイメモリにおいて nチャネル D TMO Sを用 いた場合において、抵抗変化素子の抵抗値を読み出すタイミングチヤ一トである。 図 9は、 図 4に示した 2次元アレイメモリにおいて pチャネル D TMO Sを用 いた場合において、抵抗変化素子を高抵抗状態にするタイミングチヤ一トである。 図 1 0は、 図 4に示した 2次元アレイメモリにおいて pチャネル D TMO Sを 用いた場合において、 抵抗変化素子を低抵抗状態にするタイミングチヤ一トであ る。
図 1 1は、 図 4に示した 2次元アレイメモリにおいて pチャネル D TMO Sを 用いた場合において、 抵抗変化素子の抵抗値を読み出すタイミングチヤ一トであ る。
図 1 2は、 従来技術に係る MO Sを用いた相変ィ匕メモリセルを説明する図であ り、 （a ) は相変化メモリセルの回路図であり、 （b) は相変ィ匕材料を用いた抵抗 変化素子の断面図であり、 （ c )は相変化材料を用いた抵抗変ィ匕素子の電流電圧特 性を示す図である。 発明を実施するための最良の形態
以下に、 本発明の実施の形態について添付図面を参照しながら説明する。 図 1は本発明の実施の形態に係る駆動方法の対象となる不揮発性メモリを示す 回路図である。 本不揮発性メモリは、 ゲート端子 G及び基板電位制御端子 Uが電 気的に接続されている nチャネル MO Sトランジスタ 1と、 G e S b T e (ゲル マニウム ·アンチモン ·テルル） などの相変ィ匕材料を用いた抵抗変ィ匕素子 2とを 備えている。 これら 2つの素子 1、 2によって一つのメモリセルが構成されてお り、 抵抗変ィ匕素子 2の 2つの端子のうち第 1の端子 R 1が M〇 S
のソース端子 Sに接続され、 第 2の端子 R 2が接地され、 MOS
のドレイン端子 Dが電圧供給端子 V Aに接続されている。 電圧供給端子 V Aに接 続されるのは電圧供給源に限らず、 電流供給源であってもよい。
図 1において、 電圧供給端子 V A及びゲ一ト端子 Gに正の電圧を印加すると、 抵抗変ィ匕素子 2に電流が流れ、 抵抗変ィ匕素子 2に使用されている相変ィ匕材料の抵 抗値のセット及びリセットが可能となる。 MOSトランジスタ 1は、 ゲ一ト端子 G及び基板電位制御端子 Uが電気的に接続されていることにより、 オン時にはし きい値電圧が下がり、 オフ時にはしきい値電圧が高くなる。 この M〇Sトランジ ス夕 1を DTMOS (Dynami c T r e s ho l d MOS) と記す。 その結果、 DTMOS 1では、 通常の MOSトランジスタと比較してサブスレツ ショルドスロープの傾きや電流駆動力を大幅に改善することができる。
nチャネル MOSトランジスタの場合、 基板の導電型は P型、 ソース及びドレ インの導電型は n+型であり、 pn+接合が形成されている。 従って、 図 1におい て、 この p n+接合の順方向立ち上がり電圧 VF以上の電圧をゲ一ト端子 Gに印加 した場合、 ゲート端子 G (基板電位制御端子 U) からソース端子 Sにダイオード 順方向電流が流れる。 この動作は、 MOSトランジスタの通常動作とは異なって おり、 このダイオード順方向電流は、 MOSトランジスタの通常動作時のチヤネ ル電流よりも大きい。 本実施の形態では、 抵抗変ィ匕素子 2に相変ィ匕材料を用いて おり、 比較的大きい書き換え電流を必要とするので、 抵抗変化素子 2のリセット 時に、 このバイポーラ的な動作モードを積極的に利用する。
また、 リードディスターブを避けるために、 0. 4 V以下の低電圧を用いなけ ればならない抵抗値の読み出し時には、 上記した良好なサブスレツショルド特性 により高速読み出しが可能となる。 リセット時には大電流が必要であり、 読み出 し時には極低電圧の印加が必須である相変化材料を用いた抵抗変化素子に関して は、 スィツチ素子として通常の M〇 Sを用いた場合、 省面積で低消費電力かつ高 速なメモリセルを実現することは極めて困難である。 これに対して、 上記のよう に、 スィッチ素子として D TMO Sを用いてメモリセルを形成することにより省 面積を実現でき、 これを後述するように駆動することによって低消費電力かつ高 速にメモリセルを動作させることができる。
図 2は、 通常の MOS及び DTMOSのゲート電圧 (Vg)一ドレイン電流 (I sd) 特性を示す図である。 何れの MOSも、 nチャネル型であり、 素子寸法は、 チャネル長が 0. 5 m、 チャネル幅が 10 im、 ゲート酸化膜厚が 6 nmであ る。 また、 ドレイン電圧 Vsdは 1. 0Vで一定とした。
図 2から明らかなように、 DTMOSでは、 0V近傍を除く全てのゲート電圧 Vgにおいて通常の M〇 Sよりも大きいドレイン電流 I sdが得られ、 サブスレツ ショルドスロープも 6 OmV/d e cの理想的な値であることがわかる。 図 2に 示した特性を有する DTMOSの場合、 ゲート電圧 （=基板電位） を約 0. 8V 以上にした場合に、 前述したバイポーラ的動作による駆動電流の向上が図られて いる。
以下に抵抗変化素子用のスィツチ素子として DTMO Sを用いる場合のメリッ トについて具体的に説明する。 まず、 たとえばゲート電圧 0. 4Vで抵抗値の読 み出しを行う場合、 図 2から分かるように、 電流駆動力が約 2桁も優れている。 即ち、 ドレイン電流 Isdが約 2桁大きいことから、 高速な抵抗値の読み出し動作 が可能となる。
また、 相変化材料を用いた抵抗変ィ匕素子のリセット動作に必要な電流を 1mA とすると、 図 2から分かるように、 DTMOSではゲート電圧が約 0. 95Vで この電流値が得られるのに対し、 通常の MOSではゲート電圧を約 1. 5Vまで 大きくする必要がある。
以上のように抵抗変ィ匕素子用のスィツチ素子として D TMO Sを用いることに より、 リセット時のゲート印加電圧を約 40%低減でき、 低消費電力化が図れ、 かつ読み出し速度の大幅な改善も可能となることがわかる。 なお、 ドレイン電流 I sdが 1 mA以下で行うセット動作についても、より低電圧の印加で可能となる ことは明らかである。 さらに、 同じ駆動電流を得られるように素子を設計した場 合、 駆動電流は素子のチャネル幅 Wとチャネル長さ Lの比 W/Lに比例すること から、 D TMO Sの方が大幅に素子面積を小さくできることは言うまでもない。 次に、 占有面積の小さいメモリセルを実現するべく、 チャネル幅 Wと長さ の 比 WZLが 2 (図 2の場合の 1/10) になるように設計した場合について説明 する。 この場合、 ドレイン電流 I sd は、 図 2に示した値の 1/10となるため、 通常の MO Sであれば 1 mAの駆動電流を得るには、 ゲ一ト電圧 Vg を 3 V以上 の高電圧 （図 2に図示せず） に設定する必要がある。 そのために、 広い面積を占 有する電圧昇圧回路を周辺回路として別途備える必要がある。
一方、 D TMO Sであれば、 駆動電流が 1/10となった場合でもゲート電圧 Vgが 2 Vでほぼ 1mAのドレイン電流 I sdが得られるため、 昇圧回路等は特に 必要ではない。以上ではドレイン電圧 Vsdを 1 Vとした場合のデータを示した図 2を用いて説明したが、 異なるドレイン電圧 Vsd であっても、 例えば Vsd=2 [V]であっても DTMOSの優位性は全く変わらない。
以上では nチャネル DTMOSに関して説明したが、 pチャネル DTMO Sも 上記と同様の特性及び通常の Pチャネル MO Sに対する優位性を有している。尚、 pチャネル DTMO Sの場合、 各端子への印加電圧の極性が nチャネル DTMO Sとは逆である。 pチャネル MOSの場合、 基板の導電型は n型、 ソース及びド レインの導電型は p+型であり、 p + n接合が形成されている。 従って、 ゲート電 圧 VGに対するソース （又はドレイン） 電圧 Vs、 即ち Vs— VGが p + n接合の順 方向立ち上がり電圧 VF以上であれば、 ソース （又はドレイン） からゲートの方 向に、 MOSトランジスタの通常動作時のチャネル電流よりも大きいダイオード 順方向電流が流れる。
図 3は、 図 1に示した半導体回路に従つて形成された相変ィ匕メモリセルの概略 構成を示す図である。 （a)は SO I (S i 1 i c o n On I ns u l a t o r) 基板上に DTMOSと相変化材料を用いた抵抗変ィ匕素子とを積層して形成さ れた相変ィ匕メモリセルを示す平面図であり、 （b)、 （c) はそれぞれ平面図 ) の XX'線、 YY' 泉に沿った断面図である。
本相変化メモリセルは、 図 3の （b) に示したように、 シリコン基板 20、 埋 め込み酸化膜 21、 素子分離酸化膜 10、 及び層間絶縁膜 18の積層構造の中に 形成された DTMOS及び抵抗変化素子を備えている。 ここで、 DTMOSは、 ドレイン領域 12、 ソース領域 13、 ポリシリコンのゲートパターン 14、 及び シリコン酸化膜などのゲート酸ィ匕膜 19を備えている。 抵抗変ィ匕素子は、 相変化 膜 2 2及びヒーター電極 2 3を備えている。 また、 本相変化メモリセルは、 層間 絶縁膜 1 8の上に形成されたアルミなどの金属配線パターン 1 7 a〜l 7 c、 及 び層間絶縁膜 1 8中に形成されたコンタクト窓に埋め込まれた夕ングステン等の 金属プラグ 1 5 a〜l 5 c、 1 6を備えている。 金属配線パターン 1 7 a〜l 7 cは、 それぞれ金属プラグ 1 5 a〜l 5 cを介して、 D TMO Sのゲートパター ン 1 4、 ドレイン領域 1 2、 及びソース領域 1 3と接続されている。 また、 図 3 の（c )に示したように、金属配線パターン 1 7 aは、金属プラグ 1 6を介して、 ドレイン領域 1 2及びソース領域 1 3とは逆の不純物が拡散された不純物拡散領 域 3 0とも接続されている。例えば、 ドレイン領域 1 2及びソース領域 1 3が n + であれば、 不純物拡散領域 3 0は p +である。 尚、 図 3の （a)〜（c ) において 同じ構成要素には同じ番号を付してあり、 （a)では層間絶縁膜 1 8を省略してい る。
図 3の （b) に示したヒーター電極 2 3には、 金属よりも抵抗率が高くかつ耐 熱性が高い材料、例えばポリシリコンや、ルテニウム（R u)、 ロジウム（R h)、 イリジウム （I r )、 オスミウム （O s )、 及びそれらの酸ィ匕物などを用いる。 即 ち、 相変化メモリセルに電流を流した時にヒ一タ一電極 2 3の発熱によって、 ヒ 一夕一電極 2 3と相変化膜 2 2との界面部分の相変化膜 2 2を結晶化又は非結晶 化させることができ、 相変化膜 2 2の抵抗値制御が可能となるようにヒ一夕一電 極 2 3の材料及び寸法形状を決定すればよい。
例えば、 ヒータ一電極 2 3は金属プラグ 1 5 cと同じ材料であっても良い。 そ の場合には相変化膜 2 2全体を結晶化又は非結晶ィ匕させることになり、 ヒータ一 電極 2 3に金属プラグ 1 5 cよりも抵抗率が高い材料を用いた場合に比べて、 抵 抗値制御に要するエネルギーが増大する。
また、 ヒータ一電極 2 3や金属プラグ 1 5 cと相変化膜 2 2との間の原子相互 拡散が問題となる場合には、 図 3の （b) には示していないが、 それらと相変ィ匕 膜 2 2との間にチタンナイトライド膜などのバリアメタル層を揷入しても良い。 図 3の （a) 〜 （c ) より明らかなように、 相変化膜 2 2は D TMO S上に積 層されることができ、 かつ極めて小さい面積しか要しないのでメモリセル全体の 面積は、 スィッチ素子であるトランジスタの面積でほぼ決まってしまう。 D TM O Sは、 通常の MO Sに比べて素子毎に基板コンタクト用の金属プラグ 16を余 分に設ける必要がある分、 メモリセル面積が増大するが、 前述の電流駆動力増大 によるチャネル幅低減効果を考慮すると、 全体として大幅な省面積ィ匕を図ること が可能となる。 なお、 図 3では SO I基板を用いた場合について説明したが、 バ ルク基板にゥエルを形成して素子毎の基板電位制御を行っても良い。
図 4は図 1に示した回路のメモリセルを 2次元に配置して構成したアレイメモ リを示す回路図である。 本アレイメモリは、 nチャネル DTMOS 1及び相変ィ匕 材料を用いた抵抗変化素子 2から構成されたメモリセルと、 データ入出力用のビ ット線 B L; (1は1〜11の自然数） と、 ゲート電極に接続されて DTMOS 1 をオン/オフしてデータの入出力制御を行うワード線 WLi (1は1〜11の自然 数） と、 電圧を供給する電圧供給部 VAとを備えている。 即ち、 各ビット線 BL iは抵抗変化素子 2の第 2の端子 R 2に接続され、各ヮ一ド線 WL iは D TMO S 1のゲート端子 Gに接続され、 電圧供給部 V Aはドレイン端子 Dに接続されてい る。 抵抗変化素子 2の第 1の端子 R1は、 DTMOS 1のソース端子に接続され ている （図 1および図 4を参照)。 ここで、 電圧供給部 V Aは全て共通であり、 1 つの電圧供給源若しくは電流供給源に接続されている。
(第 1の実施形態）
以下に、 図 4に示した不揮発性メモリを駆動する方法、 即ち、 2次元アレイメ モリを構成する各メモリセル 1の抵抗変ィ匕素子 2に対するリセット動作 （すなわ ち、抵抗変化素子 2を高抵抗状態にする動作)、 セット動作（すなわち、抵抗変ィ匕 素子 2を低抵抗状態にする動作)、及び抵抗値読み出し動作（すなわち、抵抗変化 素子 2の抵抗状態を読み出す動作） について説明する。
この第 1の実施形態においては、 DTMOS 1が nチャネル DTMOSである。 DTMOS 1が pチャネル DTMOSである場合については、 第 2の実施形態と して後述する。
ここでビット線 ΒΙ^への印加電圧を VB、 ワード線 WLiへの印加電圧を Vw、 前述の基板とソース （又はドレイン） とで構成される pn接合の順方向立ち上が り電圧を VF (>0)、 電圧供給部 V Aへの印加電圧を VA、 リードディスターブ が起こらない読み出し時の最大印加電圧を VR (>0) (図 12の （c) の例では 約 0. 45 V) とする。
また、 リセット動作においては添え字を「1」、セット動作においては添え字を 「 2」、抵抗値読み出し動作においては添え字を「 3」として付加する。すなわち、 リセット動作におけるビット線 BL;への印加電圧は、 「VB1」 と表記する。
(リセット動作）
図 5は、 ビット線 BL2及びワード線 WL2に接続されたメモリセル （第 1メモ リセルと記す） の抵抗変ィ匕素子 2のみをリセットする場合に、 各線に印加される 電圧を示すタイミングチヤ一トである。
初期状態として、 全てのビット線 BLi (i = l〜！ 、 ワード線 WLi (i = l〜n)、及び電圧供給部 V Aの電圧が初期電圧であると仮定する。初期電圧とし ては 0 Vが好ましいが、 D TMO S 1の状態をオフに維持することができ、 なお 力、つ抵抗変ィ匕素子 2の状態に影響を与えない電圧であれば、 0 Vに限られない。 以下においては、 各線に印加する電圧は、 初期電圧を基準とした電圧として説明 する。
(第 1リセットステップ）
まず、 全てのワード線 WLf (i = l〜n) 及び第 1メモリセルに接続された ビット線 BL2を初期電圧 （好ましくは 0V) に維持したまま、 第 1メモリセル に接続されたビット線 B L 2以外のビット線 B L; ( i≠ 2 ) 及び電圧供給部 VA にそれぞれ正の、即ち初期電圧よりも大きい電圧 VB1及び VA1を印加する。 ここ で、 VA1 = VB1であり、 何れの電圧も、 図 12の （c) でリセット電流領域の特 性を与え得る電圧値に設定されている。 これらの正の電圧 VB1及び VA1を 「第 1 の電圧」 という。
(第 2リセットステップ）
次に、 この状態を維持したまま、 第 1メモリセルに接続されたワード線 WL2 のみに、 電圧 VA1 (=VB1) と同じ大きさであり、 且つ pn接合の順方向立ち上 がり電圧 VFよりも大きい電圧 vwl (vwl>vF、 vwl = vA1 = vB1)を所定の 時間 1\の間印加する。 この電圧 VW1を 「第 2の電圧」 という。
この間、 第 1メモリセルに接続されたワード線 WL2以外のワード線 WI^ (i ≠2) には初期電圧 （好ましくは 0V) が印加されたままである。 これによつて、 時間 1 の間、 第 1メモリセルではゲート端子 Gから p型不純 物を有する基板を介してソース端子 S方向に p n接合の順方向電流が流れる。 図 3を参照しながらより詳細に説明すると、 ゲートパターン 1 4の直下の部分の半 導体 （以下、 この部分の半導体を 「活性領域」 といい、 符号 3 1を付与する） は p型、 ドレイン領域 1 2およびソース領域 1 3は n型であり、 なおかつゲートパ ターン 1 4と活性領域 3 1とは、 金属プラグ 1 5 a、 電極配線パターン 1 7 a、 金属プラグ 1 6、 不純物拡散領域 3 0を介して電気的に同電位になるように接続 されている。 従って、 ワード線 WL 2を介してゲートパターン 1 4に印加された 電圧 VW1は、活性領域 3 1にも印加される。 p型不純物を有する活性領域 3 1と、 n型不純物をそれぞれ有するドレイン領域 1 2およびソース領域 1 3との間には、 p n接合が形成されているので、活性領域 3 1に印加された電圧 VW1による電流 がドレイン領域 1 2およびソ一ス領域 1 3に向かおうとする。 これにより生じる 電流の値を、 図 1 2 ( c ) に示すような、 抵抗変化素子を構成する相変化材料を 十分に溶融してその後にアモルファス状態にするリセット電流領域の値としてお けば、そのソース端子 Sに接続された抵抗変化素子 2をリセットする、すなわち、 高抵抗状態にすることができる。 時間 1\は、 相変化材料を溶融させるのに必要 な時間であり、 例えば 1 0 0 n s以下の短時間で良い。
一方、 ヮード線 WL 2は第 1メモリセル以外のメモリセルのゲート端子 Gにも 接続されているが、 それらのメモリセルでは、 ゲート端子 Gに印加される電圧 V W1と等しい電圧 VB 1がビット線 B L i ( i≠2 ) に印加されているので、 ソ一ス 端子 Sと基板との p n接合に電圧が印加されること力なく、 抵抗変化素子 2には 電流が流れない。 即ち、 第 1メモリセルに接続されたビット線 B L 2以外のビッ ト泉 Β Ι^ ( i≠2 ) に電圧 VB 1を予め印加したのは、 ワード線 ^ 2に印加する 電圧 VW1と電圧 VB 1とをバランスさせ、ソース端子 Sと基板との p n接合に電圧 を印加させないためである。
(第 3リセットステップ）
第 2リセットステツプの後、 全てのヮ一ド線 WL；、 全てのビット線 B L i、 お よび電圧供給部 VAの電圧を初期電圧 （好ましくは 0 V) に戻す。 このとき、 一 旦溶融した相変化材料を急冷して非晶質状態とするためには、 図 5の矢印に示す ように、 時間 T i経過後のパルス波形の立ち下がりが急峻であることが望ましい。 最後に、 初期状態に戻すために、 第 1メモリセルに接続されたビット線 BL2 以外のビット線 B Lj (i≠2) 及び電圧供給部 VAの電圧のみを変化させ、 初 期電圧 （好ましくは 0V) に戻す。
以上では、 最も望ましい電圧条件、 即ち、 VA1 = VB1 = VW1>VF、 且つ電圧 VW1、 VA1、 VB1がリセット電流領域の特性を与え得る電圧値である場合を説明 したが、 VA1 = VB1 = VW1でなくてもよい。 即ち、 vA1 = vB1、 vwl〉vF、 V B1 + VF>VW1≥VB1であればよい。 ここで、 VW1≥VB1は、 pn接合に逆バイ ァス電圧がかからない条件である。 この場合、 第 1メモリセルではソース端子 S (導電型は n+型） に対する基板 （導電型は p型） の電圧 VSB1 (=VW1-VB1) は、 VSB1=VW1 (>VF) であり、 pn接合の順方向電流によって抵抗変ィ匕素子 をリセットすることができる。
これに対し、 第 1メモリセル以外のワード線 WL2に接続されているメモリセ ルでは、 ソース端子 S (導電型は n+型） に対する基板（導電型は p型） の電圧 V SB1 (=VW1-VB1) は、 0≤VSB1<VFの範囲にあり、 ソース端子 Sと基板と の間の p n接合に印加される電圧が電圧 VFを超えないので、 ρ n接合の順方向 電流を抑制することができる。
また、 所望の複数のメモリセルを、 即ち所望の複数の抵抗変ィ匕素子 2を一度に リセットすることも可能である。 そのためには、 図 5に示したタイミングチヤ一 トを、 ワード線 WL2にのみ電圧 VW1を印加する代わりに、 所定の複数のメモリ セルに接続されたワード線 WLj (1≤ j≤n) に電圧 VW1を印加し、 それら以 外のワード線 WLi ( i≠ j ) を初期電圧 （好ましくは 0V) のままに維持する ように変更し、さらにビット線 BLi ( i≠2)に電圧 VB1を印加する代わりに、 複数のビット線 BLk (l≤k≤n) を初期電圧 （好ましくは 0V) に維持し、 その残りのビット線 BLm (m≠k) に電圧 VB1を印加するように変更すれば良 い。
例えば、 全メモリセルの抵抗変化素子 2をリセットする場合には、 図 6に示し たタイミングチャートに従って各電圧を印加すれば良い。 即ち、 初期状態から、 電圧供給部 VAに電圧 VA1を印加し （第 1全リセットステップ)、 続いて、 全て のワード線 WLi (i = l〜n) に電圧 VW1 (VW1〉VF、 VW1 = VA1) を所定 の時間 印加し（第 2全リセットステップ)、その後、全てのワード線 WI^ (i ==l〜n) を急峻に OVに戻す （第 3全リセットステップ)。
以上のリセット動作の説明において、 ビット線 BLi (i≠2) に電圧 VB1を 印加するタイミングと、電圧供給部 V Aに電圧 VA1を印加するタイミングとが同 じである場合を説明したが、 所定のワード線 WL2に電圧 VW1が印加される前に 電圧 VB1及び VA1が共に印加されてさえいれば、何れか一方が早く印加されても 良い。 同様に、 ビット線 BLi (i≠2) 及び電圧供給部 V Aの電圧を初期電圧 (好ましくは 0 V) に戻すタイミングは、 所定のヮード線 WL 2の電圧 VW1が初 期電圧に戻された後でさえあれば、何れか一方が早く初期電圧に戻されても良い。
(セット動作）
次に、 抵抗変化素子 2の相変化材料の抵抗値を小さくするセット動作に関して 説明する。 ビット線 BL2及びワード線 WL2に接続されたメモリセル （上記の第 1メモリセルと必ずしも同じメモリセルではないことを明記するために、 ここで は第 2メモリセルと記す） の抵抗変化素子 2のみをセットする場合、 各線への電 圧印加のタイミングシーケンスは、 図 7に示すとおりである。
この図 7に示されたタイミングシーケンスは、 基本的には図 5に示したリセッ ト動作のタイミングシーケンスと同様である。
(第 1セットステップ）
すなわち、 まず、 全てのワード線 WL; (i = l〜n) 及び第 2メモリセルに 接続されたビット線 BL2を初期電圧 （好ましくは 0V) に維持したまま、 第 2 メモリセルに接続されたビット線 BL2以外のビット線 ΒΙ^ (i≠2) 及び電圧 供給部 VAにそれぞれ正の、即ち初期電圧よりも大きい電圧 VB2及び VA2を印加 する。 ここで、 VA2=VB2であり、 何れの電圧も、 図 12の （c) でセット電流 領域の特性を与え得る電圧値に設定されている。これらの正の電圧 VB2及び VA2 を 「第 3の電圧」 という。 次に、 この状態を維持したまま、 第 2メモリセルに接続されたワード線 WL2 のみに、 電圧 VA2 (=VB2) と同じ大きさであり、 且つ pn接合の順方向立ち上 がり電圧 VFよりも大きい電圧 VW2 (VW2>VF、 VW2 = VA2 = VB2) を所定の 時間 T2の間印加する。 この正の、 即ち初期電圧よりも大きい電圧 VW2を 「第 4 の電圧」 という。
この間、 第 2メモリセルに接続されたワード線 WL2以外のワード線 WLi (i 2) には初期電圧 （好ましくは 0V) が印加されたままである。
これによつて、 時間 Τ2の間、 第 2メモリセルではゲート端子 Gから ρ型不純 物を有する基板を介してソース端子 S方向に ρ η接合の順方向電流が流れる。 こ の電流の値を、 図 12 (c) に示すような、 抵抗変化素子を構成する相変化材料 を結晶状態にするセット電流領域の値としておけば、 そのソース端子 Sに接続さ れた抵抗変化素子 2をセットする、 すなわち、 低抵抗状態にすることができる。 時間 Τ2は、 相変ィヒ材料を結晶状態にするのに必要な時間であり、 例えば 100 n s以下の短時間で良い。
一方、 ヮ一ド線 WL 2は第 2メモリセル以外のメモリセルのゲート端子 Gにも 接続されているが、 それらのメモリセルでは、 ゲート端子 Gに印加される電圧 V W2と等しい電圧 VB2がビット線 BL! ( i≠2) に印加されているので、 ソース 端子 Sと基板との p n接合に電圧が印加されることがなく、 抵抗変化素子 2には 電流が流れない。 即ち、 第 2メモリセルに接続されたビット線 BL2以外のビッ ト線 BLi ( i≠2) に電圧 VB2を予め印加したのは、 ワード線 WL2に印加する 電圧 VW2と電圧 VB2とをバランスさせ、ソース端子 Sと基板との pn接合に電圧 を印加させないためである。 第 2セットステップの後、 全てのワード線 WL 全てのビット線 BLい およ び電圧供給部の電圧を初期電圧 （好ましくは 0V) に戻す。 このとき、 相変化材 料を結晶質状態とするためには、 図 7に矢印を用いて示したように、 時間 T2経 過後のパルス波形の立ち下がりが緩やかであることが望ましい。
最後に、 初期状態に戻すために、 第 1メモリセルに接続されたビット線 BL2 以外のビット線 B Li ( i ≠ 2) 及び電圧供給部 V Aの電圧のみを変化させ、 初 期電圧 （好ましくは 0V) に戻す。
このように、 セット動作においては、 第 2メモリセルに接続されたワード線 W 4009253
L2、第 2メモリセルに接続されたビット線 BL2以外のビット線 BLi (i≠2) 及び電圧供給部 V Aのそれぞれへの印カロ電圧 VW2、 V B 2及び V A 2は抵抗変化素子 の電流電圧特性から決定される必要がある。
この場合にも、少なくとも VA2 = VB2及び VB2 + VF>VW2≥VB2であること が必要であり、 より望ましくは VA2 = VB2 = VW2である。 例えば図 12の （c) の場合であれば、 リセット電流値の 60〜 100 %の電流値を与える電圧範囲内 でセット動作を行うことが必要である。 同じ抵抗値にセットする場合、 セット電 流値が高いほど抵抗変ィ匕素子に電圧を印加する時間は短くて良いが、 必ずリセッ ト電流以下の電圧範囲で行う必要がある。そのため、 ^>¥^の関係カ成立す る （VB2などについても同様である）。
また、 リセット動作と同様に、 電圧を印加するビット線 BLi及びワード線 W Ljを適宜変更することによって、 所望の複数のメモリセルを一度にセットする ことや、 全てのメモリセルを一度にセッ卜することも可能である。 また、 ビット 線 BL5 (i≠2) に電圧 VB2を印加するタイミングと、 電圧供給部 VAに電圧 VA2を印加するタイミングとは、 何れか一方が早くても良い。 また、 ビット線 B L; ( i≠ 2 ) 及び電圧供給部 V Aの電圧を初期電圧 （好ましくは 0 V) に戻す タイミングも、 何れか一方が早くても良い。
(抵抗値読み出し動作）
最後に、 所定の抵抗変化素子 2の抵抗値を選択的に読み出す抵抗値読み出し動 作について説明する。 以下の一連の動作を、 この明細書では、 第 1読み出しステ ップと言う。
ここでは、 DTMOS 1を通常の MOSトランジスタと同様に動作させる。 ま た、 上記の第 1メモリセルまたは第 2メモリセルと必ずしも同じメモリセルでは ないことを明記するために、 ここでは読み出し対象のメモリセルを第 3メモリセ ルと記し、 この第 3メモリセルが備えている抵抗変ィ匕素子の状態 （抵抗値） を読 み出すことを説明する。
まず、 第 3メモリセルに接続されているヮード線 WL 2に第 5の電圧を印加す ることにより、 当該ワード線 WL2に接続されている DTMOS 1をオンにする。 さらに、 第 3メモリセルに接続されているビット線 BL2と電圧供給部 VAと 3 の間に電位差を発生させる。 すると、 これらのビット線 BL2と電圧供給部 VA との間に電流が流れる。 この電流を第 3メモリセルに接続されているビット線 B L2に接続されたセンスアンプ （不図示） などによりセンスすることにより、 第 3メモリセルが備えている抵抗変ィ匕素子 2に流れる電流値をビット線 B L 2に流 れる電流の大きさとして検知する。
なお、 ここで説明した第 5の電圧、 電位差を発生させるために第 3メモリセル に接続されているビット線 BL2に印加される電圧、 および電圧供給部 VAに印 加される電圧は、 いずれもリードディスターブが起こらない読み出し時の最大印 力!]電圧 VR以下である。 すなわち、 図 12 (c) に示す、 読み出し電圧領域に含 まれる電圧である。
なお、 第 3メモリセルに接続されているビット線 BL2と電圧供給部 VAとの 間に電位差を発生させた後に、 ワード線 WL2に第 5の電圧を印加してもよい。 また、 図 8に示すタイミングチヤ一トにより抵抗値を読み出しても良い。 図 8は、 ビット線 B L 2及びヮ一ド線 WL 2に接続された第 3メモリセルの抵抗 変化素子 2の抵抗値を読み出す場合に、 各線に印加される電圧を示すタイミング チャートである。 この図 8に示されるタイミングチヤ一トは、 全ての電圧がリー ドディスターブが ¾gこらない読み出し時の最大印加電圧 VR以下である点を除け ば、 図 5および図 7と同じタイミングチャートである。 そのため、 以下、 簡単に 説明するにとどめる。
初期状態は上記と同様に、 全てのビット線 B 1^ (i = l〜n)、 ワード線 WL i (i = l〜n)、 及び電圧供給部 V Aの電圧が初期電圧 （好ましくは 0V) であ ると仮定する。
まず、 全てのワード線 WLi (i = l〜n) 及び第 3メモリセルに接続された ビット線 BL2を初期電圧 （好ましくは 0V) に維持したまま、 第 3メモリセル に接続されたビット線 BL2以外のビット線 BLi (i≠2) 及び電圧供給部 VA に、 それぞれ正の電圧 VB3 (=VR) 及び VA3 (=VR) を印加する。 次に、 その 状態を維持したまま所定の時間、 第 3メモリセルに接続されたワード線 WL2に 電圧 VW3 (=VR) を印加し、 その後初期電圧 （好ましくは 0V) に戻す。 この 間、 第 3メモリセルに接続されたヮード線 WL 2以外のヮード線 WL 5 ( i≠ 2) には初期電圧 （好ましくは 0V) を印加したままとする。 ワード線 WL2に電圧 VW3 (=VR) が印カ卩された状態で、 ビット線 BL2に流れる電流値をセンスアン プ等で検知することによって、 選択された第 3メモリセルの抵抗変化素子 2の抵 抗値を得ること、 即ち第 3メモリセルに書き込まれているデ一夕を読み出すこと ができる。 最後に、 その状態から第 3メモリセルに接続されたビット線 8し2以 外のビット線 B 1^ ( i≠2) 及び電圧供給部 V Aの電圧を初期電圧 （好ましく は 0V) に戻し、 第 3メモリセルの選択を解除し、 初期状態に戻す。
以上では、電圧 VA3、 VB3、 VW3の全てがリードディスターブが起こらない読 み出し時の最大印加電圧 VRと等しい場合を説明したが、 これらは図 12の （c) における読み出し電圧領域の電圧であり、 電圧 V A3及び VB 3が等しければよい。 通常、 読み出し電圧領域の電圧は、 pn接合の順方向立ち上がり電圧 VFよりも 十分に低いので、 各メモリセルを構成する DTMOS 1において pn接合の川頁方 向電流は流れない。
また、 リセット動作及びセット動作と同様に、 ビット線 BLi (i≠2) に電 圧 VB3を印加するタイミングと、電圧供給部 VAに電圧 VA3を印加するタイミン グとは、 何れか一方が早くても良い。 また、 ビット線 BLi (i≠2) 及び電圧 供給部 V Aの電圧を初期電圧 （好ましくは 0V) に戻すタイミングも、 何れか一 方が早くても良い。
(第 2の実施形態）
第 1の実施形態では、 nチャネル DTMOSを用いてアレイメモリを構成する 場合を説明したが、 pチャネル DTMOSを用いても良い。 その場合の駆動方法 は、 図 5〜 8において印カロする電圧の極性を反転させて同様に行えば良い。 一例として、 図 9〜11に、 pチャネル DTMOSを用て図 4と同様に構成し たアレイメモリを駆動するタイミングチャートを示す。 以下に、 pチャネル DT MO Sを用いたアレイメモリに対するセット動作、 リセット動作、 及び抵抗値読 み出し動作について説明する。
(リセット動作）
図 9は、 ビット線 B L 2及びヮード線 WL 2に接続されたメモリセル （第 1メモ リセルと記す） の抵抗変ィ匕素子 2のみをリセットする場合に、 各線に印加される 9253 電圧を示すタイミングチャートである （図 5に対応)。
初期状態として全てのビット線 B 1^ (i = l〜！ 1)、 ワード線 WLi (i = l 〜！ 1)、 及び電圧供給部 VAの電圧が初期電圧 (0V)であると仮定する。初期電 圧としては一例として 0 Vを挙げることができるが、 D TMO Sの状態をオフに 維持することができ、 なおかつ抵抗変化素子 2の状態に影響を与えない電圧であ れば、 0Vに限られない。 特に、 正の電圧 （例えば、 3V) であってもよく、 こ の場合には、 後述するように、 0V以上の電圧で不揮発性メモリを駆動させるこ とができる。
(第 1リセットステップ）
まず、 全てのワード線 WLi (i = l〜n) 及び第 1メモリセルに接続された ビット線 BL2を初期電圧に維持したまま、 第 1メモリセルに接続されたビット 線 B L 2以外のビット線 B 1^ ( i≠ 2) 及び電圧供給部 V Aに、 初期電圧よりも 小さい電圧 VB1及び VA1を印加する。 ここで、 VA1 = VB1であり、 何れの電圧 も、 図 12の （c) でリセット電流領域の特性を与え得る電圧値に設定されてい る。 これらの電圧 VB1及び VA1を 「第 1の電圧」 という。
なお、 本明細書において、 2つの電圧を比較した際に、 一方の電圧が他方の電 圧よりも 「小さい」 とは、 符合を考慮して絶対的に電圧が小さいという意味であ り、それらの絶対値を比較して小さいという意味ではない。一例として、 「一 5 V」 と 「― 10V」 とを比較すると、 本明細書においては、 「_10V」 は 「一 5V」 よりも小さい電圧、 ということになる。
(第 2リセットステップ）
次に、 この状態を維持したまま、 第 1メモリセルに接続されたヮ一ド線 WL2 のみに、 電界効果トランジスタの ρη接合に順方向立ち上がり電流を流し、 かつ 初期電圧よりも小さい第 2の電圧 VW1を所定の時間 1\の間印加する。 一例とし て、 この第 2の電圧は、 電圧 VA1 (=VB1) と同じ大きさである。
初期電圧が 0Vである場合、 この第 2の電圧は、 n型の活性領域 31と p型の ソース領域およびドレイン領域との間に形成される P n接合の順方向立ち上がり 電圧 VF (>0) よりも絶対値が大きい負の電圧 VW1 (VW1く— VF、 VW1=VA , = VB1)である。具体的には、一例として、 一 3V〜― 2 V程度の電圧である。 初期電圧が 3 Vである場合、 この第 2の電圧は、 一例として 0 V〜 1 V程度の 電圧である。
時間 7\は、 相変化材料を溶融させるのに必要な時間であり、 nチャネル D T MO Sを用いた場合と同様の条件を満たすことが必要である。
この間、 第 1メモリセルに接続されたヮ一ド線 WL 2以外のヮード線 WL； ( i ≠2 ) には初期電圧が印加されたままである。
これによつて、 時間 1\の間、 第 1メモリセルではソース端子 Sから n型不純 物を有する基板を介してゲート端子 G方向に p n接合の順方向電流が流れる。 図 3を参照しながらより詳細に説明すると、 活性領域 3 1は n型、 ドレイン領域 1 2およびソース領域 1 3は p型であり、 なおかつゲートパターン 1 4と活性領域 3 1とは、 金属プラグ 1 5 a、 電極配線パターン 1 7 a、 金属プラグ 1 6、 不純 物拡散領域 3 0を介して電気的に同電位になるように接続されている。 従って、 ビット線 B L 2を介してソース領域 1 3に印加された電圧 VB 1は活性領域 3 1に も印加される。 p型不純物をそれぞれ有するドレイン領域 1 2およびソース領域 1 3と、 n型不純物を有する活性領域 3 1との間には、 p n接合が形成されてい るので、 ソース領域 1 3に印加された電圧 VB 1によって電流が活性領域 3 1を介 してゲートパターン 1 4に向かおうとする。 これにより生じる電流値を、 図 1 2 ( c ) に示すような、 抵抗変化素子を構成する相変化材料を十分に溶融してその 後にアモルファス状態にするリセット電流領域の値としておけば、 そのソース端 子 Sに接続された抵抗変化素子 2をリセットする、 すなわち、 高抵抗状態にする ことができる。 時間 は、 相変化材料を溶融させるのに必要な時間であり、 例 えば 1 0 0 n s以下の短時間で良い。
一方、 ヮ一ド線 WL 2は第 1メモリセル以外のメモリセルのゲート端子 Gにも 接続されているが、 それらのメモリセルでは、 ゲート端子 Gに印加される電圧 V W1と等しい電圧 VB 1がビット線 B L i ( i≠2 ) に印加されているので、 ソース 端子 Sと基板との: p n接合に電圧が印加されることがなく、 抵抗変ィ匕素子 2には 電流が流れない。 即ち、 第 1メモリセルに接続されたビット線 B L 2以外のビッ ト線 B L i ( i≠2 ) に電圧 VB 1を予め印加したのは、 ワード線 WL 2に印加する 電圧 VW1と電圧 V B！とをバランスさせ、ソース端子 Sと基板との p n接合に電圧 を印加させないためである。
(第 3リセットステップ）
第 2リセットステップの後、 全てのヮ一ド線 WLp 全てのビット線 BLい お よび電圧供給部 VAの電圧を初期電圧に戻す。 このとき、 一旦溶融した相変化材 料を急冷して非晶質状態とするためには、 図 9に矢印で示したように、 時間 1\ 経過後のパルス波形の立ち上がりが急峻であることが望ましい。
最後に、 初期状態に戻すために、 第 1メモリセルに接続されたビット線 BL2 以外のビット線 B 1^ ( i≠ 2) 及び電圧供給部 V Aの電圧のみを変化させ、 初 期電圧に戻す。
電圧条件に関しては、初期電圧が 0Vである場合、 VA1 = VB1 = VW1く— VF、 且つ電圧 VW1、 VA1、 VB1の絶対値がリセット電流領域の特性を与え得る電圧値 である場合を説明したが、 VA1 = VB1 = VW1でなくてもよい。 即ち、 vA1 = vB い vwlく— VF、 VB1— VF<VW1≤VB1であればよい。 この場合、 第 1メモリ セルでは、 基板（導電型は n型） に対するソース端子 S (導電型は p+型） の電圧 VSB1 (=VB1-VW1) は VSB1 =— VW1>VFであり、 pn接合の順方向電流に よって抵抗変化素子をリセットすることができる。
これに対し、 第 1メモリセル以外の、 ワード線 WL2に接続されたメモリセル では、 基板 （導電型は n型） に対するソース端子 S (導電型は P+型） の電圧 Vs B1 (=VB1-VW1) は 0≤VSB1く VFの範囲にあり、 ソース端子 Sと基板との pn接合に印加される電圧が VFを超えないので、 pn接合の順方向電流を抑制 することができる。
また、 nチャネル DTMOSを用いた場合と同様に、 所望の複数のメモリセル を一度にリセットすることや、 全メモリセルを一度にリセットすることも可能で ある。
(セット動作）
次に、 抵抗変ィ匕素子の相変ィヒ材料の抵抗値を小さくするセット動作に関して説 明する。 ビット線 B L 2及びヮード線 WL 2に接続されたメモリセル （上記の第 1 メモリセルと必ずしも同じメモリセルではないことを明記するために、 ここでは 第 2メモリセルと記す） の抵抗変ィ匕素子のみをセットする場合、 各線への電圧印 加のタイミングシーケンスは、 図 10に示すとおりである。
この図 10に示されるタイミングシーケンスは、 基本的には図 9に示したリセ ット動作のタイミングシーケンスと同様である。 まず、 全てのワード線 WLi (i = l〜n) 及び第 2メモリセルに接続された ビット線 BL2を初期電圧に維持したまま、 第 2メモリセルに接続されたビット 線 BL2以外のビット線 BLi (i≠2)及び電圧供給部 V Aにそれぞれ電圧 VB2 及び VA2を印加する。 ここで、 VA2 = VB2であり、何れの電圧も、図 12の（c) でセット電流領域の特性を与え得る電圧値に設定されている。 これらの電圧 VB2 及び VA2を 「第 3の電圧」 という。 次に、 第 2のメモリセルに接続されているワード線 WL2に、 電界効果トラン ジス夕の p n接合に順方向立ち上がり電流を流し、 力つ初期電圧よりも小さい第 4の電圧 VW2を印加することにより、セット電流を第 2のメモリセルが備えてい る抵抗変化素子に流す。
この第 2セットステップは、 第 1の実施形態の第 2セットステップとほぼ同様 であるが、 第 2メモリセルに接続されたワード線 WL2、 第 2メモリセルに接続 されたビット線 BL2以外のビット線 BLi (i≠2) 及び電圧供給部 VAのそれ ぞれへの印加電圧 VW2、 VB2及び VA2は抵抗変ィ匕素子の電流電圧特性から決定さ れる必要がある。 この場合にも、 少なくとも VA2 = VB2及び VB2— VF<VW2≤ VB2であることが必要であり、 より望ましくは VA2 = VB2 = VW2である。 初期 電圧が 0Vである場合には、 VA2は— 2V〜― 3Vであり、 初期電圧が 3 Vであ る場合には、 VA2は 0〜1Vである。 この場合においても、 第 2リセットステツ プにおいて説明したように、 p型のソース領域 13から n型の活性領域 31に向 かって、 それらによって形成されている p n接合に1貢方向電流が流れる。
また、 nチャネル DTMOSを用いた場合と同様に、 所望の複数のメモリセル を一度にセットすることや、全メモリセルを一度にセットすることも可能である。
(第 3セットステップ）
第 2セットステップの後、 全てのヮ一ド線 WL 全てのビット線 BLい およ び電圧供給部 V Aの電圧を初期電圧に戻す。 このとき、 相変化材料を結晶質状態 とするためには、 図 1 0に矢印を用いて示したように、 時間 T 2経過後のパルス 波形の立ち上がりが緩やかであることが望ましい。
最後に、 初期状態に戻すために、 第 2メモリセルに接続されたビット線 B L 2 以外のビット線 B 1^ ( i≠2 ) 及び電圧供給部 VAの電圧のみを変化させ、 初 期電圧に戻す。
(抵抗値読み出し動作）
最後に、 所定の抵抗変化素子 2の抵抗値を選択的に読み出す抵抗値読み出し動 作について説明する。 以下の一連の動作を、 この明細書では、 第 1読み出しステ ップと言う。
ここでは、 D TMO S 1を通常の MO Sトランジスタと同様に動作させる。 ま た、 上記の第 1メモリセルまたは第 2メモリセルと必ずしも同じメモリセルでは ないことを明記するために、 ここでは読み出し対象のメモリセルを第 3メモリセ ルと記し、 この第 3メモリセルが備えている抵抗変化素子の状態 （抵抗値） を読 み出すことを説明する。
まず、 第 3のメモリセルに接続されているヮード線 WL 2に第 5の電圧を印加 することにより、 当該ワード線 WL 2に接続されている D TMO S 1をオンにす る。
さらに、 第 3メモリセルに接続されているビット線 B L 2と電圧供給部 VAと の間に電位差を発生させる。 すると、 これらのビット線 B L 2と電圧供給部 VA との間に電流が流れる。 この電流を第 3メモリセルに接続されているビット線 B L 2に接続されたセンスアンプ （不図示） などによりセンスすることにより、 第 3のメモリセルが備えている抵抗変ィヒ素子 2に流れる電流値をビッ卜線 B L 2に 流れる電流の大きさとして検知する。
なお、 第 3のメモリセルに接続されているビット線 B L 2と電圧供給部 VAと の間に電位差を発生させた後に、 ヮード線 WL 2に第 5の電圧を印加してもよい。 また、 図 1 1に示すタイミングチャートにより抵抗値を読み出しても良い。 図 1 1は、 ビット線 B L 2及びヮード線 WL 2に接続された第 3メモリセルの抵 抗変化素子 2の抵抗値を読み出す場合に、 各線に印加される電圧を示すタイミン グチャートである。
初期状態は上記と同様に、 全てのビット線 B Lf (i =1〜！ 1)、 ヮ一ド線 WL i ( i = 1〜！ 1)、及び電圧供給部 V Aの電圧が 0 Vまたは 3 Vであると仮定する。 まず、 全てのワード線 WLi (i = l〜n) 及び第 3メモリセルに接続された ビット線 BL2を初期電圧の 0Vに維持したまま、 第 3メモリセルに接続された ビット線 BL2以外のビット線 BLi (i≠2) 及び電圧供給部 VAに、 それぞれ 負の電圧 VB3 (=-VR) 及び VA3 (=-VR) を印加する。 なお、 初期電圧が 3 Vである場合、 この VB2などの電圧は必ずしも負の電圧ではなく、 初期電圧より も小さい電圧である正の電圧であっても良い。
次に、 その状態を維持したまま所定の時間、 第 3メモリセルに接続されたヮー ド線 WL2に電圧 VW3 (=-VR) を印加し、 その後初期電圧の 0Vに戻す。 この 間、 第 3メモリセルに接続されたワード線 WL2以外のワード線 WI^ (i≠2) には初期電圧の OVを印加したままとする。
ヮ一ド線 WL2に電圧 VW3 (=— VR) が印加された状態で、 ビット線 BL2に 流れる電流値をセンスアンプ等で検知することによって、 選択された第 3メモリ セルの抵抗変化素子 2の抵抗値を得ること、 即ち第 3メモリセルに書き込まれて いるデータを読み出すことができる。
最後に、 その状態から第 3メモリセルに接続されたビット線 BL2以外のビッ ト線 B L i ( i≠2) 及び電圧供給部 V Aの電圧を初期電圧の 0 Vに戻し、 第 3 メモリセルの選択を解除し、 所期状態に戻す。
以上では、電圧 VA3、 VB3、 VW3の絶対値が全てがリードディスターブが起こ らない読み出し時の最大印加電圧 VRと等しい場合を説明したが、 これらは図 1 2の （c) における読み出し電圧領域の電圧であり、 電圧 VA3及び VB3が等しけ ればよい。
上記の pチャネル DTMOSを用いたアレイメモリに対するセット動作、 リセ ット動作、 及び抵抗値読み出し動作において、 nチャネル DTMOSを用いた場 合と同様に、 ビット線 BLi (i≠2) に電圧 VBを印加するタイミングと、 電圧 供給部 VAに電圧 VAを印加するタイミングとは、 何れか一方が早くても良い。 また、 ビット^?泉 ΒΙ^ (i≠2) 及び電圧供給部 VAの電圧を初期電圧の OVに 戻すタイミングも、 何れか一方が早くても良い。
以上のように、 抵抗変化素子を備えた不揮発性メモリにおいて、 スィッチ素子 として、 通常の MO Sに比べてサブスレツショルド特性や駆動電流が大幅に改善 された D TMO Sを用い、 これを上記のように駆動することによって、 メモリの 消費電力を低減させることができ、かつメモリの高速読み出し動作を可能とする。 また、 相変ィ匕材料を用いたメモリセルは製造後の抵抗値のばらつきが大きいた め、 出荷前もしくは所定データを記録するプログラム前に、 一旦、 全メモリセル をセットもしくはリセットする必要がある。 従って、 そのような場合に、 図 6に 示した駆動シーケンスは初期値設定工程を簡略ィ匕できるため、非常に有効である。 尚、 nチャネル及び pチャネル D TMO Sを用いたアレイメモリに対するセッ ト動作、 リセット動作、 及び抵抗値読み出し動作の説明において、 初期状態とし て各線の電圧が 0 Vであるとしたが、 上記でも説明したように、 これらの電圧は 0 Vに限定されず、 同じ所定の電圧にバイアスされていてもよい。 その場合、 各 線に印加する電圧を、 上記した各電圧に所定のバイァス電圧を加算した電圧とす ればよい。
また、 以上では、 スィッチ素子として D TMO Sを用いた場合にメリットが多 い相変ィ匕材料を用いた抵抗変化素子について説明を行ったが、 電圧や電流の印加 によつて抵抗値が変ィ匕する素子であれば良く、 例えば電圧印加によつて抵抗値が 変化するマンガン系べロブスカイト酸化物を 2つの金属電極で挟んだ素子などを 抵抗変化素子に用いても良い。
また、 本実施の形態として説明した不揮発性メモリを駆動する方法では、 リセ ット時に D TMO Sのバイポーラ的動作領域を用いることを特徴としたが、 電流 駆動型抵抗変化素子に必要とされる電流値が小さい場合でも、 その有効性を失わ ない。 スィッチ素子に D TMO Sを用いた場合、 従来の MO Sに比べ、 全てのゲ ート電圧領域でドレイン電流を大きくできるため、 メモリセルの小面積化、 低電 圧動作による低消費電力化のメリットは極めて大きい。 産業上の利用の可能性
本発明によれば、 ゲートと基板とが電気的に接続された D TMO Sをスィツチ 素子として用いた、 低消費電力かつ高速読み出し可能な不揮発性メモリを駆動す る方法を提供することができる。

Claims

請求の範囲
1 ゲート及び基板が電気的に接続されている nチャネル電界効果トランジス 夕、 並びに第 1の端子及び第 2の端子を有し、 前記第 1の端子が前記電界効果ト ランジス夕のソースに接続され、 相変化材料を用いて形成されている抵抗変ィ匕素 子を備え、 且つ 2次元アレイ状に配列されている複数のメモリセルと、
各行の前記メモリセルの前記ゲートに接続されているヮード線と、
各列の前記メモリセルの前記第 2の端子に接続されているビット線と、 全ての前記電界効果トランジスタのドレインに接続されている共通の電圧供給 部とを備えている不揮発性メモリを駆動する方法であって、
第 1のメモリセルが備えている抵抗変ィ匕素子を高抵抗状態にする場合には、 全ての前記ヮード線及び前記第 1のメモリセルに接続されているビット線に初 期電圧を印加し、 且つ、 前記第 1のメモリセルに接続されているビット線以外の ビット線及び前記電圧供給部に前記初期電圧よりも大きい第 1の電圧を印加する 第 1リセットステップと、
前記第 1のメモリセルに接続されているワード線に、 前記初期電圧を基準とし て、前記電界効果トランジスタの p n接合の順方向立ち上がり電圧よりも大きく、 前記第 1の電圧以上、 且つ前記第 1の電圧と前記立ち上がり電圧との和よりも小 さい第 2の電圧を印加することによって、 リセット電流を前記第 1のメモリセル が備えている抵抗変化素子に流す第 2リセットステップと、
前記第 1のメモリセルに接続されているヮード線に前記初期電圧を印加する第 3リセッ卜ステップと、
を川頁に実行し、
第 2のメモリセルが備えている抵抗変化素子を低抵抗状態にする場合には、 全ての前記ヮ一ド線及び前記第 2のメモリセルに接続されているビット線に前 記初期電圧を印加し、 且つ、 前記第 2のメモリセルに接続されているビット線以 外のビット線及び前記電圧供給部に、 前記初期電圧よりも大きい第 3の電圧を印 加する第 1セットステップと、
前記第 1のメモリセルに接続されているヮ一ド線に、 前記初期電圧を基準とし て、前記電界効果トランジスタの p n接合の順方向立ち上がり電圧よりも大きく、 前記第 3の電圧以上、 且つ前記第 3の電圧と前記立ち上がり電圧との和よりも小 さい第 4の電圧を印加することによって、 ゼット電流を前記第 2のメモリセルが 備えている抵抗変ィ匕素子に流す第 2セットステップと、
前記第 2のメモリセルに接続されているヮ一ド線に前記初期電圧を 加する第 3セッ卜ステップと、
を順に実行し、
第 3のメモリセルが備えている抵抗変ィ匕素子の状態を読み出す場合には、 前記第 3のメモリセルに接続されているヮ一ド線に第 5の電圧を印加して前記 第 3のメモリセルが備えている電界効果トランジスタをオンにすると共に、 前記 第 3のメモリセルに接続されているビット線と前記電圧供給部との間に電位差を 発生させて電流を流すことにより、 前記第 3のメモリセルが備えている抵抗変ィ匕 素子に流れる電流値を前記ビット線に流れる電流の大きさとして検知する第 1読 み出しステップを実行する、
不揮発性メモリを駆動する方法。
2 . 前記第 3リセットステップにおいて、 前記初期電圧を急峻に印加する、 請 求項 1に記載の不揮発性メモリを駆動する方法。
3 . 前記第 3セットステップにおいて、 前記初期電圧を緩やかに印加する、 請 求項 1に記載の不揮発性メモリを駆動する方法。
4. 前記第 3セットステップにおいて、 前記初期電圧を緩やかに印加する、 請 求項 2に記載の不揮発性メモリを駆動する方法。
5 . 前記初期電圧が 0 Vである、 請求項 1に記載の不揮発性メモリを駆動する 方法。
6 . 全ての前記抵抗変化素子を高抵抗状態にする場合には、 全ての前記ワード線及び全ての前記ビット線に前記初期電圧を印加し、 且つ、 前記電圧供給部に前記第 1の電圧を印加する第 1全リセッ
全ての前記ヮード線に前記第 2の電圧を印加する第 2全 1
全ての前記ヮード線に前記初期電圧を印加する第 3全 1
を順に実行する、 請求項 1に記載の不揮発性メモリを駆動する方法。
7 . 全ての前記抵抗変化素子を低抵抗状態にする場合には、
全ての前記ワード線及び全ての前記ビット線に前記初期電圧を印加し、 且つ、 前記電圧供給部に前記第 3の電圧を印加する第 1全セッ
全ての前記ヮ一ド線に前記第 4の電圧を印加する第 2全- 全ての前記ヮ一ド線に前記初期電圧を印加する第 3全- を順に実行する、 請求項 1に記載の不揮発性メモリを駆動する方法。
8 . 前記相変化材料が、 少なくともゲルマニウム、 アンチモン、 テルルのうち の何れか一つの元素を含んでいる、 請求項 1に記載の不揮発性メモリを駆動する 方法。
9 . 前記第 2の電圧が 0. 8 Vよりも大きく、
前記第 4の電圧が 0. 4 V以上 0 . 8 V以下である、 請求項 8に記載の不揮発 性メモリを駆動する方法。
1 0 . ゲート及び基板が電気的に接続されている pチャネル電界効果トランジ スタ、 並びに第 1の端子及び第 2の端子を有し、 前記第 1の端子が前記電界効果 トランジスタのソースに接続され、 相変化材料を用いて形成されている抵抗変化 素子を備え、 且つ 2次元アレイ状に配列されている複数のメモリセルと、 各行の前記メモリセルの前記ゲートに接続されているヮード線と、
各列の前記メモリセルの前記第 2の端子に接続されているビット線と、 全ての前記電界効果トランジス夕のドレインに接続されている共通の電圧供給 部とを備えている不揮発性メモリを駆動する方法であつて、 第 1のメモリセルが備えている抵抗変ィ匕素子を高抵抗状態にする場合には、 全ての前記ワード線及び前記第 1のメモリセルに接続されているビット線に初 期電圧を印加し、 且つ、 前記第 1のメモリセルに接続されているビット線以外の ビット線及び前記電圧供給部に、 前記初期電圧よりも小さい第 1の電圧を印加す る第 1リセットステップと、
前記第 1のメモリセルに接続されているヮード線に、 前記電界効果トランジス 夕の p n接合に順方向立ち上がり電流を流し、 かつ前記初期電圧よりも小さい第
2の電圧を印加することにより、 リセット電流を前記第 1のメモリセルが備えて いる抵抗変化素子に流す第 2リセットステップと、
続いて、 前記第 1のメモリセルに接続されているワード線に前記初期電圧を印 加する第 3リセットステップと、
を順に実行し、
第 2のメモリセルが備えている抵抗変化素子を低抵抗状態にする場合には、 全ての前記ヮード線及び前記第 2のメモリセルに接続されているビット線に前 記初期電圧を印加し、 且つ、 前記第 2のメモリセルに接続されているビット線以 外のビット線及び前記電圧供給部に、 前記初期電圧よりも小さい第 3の電圧を印 加する第 1セッ卜ステップと、
前記第 2のメモリセルに接続されているヮ一ド線に、 前記電界効果トランジス 夕の p n接合に順方向立ち上がり電流を流し、 力つ前記初期電圧よりも小さい第 4の電圧を印加することにより、 セット電流を前記第 2のメモリセルが備えてい る抵抗変化素子に流す第 2セットステップと、
前記第 2のメモリセルに接続されているヮ一ド線に前記初期電圧を印加する第 3セッ卜ステップと、
を j頃に実行し、
第 3のメモリセルが備えている抵抗変ィ匕素子の状態を読み出す場合には、 前記第 3のメモリセルに接続されているヮード線に第 5の電圧を印加して前記 第 3のメモリセルが備えている電界効果トランジスタをオンにすると共に、 前記 第 3のメモリセルに接続されているビット線と前記電圧供給部との間に電位差を 発生させて電流を流すことにより、 前記第 3のメモリセルが備えている抵抗変化 素子に流れる電流値を前記ビット線に流れる電流の大きさとして検知する第 1読 み出しステップを実行する、
不揮発性メモリを駆動する方法。
1 1 . 前記第 3リセットステップにおいて、 前記初期電圧を急峻に印加する、 請求項 1 0に記載の不揮発性メモリを駆動する方法。
1 2. 前記第 3セットステップにおいて、 前記初期電圧を緩やかに印加する、 請求項 1 0に記載の不揮発性メモリを駆動する方法。
1 3. 前記第 3セットステップにおいて、 前記初期電圧を緩やかに印加する、 請求項 1 1に記載の不揮発性メモリを駆動する方法。
1 4. 前記初期電圧が 0 Vである、 請求項 1 0に記載の不揮発性メモリを駆動 する方法。
1 5. 全ての前記抵抗変化素子を高抵抗状態にする場合には、
全ての前記ワード線及び全ての前記ビット線に前記初期電圧を印加し、 且つ、 前記電圧供給部に前記第 1の電圧を印加する第 1全リセットステップと、 全ての前記ワード線に前記第 2の電圧を印加する第 2全リセットステップと、 全ての前記ヮード線に前記初期電圧を印加する第 3全リセットステツプと を順に実行する、 請求項 1 0に記載の不揮発性メモリを駆動する方法。
1 6. 全ての前記抵抗変化素子を低抵抗状態にする場合には、
全ての前記ワード線及び全ての前記ビット線に前記初期電圧を印加し、 且つ、 前記電圧供給部に前記第 3の電圧を印加する第 1全セットステツプと、
全ての前記ヮ一ド線に前記第 4の電圧を印加する第 2全セットステツプと、 全ての前記ヮ一ド線に前記初期電圧を印加する第 3全セットステツプと を順に実行する、 請求項 1 0に記載の不揮発性メモリを駆動する方法。
1 7 . 前記相変化材料が、 少なくともゲルマニウム、 アンチモン、 テルルのう ちの何れか一つの元素を含んでいる、 請求項 1 0に記載の不揮発性メモリを駆動 する方法。
1 8 . 前記第 2の電圧が一 0. 8 Vよりも小さく、
前記第 3の電圧が— 0 . 4以下—0 . 8 V以上であり、 且つ
前記第 4の電圧が— 0 . 4 Vよりも大きい請求項 1 7に記載の不揮発性メモリ を駆動する方法。
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122 Ep: pct application non-entry in european phase