JP2003273352A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003273352A JP2003273352A JP2002075730A JP2002075730A JP2003273352A JP 2003273352 A JP2003273352 A JP 2003273352A JP 2002075730 A JP2002075730 A JP 2002075730A JP 2002075730 A JP2002075730 A JP 2002075730A JP 2003273352 A JP2003273352 A JP 2003273352A
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Abstract
(57)【要約】
【課題】 ゲート電極と基板電極とを電気的に短絡した
構造を有するＤＴＭＯＳと同等の高い駆動電流を持ちさ
らに漏れ電流を従来のＭＯＳトランジスタ以下に低減す
る。 【解決手段】 Ｎ型ＭＯＳトランジスタのゲート電極と
基板電極とを電気的に短絡し、かつゲート端子に印加す
る電圧として電源電圧から負電圧までの電圧振幅で用い
る。トランジスタをＯＮするときはゲート電極及び基板
電極に共に大きな正の電圧が印加されるため、ＤＴＭＯ
Ｓと同等の大きな駆動電流を得ることができる。一方、
トランジスタをＯＦＦするときはゲート電極及び基板電
極に共に負の電圧が印加されるため、従来に比べて漏れ
電流を大幅に低減することができる。
構造を有するＤＴＭＯＳと同等の高い駆動電流を持ちさ
らに漏れ電流を従来のＭＯＳトランジスタ以下に低減す
る。 【解決手段】 Ｎ型ＭＯＳトランジスタのゲート電極と
基板電極とを電気的に短絡し、かつゲート端子に印加す
る電圧として電源電圧から負電圧までの電圧振幅で用い
る。トランジスタをＯＮするときはゲート電極及び基板
電極に共に大きな正の電圧が印加されるため、ＤＴＭＯ
Ｓと同等の大きな駆動電流を得ることができる。一方、
トランジスタをＯＦＦするときはゲート電極及び基板電
極に共に負の電圧が印加されるため、従来に比べて漏れ
電流を大幅に低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＯＮ時の駆動電流
が大きく、かつＯＦＦ時の漏れ電流が小さな半導体装置
を可能とし、半導体集積回路の低消費電力化、高速化を
同時に実現するものである。
が大きく、かつＯＦＦ時の漏れ電流が小さな半導体装置
を可能とし、半導体集積回路の低消費電力化、高速化を
同時に実現するものである。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの構成を図７
(a)に示す。ＭＯＳトランジスタは、ゲート端子７０
１、ソース端子７０２、ドレイン端子７０３、基板端子
７０４の４つの端子で構成され、通常は基板端子７０４
を一定の電位に固定して使用していた。また一般に、ゲ
ート端子７０１に印加する電圧は０Ｖから電源電圧Ｖｄ
ｄの間の電圧である。回路動作の関係で、通常はＮ型Ｍ
ＯＳトランジスタの基板端子は０Ｖに接地し、Ｐ型ＭＯ
Ｓトランジスタの基板端子は電源電圧に固定して使用し
ている。以降、Ｎ型ＭＯＳトランジスタを例に説明する
が、Ｐ型ＭＯＳトランジスタも極性が異なるだけで本質
的には同じである。
(a)に示す。ＭＯＳトランジスタは、ゲート端子７０
１、ソース端子７０２、ドレイン端子７０３、基板端子
７０４の４つの端子で構成され、通常は基板端子７０４
を一定の電位に固定して使用していた。また一般に、ゲ
ート端子７０１に印加する電圧は０Ｖから電源電圧Ｖｄ
ｄの間の電圧である。回路動作の関係で、通常はＮ型Ｍ
ＯＳトランジスタの基板端子は０Ｖに接地し、Ｐ型ＭＯ
Ｓトランジスタの基板端子は電源電圧に固定して使用し
ている。以降、Ｎ型ＭＯＳトランジスタを例に説明する
が、Ｐ型ＭＯＳトランジスタも極性が異なるだけで本質
的には同じである。
【０００３】Ｎ型ＭＯＳトランジスタのVg−log(Id)特
性を図７(c)の特性１に示す。ゲート端子７０１に印加
する電圧は前述の通り０Ｖから電源電圧Ｖｄｄの間の電
圧である。ゲート端子７０１に電源電圧Ｖｄｄを印加す
るときは、Ｎ型ＭＯＳトランジスタをＯＮさせる場合で
あり、このときのＩｄの値Ｉｏｎ１を駆動電流と呼ぶ。
一方、ゲート端子７０１に０Ｖを印加するときは、Ｎ型
ＭＯＳトランジスタをＯＦＦさせる場合であり、このと
きには電流は流れないことが望ましいが、Ｉｄは一定の
漏れ電流Ｉｏｆｆ１を示す。駆動電流は回路を駆動させ
るために必要な電流であり、大きいことが望ましい。一
方、漏れ電流は不必要な電流であり、できるだけ削減す
ることが望ましい。
性を図７(c)の特性１に示す。ゲート端子７０１に印加
する電圧は前述の通り０Ｖから電源電圧Ｖｄｄの間の電
圧である。ゲート端子７０１に電源電圧Ｖｄｄを印加す
るときは、Ｎ型ＭＯＳトランジスタをＯＮさせる場合で
あり、このときのＩｄの値Ｉｏｎ１を駆動電流と呼ぶ。
一方、ゲート端子７０１に０Ｖを印加するときは、Ｎ型
ＭＯＳトランジスタをＯＦＦさせる場合であり、このと
きには電流は流れないことが望ましいが、Ｉｄは一定の
漏れ電流Ｉｏｆｆ１を示す。駆動電流は回路を駆動させ
るために必要な電流であり、大きいことが望ましい。一
方、漏れ電流は不必要な電流であり、できるだけ削減す
ることが望ましい。
【０００４】これを実現するために、図７(b)に示すよ
うなトランジスタ（ＤＴＭＯＳ）が提案されている。こ
のトランジスタはゲート端子７１１と基板端子７１４と
を短絡させるものである。ゲート端子７１１が０Ｖのと
きは、基板端子も０Ｖであり、従来のＭＯＳと同じ漏れ
電流Ｉｏｆｆ１を示す。一方、ゲート端子７１１が電源
電圧Ｖｄｄのときは、ゲート端子７１１が電源電圧Ｖｄ
ｄになるとともに、基板端子７１４も電源電圧Ｖｄｄに
なるため、通常ＭＯＳの駆動電流であるＩｏｎ１より大
きなＩｏｎ２を示す。図７(c)の特性２は基板端子７１
４を電源電圧Ｖｄｄに固定したときの、通常のＮ型ＭＯ
Ｓトランジスタの特性であり、ゲート端子７１１と基板
端子７１４とを短絡させたＮ型ＭＯＳトランジスタの駆
動電流Ｉｏｎ２はこの特性２上に位置する。よって、ゲ
ート端子７１１と基板端子７１４とを短絡させたＮ型Ｍ
ＯＳトランジスタはゲート電圧が０Ｖより大きくなるに
つれ、同時に基板バイアスを印加することになるため、
その特性としては、図７(c)の特性１と特性２との間に
軌跡を描き、特性４のようになる。特性４を見てわかる
ように、駆動電流を大きくしてかつ漏れ電流を従来と同
等に抑えていることがわかる。
うなトランジスタ（ＤＴＭＯＳ）が提案されている。こ
のトランジスタはゲート端子７１１と基板端子７１４と
を短絡させるものである。ゲート端子７１１が０Ｖのと
きは、基板端子も０Ｖであり、従来のＭＯＳと同じ漏れ
電流Ｉｏｆｆ１を示す。一方、ゲート端子７１１が電源
電圧Ｖｄｄのときは、ゲート端子７１１が電源電圧Ｖｄ
ｄになるとともに、基板端子７１４も電源電圧Ｖｄｄに
なるため、通常ＭＯＳの駆動電流であるＩｏｎ１より大
きなＩｏｎ２を示す。図７(c)の特性２は基板端子７１
４を電源電圧Ｖｄｄに固定したときの、通常のＮ型ＭＯ
Ｓトランジスタの特性であり、ゲート端子７１１と基板
端子７１４とを短絡させたＮ型ＭＯＳトランジスタの駆
動電流Ｉｏｎ２はこの特性２上に位置する。よって、ゲ
ート端子７１１と基板端子７１４とを短絡させたＮ型Ｍ
ＯＳトランジスタはゲート電圧が０Ｖより大きくなるに
つれ、同時に基板バイアスを印加することになるため、
その特性としては、図７(c)の特性１と特性２との間に
軌跡を描き、特性４のようになる。特性４を見てわかる
ように、駆動電流を大きくしてかつ漏れ電流を従来と同
等に抑えていることがわかる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術においては、以下のような課題があった。上記
ようなＤＴＭＯＳを用いても、ゲート端子７１１に印加
する電圧が０Ｖから電源電圧Ｖｄｄの間の電圧である通
常の動作をさせる限り、漏れ電流を従来と同等のＩｏｆ
ｆ１に抑えるのがやっとであり、漏れ電流をさらに低減
することはできない。一方、携帯機器の普及により、動
作速度に関係ない漏れ電流低減の要望はどんどん強くな
っており、ＤＴＭＯＳと同等の高い駆動電流を持ちさら
に漏れ電流を従来のＭＯＳトランジスタ以下に低減する
ことのできる半導体装置が求められていた。
来の技術においては、以下のような課題があった。上記
ようなＤＴＭＯＳを用いても、ゲート端子７１１に印加
する電圧が０Ｖから電源電圧Ｖｄｄの間の電圧である通
常の動作をさせる限り、漏れ電流を従来と同等のＩｏｆ
ｆ１に抑えるのがやっとであり、漏れ電流をさらに低減
することはできない。一方、携帯機器の普及により、動
作速度に関係ない漏れ電流低減の要望はどんどん強くな
っており、ＤＴＭＯＳと同等の高い駆動電流を持ちさら
に漏れ電流を従来のＭＯＳトランジスタ以下に低減する
ことのできる半導体装置が求められていた。
【０００６】
【課題を解決するための手段】本発明の第１の発明は、
電界効果型のトランジスタであって、ゲート電極と基板
電極とを電気的に短絡し、前記トランジスタのソース電
極とドレイン電極を電気的に短絡動作するときには、前
記トランジスタのチャネル部に反転層を形成する方向の
極性の第一の電圧を前記ゲート電極に少なくとも電源電
圧以上の大きさで印加し、前記トランジスタを電気的に
短絡動作させないときには、前記トランジスタのチャネ
ル部に蓄積層を形成する方向の極性の第二の電圧を前記
ゲート電極に印加することを特徴とする半導体装置であ
る。前記第二の電圧の絶対値として０Ｖ以上０．３Ｖ以
内の大きさの電圧を用いると小さな電圧で大きな効果が
得られ、好ましい場合が多い。前記電界効果型のトラン
ジスタとしてＮ型のトランジスタを用いた場合は、第一
の電圧として電源電圧以上の正の電圧を用い、第二の電
圧として負の電圧を用いる。一方、前記電界効果型のト
ランジスタとしてＰ型のトランジスタを用いた場合は、
第一の電圧としてソース電圧もしくはドレイン電圧に対
して相対的に負の電圧でありかつ電源電圧以上の絶対値
を有する電圧を用い、第二の電圧としてソース電圧もし
くはドレイン電圧に対して相対的に正の電圧を用いる。
電界効果型のトランジスタであって、ゲート電極と基板
電極とを電気的に短絡し、前記トランジスタのソース電
極とドレイン電極を電気的に短絡動作するときには、前
記トランジスタのチャネル部に反転層を形成する方向の
極性の第一の電圧を前記ゲート電極に少なくとも電源電
圧以上の大きさで印加し、前記トランジスタを電気的に
短絡動作させないときには、前記トランジスタのチャネ
ル部に蓄積層を形成する方向の極性の第二の電圧を前記
ゲート電極に印加することを特徴とする半導体装置であ
る。前記第二の電圧の絶対値として０Ｖ以上０．３Ｖ以
内の大きさの電圧を用いると小さな電圧で大きな効果が
得られ、好ましい場合が多い。前記電界効果型のトラン
ジスタとしてＮ型のトランジスタを用いた場合は、第一
の電圧として電源電圧以上の正の電圧を用い、第二の電
圧として負の電圧を用いる。一方、前記電界効果型のト
ランジスタとしてＰ型のトランジスタを用いた場合は、
第一の電圧としてソース電圧もしくはドレイン電圧に対
して相対的に負の電圧でありかつ電源電圧以上の絶対値
を有する電圧を用い、第二の電圧としてソース電圧もし
くはドレイン電圧に対して相対的に正の電圧を用いる。
【０００７】さらに本発明のその他の発明は、スイッチ
ングトランジスタとデータ蓄積用容量からなるメモリセ
ルをアレイ上に並べたダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）において、前記スイッチングト
ランジスタのゲート電極と基板電極とを電気的に短絡
し、前記トランジスタのソース電極とドレイン電極を電
気的に短絡動作するときには、前記トランジスタのチャ
ネル部に反転層を形成する方向の極性の第一の電圧を前
記ゲート電極に少なくとも電源電圧以上の大きさで印加
し、前記トランジスタを電気的に短絡動作させないとき
には、前記トランジスタのチャネル部に蓄積層を形成す
る方向の極性の第二の電圧を前記ゲート電極に印加する
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）である。本発明の構成によってリフ
レッシュサイクルが少なくできるため、待機時消費電力
を低減することができ、かつ高速動作が可能なＤＲＡＭ
を実現することができる。第一の電圧及び前記第二の電
圧の供給に関しては、前記第一の電圧及び前記第二の電
圧を発生する電位発生装置を直接もしくは適当なスイッ
チ素子を介して前記スイッチングトランジスタのゲート
電極に接続する構造を有することで実現することができ
る。
ングトランジスタとデータ蓄積用容量からなるメモリセ
ルをアレイ上に並べたダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）において、前記スイッチングト
ランジスタのゲート電極と基板電極とを電気的に短絡
し、前記トランジスタのソース電極とドレイン電極を電
気的に短絡動作するときには、前記トランジスタのチャ
ネル部に反転層を形成する方向の極性の第一の電圧を前
記ゲート電極に少なくとも電源電圧以上の大きさで印加
し、前記トランジスタを電気的に短絡動作させないとき
には、前記トランジスタのチャネル部に蓄積層を形成す
る方向の極性の第二の電圧を前記ゲート電極に印加する
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）である。本発明の構成によってリフ
レッシュサイクルが少なくできるため、待機時消費電力
を低減することができ、かつ高速動作が可能なＤＲＡＭ
を実現することができる。第一の電圧及び前記第二の電
圧の供給に関しては、前記第一の電圧及び前記第二の電
圧を発生する電位発生装置を直接もしくは適当なスイッ
チ素子を介して前記スイッチングトランジスタのゲート
電極に接続する構造を有することで実現することができ
る。
【０００８】また、本発明のその他の発明は、スイッチ
ングトランジスタと２つのインバータからなるメモリセ
ルをアレイ上に並べたスタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）において、前記スイッチングト
ランジスタのゲート電極と基板電極とを電気的に短絡
し、前記トランジスタのソース電極とドレイン電極を電
気的に短絡動作するときには、前記トランジスタのチャ
ネル部に反転層を形成する方向の極性の第一の電圧を前
記ゲート電極に少なくとも電源電圧以上の大きさで印加
し、前記トランジスタを電気的に短絡動作させないとき
には、前記トランジスタのチャネル部に蓄積層を形成す
る方向の極性の第二の電圧を前記ゲート電極に印加する
ことを特徴とするスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）である。第一の電圧及び前記第二の
電圧の供給に関しては、上記と同様、前記第一の電圧及
び前記第二の電圧を発生する電位発生装置を直接もしく
は適当なスイッチ素子を介して前記スイッチングトラン
ジスタのゲート電極に接続する構造を有することで実現
することができる。
ングトランジスタと２つのインバータからなるメモリセ
ルをアレイ上に並べたスタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）において、前記スイッチングト
ランジスタのゲート電極と基板電極とを電気的に短絡
し、前記トランジスタのソース電極とドレイン電極を電
気的に短絡動作するときには、前記トランジスタのチャ
ネル部に反転層を形成する方向の極性の第一の電圧を前
記ゲート電極に少なくとも電源電圧以上の大きさで印加
し、前記トランジスタを電気的に短絡動作させないとき
には、前記トランジスタのチャネル部に蓄積層を形成す
る方向の極性の第二の電圧を前記ゲート電極に印加する
ことを特徴とするスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）である。第一の電圧及び前記第二の
電圧の供給に関しては、上記と同様、前記第一の電圧及
び前記第二の電圧を発生する電位発生装置を直接もしく
は適当なスイッチ素子を介して前記スイッチングトラン
ジスタのゲート電極に接続する構造を有することで実現
することができる。
【０００９】本発明の目的は、従来提案されてきたＤＴ
ＭＯＳと同等の高い駆動電流を持ちさらに漏れ電流を大
幅に低減することのできる半導体装置を提供することに
ある。
ＭＯＳと同等の高い駆動電流を持ちさらに漏れ電流を大
幅に低減することのできる半導体装置を提供することに
ある。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置について図面を参照しながら説明する。
る半導体装置について図面を参照しながら説明する。
【００１１】（実施の形態１）図１(b)に本発明にかか
るＮ型トランジスタの構成を示す。図面の上では、従来
から提案されているＤＴＭＯＳと同じ構成を示している
ように見えるが、後述の通り、動作方法に違いがある。
参考のために、従来のＭＯＳトランジスタの構成を図１
(a)に示す。
るＮ型トランジスタの構成を示す。図面の上では、従来
から提案されているＤＴＭＯＳと同じ構成を示している
ように見えるが、後述の通り、動作方法に違いがある。
参考のために、従来のＭＯＳトランジスタの構成を図１
(a)に示す。
【００１２】本発明にかかるＮ型トランジスタは、ゲー
ト端子１１１、ソース端子１１２、ドレイン端子１１
３、基板端子１１４の４つの端子で構成され、かつゲー
ト端子１１１と基板端子１１４とを短絡させる。また、
ゲート端子１１１に印加する電圧はＶｂ１から電源電圧
Ｖｄｄの間の電圧である。ここで、Ｖｂ１は０Ｖ以下の
負の電圧である。前述の通り、ゲート端子１１１が電源
電圧Ｖｄｄのときは、ゲート端子１１１が電源電圧Ｖｄ
ｄになるとともに、基板端子１１４も電源電圧Ｖｄｄに
なるため、通常ＭＯＳの駆動電流である図１(c)のＩｏ
ｎ１より大きなＩｏｎ２を示す。この電位は本Ｎ型トラ
ンジスタのチャネル部に反転層を形成する方向の電位で
ある。一方、ゲート端子７１１がＶｂ１のときは、ゲー
ト端子１１１がＶｂ１になるとともに、基板端子１１４
もＶｂ１になる。この電位は本Ｎ型トランジスタのチャ
ネル部に蓄積層を形成する方向の電位である。基板電圧
が負になるため、漏れ電流は、図１(a)に示す通常のＭ
ＯＳトランジスタの、ゲート端子１０１をＶｂ１にした
ときの値であるＩｏｆｆ４よりも小さなＩｏｆｆ３とな
る。参考のために、通常のＭＯＳトランジスタの基板端
子１０４をＶｂ１に固定したときの特性を特性３として
図１(c)に示す。よって、ゲート端子１１１と基板端子
１１４とを短絡させたＮ型ＭＯＳトランジスタの漏れ電
流Ｉｏｆｆ３はこの特性３上に位置する。よって、本実
施形態にかかるＮ型トランジスタの特性は、図１(c)の
特性４に示す通り、図１(c)の特性２と特性３との間に
軌跡を描き、特性４のようになる。特性４を見てわかる
ように、駆動電流を大きくしてかつ漏れ電流も従来より
も抑制していることがわかる。例えば、サブスレッショ
ルド特性が１００ｍＶ／ｄｅｃのトランジスタを用いた
場合、Ｖｂ１を−０．２Ｖとすることで、漏れ電流を従
来よりも２桁以上抑制することが可能となり、ＤＴＭＯ
Ｓと同等の高い駆動電流を持ちさらに漏れ電流を従来の
ＭＯＳトランジスタ以下に低減することのできる半導体
装置を実現することが可能となる。
ト端子１１１、ソース端子１１２、ドレイン端子１１
３、基板端子１１４の４つの端子で構成され、かつゲー
ト端子１１１と基板端子１１４とを短絡させる。また、
ゲート端子１１１に印加する電圧はＶｂ１から電源電圧
Ｖｄｄの間の電圧である。ここで、Ｖｂ１は０Ｖ以下の
負の電圧である。前述の通り、ゲート端子１１１が電源
電圧Ｖｄｄのときは、ゲート端子１１１が電源電圧Ｖｄ
ｄになるとともに、基板端子１１４も電源電圧Ｖｄｄに
なるため、通常ＭＯＳの駆動電流である図１(c)のＩｏ
ｎ１より大きなＩｏｎ２を示す。この電位は本Ｎ型トラ
ンジスタのチャネル部に反転層を形成する方向の電位で
ある。一方、ゲート端子７１１がＶｂ１のときは、ゲー
ト端子１１１がＶｂ１になるとともに、基板端子１１４
もＶｂ１になる。この電位は本Ｎ型トランジスタのチャ
ネル部に蓄積層を形成する方向の電位である。基板電圧
が負になるため、漏れ電流は、図１(a)に示す通常のＭ
ＯＳトランジスタの、ゲート端子１０１をＶｂ１にした
ときの値であるＩｏｆｆ４よりも小さなＩｏｆｆ３とな
る。参考のために、通常のＭＯＳトランジスタの基板端
子１０４をＶｂ１に固定したときの特性を特性３として
図１(c)に示す。よって、ゲート端子１１１と基板端子
１１４とを短絡させたＮ型ＭＯＳトランジスタの漏れ電
流Ｉｏｆｆ３はこの特性３上に位置する。よって、本実
施形態にかかるＮ型トランジスタの特性は、図１(c)の
特性４に示す通り、図１(c)の特性２と特性３との間に
軌跡を描き、特性４のようになる。特性４を見てわかる
ように、駆動電流を大きくしてかつ漏れ電流も従来より
も抑制していることがわかる。例えば、サブスレッショ
ルド特性が１００ｍＶ／ｄｅｃのトランジスタを用いた
場合、Ｖｂ１を−０．２Ｖとすることで、漏れ電流を従
来よりも２桁以上抑制することが可能となり、ＤＴＭＯ
Ｓと同等の高い駆動電流を持ちさらに漏れ電流を従来の
ＭＯＳトランジスタ以下に低減することのできる半導体
装置を実現することが可能となる。
【００１３】本実施形態の半導体装置は、Ｎ型トランジ
スタを例に説明したが、Ｐ型トランジスタも同様に用い
ることができる。この場合、電圧の極性を全て変更すれ
ばそのまま同様のことが成り立ち、高い駆動電流と低い
漏れ電流を両立させることができる。
スタを例に説明したが、Ｐ型トランジスタも同様に用い
ることができる。この場合、電圧の極性を全て変更すれ
ばそのまま同様のことが成り立ち、高い駆動電流と低い
漏れ電流を両立させることができる。
【００１４】本実施形態に係る半導体装置であるＮ型ト
ランジスタもしくはＰ型トランジスタのゲート端子を集
積回路のクロックに接続してクロック同期回路を形成す
れば、高速で、漏れ電流の少ない高性能な回路を形成す
ることができる。基板端子の電圧がゲート端子と同じに
なるため、従来のＭＯＳで問題となる基板バイアス効果
によるソース−ドレイン間の電圧伝達ロスはほぼ軽減さ
れる。よって、ゲート端子の電源電圧以上の昇圧は必要
でなくなる場合が多い。
ランジスタもしくはＰ型トランジスタのゲート端子を集
積回路のクロックに接続してクロック同期回路を形成す
れば、高速で、漏れ電流の少ない高性能な回路を形成す
ることができる。基板端子の電圧がゲート端子と同じに
なるため、従来のＭＯＳで問題となる基板バイアス効果
によるソース−ドレイン間の電圧伝達ロスはほぼ軽減さ
れる。よって、ゲート端子の電源電圧以上の昇圧は必要
でなくなる場合が多い。
【００１５】本実施形態の半導体装置においては、負バ
イアスをトランジスタのゲート端子に印加する必要があ
るが、負バイアス発生回路としては、図２〜図３に示す
各種のチャージポンプ回路や、図４に示す強誘電体を用
いた負電位発生回路などを用いることができる。この場
合、各回路の出力端子を直接もしくは適当な回路を通し
て間接的にゲート端子に接続する。
イアスをトランジスタのゲート端子に印加する必要があ
るが、負バイアス発生回路としては、図２〜図３に示す
各種のチャージポンプ回路や、図４に示す強誘電体を用
いた負電位発生回路などを用いることができる。この場
合、各回路の出力端子を直接もしくは適当な回路を通し
て間接的にゲート端子に接続する。
【００１６】本実施形態にかかる半導体装置は、ゲート
端子とソース端子とドレイン端子と基板端子とを有し前
記ゲート端子と前記基板端子とが電気的に接続されてい
る電界効果型トランジスタを具備しており、負の電圧を
前記ゲート端子に印加する手段を有しているので、従来
提案されてきたＤＴＭＯＳと同等の高い駆動電流を持
ち、さらに漏れ電流を大幅に低減することができる。
端子とソース端子とドレイン端子と基板端子とを有し前
記ゲート端子と前記基板端子とが電気的に接続されてい
る電界効果型トランジスタを具備しており、負の電圧を
前記ゲート端子に印加する手段を有しているので、従来
提案されてきたＤＴＭＯＳと同等の高い駆動電流を持
ち、さらに漏れ電流を大幅に低減することができる。
【００１７】（実施の形態２）実施の形態１にかかるＮ
型トランジスタをＤＲＡＭメモリセル内のスイッチング
トランジスタに用いた場合の回路図を図５に示す。各メ
モリセルはスイッチングトランジスタ５４とデータ蓄積
用コンデンサ５５で構成される。一方、スイッチングト
ランジスタ５４のゲート端子はワードライン（ＷＬ）５
７と接続され、通常ＷＬ５７を介して複数のメモリセル
のスイッチングトランジスタと接続されている。また、
ＷＬ５７は、スイッチ素子５２を介して電位発生装置５
１と接続されている。また、スイッチングトランジスタ
５４のソース端子はビットライン（ＢＬ）５３と接続さ
れている。このＢＬ５３には通常複数のスイッチングト
ランジスタ５４のソース端子が接続されている。メモリ
セルにデータを保持した状態のときは、ＷＬ５７には負
電圧が印加される。この負電圧は、スイッチ素子５２を
介して電位発生装置５１から供給される。実施の形態１
で述べた通り、例えば電源電圧０．６Ｖに対して、ＷＬ
５７に印加される負電圧が−０．２Ｖの場合、漏れ電流
は従来の２桁以上低減することができる。漏れ電流が低
減されると、ＤＲＡＭに必要なリフレッシュ動作のサイ
クルを単位時間当たり削減することが可能となる。この
ことも、待機時の消費電力低減に大きく貢献する。一
方、メモリセルのデータを読み出すとき、あるいはデー
タをメモリセルに格納するときは、ＷＬ５７に電源電圧
もしくはそれ以上の高電圧を印加し、大きな駆動電流で
スイッチングトランジスタ５４を駆動し、メモリセル内
のデータをＢＬ５３上に高速で読み出したり、ＢＬ５３
上のデータをメモリセル内に高速で書き込んだりするこ
とができる。本実施形態にかかるＮ型トランジスタは、
ゲート端子と基板端子とを短絡させているため、ＷＬ５
７に電源電圧を印加したときに、基板端子にも同じ電圧
が印加されるため、従来のＭＯＳで問題となる基板バイ
アス効果によるソース−ドレイン間の電圧伝達ロスはほ
ぼ軽減される。よって、従来のＤＲＡＭで用いられるＷ
Ｌ５７の昇圧は必要でなくなる場合がある。
型トランジスタをＤＲＡＭメモリセル内のスイッチング
トランジスタに用いた場合の回路図を図５に示す。各メ
モリセルはスイッチングトランジスタ５４とデータ蓄積
用コンデンサ５５で構成される。一方、スイッチングト
ランジスタ５４のゲート端子はワードライン（ＷＬ）５
７と接続され、通常ＷＬ５７を介して複数のメモリセル
のスイッチングトランジスタと接続されている。また、
ＷＬ５７は、スイッチ素子５２を介して電位発生装置５
１と接続されている。また、スイッチングトランジスタ
５４のソース端子はビットライン（ＢＬ）５３と接続さ
れている。このＢＬ５３には通常複数のスイッチングト
ランジスタ５４のソース端子が接続されている。メモリ
セルにデータを保持した状態のときは、ＷＬ５７には負
電圧が印加される。この負電圧は、スイッチ素子５２を
介して電位発生装置５１から供給される。実施の形態１
で述べた通り、例えば電源電圧０．６Ｖに対して、ＷＬ
５７に印加される負電圧が−０．２Ｖの場合、漏れ電流
は従来の２桁以上低減することができる。漏れ電流が低
減されると、ＤＲＡＭに必要なリフレッシュ動作のサイ
クルを単位時間当たり削減することが可能となる。この
ことも、待機時の消費電力低減に大きく貢献する。一
方、メモリセルのデータを読み出すとき、あるいはデー
タをメモリセルに格納するときは、ＷＬ５７に電源電圧
もしくはそれ以上の高電圧を印加し、大きな駆動電流で
スイッチングトランジスタ５４を駆動し、メモリセル内
のデータをＢＬ５３上に高速で読み出したり、ＢＬ５３
上のデータをメモリセル内に高速で書き込んだりするこ
とができる。本実施形態にかかるＮ型トランジスタは、
ゲート端子と基板端子とを短絡させているため、ＷＬ５
７に電源電圧を印加したときに、基板端子にも同じ電圧
が印加されるため、従来のＭＯＳで問題となる基板バイ
アス効果によるソース−ドレイン間の電圧伝達ロスはほ
ぼ軽減される。よって、従来のＤＲＡＭで用いられるＷ
Ｌ５７の昇圧は必要でなくなる場合がある。
【００１８】本実施形態にかかる半導体装置を用いる
と、漏れ電流が減少し、リフレッシュサイクルが少なく
できるため、待機時消費電力を低減することができ、か
つ高速動作が可能なＤＲＡＭを実現することができる。
このＤＲＡＭがその他のブロックと同一チップ上に形成
され、システムＬＳＩの一部として機能することができ
ることは言うまでもない。
と、漏れ電流が減少し、リフレッシュサイクルが少なく
できるため、待機時消費電力を低減することができ、か
つ高速動作が可能なＤＲＡＭを実現することができる。
このＤＲＡＭがその他のブロックと同一チップ上に形成
され、システムＬＳＩの一部として機能することができ
ることは言うまでもない。
【００１９】（実施の形態３）実施の形態１にかかるＮ
型トランジスタをＳＲＡＭメモリセル内のスイッチング
トランジスタに用いた場合の回路図を図６に示す。各メ
モリセルは２つのスイッチングトランジスタ６４と、２
つのインバータ６５で構成されるデータ蓄積用ラッチと
で構成される。スイッチングトランジスタ６４のゲート
端子はワードライン（ＷＬ）６７で複数のメモリセルの
スイッチングトランジスタと接続されている。また、Ｗ
Ｌ６７は、スイッチ素子６２を介して電位発生装置６１
と接続されている。また、２つのスイッチングトランジ
スタ６４の内、１つのスイッチングトランジスタ６４の
ソース端子はビットライン（ＢＬ）６３と接続されてお
り、もう一方のスイッチングトランジスタ６４のソース
端子はビットラインバー（／ＢＬ）６６と接続されてい
る。ＢＬ６３や／ＢＬ６６には通常複数のスイッチング
トランジスタ５４のソース端子が接続されている。メモ
リセルにデータを保持した状態のときは、ＷＬ６７には
負電圧が印加される。この負電圧は、スイッチ素子６２
を介して電位発生装置６１から供給される。実施の形態
１で述べた通り、例えば電源電圧０．６Ｖに対して、Ｗ
Ｌ６７に印加される負電圧が−０．２Ｖの場合、漏れ電
流は従来の２桁以上低減することができる。漏れ電流が
低減されると、待機時の消費電力が低減される。一方、
メモリセルのデータを読み出すとき、あるいはデータを
メモリセルに格納するときは、ＷＬ６７に電源電圧もし
くはそれ以上の高電圧を印加し、大きな駆動電流で２つ
のスイッチングトランジスタ６４を駆動し、メモリセル
内のデータをＢＬ６３上に高速で読み出したり、ＢＬ６
３上のデータをメモリセル内に高速で書き込んだりする
ことができる。
型トランジスタをＳＲＡＭメモリセル内のスイッチング
トランジスタに用いた場合の回路図を図６に示す。各メ
モリセルは２つのスイッチングトランジスタ６４と、２
つのインバータ６５で構成されるデータ蓄積用ラッチと
で構成される。スイッチングトランジスタ６４のゲート
端子はワードライン（ＷＬ）６７で複数のメモリセルの
スイッチングトランジスタと接続されている。また、Ｗ
Ｌ６７は、スイッチ素子６２を介して電位発生装置６１
と接続されている。また、２つのスイッチングトランジ
スタ６４の内、１つのスイッチングトランジスタ６４の
ソース端子はビットライン（ＢＬ）６３と接続されてお
り、もう一方のスイッチングトランジスタ６４のソース
端子はビットラインバー（／ＢＬ）６６と接続されてい
る。ＢＬ６３や／ＢＬ６６には通常複数のスイッチング
トランジスタ５４のソース端子が接続されている。メモ
リセルにデータを保持した状態のときは、ＷＬ６７には
負電圧が印加される。この負電圧は、スイッチ素子６２
を介して電位発生装置６１から供給される。実施の形態
１で述べた通り、例えば電源電圧０．６Ｖに対して、Ｗ
Ｌ６７に印加される負電圧が−０．２Ｖの場合、漏れ電
流は従来の２桁以上低減することができる。漏れ電流が
低減されると、待機時の消費電力が低減される。一方、
メモリセルのデータを読み出すとき、あるいはデータを
メモリセルに格納するときは、ＷＬ６７に電源電圧もし
くはそれ以上の高電圧を印加し、大きな駆動電流で２つ
のスイッチングトランジスタ６４を駆動し、メモリセル
内のデータをＢＬ６３上に高速で読み出したり、ＢＬ６
３上のデータをメモリセル内に高速で書き込んだりする
ことができる。
【００２０】よって、待機時消費電力を低減し、かつ高
速動作が可能なＳＲＡＭを実現することができる。この
ＳＲＡＭがその他のブロックと同一チップ上に形成さ
れ、システムＬＳＩの一部として機能することができる
ことは言うまでもない。
速動作が可能なＳＲＡＭを実現することができる。この
ＳＲＡＭがその他のブロックと同一チップ上に形成さ
れ、システムＬＳＩの一部として機能することができる
ことは言うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
Ｎ型ＭＯＳトランジスタのゲート端子と基板端子を短絡
させ、かつゲート端子に印加する電圧として電源電圧か
ら負電圧までを用いることにより、従来提案されてきた
ＤＴＭＯＳと同等の高い駆動電流を持ちさらに漏れ電流
を大幅に低減することのできる半導体装置を実現するこ
とが可能となる。
Ｎ型ＭＯＳトランジスタのゲート端子と基板端子を短絡
させ、かつゲート端子に印加する電圧として電源電圧か
ら負電圧までを用いることにより、従来提案されてきた
ＤＴＭＯＳと同等の高い駆動電流を持ちさらに漏れ電流
を大幅に低減することのできる半導体装置を実現するこ
とが可能となる。
【図１】（ａ）従来のトランジスタの構成図
（ｂ）本発明のトランジスタの構成図
（ｃ）従来及び本発明のトランジスタの特性を示す図
【図２】本発明の半導体装置を構成する負電源発生回路
の回路図例を示す図
の回路図例を示す図
【図３】本発明の半導体装置を構成する負電源発生回路
の回路図例を示す図
の回路図例を示す図
【図４】本発明の半導体装置を構成する負電源発生回路
の回路図例を示す図
の回路図例を示す図
【図５】本発明の半導体装置を用いて構成したＤＲＡＭ
回路例を示す図
回路例を示す図
【図６】本発明の半導体装置を用いて構成したＳＲＡＭ
回路例を示す図
回路例を示す図
【図７】（ａ）従来のトランジスタの構成図
（ｂ）ＤＴＭＯＳのトランジスタの構成図
（ｃ）従来のトランジスタの特性を示す図
１０１ ゲート端子
１０２ ソース端子
１０３ ドレイン端子
１０４ 基板端子
１１１ ゲート端子
１１２ ソース端子
１１３ ドレイン端子
１１４ 基板端子
２１ 入力端子
２２ チャージポンプキャパシタ
２３ Ｎ型ＭＯＳトランジスタ
２４ 中間端子Ｖｃｐ
２５ Ｎ型ＭＯＳトランジスタ
２７ 出力端子
３１ 入力端子
３２ インバータ
３３ チャージポンプキャパシタ１
３４ チャージポンプキャパシタ２
３５ ｐ型ＭＯＳトランジスタ１
３６ ｐ型ＭＯＳトランジスタ２
３７ Ｎ型ＭＯＳトランジスタ
３８ 出力端子
１ Ｎ型ＭＯＳトランジスタ
２ リセット制御端子Ｖｒｇ
３ 強誘電体書き込み端子Ｖｗｐ
４ 常誘電体キャパシタ
５ 接続端子Ｖｃｐ
６ 強誘電体キャパシタ
７ 強誘電体リセット端子Ｖｒｐ
８ 出力制御端子Ｖｏｇ
９ Ｎ型ＭＯＳトランジスタ
１１ 出力端子
５１ 電位発生装置
５２ スイッチ素子
５３ ビットライン（ＢＬ）
５４ スイッチングトランジスタ
５５ データ蓄積用コンデンサ
５６ ビットライン（ＢＬ）
５７ ワードライン（ＷＬ）
６１ 電位発生装置
６２ スイッチ素子
６３ ビットライン（ＢＬ）
６４ スイッチングトランジスタ
６５ インバータ
６６ ビットラインバー（／ＢＬ）
６７ ワードライン（ＷＬ）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108
(72)発明者 上田 路人
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F038 AV06 BG03 BG05 CA02 DF05
DF08 EZ20
5F083 GA06 HA03
5F140 AA01 AA24 AC10 AC32
Claims (12)
- 【請求項１】 電界効果型のトランジスタであって、ゲ
ート電極と基板電極とを電気的に短絡し、前記トランジ
スタのソース電極とドレイン電極を電気的に短絡動作す
るときには、前記トランジスタのチャネル部に反転層を
形成する方向の極性の第一の電圧を前記ゲート電極に少
なくとも電源電圧以上の大きさで印加し、前記トランジ
スタを電気的に短絡動作させないときには、前記トラン
ジスタのチャネル部に蓄積層を形成する方向の極性の第
二の電圧を前記ゲート電極に印加することを特徴とする
半導体装置。 - 【請求項２】 第二の電圧の絶対値として０Ｖ以上０．
３Ｖ以内の大きさの電圧を用いることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 電界効果型のトランジスタとしてＮ型の
トランジスタを用い、第一の電圧として電源電圧以上の
正の電圧を用い、第二の電圧として負の電圧を用いるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】 電界効果型のトランジスタとしてＰ型の
トランジスタを用い、第一の電圧としてソース電圧もし
くはドレイン電圧に対して相対的に負の電圧でありかつ
電源電圧以上の絶対値を有する電圧を用い、第二の電圧
としてソース電圧もしくはドレイン電圧に対して相対的
に正の電圧を用いることを特徴とする請求項１記載の半
導体装置。 - 【請求項５】 スイッチングトランジスタとデータ蓄積
用容量からなるメモリセルをアレイ上に並べたダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）におい
て、前記スイッチングトランジスタのゲート電極と基板
電極とを電気的に短絡し、前記トランジスタのソース電
極とドレイン電極を電気的に短絡動作するときには、前
記トランジスタのチャネル部に反転層を形成する方向の
極性の第一の電圧を前記ゲート電極に少なくとも電源電
圧以上の大きさで印加し、前記トランジスタを電気的に
短絡動作させないときには、前記トランジスタのチャネ
ル部に蓄積層を形成する方向の極性の第二の電圧を前記
ゲート電極に印加することを特徴とするダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）。 - 【請求項６】 第一の電圧及び第二の電圧を発生する電
位発生装置を直接もしくは適当なスイッチ素子を介して
前記スイッチングトランジスタのゲート電極に接続する
構造を有することを特徴とする請求項５記載のダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）。 - 【請求項７】 スイッチングトランジスタと２つのイン
バータからなるメモリセルをアレイ上に並べたスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）におい
て、前記スイッチングトランジスタのゲート電極と基板
電極とを電気的に短絡し、前記トランジスタのソース電
極とドレイン電極を電気的に短絡動作するときには、前
記トランジスタのチャネル部に反転層を形成する方向の
極性の第一の電圧を前記ゲート電極に少なくとも電源電
圧以上の大きさで印加し、前記トランジスタを電気的に
短絡動作させないときには、前記トランジスタのチャネ
ル部に蓄積層を形成する方向の極性の第二の電圧を前記
ゲート電極に印加することを特徴とするスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）。 - 【請求項８】 第一の電圧及び第二の電圧を発生する電
位発生装置を直接もしくは適当なスイッチ素子を介して
前記スイッチングトランジスタのゲート電極に接続する
構造を有することを特徴とする請求項７記載のスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）。 - 【請求項９】 第一の電圧及び第二の電圧を発生する電
位発生装置として、チャージポンプ式の負電圧発生回路
か強誘電体を用いた負電位発生回路の少なくとも１つを
用いることを特徴とする請求項１〜４のいずれかに記載
の半導体装置。 - 【請求項１０】 第一の電圧及び第二の電圧を発生する
電位発生装置として、チャージポンプ式の負電圧発生回
路か強誘電体を用いた負電位発生回路の少なくとも１つ
を用いることを特徴とする請求項５または６記載のダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）。 - 【請求項１１】 第一の電圧及び第二の電圧を発生する
電位発生装置として、チャージポンプ式の負電圧発生回
路か強誘電体を用いた負電位発生回路の少なくとも１つ
を用いることを特徴とする請求項７または８記載のスタ
ティック・ランダム・アクセス・メモリ（ＳＲＡＭ）。 - 【請求項１２】 ゲート端子とソース端子とドレイン端
子と基板端子とを有し前記ゲート端子と前記基板端子と
が電気的に接続されている電界効果型トランジスタを具
備する半導体装置であって、 負の電圧を前記ゲート端子に印加する手段を有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002075730A JP2003273352A (ja) | 2002-03-19 | 2002-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002075730A JP2003273352A (ja) | 2002-03-19 | 2002-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273352A true JP2003273352A (ja) | 2003-09-26 |
Family
ID=29204726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002075730A Pending JP2003273352A (ja) | 2002-03-19 | 2002-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003273352A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038919A1 (ja) * | 2002-10-24 | 2004-05-06 | Matsushita Electric Industrial Co., Ltd. | 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法 |
| WO2004114315A1 (ja) * | 2003-06-25 | 2004-12-29 | Matsushita Electric Industrial Co., Ltd. | 不揮発性メモリを駆動する方法 |
| JP2007035919A (ja) * | 2005-07-27 | 2007-02-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓトランジスタ、ｍｏｓトランジスタの制御方法、およびトランスインピーダンスアンプ |
| JP2011155699A (ja) * | 2011-04-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | トランスインピーダンスアンプ |
-
2002
- 2002-03-19 JP JP2002075730A patent/JP2003273352A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038919A1 (ja) * | 2002-10-24 | 2004-05-06 | Matsushita Electric Industrial Co., Ltd. | 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法 |
| US7053693B2 (en) | 2002-10-24 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Voltage generating circuit, voltage generating device and semiconductor device using the same, and driving method thereof |
| WO2004114315A1 (ja) * | 2003-06-25 | 2004-12-29 | Matsushita Electric Industrial Co., Ltd. | 不揮発性メモリを駆動する方法 |
| US7106618B2 (en) | 2003-06-25 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Method of driving a non-volatile memory |
| JP2007035919A (ja) * | 2005-07-27 | 2007-02-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓトランジスタ、ｍｏｓトランジスタの制御方法、およびトランスインピーダンスアンプ |
| JP2011155699A (ja) * | 2011-04-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | トランスインピーダンスアンプ |
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