WO2004038919A1

WO2004038919A1 - 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法

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Publication number: WO2004038919A1
Application number: PCT/JP2003/011227
Authority: WO
Inventors: Kenji Toyoda; Michihito Ueda; Kiyoshi Morimoto; Kiyoyuki Morita
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2002-10-24
Filing date: 2003-09-03
Publication date: 2004-05-06
Also published as: AU2003261893A1; JP3694793B2; JPWO2004038919A1; US20040183508A1; US7053693B2; CN1689230A; CN100365935C

Abstract

キャパシタ（４）、キャパシタ（４）に直列接続された強誘電体キャパシタ（６）、出力端子（１１）、出力端子（１１）を接地するキャパシタ（１０）、電源電圧供給端子（１３）、電源電圧供給端子（１３）と２つのキャパシタ（４，６）の接続ノード（Ｎ１）とを接続するスイッチ（１）、及び接続ノード（Ｎ１）と出力端子（１１）とを接続するスイッチ（９）を備え、第１の期間において、スイッチ（１）及び（９）がオフ状態にされた状態で、端子（３）が接地されると共に端子（７）に電源電圧が供給され、第２の期間において、端子（３）に電源電圧が供給され、且つスイッチ（９）がオン状態にされ、第３の期間において、スイッチ（９）がオフ状態にされ、スイッチ（１）がオン状態にされ、且つ端子（７）が接地され、第４の期間において、端子（７）に電源線圧が供給され、前記第１の期間から前記第４の期間までが順に繰り返される、電圧発生回路。

Description

明細 ^: 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法技術分野

本発明は、入力される電圧を昇圧する機能を有する電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法に関する。背景技術

近年、多数の M I Sトランジス夕を集積して構成される L S Iの微細化が進んでいる。 M I Sトランジスタでは、スケーリング則にほぼ従って微細化が進展しており、それに伴ってゲート酸化膜が極薄になってきている。そのため、ゲート酸化膜を通過するリーク電流の増加や信頼性低下を防止するために、電源電圧の低電圧化が要求されている。例えば、最小ゲート長が 0. 1 3 mのルールでは、ゲート酸化膜の厚みは 1 . 5〜1 . 9 nmと薄く、電源電圧は 1 . 2〜1 . 5 V と低い。 M I Sトランジスタのゲートの電位とソースの電位が等しい場合、ドレィンの電位がソースの電位よりもしきい値分だけ低下して、しきい値ロスが発生する。これによつて、信号の論理振幅が小さくなり、信頼性の低下を招くおそれがある。

このような信頼性の低下を抑制するために、昇圧電圧を供給する手段を用いることが有効である。昇圧手段を用いて、 M I Sトランジスタのゲートに電源電圧よりも高い電圧を供給することによって、しきい値ロスを防ぐことが可能である。しかし、 1つのシステムへの電力供給は、単一電源で済ませることが望ましく、独立する複数種類の電源を用意するのは非効率的である。この問題を解決する従来技術として、電源電圧から昇圧電圧を生成するブートストラップ回路がある。第 1 4図は、従来のブートストラップ回路の構成を示す電気回路図である。第 1 4図に示したブートストラップ回路は、入力端子 1 1 0から入力信号 Vinを印加されるゲートを有する nチャネル型 M l S F E Tでぁる第1のM I Sトランジス夕 1 0 1と、電源電圧 Vddを供給する電源ライン N 1 0 1と第 1の M I Sトランジス夕 101のドレインとの間に接続された nチヤネレ型 MI SFETである第 2の MI Sトランジスタ 102とを備え、第 1の MI Sトランジスタ 101と第 2の MI Sトランジスタ 102との接続部であるノード N 102 (第 1MI S トランジスタ 101のドレインと第 2の MI Sトランジスタのソースとに接続されるノード）が出力電圧 Vout を出力するための出力端子 111に接続されている。そして、第 2の MI Sトランジスタ 102のゲートと電源ライン N101との間に、ゲートに電源電圧 Vddが印加される nチャネル型 M I S FETである第 3の MI Sトランジスタ 103を備えるとともに、第 2の MI Sトランジスタ 1 02のゲート及び第 3の MI Sトランジスタ 103のソースの接続部であるノード N103とノード N102との間にブートストラップ用のキャパシ夕 104を備えている。また、出力端子 111と接地との間には、負荷キャパシタ 105が接続されている。このように、第 2の MI Sトランジスタ 102のゲートが高電圧でフローティングとなるように、キャパシ夕 104及び第 3の MI Sトランジスタ 103を設けることによって、第 2の MI Sトランジスタ 102のゲート電圧 ¾電源電圧以上に上昇させることが可能である。そして、以下に説明するように、ノード N102の電圧、即ち出力端子 111から出力される出力電圧 Vout を電源電圧 Vddに保持することが可能になる。

第 15図は、入力電圧 Vin、出力電圧 Vout、接続ノード N103の電圧 Vbt の時間変化を示す図である。入力電圧 V inが 5 Vのとき、第 1の MI Sトランジス夕 101はオン状態であるので、出力電圧 Vout は 0Vとなる。このとき、接続ノード N103の電圧 Vbtは、電源電圧 Vddから第 3の MI Sトランジスタ 1 03のしきい値 Vt3分だけ低下した値（Vdd— Vt3) である。つぎに、入力電圧 Vinを 5Vから 0Vに変化させると、第 1の MI Sトランジスタ 101がオフ状態に移行するため、出力電圧 Voutが上昇する。出力電圧 Voutの上昇に伴い、キャパシ夕 104により接続ノード N103の電圧 Vbtも上昇する。そして、電圧 Vbtが（Vdd—Vt3) 以上に上昇すると、第 3の MI Sトランジスタ 103はォフ状態となり、第 2の MI Sトランジスタ 102のゲ一トはフローティングとなる。最終的に、接続ノード N103の電圧 Vbtは（2Vdd—Vt3)まで上昇する。そして、第 2の M I Sトランジス夕 102のゲートに十分高い電圧が印加されるため、出力電圧 Vout はしきい値ロスなしに電源電圧 Vdd (= 5 V) まで上昇する。

しかし、上記した従来のブートストラップ回路においては、キャパシ夕 1 0 4 の電荷がリークによって減少するために、長時間の間、接続ノード N 1 0 3の電圧を電源電圧以上の昇圧状態に保持することが困難であるという問題がある。さらに、接続ノード N 1 0 3の電圧 Vbtの上昇中に電圧 Vbtがフローティングになると、第 2及び第 3の M I Sトランジス夕 1 0 2、 1 0 3の各部に存在する寄生容量や寄生抵抗の影響により、電圧 Vbtが不安定になるという問題がある。発明の開示

本発明の目的は、上記した従来の昇圧回路とは異なる昇圧機構を利用することにより、昇圧状態を長時間安定に保持することが可能な電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法を提供することにある。上記目的を達成する第 1の本発明に係る電圧発生回路は、第 1のキャパシタ、該第 1のキャパシタに直列に接続された強誘電体キャパシタである第 2のキャパシタ、出力端子、該出力端子を接地する第 3のキャパシ夕、電源電圧供給端子、前記第 1のキャパシ夕及び第 2のキャパシ夕の接続ノードと前記電源電圧供給端子とを接続する第 1のスィツチ、及び前記接続ノードと前記出力端子とを接続する第 2のスィッチを備え、第 1の期間において、前記第 1のスィッチ及び前記第 2のスィッチがオフ状態にされた状態で、前記第 1のキャパシ夕の前記接続ノ一ドに対向する第 1の端子が接地されると共に前記第 2のキャパシ夕の前記接続ノ一ドに対向する第 2の端子に電源電圧が供給され、前記第 1の期間に続く第 2の期間において、前記第 1の端子に電源電圧が供給され、且つ前記第 2のスィッチがオン状態にされ、前記第 2の期間に続く第 3の期間において、前記第 1のスィツチがオン状態にされ、前記第 2のスィッチがオフ状態にされ、且つ前記第 2の端子が接地され、前記第 3の期間に続く第 4の期間において、前記第 2の端子に電源電圧が供給され、前記第 1の期間から前記第 4の期間までが繰り返される。上記目的を達成する第 1の本発明に係る電圧発生回路の駆動方法は、上記した第 1の本発明に係る電圧発生回路において、前記第 1の端子を接地し、前記第 2 の端子に電源電圧を供給し、且つ前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にする第 1の期間と、該第 1の期間の後に、前記第 1の端子に電源電圧を供給し、且つ前記第 2のスィッチをオン状態にする第 2の期間と、該第 2の期間の後に、前記第 1のスィッチをオン状態にし、前記第 2のスィッチをオフ状態にし、且つ前記第 2の端子を接地する第 3の期間と、該第 3の期間の後に、前記第 2の端子に電源電圧を供給する第 4の期間とを含み、前記第 1の期間から前記第 4の期間までを繰り返す。

上記目的を達成する第 1の本発明に係る電圧発生装置は、上記した第 1の本発明に係る電圧発生回路と、前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にし、前記第 1の端子を接地し、且つ前記第 2の端子に電源電圧を供給した後に、前記第 1の端子に電源電圧を供給し、且つ第 2のスィッチをオン状態にし、その後に前記第 1のスィツチ及び前記第 2のスィツチをそれぞれオン、オフ状態にし、且つ前記第 2の端子を接地し、さらにその後に前記第 2の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記制御部に出力し、前記制御部が、前記制御信号に応じて前記駆動信号を出力又は停止する。

上記目的を達成する第 1の本発明に係る電圧発生装置の駆動方法は、上記した第 1の本発明に係る電圧発生回路と、該電圧発生回路に駆動信号を供給する制御部と、該制御部に制御信号を供給する電圧検知部とを備えた電圧発生装置の駆動方法であって、前記電圧検知部が、前記電圧発生回路の前記出力端子の出力電圧を検知する検知ステップと、前記電圧検知部が、前記出力電圧が第 1の値以下の場合、前記駆動信号を出力させる許可信号を前記制御部に出力し、前記出力電圧が第 2の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記制御部が、前記許可信号を受信した場合、前記電圧発生回路に前記駆動信号を出力する駆動ステップと、前記電圧検知部が、前記出力電圧が前記第' 2の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御部に出力し、前記出力電圧が前記第 1の値以下になるまで前記停止信号の出力を維持する禁止ステツプと、前記制御部が、前記停止信号を受信した場合、前記電圧発生回路への前記駆動信号の出力を停止する停止ステツプとを含む。

上記目的を達成する第 2の本発明に係る電圧発生装置は、上記した第 1の本発明に係る電圧発生回路と、前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にし、前記第 1の端子を接地し、且つ前記第 2の端子に電源電圧を供給した後に、前記第 1の端子に電源電圧を供給し、且つ第 2のスィッチをオン状態にし、その後に前記第 1のスィツチ及び前記第 2のスィツチをそれぞれオン、オフ状態にし、且つ前記第 2の端子を接地し、さらにその後に前記第 2の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、前記電圧検知部が、検知した前記出力電圧が所定値以下の場合に所定の信号を出力し、前記制御部が、前記第 1の端子及ぴ前記第 2の端子に電源電圧を供給し、且つ前記第 1のスィツチをオン状態にする電圧及び前記第 2のスィツチをオフ状態にする電圧を供給する駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第 1の端子を接地し、前記第 2の端子に電源電圧を供給し、且つ前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にする電圧を供給する駆動信号を出力する。

上記目的を達成する第 3の本発明に係る電圧発生装置は、上記した第 1の本発明に係る電圧発生回路と、第 4のキャパシタ、該第 4のキャパシ夕に直列に接続された強誘電体キャパシ夕である第 5のキャパシタ、前記出力端子を接地する第 6のキャパシタ、前記第 4のキャパシタ及び第 5のキヤパシタの第 2の接続ノードと前記電源電圧供給端子とを接続する第 3のスィッチ、及び前記第 2の接続ノ一ドと前記出力端子とを接続する第 4のスィツチを備えて構成された第 2の電圧発生回路と、前記第 1のスィッチ及び前記第 2のスィッチをオフ状態にし、前記第 1の端子を接地し、且つ前記第 2の端子に電源電圧を供給した後に、前記第 1 の端子に電源電圧を供給し、且つ第 2のスィッチをオン状態にし、その後に前記第 1のスィッチ及び前記第 2のスィッチをそれぞれオン、オフ状態にし、且つ前記第 2の端子を接地し、さらにその後に前記第 2の端子に電源電圧を供給する第 1の駆動信号を前記第 1の電圧発生回路に供給する第 1の制御部と、前記第 3のスィツチ及び前記第 4のスィツチをオフ状態にし、前記第 4のキャパシ夕の前記第 2の接続ノードに対向する第 3の端子を接地し、且つ前記第 5のキャパシ夕の前記第 2の接続ノードに対向する第 4の端子に電源電圧を供給した後に、前記第 3の端子に電源電圧を供給し、且つ第 4のスィッチをオン状態にし、その後に前記第 3のスィッチ及び前記第 4のスィッチをそれぞれオン、オフ状態にし、且つ前記第 4の端子を接地し、さらにその後に前記第 4の端子に電源電圧を供給する第 2の駆動信号を前記第 2の電圧発生回路に供給する第 2の制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、前記第 1の駆動信号の出力タイミングと前記第 2の駆動信号の出力タイミングとが半周期ずれており、前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記第 1の制御部及び第 2 の制御部に出力し、前記第 1の制御部が、前記制御信号に応じて前記第 1の駆動信号を出力又は停止し、前記第 2の制御部が、前記制御信号に応じて前記第 2の駆動信号を出力又は停止する。

上記目的を達成する第 2の本発明に係る電圧発生装置の駆動方法は、上記した第 3の本発明に係る電圧発生装置の駆動方法であって、前記電圧検知部が、前記出力端子の出力電圧を検知する検知ステップと、前記電圧検知^が、検知した前記出力電圧が第 1の値以下の場合、前記第 1の駆動信号及び第 2の駆動信号を出力させる許可信号を前記第 1の制御部及び第 2の制御部に出力し、前記出力電圧が第 2の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記電圧検知部が、前記出力電圧が前記第 2の値以上の場合、前記第 1の駆動信号及び第 2の駆動信号の出力を停止させる停止信号を前記第 1の制御部及び第 2の制御部に出力し、前記出力電圧が前記第 1の値以下になるまで前記停止信号の出力を維持する禁止ステツプと、前記第 1の制御部が、前記許可信号を受信した場合、前記第 1の電圧発生回路に前記第 1の駆動信号を出力する第 1の駆動ステツプと、前記第 1の制御部が、前記停止信号を受信した場合、前記第 1の電圧発生回路への前記第 1の駆動信号の出力を停止する第 1の停止ステツプと、前記第 2の制御部が、前記許可信号を受信した場合、前記第 1の駆動信号の出力タイミングと半周期ずれたタイミングで、前記第 2の電圧発生回路に前記第 2の駆動信号を出力する第 2の駆動ステップと、前記第 2の制御部が、前記停止信号を受信した場合、前記第 2の電圧発生回路への前記第 2の駆動信号の出力を停止する第 2の停止ステツプとを含む。上記目的を達成する第 1の本発明に係る半導体装置は、上記した第 1の本発明に係る電圧発生回路を備えた電圧発生装置、第 1のパストランジスタ、及び前記電圧発生装置の出力端子を前記第 1のパス卜ランジス夕の第 1のゲー卜に接続する第 5のスィツチを備え、前記第 5のスィツチがオン状態になることによって、前記電圧発生装置の前記出力端子から前記第 1のゲートに電圧が供給され、前記第 1のパストランジスタがオン状態となって入力信号を出力信号として出力する。上記目的を達成する第 2の本発明に係る半導体装置は、メモリセルと、第 6のスィッチと、該第 6のスィツチを介して前記メモリセルのヮ一ド線に接続された、上記した第 1の本発明に係る電圧発生回路を備えた電圧発生装置とを備え、前記メモリセルの読み出し時に、前記第 6のスィッチがオン状態になる。

上記目的を達成する第 3の本発明に係る半導体装置は、上記した第 1の本発明に係る電圧発生回路を備えた電圧発生装置、 MI Sトランジスタによって構成されるロジック回路、該ロジック回路と所定の電圧とを接続する、前記 MI Sトランジス夕のしきい値電圧よりも大きいしきい値電圧を有する高しきい値の nチヤネル型 MI SFET、及び該高しきい値の nチャネル型 MI SFETのゲートと前記電圧発生装置とを接続する第 7のスィッチを備え、該第 7のスィッチが、前記ロジック回路の動作時にオン状態になり、前記口ジック回路の待機時にオフ状 ϋになる。

上記目的を達成する第 4の本発明に係る半導体装置は、上記した第 1の本発明に係る電圧発生回路を備えた電圧発生装置、 MI Sトランジスタによって構成されるロジック回路、該ロジック回路と所定の電圧とを接続する、前記 MI Sトランジス夕のしきい値電圧よりも大きいしきい値電圧を有する高しきい値の Pチヤネル型 MI SFET, 及び該高しきい値の！)チャネル型 MI SFETのゲートと前記電圧発生装置とを接続する第 8のスィッチを備え、該第 8のスィッチが、前記ロジック回路の待機時にオン状態になり、前記口ジック回路の動作時にオフ状態になる。

上記目的を達成する第 1の本発明に係る半導体装置の駆動方法は、上記した第 3の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の動作時に、前記第 7のスィッチをオン状態にし、前記高しきい値の nチャネル型 Ml S F E Tのゲートに前記電圧発生装置から高電圧を供給する動作ステツプと、前記ロジック回路の待機時に、前記第 7のスィッチをオフ状態にし、前記高しきい値の nチャネル型 M I S F E Tのゲートにしきい電圧よりも低い電圧を供給する待機ステップとを含む。

上記目的を達成する第 2の本発明に係る半導体装置の駆動方法は、上記した第 4の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の待機時に、前記第 8のスィッチをオン状態にし、前記高しきい値の pチャネル型 M l S F E Tのゲートに前記電圧発生装置から高電圧を供給する待機ステツプと、前記ロジック回路の動作時に、前記第 8のスィッチをオフ状態にし、前記高しきい値の pチャネル型 M I S F E Tのゲートにしきい値電圧よりも低い電圧を供給する動作ステップとを含む。図面の簡単な説明

第 1図は、本発明の第 1の実施の形態に係る電圧発生回路を示す回路図である。第 2図は、第 1図に示した電圧発生回路の動作を説明するための説明図であり、

( a) は強誘電体キャパシタと常誘電体キャパシタとの直列接続回路図であり、

(b) は強誘電体キャパシ夕のヒステリシス特性を示す図である。

第 3図は、第 1図に示した電圧発生回路の各端子に印加する電圧の時間変化を示すタイムチャートである。

第 4図は、第 1図に示した電圧発生回路の出力電圧の立ち上がり特性を示す図である。

第 5図の（a)、 (b) は、それぞれ第 1図に示した電圧発生回路の出力電圧及び接続ノードの電圧の時間変化を示す図である。

第 6図は、本発明の第 2の実施の形態に係る電圧発生装置の構成を示すプロック図である。

第 7図の（a) は、本発明の第 3の実施の形態に係る電圧発生装置の構成を示すブロック図であり、（b)は、出力電圧の時間変化と制御動作との関係を説明するための図である。

第 8図は、本発明の第 4の実施の形態に係る電圧発生装置の構成を示すプロック図である。

第 9図は、本発明の第 5の実施の形態に係る半導体装置の構成を示すプロック図である。

第 1 0図は、本発明の第 5の実施の形態における第 1の変形例に係る半導体装置の構成を示すプロック図である。

第 1 1図は、本発明の第 5の実施の形態における第 2の変形例に係る半導体装置の構成を示すブロック図である。

第 1 2図は、本発明の第 6の実施の形態に係る半導体装置の構成を示すプロック図である。

第 1 3図は、本発明の第 7の実施の形態に係る半導体装置の構成を示すブロヅク図である。

第 1 4図は、従来のブートストラップ回路の構成を示す回路図である。

第 1 5図は、第 1 4図に示したブートストラップ回路における入力電圧、出力電圧、接続ノードの電圧の時間変化を示す図である。発明を実施するための最良の形態

(第 1の実施の形態）

一電圧発生回路の構成—

第 1図は、本発明の第 1の実施形態に係る電圧発生回路の構成を概略的に示す電気回路図である。第 1図に示すように、本実施の形態に係る電圧発生回路は、常誘電体膜及びこれを挟む 2つの電極 4 a、 4 bを有する常誘電体キャパシ夕である第 1のキャパシタ 4と、強誘電体膜及びこれを挟む 2つの電極 6 a、 6 bを有する強誘電体キャパシタである第 2のキャパシ夕 6とを備えている。常誘電体キャパシタ 4及ぴ誘電体キャパシタ 6の各々の一方の電極 4 a、 6 aは、接続ノード N 1によって互いに接続されている。また、常誘電体キャパシタ 4の他方の電極 4 bは書込端子 3に接続され、強誘電体キャパシ夕 6の他方の電極 6 bはリセット端子 7に接続されている。

また、本電圧発生回路は、接続ノード N 1を挟んで互いに直列に接続され、各々 pチャネル型 M I S F E Tである第 1のスィツチ（リセット制御用トランジスタ） 1及び第 2のスィッチ（出力制御用トランジスタ） 9を備えている。リセット制御用トランジスタ 1のゲートはリセット制御用端子 2に接続され、出力制御用トランジスタ 9のゲートは出力制御用端子 8に接続されている。そして、電源電圧 Vddが、電源電圧供給端子 1 3を介してリセット制御用トランジスタ 1のソースに供給され、出力制御用トランジス夕 9のドレインにつながる出力ノード N 2から出力端子 1 1を介して出力電圧 Vbbが出力される構成となっている。電源電圧供給端子 1 3は、リセット制御用トランジスタ 1及び出力制御用トランジスタ 9 の各基板領域に接続されており、各トランジスタ 1、 9の基板電圧はほぼ電源電圧 Vddに等しい電圧となっている。これは、ソース及びドレイン領域と基板との間に形成される p n接合が順方向にバイアスされることを回避するためである。また、出力制御用トランジスタ 9のドレインに接続されている出力ノード N 2 と接地との間には負荷キャパシ夕 1 0が接続され、出力端子 1 1は、本電圧発生回路の出力電圧を供給する対象を表す負荷抵抗 1 2に接続されている。

後述するように、本電圧発生回路は、各端子 2、 3、 7、 8に所定の電圧を所定のタイミングで供給されて、出力端子 1 1から所定の電圧 Vbbを出力する。なお、本実施の形態では、第 1のキャパシタ 4を常誘電体キャパシタとしたが、第 1及び第 2のキャパシタ 4、 6のいずれもが強誘電体キャパシタであってもよい。

本実施の形態では、一例として、材料がタンタル酸ストロンチウムビスマス（S r B i ₂T a ₂〇₉ : Ύ 1 ) であり、面積が 5 0 0 m²である強誘電体キャパシ夕 6と、容量値が 1 0 0 p Fである常誘電体キャパシ夕 4とを使用している。以下に、第 1図に示した電圧発生回路の動作を説明する。強誘電体キャパシタ 6の電気特性に関する詳細は後述することとして、まず概略動作を説明する。

一電圧発生回路の概略動作—

待機状態においては、書込端子 3、リセット端子 7、リセット制御用端子 2、出力制御用端子 8には、いずれも電源電圧 Vddが印加されている。この状態では、リセット制御用トランジスタ 1、出力制御用トランジスタ 9は、いずれもオフ状態にある。そして、各端子 2、 3、 7、 8に所定のタイミングでパルス状の接地電圧 0 Vを加えることによって本電圧発生回路を動作状態にする。本電圧発生回路の動作状態は、以下の 4つの期間に区分できる。

(1) 第 1の期間（書込期間）

リセット端子 7に電源電圧 Vddを印加したままで、書込端子 3の電圧 Vwpに接地電圧 0 Vを印加して、強誘電体キャパシ夕 6を分極させる。なお、この第 1の期間においては、リセット制御用トランジスタ 1および出力制御用トランジスタ 9のいずれもがオフ状態である。この分極状態、即ち強誘電体キャパシ夕 6の電極 6 bに正の電荷が、電極 6 aに負の電荷がそれぞれ誘起された状態を、正の分極と定義する。この第 1の期間を書込期間と呼ぶ。

(2) 第 2の期間（出力期間）

次に、書込端子 3にリセット端子 7の電圧 Vrpと同じ電圧、即ち電源電圧 Vdd が印加されると、接続ノード N 1の電圧は、強誘電体キャパシタ 6の分極による電庄と電源電圧 Vddとを力 [1算した電圧値に昇圧される。その後、出力制御用端子 8に接地電圧 0 Vを印加して pチャネル型 M I S F E Tである出力制御用トランジス夕 9をオン状態にすることによって、接続ノード N 1で保持されている昇圧された電圧が出力端子 1 1から出力される。なお、この第 2の期間においても、リセット制御用トランジスタ 1はオフ状態である。この第 2の期間では、強誘電体キャパシタ 6の分極による電圧を電源電圧 Vdd に加算した電圧を出力しているので、この第 2の期間を出力期間と呼ぶ。本実の施形態では、出力ノード N 2 には、負荷として、容量値 1 0 0 p Fの負荷キャパシタ 1 0と抵抗値 1 ΜΩの負荷抵抗 1 2とが接続されている。

(3) 第 3の期間（逆反転期間）

上記した出力期間においては、負荷電流が出力ノード N 2から接続ノード N 1 に流入することにより、接続ノード N 1に電子が蓄積されたり、強誘電体キャパシ夕 6の分極が不安定になったりして、出力電圧が低下する。そこで、このような出力低下を防ぐために、強誘電体キャパシ夕 6の分極を書込期間における正の分極とは逆向きに反転させ、接続ノード N 1に蓄積された電子を引き出す期間を設けた。

まず、出力制御用端子 8に印力 Bする電圧を電源電圧 Vddに戻して出力制御用トランジス夕 9をオフ状態に戻すと共に、リセット制御用端子 2に接地電圧 0 Vを印 ¾Iし、 pチヤネレ型 M I S F E Tであるリセット制御用トランジスタ 1をオン状態にして、接続ノード N 1の電圧を電源電圧 Vddにする。次に、リセット端子 7に接地電圧 0 Vを印加すると、強誘電体キャパシ夕 6の電極 6 aには電源電圧 Vddが印加され、電極 6 bには接地電圧 0 Vが印加されるので、強誘電体キャパシ夕 6の分極が書込期間における正の分極とは逆向きに反転する。これによつて、強誘電体キャパシ夕 6の分極状態をリセットする。この第 3の期間を逆反転期間と呼ぶ。

(4) 第 4の期間（電荷引出期間）

リセット制御用トランジスタ 1をオン状態にしたまま、すなわち接続ノード N 1の電圧を電源電圧 Vddにしたままで、リセット端子 7に電源電圧 Vddを印加する。これによつて、強誘電体キャパシタ 6の電極 6 aと電極 6 bとが短絡状態になり、接続ノード N 1に蓄積された電子を引き抜くことができる。この第 4の期間を電荷引出期間と呼ぶ。電荷引出期間と上記した逆反転期間とを合わせたものが、リセット期間になる。

—直列接続されたキャパシ夕の分極状態と電圧との関係一

第 2図の（a)、（b) は、それぞれ、第 1図から強誘電体キャパシ夕 6と常誘電体キャパシ夕 4との直列接続回路を抜き出して示す回路図、及び強誘電体キヤパシ夕 6のヒステリシス特性を示す図である。

第 2図の（a) に示すように、本実施の形態においては、強誘電体キャパシタ 6と容量値が Ccである常誘電体キャパシ夕 4とが互いに直列に接続されている。ここで、常誘電体キャパシタ 4の電極 4 bに接続された書込端子 3に接地電圧 0 Vが印加され、強誘電体キャパシタ 6の電極 6 bに接続されたリセット端子 7に正の電源電圧 Vddが印加されたとする。このとき、書込端子 3とリセット端子 7 との間の電圧 Vddは、各キャパシタ 4、 6に分配される。ここで、強誘電体キヤパシタ 6に印加される電圧を Vf とし、常誘電体キャパシタ 4に印加される電圧を Vcとすると、式 ( 1 )

Vdd=Vf + Vc … ( 1 )

の関係が成り立つ。

また、強誘電体キャパシ夕 6の分極によって誘起される電荷量を Qとする。即ち、強誘電体キャパシ夕 6の電極 6 bには正の電荷 +Qが、電極 6 aには負の電荷一 Qが誘起されるとする。電荷保存則によって、強誘電体キャパシ夕 6と常誘電体キャパシタ 4との接続部である接続ノード N 1の全電荷は 0であることから、常誘電体キャパシ夕 4の電極 4 aには電荷 +Qが、電極 4 bには電荷— Qが誘起される。従って、式 ( 2 )

Q= Cc · Vc … （2 )

の関係が成り立つ。式（1 ) を式（2 ) に代入すると、式（3 )

Q= Cc (Vdd-Vf) … ( 3 )

の関係が成り立つ。

第 2図の（b) は、強誘電体キャパシタ 6の分極状態を表すヒステリシス曲線に、式（3 )で表される直線を重ねて示した図である。第 2図の（b)において、ヒステリシス曲線と式 ( 3 ) で表される直線 Lvdとの交点 Aが、強誘電体キャパシタ 6に印加される電圧および電荷量を表している。ここで、電圧は、リセット端子 7の電位を基準として表している。即ち、端子 3の電位がリセット端子 7の電位よりも低いことから、強誘電体キャパシ夕 6において、電極 6 の電位は電極 6 bの電位よりも低く（Vf< 0 ) なっている。

上記したように、書込端子 3とリセット端子 7との間に負の電圧一 Vddを印加 (書込端子 3の電位が 0 V、リセット端子 7の電位が Vdd) した後、書込端子 3 を電位 Vddに設定して両者間の電圧を 0 Vに戻したときには、直線 LvOとヒステリシス曲線との交点 Bが強誘電体キャパシタ 6の分極状態を表す。このとき、強誘電体キャパシタ 6の電極 6 aの電位は、電極 6 bの電位よりも高くなり、それらの間の電圧 V fは Vhとなる（第 2図の（b)参照)。即ち、接続ノード N 1の電位は、リセット端子 7の電位よりも Vh だけ高くなる。その結果、書込端子 3 に電源電圧 Vddを印加したとき、出力電圧は Vdd+Vhとなり、入力電圧（電源電圧 Vdd) 以上の電圧、即ち昇圧電圧が得られる。

一動作の具体例一

第 3図は、本実施の形態に係る電圧発生回路の各端子に印加される電圧の時間変化を示すタイムチャートである。 '第 4図は出力端子 1 1から出力される出力電圧 Vbbの立ち上がり特性を示す図である。第 5図の（a；)、 ( b) は、それぞれ順に、本実施の形態に係る電圧発生回路の第 1〜第 4の期間における出力電圧 Vbb 及び接続ノード N 1の電圧 Vcp の時間変化を示すタイムチャートである。また、第 3図、第 5図において、 t l〜！； 4は、それぞれ上記した第 1〜第 4の期間に対応する。以下、第 3図〜第 5図を参照しながら、本実施の形態に係る電圧発生回路の動作の具体例について説明する。

待機状態では、第 3図に示すように、書込端子 3、出力制御用端子 8、リセット端子 7、リセット制御用端子 2の各電圧 Vwp、 Vog、 Vrp、 Vrgをいずれも電源電圧 Vddに、例えば 1 Vに設定する。

(1) 書込期間

第 3図に示したように、書込期間 t 1において、書込^? 3の電圧 Vwpのみを接地電圧（本具体例では 0 V) に設定し、約 0. 4 5 / sec の間この状態、を保持する。この期間においては、第 5図の（b) の期間 t 1に示すように、接続ノード N 1の電圧 Vcpは約 0. 6 Vになり、強誘電体キャパシタ 6は正に分極する。しかし、この期間においては、出力制御用端子 8の電圧が Vddであって出力制御用トランジスタ 9がオフ状態であるために、接続ノード N 1の電圧は出力端子 1 1には出力されない。また、この書込期間においては、リセット制御用端子 2の電圧も Vddであって、リセット制御用トランジスタ 1もオフ状態である。

(2) 出力期間

出力期間 t 2において、書込端子 3の電圧 Vwp をリセット端子 7の電圧 Vn と同じ電圧、即ち電源電圧 Vddに設定して、接続ノード N 1の電圧を、強誘電体キャパシ夕 6の分極による電圧と電源電圧 Vdd とを加算した電圧値に昇圧する。本具体例においては、接続ノード N 1の電圧 Vcpは約 1 . 3 Vとなる（第 5図の (b) の期間 t 2を参照)。また、出力制御用端子 8の電圧 Vogを接地電圧 ( 0 V) に設定し、約 4. 5 sec の間この状態を保持する。これによつて、出力制御用トランジスタ 9がオン状態になるため、接続ノード N 1に保持されている昇圧電圧が出力ノード N 2を介して出力端子 1 1から出力される。なお、この出力期間においても、リセット制御用端子 2の電圧は Vddであって、リセット制御用トランジスタ 1がオフ状態であることが維持される。

(3) 逆反転期間逆反転期間 t 3においては、まず出力制御用端子 8に印加される電圧を電源電圧 Vddに戻して出力制御用トランジスタ 9をオフ状態にすると共に、リセット端子 7の電圧 Vrp及びリセット制御用端子 2の電圧 Vrgを、接地電圧 ( 0 V) に設定し、約 0 . 4 5 sec この状態を保持する。このとき、リセット制御用トランジス夕 1がオン状態になって接続ノー FN 1の電圧 Vcpが電源電圧 Vddになり、リセット端子 7の電圧 Vrpは接地電圧 ( 0 V) に設定されるので、強誘電体キヤパシタ 6には書込期間 t 1における電圧と逆の電圧が印加され、強誘電体キャパシタ 6の分極は、書込期間における分極とは逆の方向に反転する。

(4) 電荷引出期間

電荷引出期間 t 4においては、リセット制御端子 2の電圧 Vrgを接地電圧 ( 0 V) に保持してリセット制御用トランジスタ 1をオン状態に維持したまま、即ち接続ノード N 1の電圧 Vcpを電源電圧 Vddに維持したままで、リセット端子 7の電圧 Vrpを 0 Vから電源電圧 Vddに変化させ、約 4. 5 secの間この状態を保持する。これによつて、強誘電体キャパシ夕 6の電極 6 aと電極 6 bとが短絡状態になり、接続ノード N 1に蓄積された電子が引き抜かれる。

以上の書込期間 t l、出力期間 t 2、逆反転期間 t 3、及び電荷引出期間 t 4 を一周期とし、各期間における各端子への電圧の印加を繰り返し行うことによつて、出力端子 1 1に昇圧電圧を連続して安定に供給することが可能となる。第 3図に示したタイムチヤートのように電圧発生回路の各端子に電圧が印加されることによって、第 4図に示したように、出力ノード N 2、即ち出力端子 1 1 の電圧 Vbbは、出力制御用トランジスタ 9がオンになつてから約 5 0 secで出力が安定になり、そのときの電圧は約 1 . 3 Vとなった。

また、第 5図の（a) に示すように、出力ノード N 2、即ち出力端子 1 1の電圧である出力電圧 Vbbは、書込期間 t 1においては、出カノ一ド N 2が接続ノード N 1と電気的に切り離されているので、約 1 . 3 I Vと低下している。しかし、出力期間 t 2になると、接続ノード N 1から昇圧電圧が供給されるので、出力電圧 Vbbが回復して約 1 . 3 3 Vとなる。逆反転期間 t 3及び電荷引出期間 t 4においては、出力ノード N 2の電圧 Vbbは、約 1 . 3 3 Vから約 1 . 3 I Vまで単調に減少する。従って、リップル（電圧変動）は約 0. 0 2 Vと小さく、出力電圧 Vbbは安定である。

一方、第 5図の（b) に示すように、書込期間 t 1においては書込端子 3に接地電圧を印加しているので、接続ノード N 1の電圧 Vcpは約 0. 6 Vになる。出力期間 t 2においては、接続ノード N 1に約 1 . 3 Vの昇圧電圧が保持されている。逆反転期間 t 3においては、強誘電体キャパシタ 6の分極が逆向きに反転されるため、接続ノード N 1の電圧 Vcpは約 0. 9 Vとなる。その後、電荷引出期間 t 4において、強誘電体キャパシ夕 6の電極 6 aと電極 6 bとが短絡状態になるので、接続ノード N 1の電圧 Vcpは I Vとなる。

以上のように、本実施の形態に係る電圧発生回路は、強誘電体キャパシタ 6の分極反転を利用して昇圧電圧を発生させているので、強誘電体キャパシタ 6と常誘電体キャパシタ 4との接続部（接続ノード N 1 ) に昇圧電圧を安定に保持することができ、その昇圧電圧を出力端子 1 1から連続的に出力することが可能である。

なお、本実施の形態では、強誘電体キャパシ夕 6の誘電体膜を構成する材料として Y 1を使用したが、これに限定されず、電極間の電圧とそれによつて誘起される電荷との間にヒステリシス特性を有する誘電体材料であれば、上記した作用効果を得ることができる。例えば、強誘電体チタン酸ジルコン酸鉛 (P b (Z r o.₄₅T i ₀.₅₅) 0₃： P Z T) でもよく、また、ポリフッ化ビニリデン三フッ化工チレン共重合体 (P (VD F/T r F E)) などの高分子化合物であってもよい。

(第 2の実施の形態）

第 6図は、本発明の第 2の実施形態に係る電圧発生装置の概略構成を示すプロック図である。第 6図に示した電圧発生装置は、第 1の制御部 2 1及び第 1の電圧発生回路 2 2と、第 2の制御部 2 3及び第 2の電圧発生回路 2 4とを備えている。ここで、第 1及び第 2の電圧発生回路 2 2、 2 4は、第 1の実施の形態において説明した、昇圧機能を備えた電圧発生回路である。即ち、本実施の形態に係る電圧発生装置は、 2つの電圧発生回路 2 2、 2 4を直列に接続して構成されている。また、第 1及び第 2の制御部 2 1、 2 3は、第 1の実施の形態において説明したように、それぞれ第 1及び第 2の電圧発生回路 2 2、 2 4に対して、各端子 2、 3、 7、 8に印加する電圧を制御する（第 1図、第 3図参照)。 1段目の第 1の電圧発生回路 2 2が、供給される電源電圧 Vddから昇圧された第 1の出力電圧 Voutlを出力し、 2段目の第 2の電圧発生回路 2 4が、第 1の出力電圧 Voutl からさらに昇圧された第 2の出力電圧 Vout2を出力する。

上記では、 2つの電圧発生回路 2 2、 2 4を直列に接続した場合を説明したが、 3つ以上の電圧発生回路を直列に接続してもよい。また、各々の電圧発生回路に対して制御部を設けずに、 1つの制御部で複数の電圧発生回路を制御するように構成してもよい。

このように、複数の電圧発生回路を直列に接続することによって、電源電圧 V ddよりも任意の電圧値だけ昇圧された電圧を容易に生成することができる。

(第 3の実施の形態）

第 7図の（a)、 (b) は、それぞれ本発明の第 3の実施の形態に係る電圧発生装置の概略構成を示すブロック図、及び出力電圧の時間変化を示す図である。第 7図の（a) に示すように、本実施の形態に係る電圧発生装置は、第 1の実施の形態において説明した昇圧機能を有する電圧発生回路 2 6と、電圧発生回路 2 6 の動作を制御する制御部 2 5と、電圧発生回路 2 6カゝらの出力電圧 Vbbを検知する電圧検知部 2 7とを備えている。

制御部 2 5は、第 1の実施の形態において説明したように、各端子 2、 3、 7、 8に印加する電圧を制御する（第 1図、第 3図参照)。第 7図に示した記号 φは、電圧発生回路 2 6の各々の端子 2、 3、 7、 8に供給される電圧 Vrg、 Vwp、 V 卬、 Vogを表している。また、制御部 2 5は、電圧検知部 2 7から供給される信号に応じて、以下に説明するように動作状態を変化させる。

まず、制御部 2 5が、電圧検知部 2 7からの出力信号に応じて、動作または停止する場合について説明する。第 1の所定値 VI及び第 2の所定値 V2が、 0く V KV2の関係にあるとする。電圧検知部 2 7は、電圧発生回路 2 6の出力電圧 V bbを検知し、 Vbbが VI以下であれば制御部 2 5を動作させる信号を出力し、 V bbが V2以上になるまでその状態を維持し、その後 Vbbが V2以上になれば制御部 2 5を停止させる信号を出力し、再び Vbbが VI以下になるまでその状態を維持する。

具体的には _、第 7図の（b)に示すように、第 1の所定値 Vl= l . 2 5 (V), 第 2の所定値 V2= l . 3 5 (V) とすると、制御部 2 5が動作中であって電圧発生回路 2 6の出力電圧 Vbbが、 1 . 2 5 <Vbb< l . 3 5である状態から、上昇して Vbb≥ 1 . 3 5の状態になつた場合、電圧検知部 2 7は制御部 2 5を停止させる信号を出力する。その後、 Vbbが低下して Vbb≤l . 2 5になるまで、電圧検知部 2 7は制御部 2 5を停止させる信号の出力を維持し、 Vbb≤ 1 . 2 5になれば、電圧検知部 2 7は制御部 2 5を動作させる信号を出力する。 Vbbが上昇して Vbb≥ 1 . 3 5になるまで、電圧検知部 2 7は制御部 2 5を動作させる信号の出力を維持し、 Vbb≥l . 3 5になれば、電圧検知部 2 7は制御部 2 5を停止させる信号を出力する。

なお、電圧発生装置の動作安定のため、 2つの動作しきい値電圧 VI、 V2に 0. 1 Vの差を設けたが、この値は本発明の概念を何ら拘束するものではない。即ち、 2つの動作しきい値電圧 VI、 V2の差を 0 . I V以外の値に設定してもよく、 1 つのしきい値を使用することもできる。例えば、電圧検知部 2 7が、電圧発生回路 2 6の出力電圧 Vbbを検知し、所定のしきい値 V 3以下であれば、制御部 2 5 を動作させる信号を出力し、しきい値 V3 を超えれば、制御部 2 5を停止させる信号を出力するようにしてもよい。

次に、制御部 2 5が、電圧検知部 2 7から入力される信号に応じて、電圧発生回路 2 6に電圧を供給するタイミングを変更する場合について説明する。これは、出力端子 1 1の電圧 Vbbが、第 5図の（a) に示したように、書込期間 t 1の最後の瞬間で最小値となり、続く出力期間 t 2に入つた直後に最大値となることから、電圧 Vbbを観測し、この最小値、最大値の幅（リップル）が小さくなるように、制御部 2 5が電圧発生回路 2 6に制御用の電圧を供給するタイミングを調節するものである。即ち、電圧検知部 2 7は、電圧発生回路 2 6から出力される電圧 Vbbを検知し、 Vbbが所定の値 V4以下になれば、制御部 2 5に対して電荷引出期間 t 4を終了して書込期間 t 1を開始させる信号を出力する。例えば、 V4 を、出力電圧 Vbbが電荷引出期間 t 4中に取り得る範囲（第 5図の（a) では、約 1 . 3 0 7 以上約1 . 3 2 V以下）内の値であり、且つ下限値（約 1 . 3 0 7 V) に近い値に設定しておけば、出力電圧 Vbbが単調に減少し、電荷引出期間 t 4が終了する前に設定値 V4 になれば、電圧検知部 2 7がこれを検知し、制御部 2 5に対して電荷引出期間 t 4を終了して書込期間 t 1を開始させる信号を出力する。これを受けて、制御部 2 5が書込期間 t 1に対応する電圧を電圧発生回路 2 6の各端子に供給し、所定の時間 t 1の後に出力期間 t 2に移行すれば、 V bbは、第 5図の（a) に示したように約 1 . 3 0 5 V (書込期間 t 1の最小値）まで減少することはなく、 V4から少しだけ減少した値が最小となる。これによつて、出力電圧 Vbbのリップルが減少する。

以上のように、本電圧発生装置では、電圧発生回路 2 6、制御部 2 5に加えて電圧検知部 2 7を設けたことによって、電圧発生回路 2 6の出力電圧 Vbbを安定化させるとともに、電圧発生回路 2 6の消費電力を抑制することが可能となった。なお、本実施の形態では、出力電圧 Vbbを安定ィ匕させるために、動作、停止の切り換え用基準値として 0 . I Vのディファレンシャル（しきい値電圧 VI、 V2の差）を設けたが、このディファレンシャルの値は本電圧発生装置が適用される装置の種類などに応じて適切な値を設定することができる。また、本実施の形態の電圧発生装置を、第 2の実施の形態のごとく多段に直列接続することも可能であり、その場合には、本実施の形態の効果に加えて、昇圧機能をより高めることができるという効果を奏することができる。

(第 4の実施の形態）

第 8図は、本発明の第 4の実施の形態に係る電圧発生装置の概略構成を示すブロック図である。本実施の形態に係る電圧発生装置は、第 1及び第 2の制御部 3 1、 3 4と、第 1の実施の形態において説明した昇圧機能を有する電圧発生回路である第 1及び第 2の電圧発生回路 3 2、 3 5と、第 1及び第 2の電圧検知部 3 3、 3 6とを備えている。

ここで、第 1及び第 2の制御部 3 1+、 3 4、第 1及び第 2の電圧検知部 3 3、 3 6の動作は、第 3の実施の形態において説明した制御部 2 5及び電圧検知部 2 7の動作とは、以下の 2つの点で異なっている。

第 1の相違は、第 3の実施の形態に係る電圧発生装置を 2つ並列に配置、即ちそれらの出力端子を共通の出力端子部に接続するように配置して、出力電圧 Vbb を出力することである。

第 2の相違は、第 1の制御部 3 1と第 2の制御部 3 4とでは、それぞれに対応する第 1及び第 2の電圧発生回路 3 2、 3 5を動作させる信号 φ、 Ζ Φの夕イミングが半周期ずれていることである。

例えば、前半の半周期中に、第 1の制御部 3 1が第 1の電圧発生回路 3 2に対して、出力期間 t 2における電圧供給を行い、後半の半周期中には、第 2の制御部 3 4が第 2の電圧発生回路 3 5に対して、出力期間 t 2における電圧供給を行う。この場合、前半の半周期中は、第 2の電圧発生回路 3 5が出力期間 t 2に該当する状態にならず、出力制御用トランジスタ 9 (第 1図参照）がオフ状態であり、第 2の電圧発生回路 3 5は出力端子部から開放されている。また、後半の半周期中は、第 1の電圧発生回路 3 2が出力期間 t 2に該当する状態にならず、出力端子部から開放されている。従って、前半の半周期中には、第 1の電圧発生回. 路 3 2のみが出力端子部に電圧を供給し、後半の半周期中には、第 2の電圧発生回路 3 5のみが出力端子部に電圧を供給する。

これによつて、第 3の実施の形態の電圧発生装置では、第 1の実施の形態の説明において示したように、出力期間 t 2 (第 3図参照）の間のみ、接続ノード N 1 (第 1図参照）から出力端子に昇圧電圧が供給されるのに対して、本実施の形態では、 2つの電圧発生回路 3 2、 3 5内の各接続ノード N 1 (第 1図参照）に生成された昇圧電圧が交互に出力端子部に供給されるので、第 3の実施の形態に比べて出力端子部から昇圧電圧が供給される期間が長くなり、よって、出力電圧 Vbbのリップル（電圧変動）が小さくなる。また、 2つの電圧発生回路 3 2、 3 5によって電圧を出力しているため、負荷電流も大きくすることが可能となる。例えば、第 1の電圧発生回路 3 2及び第 2の電圧発生回路 3 5の各々が備えている負荷キャパシ夕の容量値を、第 1図に示した負荷キャパシタ 1 0の容量値の 1 / 2に設定し、第 1の電圧発生回路 3 2及び第 2の電圧発生回路 3 5の動作周期を半周期だけずらすことによって、第 4図に示したグラフと同様の時定数で安定化し、且つリップルが第図に示したリップルよりも小さい出力電圧を得ることができた。

以上のように、本実施の形態に係る電圧発生装置によれば、第 3の実施の形態に係る電圧発生装置を 2つ並列に配置し、各電圧発生装置の電圧発生回路 3 2、 3 5の動作周期を半周期ずらせることでリップルを抑制し、負荷電流を大きくすることが可能となる。

なお、本実施の形態に係る電圧発生装置を、第 2の実施の形態のごとく多段に直列に配置することも可能であり、その場合には、本実施の形態の効果に加えて、昇圧機能をより高めることができるという効果を奏することができる。

また、上記した本実施の形態では、電圧発生装置が 2つの電圧検知部 3 2、 3 5を備えている場合を説明したが、 1つの電圧検出部を備え、電圧検出部からの出力信号を制御部 3 1、 3 4の各々に入力するようにしてもよい。さらに、電圧検知部 3 3、 3 6を備えていなくてもよい。

(第 5の実施の形態）

第 9図は、本発明の第 5の実施の形態に係る半導体装置の概略構成を示すプロック図である。本実施の形態に係る半導体装置は、本発明の電圧発生回路を備えた電圧発生装置 4 2と、電圧発生装置 4 2の出力がスィツチ素子 4 3を介してゲ一トに印加されるパストランジスタ 4 4と、パストランジスタ 4 4を挟んで配置されたロジック回路 4 1、 4 5とを備えている。

本実施の形態に係る半導体装置の特徴は、ロジック回路 4 1、 4 5同士を接続しているパストランジス夕 4 4のゲートに昇圧電圧を印加することによって、口ジック回路 4 1から出力される口ジック信号の電圧降下を防ぐことにある。ロジック回路 4 1の出力をパストランジスタ 4 4を介してロジック回路 4 5に入力する際には、パストランジス夕 4 のゲートに電源電圧を印加してパストランジス夕 4 4をオン状態にする。しかし、その際、ロジック回路 4 5に入力されるロジック信号の信号レベルは、パストランジスタ 4 4のしきい値ロスによって低下する。

それに対し、本実施の形態に係る半導体装置では、パストランジス夕 4 4のゲートに、スィッチ素子 4 3を介して、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置 4 2を接続しているので、ロジック回路 4 1から出力される □ジック信号をロジック回路 4 5に入力する際に、スィツチ素子 4 3をオン状態にすれば、電圧発生装置 4 2によって電源電圧よりも高く昇圧された電圧をパストランジスタ 4 4のゲートに印加することができる。従って、電圧発生装置 4 2 の出力が電源電圧 Vddよりも高いために、パストランジス夕 4 4のしきい値ロスによるロジック回路 4 5に入力されるロジック信号のレベルの低下を抑制することができる。即ち、半導体装置中の信号配線をロジック信号が伝達する際の論理振幅の低下を抑制することが可能になり、信頼性の高い半導体装置を実現することができる。

一第 1の変形例—

第 1 0図は、第 5の実施の形態の第 1の変形例に係る半導体装置の概略構成を示すブロック図である。本変形例に係る半導体装置は、ロジック回路 5 1と、口ジック回路 5 1から出力されるロジック信号が伝送される配線 5 6、 5 7と、口ジック回路 5 1と各配線 5 6、 5 7との間に接続されたパストランジスタ 5 8、 5 9と、パストランジス夕 5 8、 5 9の各ゲ一トにそれぞれスィッチ素子 5 2、 5 4を介して接続された電圧発生装置 5 3 , 5 5とを備えている。電圧発生装置 5 3、 5 5は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。

本変形例に係る半導体装置は、ロジック回路 5 1から配線 5 6、 5 7を介して、配線 5 6、 5 7に接続された回路等（図示せず）にロジック信号を供給する。例えば、ロジック回路 5 1から配線 5 6にロジック信号を出力する場合には、スィツチ素子 5 2をオンして、配線 5 6に接続されているパストランジス夕 5 8のゲ —トに電圧発生装置 5 3から昇圧された電圧を印加する。電圧発生装置 5 3の出力電圧は電源電圧よりも高いために、上述のように、ロジック回路 5 1から出力される口ジック信号のレベルの低下を抑制することができる。ロジック回路 5 1 から配線 5 7にロジック信号を出力する場合には、スィッチ素子 5 4をオンすることによって、上記と同様の効果を奏することができる。

なお、本変形例において、ロジック回路 5 1からロジック信号を供給する配線の数は、第 1 0図に示した 2本に限定されるものではなく、配線が 3本以上であつてもよく、 1本であってもよい。

—第 2の変形例一

第 1 1図は、第 5の実施の形態の第 2の変形例に係る半導体装置の概略構成を示すブロック図である。本変形例に係る半導体装置は、マルチプレクサの機能を実現する 2段の選択ゲート部 6 0、 7 0を備えている。前段の選択ゲート部 6 0 は、入力信号 I nl〜： [ n4がそれぞれ入力されるパストランジス夕 6 4〜 6 7と、パストランジスタ 6 4〜 6 7の各ゲートにスィッチ素子 6 2を介して接続された電圧発生装置 6 1とを備えている。ここで、パストランジスタ 6 5、 6 7のゲートとスィッチ素子 6 2との間にはインパー夕 6 3が接続されており、電圧発生装置 6 1は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。後段の選択ゲート部 7 0は、 2つのパストランジスタ 6 4、 6 5によって選択された入力信号 I nl又は I n2が入力されるパストランジス夕 7 4と、 2つのパストランジス夕 6 6、 6 7によって選択された入力信号 I n3又は 1 n4が入力されるパストランジス夕 7 5と、パストランジスタ 7 4、 7 5の各ゲートにスィッチ素子 7 2を介して接続された電圧発生装置 7 1とを備えている。ここで、パストランジス夕 7 5のゲートとスィツチ素子 7 2との間にはィンバ一夕 7 3が接続されており、電圧発生装置 7 1は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。

本変形例に係る半導体装置 (マルチプレクサ) は、電圧発生装置 6 1、 7 1によって、マルチプレクサの機能を実現するための複数のパストランジスタ 6 4〜 6 7、 7 4、 7 5のゲートに、電源電圧よりも高い昇圧電圧が供給されるので、ロジック信号である入力信号 I nl〜 I n4の信号レベルの低下を抑制しつつ、入力信号 I nl〜I n4の中から選択された 1つの信号を出力信号 Out として出力することができる。

なお、本変形例に係る半導体装置は、 2つの入力信号のうち何れか一方のみを通過させる選択回路として機能すればよく、第 1 1図に示したパストランジスタ 6 4〜6 7、 7 4、 7 5のうち、出力側が接続された少なくとも 1対のパストランジス夕（例えば、パストランジスタ 6 4、 6 5 ) を有していれば、上記した効果を得ることができる。

本実施の形態及びその変形例（第 1、第 2の変形例）に係る半導体装置によれば、パストランジスタのゲ一トに、電圧発生装置からの昇圧電圧を印加することによって、ロジック回路から出力されるロジック信号のレベルの低下を抑制することができる。従って、信号レベルの低下を回復させるための増幅器などを設ける必要がなぐ半導体装置の低消費電力化を実現することができる。なお、本実施の形態に係る半導体装置を、 F P GA (Field Programmable Gate³ Array)などの製造後に回路変更が可能な L S Iに適用することによって、 L S I の低消費電力化が可能となる。

(第 6の実施の形態）

第 1 2図は、本発明の第 6の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、本発明の電圧発生回路を備えた電圧発生装置を、 D RAM (Dynamic Random Access Memory) のワード HI区動回路に適用するものである。第 1 2図に示すように、本実施の形態に係る半導体装置は、メモリセルアレイに設けられた複数のビットライン 8 3及びワードライン 8 4と、各ワードライン 8 4にスィッチ素子 8 2を介して接続される電圧発生装置 8 1とを備えている。各メモリセルは、ドレインがビットライン 8 3に接続され、ゲートがワードライン 8 4に接続されるパストランジスタ 8 5と、一方の電極がパストランジスタのソースに接続され、他方の電極が基板電圧 Vppを供給する端子に接続されるキャパシ夕 8 6とを備えている。本実施の形態において、省面積のためには電圧発生装置 8 1として、例えば、第 4の実施の形態よりも第 3の実施の形態に係る電圧発生装置を用いる。

本実施の形態に係る半導体装置によれば、 D RAMのヮ一ド線駆動回路に本発明の電圧発生装置 8 1を配置することによって、各メモリセルのパストランジス夕 8 5のゲートに電源電圧よりも高い昇圧電圧を印加することができるので、キャパシタ 8 6に保持されている電圧の低下を抑制しつつ、メモリの読み出しを行うことが可能になる。このように、読み出し時のキャパシ夕 8 6の電圧低下を抑制することによって、 D RAMの信頼性の向上を実現することができる。

また、本実施の形態に係る半導体装置（D RAM) のメモリセル中の記憶を担うキャパシタ 8 6の誘電材料として強誘電体を用いれば、本半導体装置を F e R AMとして機能させることも可能である。

また、メモリセルをアクセスするためにパストランジスタを用いるように構成された半導体装置であれば、 D RAM以外の半導体装置に本発明の電圧発生装置を配置することが可能である。例えば、電界効果型トランジスタとフリップフロップによって構成される S RAMのメモリセルや、電界効果型トランジスタと抵抗素子によって構成されるメモリ（例えば、抵抗素子が G eSbTeなどの相変化材料によって構成される相変化メモリや、抵抗素子が磁気トンネル接合（MT J ： Magnetic Tunnel Junction) 素子によって構成される M R A M (Magnetoresistive Random Access Memory) なと j のメモリセルをアクセスするための配線、特にワード線を駆動する回路に、本発明の電圧発生回路を備えた電圧発生装置を設けることにより、本実施の形態 (DRAM) と同様の効果が得られる。

(第 7の実施の形態）

第 13図は、本発明の第 7の実施の形態に係る半導体装置の構成を示すブロック図である。本実施の形態に係る半導体装置は、電源端子から電源電圧 Vddを印加されてロジック回路に高レベル電圧 Vddl を供給するための電源ライン 99 a と、接地端子から接地電圧 Vss を印加されてロジック回路に低レベル電圧 Vssl を供給する接地ライン 99 bとを備えている。また、本半導体装置は、電源端子及び電源ライン 99 aの間に接続された pチャネル型 MI SFETである高しきい値 MI Sトランジスタ 93と、高しきい値 MI Sトランジスタ 93のゲートにスィッチ素子 92を介して接続された電圧発生装置 91と、接地端子と接地ライン 99 bとの間に接続された nチャネル型 MI S F ETである高しきい値 M I S トランジスタ 96と、高しきい値 MI Sトランジスタ 96のゲートにスィッチ素子 97を介して接続された電圧発生装置 98とを備えている。また、ロジック回路には、低しきい値 p型 MI Sトランジスタ 94と、低しきい値 n型 MI Sトランジス夕 95とからなるインバータ回路が複数設けられている。ここで、電圧発生装置 91、 98は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。

-第 13図に示したように、ロジック回路には、インパータ回路の馬区動電流を増大させるために、低しきい値 MI Sトランジスタ 94、 95を用い、リーク電流が問題となる部分には高しきい値 MI Sトランジスタ 93、 96を用いている。さらに、本実施の形態では、電源ライン 99 aと電源端子との間に高しきい値 p 型 MI Sトランジスタ 93を接続し、接地ライン 99 bと接地端子との間に、高しきい値 n型 MI Sトランジスタを接続している。このように、異なるしきい値電圧の MI Sトランジスタを用いる回路を MTCMOS (Multi Threshold CMOS) と呼ぶ。

.本実施の形態に係る半導体装置においては、ロジック回路の動作時に、スイツチ素子 97をオン状態にし、電圧発生装置 98から出力される昇圧電圧を高しきい値 MI Sトランジスタ 96 (nチャネル型 MI S F ET)のゲートに供給する。即ち、ロジック回路を駆動するために、高しきい値 MI Sトランジスタ 93のゲートに、ゲート制御ライン（図示せず）から高しきい値 MI Sトランジスタ 93 のしきい値電圧よりも低い電圧（例えば 0V) を印加すると同時に、スィッチ素子 97をオン状態にする。これによつて、高しきい値 MI Sトランジスタ 96のゲートに電源電圧 Vddよりも高い電圧が印加されるので、高しきい値 MI Sトランジス夕 96がオーバードライブ状態になり、ロジック回路を駆動する機能を高めることができる。このように、本実施の形態によって、従来の MTCMOSよりも高駆動力の MT CMOSを実現することができる。

また、ロジック回路の待機時には、高しきい値 MI Sトランジスタ 96のゲ一トに、ゲート制御ライン（図示せず）から高しきい値 M I Sトランジス夕 96のしきい値電圧よりも低い電圧（例えば 0V) を印加すると同時に、スィッチ素子 92をオン状態にし、高しきい値 M I Sトランジスタ 93のゲートと電圧発生装置 91とを互いに接続する。このことによって、高しきい値 MI Sトランジスタ 93のゲートに電源電圧 Vddよりも高い電圧が印加されるので、高しきい値 M I Sトランジスタ 93 (pチャネル型 MI SFET) のサブスレツショルド領域における電源端子から接地端子へのリーク電流を低減することができる。即ち、本実施の形態によって、従来の MTCMOSよりも、回路待機時におけるオフリーク電流を抑制する機能の高い MT CMO Sを実現することができる。

H 3世では、"電圧発生装置を電源ライン側と接地ライン側との双方に配置しているが、いずれか一方にだけ配置してもよい。接地ラインと接地端子との間に nチャネル型の高しきい値 MI Sトランジスタを配置し、そのゲートに、本発明の電圧発生装置によって昇圧された電圧を供給することによって、従来の MTC MOSよりも高駆動力の MTCMOSを実現することができる。また、電源ラインと電源端子との間に Pチャネル型の高しきい値 MI Sトランジスタを配置し、そのゲ一トに、本発明の電圧発生装置によって昇圧された電圧を供給することによって、従来の MT CMO Sよりもオフリーク抑制機能の高い MT CMO Sを実現することができる。

なお、低消費電力化が要求される機器、特に、携帯電話（P D C： Personal Digi tal Cel lular) や、携帯情報端末 (P DA： Personal Digi tal Ass istance) などのベースバンド部の信号処理用 L S Iに、本実施の形態に係る半導体装置を用いることによって、より低消費電力化かつ高性能化が可能となり、省エネルギ一で環境にやさしい携帯機器を提供することができる。産業上の利用の可能性

本発明によれば、強誘電体キャパシタと常誘電体キャパシ夕とを直列に接続し、強誘電体キャパシ夕の分極による電を利用して昇圧機能をもたせるようにしたので、安定した昇圧電圧を供給可能な電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並び〖こその駆動方法を実現することができる。また、これらを各種のデパイスに適用することによって、高機能デバィスを提供することができる。

Claims

請求の範囲

1 . 第 1のキャパシタ、

該第 1のキャパシ夕に直列に接続された強誘電体キャパシタである第 2のキヤパシ夕、

出力端子、

該出力端子を接地する第 3のキャパシ夕、

電源電圧供給端子、

前記第 1のキャパシタ及び第 2のキャパシ夕の接続ノ一ドと前記電源電圧供給端子とを接続する第 1のスィッチ、及び

前記接続ノードと前記出力端子とを接続する第 2のスィツチを備え、第 1の期間において、前記第 1のスィツチ及び前記第 2のスィツチがオフ状態にされた状態で、前記第 1のキャパシ夕の前記接続ノードに対向する第 1の端子が接地されると共に前記第 2のキャパシ夕の前記接続ノードに対向する第 2の端子に電源電圧が供給され、

前記第 1の期間に続く第 2の期間において、前記第 1の端子に電源電圧が供給され、且つ前記第 2のスィッチがオン状態にされ、

前記第 2の期間に続く第 3の期間において、前記第 1のスィツチがオン状態にされ、前記第 2のスィッチがオフ状態にされ、且つ前記第 2の端子が接地され、前記第 3の期間に続く第 4の期間において、前記第 2の端子に電源電圧が供給され、

前記第 1の期間から前記第 4の期間までが繰り返される、電圧発生回路。

2. 前記第 1のスィツチ及び前記第 2のスィツチの各々が pチャネル型 M I S F E Tにより構成され、

前記第 1のスィツチ及び前記第 2のスィツチを構成する前記 pチャネル M I S F £ Tの基板が前記電源供給端子に接続されている請求項 1に記載の電圧発生回路。

3. 第 1のキャパシタ、

出力端子、

該出力端子を接地する第 3のキャパシタ、

電源電圧供給端子、

前記第 1のキャパシタ及び第 2のキャパシ夕の接続ノードと前記電源電圧供給端子とを接続する第 1のスィッチ、及び

前記接続ノードと前記出力端子とを接続する第 2のスィッチを備えている電圧発生回路の駆動方法であって、

前記第 1の端子を接地し、前記第 2の端子に電源電圧を供給し、且つ前記第 1 のスィツチ及び前記第 2のスィツチをオフ状態にする第 1の期間と、

該第 1の期間の後に、前記第 1の端子に電源電圧を供給し、且つ前記第 2のスィツチをオン状態にする第 2の期間と、

該第 2の期間の後に、前記第 1のスィッチをオン状態にし、前記第 2のスイツチをオフ状態にし、且つ前記第 2の端子を接地する第 3の期間と、

該第 3の期間の後に、前記第 2の端子に電源電圧を供給する第 4の期間とを含み、

前記第 1の期間から前記第 4の期間までを繰り返す電圧発生回路の駆動方法。

4. 請求項 1に記載の電圧発生回路を 2つ備え、

一方の前記電圧発生回路の出力端子が、他方の前記電圧発生回路の電源電圧供給端子に接続されている電圧発生回路。

5. 請求項 1に記載の電圧発生回路と、

前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にし、前記第 1の端子を接地し、且つ前記第 2の端子に電源電圧を供給した後に、前記第 1の端子に電源電圧を供給し、且つ第 2のスィッチをオン状態にし、その後に前記第 1のスィツチ及び前記第 2のスィツチをそれぞれオン、オフ状態にし、且つ前記第 2の端子を接地し、さらにその後に前記第 2の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、

前記出力端子の出力電圧を検知する電圧検知部とを備え、

前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記制御部に出力し、

前記制御部が、前記制御信号に応じて前記駆動信号を出力又は停止する電圧発生装置。

6. 前記電圧検知部が、

前記出力電圧が第 1の値以下の場合、前記駆動信号を出力させる許可信号を前記制御部に出力し、

前記出力電圧が第 2の値以上になるまで前記許可信号の出力を維持し、前記出力電圧が前記第 2の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御部に出力し、

前記出力電圧が前記第 1の値以下になるまで前記停止信号の出力を維持する請求項 5に記載の電圧発生装置。

7. 請求項 1に記載の電圧発生回路と、該電圧発生回路に駆動信号を供給する制御部と、該制御部に制御信号を供給する電圧検知部とを備えた電圧発生装置の駆動方法であって、

前記電圧検知部が、前記電圧発生回路の前記出力端子の出力電圧を検知する検知ステップと、

前記電圧検知部が、前記出力電圧が第 1の値以下の場合、前記駆動信号を出力させる許可信号を前記制御部に出力し、前記出力電圧が第 2の値以上になるまで前記許可信号の出力を維持する許可ステツプと、

前記制御部が、前記許可信号を受信した場合、前記電圧発生回路に前記駆動信号を出力する駆動ステップと、

前記電圧検知部が、前記出力電圧が前記第 2の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御部に出力し、前記出力電圧が前記第 1の値以下になるまで前記停止信号の出力を維持する禁止ステツプと、

前記制御部が、前記停止信号を受信した場合、前記電圧発生回路への前記駆動信号の出力を停止する停止ステツプとを含む電圧発生装置の駆動方法。

8 . 請求項 1に記載の電圧発生回路と、

前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にし、前記第 1の端子を接地し、且つ前記第 2の端子に電源電圧を供給した後に、前記第 1の端子に電源電圧を供給し、且つ第 2のスィッチをオン状態にし、その後に前記第 1のスィツチ及び前記第 2のスィッチをそれぞれオン、オフ状態にし、且つ前記第 2の端子を接地し、さらにその後に前記第 2の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、

前記出力端子の出力電圧を検知する電圧検知部とを備え、

前記電圧検知部が、検知した前記出力電圧が所定値以下の場合に所定の信号を出力し、

前記制御部が、前記第 1の端子及び前記第 2の端子に電源電圧を供給し、且つ前記第 1のスィツチをオン状態にする電圧及び前記第 2のスィツチをオフ状態にする電圧を供給する駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第 1の端子を接地し、前記第 2の端子に電源電圧を供給し、且つ前記第 1のスィッチ及び前記第 2のスィツチをオフ状態にする電圧を供給する駆動信号を出力する電圧発生装置。

9 . 請求項 1に記載の第 1の電圧発生回路と、

第 4のキャパシタ、該第 4のキャパシタに直列に接続された強誘電体キャパシ夕である第 5のキャパシタ、前記出力端子を接地する第 6のキャパシタ、前記第 4のキャパシ夕及び第 5のキャパシ夕の第 2の接続ノードと前記電源電圧供給端子とを接続する第 3のスィツチ、及び前記第 2の接続ノードと前記出力端子とを接続する第 4のスィツチを備えて構成された第 2の電圧発生回路と、

前記第 1のスィツチ及び前記第 2のスィツチをオフ状態にし、前記第 1の端子を接地し、且つ前記第 2の端子に電源電圧を供給した後に、前記第 1の端子に電源電圧を供給し、且つ第 2のスィッチをオン状態にし、その後に前記第 1のスィツチ及び前記第 2のスィッチをそれぞれオン、オフ状態にし、且つ前記第 2の端子を接地し、さらにその後に前記第 2の端子に電源電圧を供給する第 1の駆動信号を前記第 1の電圧発生回路に供給する第 1の制御部と、

前記第 3のスィッチ及び前記第 4のスィッチをオフ状態にし、前記第 4のキヤパシ夕の前記第 2の接続ノードに対向する第 3の端子を接地し、且つ前記第 5のキャパシ夕の前記第 2の接続ノードに対向する第 4の端子に電源電圧を供給した後に、前記第 3の端子に電源電圧を供給し、且つ第 4のスィッチをオン状態にし、その後に前記第 3のスィツチ及び前記第 4のスィツチをそれぞれオン、オフ状態にし、且つ前記第 4の端子を接地し、さらにその後に前記第 4の端子に電源電圧を供給する第 2の駆動信号を前記第 2の電圧発生回路に供給する第 2の制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、

前記第 1の駆動信号の出力タイミングと前記第 2の駆動信号の出力タイミングとが半周期ずれており、

前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記第 1の制御部及び第 2の制御部に出力し、

前記第 1の制御部が、前記制御信号に応じて前記第 1の駆動信号を出力又は停止し、

前記第 2の制御部が、前記制御信号に応じて前記第 2の駆動信号を出力又は停止する電圧発生装置。

1 0. 前記電圧検知部が、

前記出力電圧が第 1の値以下の場合、前記第 1の駆動信号及び前記第 2の駆動信号を出力させる許可信号を前記第 1の制御部及ぴ前記第 2の制御部に出力し、前記出力電圧が第 2の値以上になるまで前記許可信号の出力を維持し、前記出力電圧が前記第 2の値以上の場合、前記第 1の駆動信号及び前記第 2の駆動信号の出力を停止させる停止信号を前記第 1の制御部及び前記第 2の制御部に出力し、

前記出力電圧が前記第 1の値以下になるまで前記停止信号の出力を維持する請求項 9に記載の電圧発生装置。

1 1 . 請求項 1に記載の第 1の電圧発生回路と、

第 4のキャパシタ、該第 4のキャパシ夕に直列に接続された強誘電体キャパシ夕である第 5のキャパシ夕、前記出力端子を接地する第 6のキャパシ夕、前記第のキャパシタ及び第 5のキャパシ夕の第 2の接続ノードと前記電源電圧供給端 '子とを接続する第 3のスイツチ、及び前記第 2の接続ノ一ドと前記出力端子とを接続する第 4のスィッチを備えて構成された第 2の電圧発生回路と、

前記第 3のスィッチ及び前記第 4のスィッチをオフ状態にし、前記第 4のキヤパシタの前記第 2の接続ノ一ドに対向する第 3の端子を接地し、且つ前記第 5のキャパシタの前記第 2の接続ノードに対向する第 4の端子に電源電圧を供給した後に、前記第 3の端子に電源電圧を供給し、且つ第 4のスィツチをオン状態にし、その後に前記第 3のスィツチ及び前記第 4のスィツチをそれぞれオン、オフ状態にし、且つ前記第 4の端子を接地し、さらにその後に前記第 4の端子に電源電圧を供給する第 2の駆動信号を前記第 2の電圧発生回路に供給する第 2の制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備えている電圧発生装置の駆動方法であって、

前記電圧検知部が、前記出力端子の出力電圧を検知する検知ステツプと、前記電圧検知部が、検知した前記出力電圧が第 1の値以下の場合、前記第 1の駆動信号及び第 2の駆動信号を出力させる許可信号を前記第 1の制御部及び第 2 の制御部に出力し、前記出力電圧が第 2の値以上になるまで前記許可信号の出力を維持する許可ステップと、

前記電圧検知部が、前記出力電圧が前記第 2の値以上の場合、前記第 1の駆動信号及び第 2の駆動信号の出力を停止させる停止信号を前記第 1の制御部及び第 2の制御部に出力し、前記出力電圧が前記第 1の値以下になるまで前記停止信号の出力を維持する禁止ステップと、

前記第 1の制御部が、前記許可信号を受信した場合、前記第 1の電圧発生回路に前記第 1の駆動信号を出力する第 1の駆動ステツプと、

前記第 1の制御部が、前記停止信号を受信した場合、前記第 1の電圧発生回路への前記第 1の駆動信号の出力を停止する第 1の停止ステツプと、

前記第 2の制御部が、前記許可信号を受信した場合、前記第 1の駆動信号の出カタイミングと半周期ずれたタイミングで、前記第 2の電圧発生回路に前記第 2 の駆動信号を出力する第 2の駆動ステツプと、

前記第 2の制御部が、前記停止信号を受信した場合、前記第 2の電圧発生回路への前記第 2の駆動信号の出力を停止する第 2の停止ステツプとを含む霉圧発生装置の駆動方法。

1 2. 請求項 1に記載の電圧発生回路を備えた電圧発生装置、

第 1のパストランジスタ、及び

前記電圧発生装置の出力端子を前記第 1のパストランジスタの第 1のゲートに接続する第 5のスィツチを備え、

前記第 5のスィツチがオン状態になることによって、前記電圧発生装置の前記出力端子から前記第 1のゲートに電圧が供給され、前記第 1のパストランジス夕がオン状態となって入力信号を出力信号として出力する半導体装置。

1 3. 前記第 1のパストランジス夕への入力信号を供給するロジック回路、又は

前記第 1のパストランジス夕からの出力信号を伝送する配線をさらに備えている請求項 1 2に記載の半導体装置。

1 4. 第 2のパストランジスタ、

前記第 1のパストランジス夕の前記第 1のゲ一トと前記第 2のパストランジス夕の第 2のゲートとの間に接続されるィンパ一夕とを備え、前記第 1のパストランジスタの出力端子と前記第 2のパストランジスタの出力端子とが接続され、

前記ィンバ一夕が、前記第 1のゲートに供給される電圧を反転させて、前記第 2のゲートに供給し、

前記第 5のスィツチのオン状態又はオフ状態に応じて、前記第 1のパストランジス夕への入力信号又は前記第 2のパストランジスタへの入力信号の何れかを出力信号として出力する請求項 1 2に記載の半導体装置。

1 5. メモリセルと、

第 6のスィッチと、

該第 6のスィツチを介して前記メモリセルのヮ一ド線に接続された、請求項 1 に記載の電圧発生回路を備えた電圧発生装置とを備え、

前記メモリセルの読み出し時に、前記第 6のスィツチがオン状態になる半導体装置。

1 6. 前記メモリセルが第 3のパストランジスタと第 7のキャパシ夕とによつて構成される請求項 1 5に記載の半導体装置。

1 7. 請求項 1に記載の電圧発生回路を備えた電圧発生装置、

M I Sトランジスタによって構成されるロジック回路、

該ロジック回路と所定の電圧とを接続する、前記 M I Sトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値の nチャネル型 M I S F E T、及び

該高しきい値の ηチャネル型 M I S F E Tのゲートと前記電圧発生装置とを接続する第 7のスィッチを備え、

該第 7のスィッチが、前記ロジック回路の動作時にオン状態になり、前記ロジック回路の待機時にオフ状態になる半導体装置。

18. 請求項 1に記載の電圧発生回路を備えた電圧発生装置、

MI Sトランジスタによって構成されるロジック回路、

該ロジック回路と所定の電圧とを接続する、前記 MI Sトランジスタのしきい ' 値電圧よりも大きいしきい値電圧を有する高しきい値の pチャネル型 MI SFE 5 T、及び

該高しきい値の Ρチャネル型 M I S FETのゲートと前記電圧発生装置とを接続する第 8のスィツチを備え、

該第 8のスィッチが、前記ロジック回路の待機時にオン状態になり、前記ロジック回路の動作時にオフ状態になる半導体装置。

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19. 請求項 1に記載の電圧発生回路を備えた電圧発生装置、

MI Sトランジスタによって構成されるロジック回路、

該ロジック回路と所定の電圧とを接続する、前記 MI Sトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値の nチャネル型 MI SFE5 T、及び

該高しきい値の ηチャネル型 M I S FETのゲートと前記電圧発生装置とを接続する第 7のスィツチを備えている半導体装置を駆動する方法であって、前記ロジック回路の動作時に、前記第 7のスィッチをオン状態にし、前記高しきい値の ηチャネル型 M I SFE Τのゲートに前記電圧発生装置から高電圧を供0 給する動作ステップと、

前記ロジック回路の待機時に、前記第 7のスィッチをオフ状態にし、前記高しきい値の ηチャネル型 MI S FETのゲートにしきい電圧よりも低い電圧を供給する待機ステップとを含む半導体装置の駆動方法。 5 20. 請求項 1に記載の電圧発生回路を備えた電圧発生装置、

MI Sトランジスタによって構成されるロジック回路、

該ロジック回路と所定の電圧とを接続する、前記 MI Sトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値の Pチャネル型 M I SFE T、及び該高しきい値の pチャネル型 M I S FETのゲートと前記電圧発生装置とを接続する第 8のスィツチを備えている半導体装置を駆動する方法であって、' 前記ロジック回路の待機時に、前記第 8のスィッチをオン状態にし、前記高しきい値の Pチヤネル型 M I SFE Tのゲートに前記電圧発生装置から高電圧を供給する待機ステップと、

前記ロジック回路の動作時に、前記第 8のスィッチをオフ状態にし、前記高しきい値の Pチャネル型 MI S FETのゲートにしきい値電圧よりも低い電圧を供給する動作ステップとを含む半導体装置の駆動方法。