JP2002198497A - 半導体装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 リードディスターブが少なく、飽和ドレイン
電流も容易に確保できるＭＦＳ型ＦＥＴを提供する。 【解決手段】 不揮発性半導体記憶素子は、浮遊ゲート
電極９と、浮遊ゲート電極９にそれぞれ接続されている
常誘電体キャパシタ２及び強誘電体キャパシタ３とを備
えている。第１分極用電圧供給端子４と第２分極用電圧
供給端子５との間に電圧を印加することにより、強誘電
体キャパシタ３の強誘電体膜に情報としての分極が発生
する。また、ソース・ドレイン領域につながる接地端子
７及び電源電圧端子８の間に読み出し用電圧が印加され
ると、浮遊ゲート電極９の電荷保持状態に応じてＭＩＳ
ＦＥＴがオン・オフいずれかに動作することにより、浮
遊ゲート電極９中の情報が読み出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体層を利用
した不揮発性のメモリセルや、ＦＰＧＡなどの論理素子
デバイスに関する。

【０００２】

【従来の技術】近年の機器の小型化、携帯機器の進歩に
伴い、不揮発性メモリが重要なデバイスとなってきてい
る。不揮発性メモリとして、フラッシュメモリや、強誘
電体メモリ（ＦＲＡＭ（登録商標））が既に市場に供さ
れている。特に、小型で高速動作が可能な不揮発性メモ
リとして、ＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor-Field Effect Transistor ）のゲート絶縁膜など、
ＭＩＳＦＥＴの絶縁膜の一部に強誘電体層（Ferroelect
rics）を用いたものが提案されてきている。このような
強誘電体層を用いたＭＩＳＦＥＴとして、電極（Ｍ），
強誘電体層（Ｆ），常誘電体材料からなる絶縁層（Ｉ）
及びＳｉ基板（Ｓ）を用いたＭＦＩＳＦＥＴや、上部電
極（Ｍ），強誘電体層（Ｆ），中間電極（Ｍ），常誘電
体材料からなるゲート絶縁膜（Ｉ）を用いたＭＦＭＩＳ
ＦＥＴなどがあり、本明細書においては、これらを総称
して、ＭＦＳ型ＦＥＴと呼ぶ。

【０００３】ＭＦＳ型ＦＥＴは、強誘電層を挟む半導体
基板と電極との間に、強誘電体の抗電界以上の電圧を印
加させることにより、強誘電体の分極を変化させ、電圧
除去後も強誘電体に残った残留分極により、ＭＩＳＦＥ
Ｔをノーマリーオンあるいはノーマリーオフ状態にし
て、この状態を情報“０”，“１”として記憶させるも
のである。このような強誘電体の分極の保持特性を利用
して、メモリやＦＰＧＡのノード等に用いられる不揮発
性を必要とする素子としての応用研究がなされている。

【０００４】ＭＦＳ型ＦＥＴの例としては、特開２００
０−１３８３５１号公報に開示されるように、電界効果
トランジスタのゲート電極に２つの強誘電体キャパシタ
を２つ接続する構造のデバイスが提案されている。

【０００５】一方、一般にインバータ（ＩＮＶ）やフリ
ップフロップ（ＦＦ）といい機能素子が半導体回路素子
として広く用いられている。

【０００６】図１２は、一般的なインバータ回路の構成
を示す電気回路図である。図１３は、一般的なインバー
タ回路を構成するＣＭＯＳデバイスの構造を示す断面図
である。

【０００７】図１２及び図１３に示すように、一般的な
インバータ回路は、電源電圧ＶDDを供給する端子と接地
電圧Ｖssを供給する端子との間に、ｎチャンネル型ＭＩ
ＳＦＥＴ（ｎＭＩＳＦＥＴ）およびｐチャンネル型ＭＩ
ＳＦＥＴ（ｐＭＩＳＦＥＴ）を直列に配置した構造を採
っている。そして、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの
各ゲート電極に入力信号Ｓinを入力し、ｎＭＩＳＦＥＴ
とｐＭＩＳＦＥＴのソース・ドレイン領域から出力信号
Ｓout を出力するように構成されている。

【０００８】また、図１３に示すように、ｐ型不純物が
ドープされている半導体基板１０１にはｎウエル１０２
が設けられ、ｐ型領域にはｎＭＩＳＦＥＴが、ｎウエル
１０２にはｐＭＩＳＦＥＴがそれぞれ配置されている。
ｎＭＩＳＦＥＴは、ＳｉＯ₂からなるゲート絶縁膜１０
５と、ゲート絶縁膜１０５の上に設けられたゲート電極
１０６と、Ｓｉ基板１０１内のゲート電極１０６の両側
方に形成されたソース・ドレイン領域１０３ａ，１０３
ｂとを備えている。ｐＭＩＳＦＥＴは、ＳｉＯ ₂ からな
るゲート絶縁膜１０７と、ゲート絶縁膜１０７の上に形
成されたゲート電極１０８と、ｎウエル１０２内のゲー
ト電極１０８の両側方に形成されたソース・ドレイン領
域１０４ａ，１０４ｂとを備えている。また、ｎＭＩＳ
ＦＥＴのソース領域１０３ａ上のノード１１１は接地電
圧Ｖssを受け、ｐＭＩＳＦＥＴのソース領域１０４ｂ上
のノード１１２は電源電圧ＶDDを受けるようになってい
る。そして、各ＭＩＳＦＥＴのゲート電極１０５，１０
８には入力信号Ｓinが入力され、ｎＭＩＳＦＥＴのドレ
イン領域１０３ｂとｐＭＩＳＦＥのドレイン領域１０４
ａとに跨って設けられたノード１１３から出力信号Ｓou
t が出力される。

【０００９】図１４は、一般的なフリップフロップ回路
の等価回路図である。同図に示すように、フリップフロ
ップＦＦは、多数のｎＭＩＳＦＥＴとｐＭＩＳＦＥＴと
を組み合わせて構成され、入力データを保持する機能を
持っている。そのため、フリップフロップＦＦは、ＳＲ
ＡＭの基本セルとして使用されるなど、用途は多い。

【００１０】ただし、ＦＦは、データの保持のためにＩ
ＮＶを直列に接続して帰還をかける部分を有しており、
しかも揮発性であるために、電源を切ると保持していた
データが消滅する。

【００１１】そこで、例えば、特開平５−２５０８８１
号公報あるいは特開２０００−７７９８６号公報に開示
されているように、揮発性を改良するために、フリップ
フロップＦＦのＭＩＳＦＥＴの代わりにＭＦＳ型素子を
用いた不揮発性のフリップフロップ回路が提案されてい
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上記各
従来の技術においては、それぞれ以下のような不具合が
あった。

【００１３】従来のＭＦＳ型ＦＥＴは、常誘電体材料か
らなる絶縁体層Ｉと強誘電体層Ｆとを順に積層した構造
を有している。そのため、ゲート電極に電圧を印加して
強誘電体層Ｆの分極を反転させようとする際に、印加し
た電圧が強誘電体層Ｆと絶縁体層Ｉとに分配され、強誘
電体層Ｆへの電圧の分配量は絶縁体層Ｉの容量Ｃｉと強
誘電体層Ｆの容量Ｃｆとの比で決定される。

【００１４】すなわち、強誘電体層Ｆへの分極反転を生
じさせるためには、強誘電体層Ｆの容量Ｃｆを小さくす
る必要がある。しかし、強誘電体層Ｆの分極によって絶
縁体層Ｉにしきい値シフトを生じさせるだけの電荷を誘
起する必要があるため、強誘電体材料の残留分極量など
の物理量と、絶縁体材料の誘電率，膜厚などの物理量
と、絶縁体層Ｉと強誘電体層Ｆとの面積比および強誘電
体層Ｆの厚みを調整することとなる。しかし、ＭＦＩＳ
ＦＥＴでは、半導体基板とゲート電極との間に分極生成
用の電圧を印加するため、半導体基板の構造によっては
半導体基板の電圧印加部とゲート電極との間に空乏層を
挟みこんだり、トータルの容量がソース領域やドレイン
領域の電位の影響を受けやすいという構造的、あるいは
動作的な問題を含んでいる。

【００１５】また、図１１は、ＭＦＳ型ＦＥＴのドレイ
ン電流Ｉｄ−ゲート電圧Ｖｇ特性を、面積比ＡＲ（＝絶
縁体層Ｉの面積／強誘電体層Ｆの面積）をパラメータと
してシミュレーションした結果を示す図である。同図に
示すように、強誘電体層Ｆへの電圧の分配量を大きくす
べく面積比ＡＲを大きくとると、飽和ドレイン電流は減
少することがわかる。つまり、互いに直列に配置された
絶縁体層Ｉと強誘電体層Ｆとを用いているために、ゲー
ト電極−半導体基板間のトータルの容量は減少すること
になり、ゲート絶縁膜を絶縁体層Ｉのみによって構成し
た場合に比べて、飽和ドレイン電流が減少する。したが
って、十分な飽和ドレイン電流を確保するためには、Ｆ
ＥＴのサイズを大きくしておく必要がある。

【００１６】一方、ＭＦＳ型ＦＥＴへの書きこみ時は、
ゲート電極−半導体基板間に分極が反転するのに必要な
電圧を印加し、読み出しの時にはゲート電極−半導体基
板間に書きこみ電圧以下の電圧を印加する。この読み出
しの際、強誘電体層Ｆに印加される電圧が抗電界以下で
あっても、強誘電体のヒステリシス特性のマイナールー
プによって、分極の一部が反転することになる。これ
は、リードディスターブと呼ばれる現象で、多数回の読
み出しを繰り返すと、読み出しに必要なしきい値シフト
が得られなくなる。

【００１７】また、ＭＦＳ型ＦＥＴのうち，ＭＦＩＳＦ
ＥＴやＭＦＭＩＳＦＥＴにおいては、読み出しと書きこ
みに同じゲート電極を使用するため、書きこみながら読
み出すといった動作は困難であった。

【００１８】さらに、特開２０００−１３８３５１号公
報に記載されているＭＦＭＩＳＦＥＴは、２つの強誘電
体キャパシタをＭＩＳＦＥＴのゲート電極に並列に接続
した構成を有しているため、ゲート電極にしきい値シフ
トに必要な電位を発生させるためには、各強誘電体キャ
パシタのサイズや各強誘電体の膜厚を複雑に調整する必
要があり、プロセス上の困難さとセル面積縮小の困難さ
が存在している。さらに、読み出し時には、互いに並列
に配置されている２つの強誘電体キャパシタのいずれか
一方のみに電圧が印加されるので、リードディスターブ
は減少するものの、確率的に半分になるだけである。ま
た、情報を読み出しながら強誘電体層Ｆに書き込むと言
った動作は実現することができない。

【００１９】一方、特開平５−２５０８８１号公報に記
載されているフリップフロップ回路は、通常のフリップ
フロップ回路の各ＭＩＳＦＥＴをＭＦＳ型ＦＥＴに単に
置き換えたものであり、特開２０００−７７９８６号公
報に記載されているフリップフロップ回路は、通常のマ
スタースレーブ型のフリップフロップの各ＭＩＳＦＥＴ
をＭＦＳ型ＦＥＴに単に置き換えたものである。したが
って、通常のフリップフロップ回路と同じＦＥＴ数を必
要としており、書き込み電圧を変化させる必要や、回路
規模が大きくなるといった問題を有している。

【００２０】本発明の第１の目的は、リードディスター
ブが少なく、飽和ドレイン電流も容易に確保でき、さら
に、読み出しと書きこみとを平行して行なうことが可能
なＭＦＳ型ＦＥＴを提供することにある。

【００２１】本発明の第２の目的は、少数の素子を用い
た簡素な構成を有する，フリップフロップなどの論理回
路を提供することを目的としている。

【００２２】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、上記半導体基板の上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜の上に形成された浮遊ゲー
ト電極と、上記半導体基板内の上記浮遊ゲート電極の両
側方に形成された第１導電型のソース・ドレイン領域
と、上記浮遊ゲート電極に接続され、常誘電体層を有す
る常誘電体キャパシタと、上記浮遊ゲート電極に接続さ
れ、強誘電体層を有する強誘電体キャパシタと、上記常
誘電体キャパシタ及び強誘電体キャパシタにそれぞれ接
続され、上記強誘電体キャパシタに分極を発生させるた
めの電圧を印加する第１及び第２分極用電圧印加端子と
を備えている。

【００２３】これにより、第１，第２分極用電圧印加端
子間に、常誘電体キャパシタと強誘電体キャパシタとが
直列に接続された構造が得られる。そして、半導体基板
ではなく２つの分極用電圧印加端子を用いて、ほとんど
制約を受けずに強誘電体層の分極を発生させ、データの
書き込みを行なうことができる。しかも、読み出し時に
は強誘電体層に電圧を印加しなくても、浮遊ゲート電極
の電荷の大小又は正負に応じて、ソース・ドレイン間に
流れる電流が変化することを利用して、情報の読み出し
を行なうことができる。

【００２４】上記常誘電体キャパシタの上記誘電体層
は、上記浮遊ゲート電極の上に設けられており、上記誘
電体層の上に設けられた分極用ゲート電極をさらに備
え、上記第１分極用電圧印加端子は、上記分極用ゲート
電極に接続されていて、上記常誘電体キャパシタは、上
記浮遊ゲート電極を下部電極とし、上記分極用ゲート電
極を上部電極として構成されていることが好ましい。

【００２５】上記強誘電体キャパシタは、上記浮遊ゲー
ト電極の上方に設けられた下部電極と、上記強誘電体層
を挟んで上記下部電極に対向する上部電極とを有し、上
記第２分極用電圧印加端子は、上記強誘電体キャパシタ
の上部電極に接続されていることにより、強誘電体キャ
パシタの大きさを比較的自由に設計することができ、半
導体装置の情報記憶機能が向上する。

【００２６】上記ソース・ドレイン領域のいずれか一方
の領域に接続され、制御信号によってオン・オフ制御す
るパストランジスタをさらに備えていることにより、動
作速度の向上を図ることができる。

【００２７】上記浮遊ゲート電極の上に設けられた容量
結合用絶縁膜と、上記容量結合用絶縁膜の上に設けられ
た制御ゲート電極とをさらに備えていることにより、書
き込み動作と読み出し動作とを同時に行なうことが可能
になる。

【００２８】上記半導体基板内の上記浮遊ゲート電極の
両側方に設けられ、上記第１導電型のソース・ドレイン
領域とは離間された第２導電型のソース・ドレイン領域
をさらに備え、上記２つのソース・ドレイン領域間の領
域をチャネル領域とする互いに逆導電型のＭＩＳＦＥＴ
が構成されていて、不揮発性インバータとして機能する
半導体装置を構成することもできる。

【００２９】その場合、上記浮遊ゲート電極の上に設け
られた２つの容量結合用絶縁膜と、上記各容量結合用絶
縁膜の上にそれぞれ設けられた制御ゲート電極とをさら
に備えていることが好ましい。

【００３０】上記強誘電体キャパシタ及び常誘電体キャ
パシタに、相補的信号を入力するための前段インバータ
をさらに備え、不揮発性フリップフロップとして機能す
る半導体装置を構成することもできる。

【００３１】上記前段インバータと上記強誘電体キャパ
シタ又は常誘電体キャパシタのいずれか一方との間に介
設された中間インバータをさらに備えていることによ
り、動作の確実性が向上する。

【００３２】本発明の半導体装置の駆動方法は、半導体
基板と、上記半導体基板の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成された浮遊ゲート電極
と、上記半導体基板内の上記浮遊ゲート電極の両側方に
形成された第１導電型のソース・ドレイン領域と、上記
浮遊ゲート電極に接続され、常誘電体層を有する常誘電
体キャパシタと、上記浮遊ゲート電極に接続され、強誘
電体層を有する強誘電体キャパシタと、上記常誘電体キ
ャパシタ及び強誘電体キャパシタにそれぞれ接続され、
上記強誘電体キャパシタに分極を発生させるための電圧
を印加する第１及び第２分極用電圧印加端子とを備えて
いる半導体装置の駆動方法であって、書き込み時には、
書き込まれる情報の“０”，“１”に応じて、上記第
１，第２分極用電圧印加端子への印加電圧を高低逆転さ
せる方法である。

【００３３】この方法により、負の電圧を用いなくて
も、情報の書き込みと読み出しとが可能になるので、電
源電圧の低電圧化や半導体装置の構成の簡素化を図るこ
とができる。

【００３４】その場合、読み出し時には、上記第１分極
用電圧印加端子に読み出し用電圧を印加することによ
り、読み出し電圧をしきい値シフトが確実に得られるよ
うに設定することが容易となる。

【００３５】

【発明の実施の形態】（第１の実施形態） −不揮発性半導体記憶素子の基本構造− 図１は、本発明の第１の実施形態の不揮発性半導体記憶
素子（不揮発性メモリセル）の等価回路図である。

【００３６】図１に示すように、本実施形態の不揮発性
半導体記憶素子は、ＭＩＳＦＥＴ１と、ＭＩＳＦＥＴ１
の浮遊ゲート電極９と、浮遊ゲート電極９にノード６
ａ，６ｂによってそれぞれ接続されている常誘電体キャ
パシタ２及び強誘電体キャパシタ３とを備えている。そ
して、第１分極用電圧供給端子４と第２分極用電圧供給
端子５との間に電圧を印加することにより、強誘電体キ
ャパシタ３の強誘電体膜に情報としての分極を発生させ
うるように構成されている。また、ＭＩＳＦＥＴ１のソ
ース・ドレイン領域につながる接地端子７及び電源電圧
端子８間に読み出し用電圧が印加されると、浮遊ゲート
電極９の電荷保持状態に応じてＭＩＳＦＥＴ１がオン・
オフいずれかに動作することにより、浮遊ゲート電極９
中の情報を読み出すように構成されている。つまり、本
実施形態の不揮発性半導体記憶素子は、基本構造とし
て、ＭＦＭＩＳＦＥＴの構造を有している。

【００３７】図２（ａ），（ｂ）は、それぞれ順に、本
実施形態の不揮発性半導体記憶素子のチャネル方向に直
交する断面における断面図、チャネル方向に平行な断面
における断面図である。

【００３８】図２（ａ），（ｂ）に示すように、不揮発
性半導体記憶素子（不揮発性メモリセル）は、ｐ型のシ
リコン基板１０の活性領域の上に設けられたＭＩＳＦＥ
Ｔ１を備え、ＭＩＳＦＥＴ１は、ゲート絶縁膜１１と、
ゲート絶縁膜１１上に設けられた浮遊ゲート電極９と、
シリコン基板１０内の浮遊ゲート電極９の両側方に形成
されたｎ型のソース・ドレイン領域２０ａ，２０ｂとを
有している。

【００３９】また、メモリセルは、浮遊ゲート電極９の
上方に設けられた分極用ゲート電極１３と、浮遊ゲート
電極９と分極用ゲート電極１３との間に介在する常誘電
体層１２とを備えている。この浮遊ゲート電極９，常誘
電体層１２と、分極用ゲート電極１３とにより、常誘電
体キャパシタ２が構成されている。また、シリコン基板
１０の上に設けられた酸化シリコンからなる第１層間絶
縁膜１４と、第１層間絶縁膜１４の上に設けられた下部
電極１５と、下部電極１５の上方に設けられた上部電極
１７と、下部電極１５と上部電極１７との間に介在する
強誘電体層１６とを備えている。この下部電極１５，強
誘電体層１６及び上部電極１７より、強誘電体キャパシ
タ３が構成されている。そして、強誘電キャパシタ３の
下部電極１５は、第１層間絶縁膜１４を貫通するプラグ
からなるノード６ａによって、浮遊ゲート電極９に接続
されている。

【００４０】また、第１層間絶縁膜１４の上には、酸化
シリコンからなる第２層間絶縁膜１８が設けられてお
り、上記接地端子７及び電源電圧端子８は、第２層間絶
縁膜１８の上に設けられている。そして、接地端子７，
電源電圧端子８は、それぞれ第１，第２層間絶縁膜１
４，１８を貫通するコンタクト２１ａ，２１ｂにより、
ソース・ドレイン領域２０ａ，２０ｂに接続されてい
る。

【００４１】また、第１，第２分極用電圧供給端子４，
５は、第２層間絶縁膜１８の上に設けられている。そし
て、第１分極用電圧供給端子４は、第１，第２層間絶縁
膜１４，１８を貫通するコンタクトであるノード６ｂに
より、分極用ゲート電極１３に接続されている。また、
第２分極用電圧供給端子５は、第２層間絶縁膜１８を貫
通するプラグ１９により、強誘電体キャパシタ３の上部
電極１７に接続されている。

【００４２】つまり、浮遊ゲート電極９に対しては、常
誘電体キャパシタ２と強誘電体キャパシタ３とが互いに
並列に配置されている。また、第１分極用電圧供給端子
４と第２分極用電圧供給端子５との間に、常誘電体キャ
パシタ２と強誘電体キャパシタ３とが直列に接続されて
いることにもなる。

【００４３】以下、本実施形態の不揮発性半導体記憶素
子（不揮発性メモリセル）の動作について、図１及び図
２（ａ），（ｂ）を参照しながら説明する。

【００４４】−書きこみ動作− ＭＩＳＦＥＴ１のドレイン電流は、浮遊ゲート電極９の
電位によって決定され、ＭＩＳＦＥＴ１の浮遊ゲート電
極９に蓄積される電荷量がゲート電位を決定する。した
がって、ＭＩＳＦＥＴ１のドレイン電流を制御するため
に、浮遊ゲート電極９の電荷量を調整する必要があるこ
とになる。

【００４５】そして、浮遊ゲート電極９の電位がＭＩＳ
ＦＥＴ１のしきい値電圧Ｖｔ以下の電位である場合に
は、ＭＩＳＦＥＴ１はオフ状態であって、ドレイン電流
は流れない。一方、浮遊ゲート電極９の電位がしきい値
電圧Ｖｔ以上の電圧である場合には、ドレイン電流が流
れる。したがって、ドレイン電流をセンスすることで、
ＭＩＳＦＥＴ１のオン・オフの状態を判別する，つまり
記憶されている情報の“１”，“０”判定を行なう。し
たがって、ゲート電極９に発生する電位を閾値以下の電
位と閾値以上の電位に設定する必要がある。

【００４６】ＭＩＳＦＥＴ１の基板電位をグランドレベ
ルとすると、情報“１”を書き込む場合には、第１分極
用電圧印加端子４と第２分極用電圧印加端子５との間
に、第１分極用電圧印加端子４の電圧の方が高くなる電
圧である正の電圧を印加して、強誘電体層１６に正の分
極を発生させる。一方、情報“０”を書き込む場合に
は、第１分極用電圧印加端子４と第２分極用電圧印加端
子５との間に、第２分極用電圧印加端子５の電圧の方が
高くなる電圧である負の電圧を印加する。

【００４７】図３は、強誘電体層１６の電圧−分極のヒ
ステリシス特性を示す図である。ここでは、強誘電体層
１６の下向きの分極を正の分極とし、上向きの分極を負
の分極として表している。つまり、第１分極用電圧印加
端子４と第２分極用電圧印加端子５との間に正の電圧Ｖ
を印加すると、強誘電体層１６中に正の分極Ｑが生じ
る。そして、正の電圧Ｖを増大していくと、強誘電体層
１６中における分極Ｑは正の方向に増大していき、ある
程度以上電圧Ｖを高くすると分極Ｑは飽和する。次に、
電圧Ｖの印加を停止すると、強誘電体層１６の分極Ｑは
０になるのではなく、図３で表されるヒステリシス曲線
と、常誘電体キャパシタ２を中心とした負荷容量から作
図される負荷曲線の交点によって保持時の分極状態が表
される。このときの正の電荷の量によって定まる浮遊ゲ
ート電極９の電位が、ＭＩＳＦＥＴ１のしきい値電圧Ｖ
ｔ以上であれば、ソース・ドレイン領域２０ａ，２０ｂ
間に電圧が印加されるとＭＩＳＦＥＴ１はオン動作す
る。このような電荷の保持状態を“１”とする。

【００４８】一方、第１分極用電圧印加端子４と第２分
極用電圧印加端子５との間に、負の電圧Ｖを印加する
と、強誘電体層１６中に負Ｑの分極が生じる。そして、
負の電圧Ｖを負の方向に増大していくと、強誘電体層１
６中における分極Ｑは負の方向に増大していき、ある程
度以上電圧Ｖを大きくすると分極Ｑは飽和する。次に、
電圧Ｖの印加を停止すると、強誘電体層１６の分極Ｑは
０になるのではなく、図３で表されるヒステリシス曲線
と、常誘電体キャパシタ２を中心とした負荷容量から作
図される負荷曲線の交点によって保持時の分極状態が表
される。このときの負の電荷の量によって定まる浮遊ゲ
ート電極９の電位が、ＭＩＳＦＥＴ１のしきい値電圧Ｖ
ｔ以上であれば、ソース・ドレイン領域２０ａ，２０ｂ
間に電圧が印加しても、ＭＩＳＦＥＴ１はオフ動作す
る。このような電荷の保持状態を“０”とする。

【００４９】ただし、情報の“１”，“０”は単に定義
付けだけの問題であるので、強誘電体層１６中に上向き
の残留分極が存在している状態を“１”とし、下向きの
残留分極が存在している状態を“０”としてもよい。

【００５０】ここで、ＭＩＳＦＥＴ１の浮遊ゲート電極
９−ゲート絶縁膜１１−シリコン基板１０間の容量をＣ
ｉとし、常誘電体キャパシタ２の容量をＣｒとし、強誘
電体キャパシタ３の容量をＣｆとする。そして、第１，
第２分極用電圧印加端子４，５間に印加される書きこみ
電圧をＶｗとすると、書き込み電圧Ｖｗが常誘電体層１
２と強誘電体層１６とゲート絶縁膜１１に分配される。
ただし、シリコン基板１０は接地されているものとす
る。

【００５１】このとき、第１分極用電圧印加端子４に印
加される電圧が正で、第２分極用電圧印加端子５に印加
される電圧が０（接地電位）であるとすると（情報
“１”の書き込み）、第１，第２分極用電圧印加端子
４，５間に印加される書き込み電圧Ｖｗは、容量（Ｃｆ
＋Ｃｉ）と容量Ｃｒとの直列配置に応じた分配比で、浮
遊ゲート電極９に分配される。そして、書き込み電圧Ｖ
ｗの印加を停止して第１，第２分極用電圧印加端子４，
５間の電圧を０に戻すと、強誘電体層１６には下向きの
残留分極が残留し、浮遊ゲート電極９には、しきい値電
圧Ｖｔ以上の電圧を与えるような正の電荷が誘起され
る。

【００５２】一方、第２分極用電圧印加端子５に印加さ
れる電圧が正で、第１分極用電圧印加端子４に印加され
る電圧が０（接地電位）であるとすると（情報“０”の
書き込み）、第１，第２分極用電圧印加端子４，５間に
印加される書き込み電圧Ｖｗは、容量（Ｃｒ＋Ｃｉ）と
容量Ｃｆとの直列配置に応じた分配比で、浮遊ゲート電
極９に分配される。そして、書き込み電圧Ｖｗの印加を
停止して第１，第２分極用電圧印加端子４，５間の電圧
を０に戻すと、強誘電体層１６には上向きの残留分極が
残留し、浮遊ゲート電極９には、しきい値電圧Ｖｔ以下
の電圧を与えるような負の電荷が誘起される。

【００５３】書き換え時には、強誘電体キャパシタ３に
抗電圧以上の電圧が加わるように第１，第２分極用電圧
印加端子４，５間に電圧を印加すればよい。

【００５４】なお、可能であれば、書き込み電圧Ｖｗ
は、強誘電体層１６に分極が飽和する電圧以上の電圧を
印加して、図３の点Ａ又はＢにおける残留分極Ｑが存在
するように、第１，第２分極用電圧印加端子４，５間に
印加する書き込み電圧を設定することが好ましい。

【００５５】なお、書き込み時におけるシリコン基板１
０の電圧はフローティングとしてもよい。その場合に
は、シリコン基板１０の電圧が第１，第２分極用電圧印
加端子４，５間の電圧の中間電圧であるとして、例えば
シミュレーションにより、強誘電体層１６に飽和電圧よ
りも大きい電圧が印加される書き込み電圧Ｖｗを求め
て、書き込み電圧Ｖｗをその値に設定すればよい。

【００５６】−読み出し動作− 読み出しは、ＭＩＳＦＥＴ１の接地端子７と電源電圧端
子８との間に、読み出し用電圧Ｖｒを印加し、そのとき
のドレイン電流を検出することによって行なわれる。す
なわち、浮遊ゲート電極９に情報“１”に相当する正の
電荷が保持されていれば、浮遊ゲート電極９の電圧がし
きい値電圧Ｖｔ以上になるので、ＭＩＳＦＥＴ１はオン
状態になり、大きいドレイン電流が流れる。一方、浮遊
ゲート電極９に情報“０”に相当する負の電荷が保持さ
れていれば、浮遊ゲート電極９の電圧がしきい値電圧Ｖ
ｔ未満になるので、ＭＩＳＦＥＴ１はオフ状態になり、
ドレイン電流はほとんど流れない。したがって、ドレイ
ン電流をセンスアンプなどによって拡大すれば、その大
小に応じて記憶情報の“１”，“０”判定を容易に行な
うことができる。この読み出し時には、分極用ゲート電
極１３には、電圧を印加する必要はなく、電圧を印加し
ない場合には、分極用ゲート電極１３の電位をフローテ
ィング状態にしておけばよい。

【００５７】本実施形態の不揮発性半導体記憶素子（不
揮発性メモリセル）によると、読み出し動作において、
強誘電体層１６に電圧を印加することなく、ソース−ド
レイン間に電圧を印加して、そのときのドレイン電流を
検出することで記憶情報の“１”，“０”判定を行なう
ことができるので、強誘電体キャパシタ３のリードディ
スターブの低減を図ることができる。

【００５８】なお、本実施形態と同じ読み出し方法は、
常誘電体層と強誘電体とを積層したゲート絶縁膜を有す
るＭＦＩＳＦＥＴによっても可能に見えるが、ＭＦＩＳ
ＦＥＴの場合には、書き込み時に、強誘電体層に分極を
発生させるための電圧がゲート電極−半導体基板間に印
加されるので、印加する電圧に制約が生じる。つまり、
半導体基板の電位は一般には接地電圧に設定されてお
り、これをメモリセルごとに変化させることは、実際上
困難である。

【００５９】−読み出し動作の変形例− ただし、読み出し動作において、第１分極用電圧印加端
子４から分極用ゲート電極１３にある電圧を印加しても
よい。その場合、浮遊ゲート電極９には常誘電体層１２
の容量結合機能に応じた電圧が印加させることになるの
で、後述するように、浮遊ゲート電極９にＭＩＳＦＥＴ
１のしきい値シフトを確実に起こさせるように適宜調整
することが可能になり、情報の検知精度が向上する。

【００６０】特に、第２分極用電圧印加端子５にも第１
分極用電圧印加端子４と同じ電圧を印加することによ
り、強誘電体キャパシタ３に印加される電圧が低減され
るので、強誘電体層１６の分極状態を変化させることは
なく、リードディスターブを低減することができる。

【００６１】書き込みが終了した後の浮遊ゲート電極９
の電位は、強誘電体層１６の残留分極によって発生する
浮遊ゲート電極９中の電荷量によって定まり、その残留
分極は書き込み電圧Ｖｗの分配比によって決定されるの
で、書きこみ電圧Ｖｗを電源電圧にすると、浮遊ゲート
電極９に発生する電位は電源電圧より必ず低くなる。そ
のため、第１の実施形態のように、読み出し時に浮遊ゲ
ート電極９に外部から電圧を印加しない方法を採ると、
ゲート電極に電源電圧を印加してドライブさせている通
常のＭＩＳＦＥＴに比較して、本実施形態のＭＩＳＦＥ
Ｔ１のドレイン電流が小さくなってしまう。

【００６２】そこで、読み出し時には、第２分極用電圧
印加端子５に電圧を印加することにより、常誘電体層１
２を介して分極用ゲート電極１３から浮遊ゲート電極９
に読み出し用の電圧が加算される。つまり、読み出し時
には、浮遊ゲート電極９の電位が、強誘電体層１６の残
留分極によって誘起される電荷による電位と、分極用ゲ
ート電極１３から容量結合によって浮遊ゲート電極９に
印加される電圧とを加算した値になる。

【００６３】これにより、例えば浮遊ゲート電極９の電
位が情報“１”あるいは“０”のいずれであってもＭＩ
ＳＦＥＴ１のしきい値電圧Ｖｔ以下になってしまう場合
にも、浮遊ゲート電極９の電位を上昇させて、しきい値
電圧Ｖｔ以上（情報“１”のとき）としきい値電圧Ｖｔ
未満（情報“０”のとき）とに制御することができる。
よって、強誘電体層１６の分極によって与えられる浮遊
ゲート電極９の電位を低く設定することが可能となる。
そして、そのことにより、読み出し時に強誘電体層１６
に印加される逆電界を低減できるとともに、スタンバイ
時のリーク電流の低減と、読み出し時のドレイン電流の
増大が達成できる。しかも、読み出し時のみ電流が流れ
るため、低消費電力化が可能となる。

【００６４】また、例えば、複数のＭＩＳＦＥＴ１を直
列に接続して、ＮＡＮＤ型のメモリセルを形成した場合
には、読み出し時に選択メモリセル以外のメモリセルを
オフさせる必要があるが、その際に、分極用ゲート電極
１３からの電圧の印加によってトランジスタのオン・オ
フを制御できるという利点がある。

【００６５】また、本実施形態では、強誘電体キャパシ
タ３を第１層間絶縁膜１４の上に設けたが、強誘電体層
１６を浮遊ゲート電極９に接して形成することにより、
強誘電体キャパシタの下部電極を浮遊ゲート電極９と共
通化することも可能である。

【００６６】また、本実施形態では、情報“１”を書き
込む場合と情報“０”を書き込む場合とでは、第１，第
２分極用電圧印加用端子４，５に印加する電圧を高低が
逆転するようにしたが、本発明における分極の印加方法
はかかる実施形態の方法に限定されるものではない。例
えば、情報“１”を書き込む時の第１，第２分極用電圧
印加端子４，５に印加する電圧は、本実施形態と同じと
し、情報“０”を書き込む時は、第１分極用電圧印加端
子４に負の電圧を印加し、第２分極用電圧印加端子５に
接地電圧０を印加するようにしてもよい。

【００６７】ただし、第１の実施形態の電圧の印加方法
によると、不揮発性半導体記憶素子に負の電位を特別に
設ける必要がないので、本実施形態の不揮発性半導体記
憶素子を通常の論理回路に組み込みやすくなるととも
に、結果として低電圧化を図ることができる点で有利で
ある。

【００６８】（第２の実施形態）図４は、本発明の第２
の実施形態における不揮発性半導体記憶素子（不揮発性
メモリセル）の等価電気回路図である。

【００６９】図４に示すように、本実施形態の不揮発性
半導体記憶素子は、第１の実施形態における半導体記憶
素子の構成に加えて、ＭＩＳＦＥＴ１と電源電圧端子８
との間に設けられたパストランジスタ２５と、パストラ
ンジスタ２５のゲート電極に接続される制御端子２６と
を備えている。なお、本実施形態においても、ＭＩＳＦ
ＥＴ１，常誘電体キャパシタ２，強誘電体キャパシタ
３，第１分極用電圧印加端子４，第２分極用電圧印加端
子５，接地端子７，電源電圧端子８などの部材の構造は
第１の実施形態と同じであるので、不揮発性半導体記憶
素子（不揮発性メモリセル）の構造の図示及び説明を省
略する。

【００７０】パストランジスタ２５のオン・オフは、制
御端子２６からパストランジスタ２５の読み出し用ゲー
ト電極に与えられる電位によって制御される。ＭＩＳＦ
ＥＴ１のドレイン電流を読み出す時のみ、読み出し用ゲ
ート電極にパストランジスタをオンさせる電圧パルスを
印加することによって、読み出し用のソース−ドレイン
間電圧（読み出し信号）が得られる。

【００７１】本実施形態の不揮発性半導体記憶素子によ
ると、第１の実施形態の半導体記憶素子の効果に加え
て、読み出し信号をパルスで与えることができるので、
高速な読み出しが可能となる。

【００７２】（第３の実施形態）図５は、本発明の第３
の実施形態における不揮発性半導体記憶素子の等価回路
図である。

【００７３】図５に示すように、本実施形態の不揮発性
半導体記憶素子は、第１の実施形態における半導体記憶
素子の構成に加えて、ＭＩＳＦＥＴ１の浮遊ゲート電極
９の上に絶縁膜を挟んで設けられた制御ゲート電極２７
と、制御ゲート電極２７に読み出し用電圧を印加するた
めの制御電圧印加端子２８とを備えている。すなわち、
本実施形態の不揮発性半導体記憶装置（不揮発性メモリ
セル）においては、図２（ａ），（ｂ）に示す第１の実
施形態の不揮発性半導体記憶素子におけるＭＩＳＦＥＴ
１，常誘電体キャパシタ２，強誘電体キャパシタ３，第
１分極用電圧印加端子４，第２分極用電圧印加端子５，
接地端子７，電源電圧端子８などに加えて、浮遊ゲート
電極９の上に容量結合用絶縁膜と制御ゲート電極２７と
が積層されていて、さらに、第１，第２層間絶縁膜１
４，１８を貫通して制御ゲート電極に接続されるプラグ
と、このプラグに接続され第２層間絶縁膜の上に延びる
制御電圧印加端子２８とが設けられている。

【００７４】第１の実施形態においては、書き込みが終
了した後の浮遊ゲート電極９の電位は、強誘電体層１６
の残留分極によって発生する浮遊ゲート電極９中の電荷
量によって定まり、その残留分極は書き込み電圧Ｖｗの
分配比によって決定されるので、書きこみ電圧Ｖｗを電
源電圧にすると、浮遊ゲート電極９に発生する電位は電
源電圧より必ず低くなる。そのため、本実施形態のよう
に、読み出し時に浮遊ゲート電極９に外部から電圧を印
加しない方法を採ると、ゲート電極に電源電圧を印加し
てドライブさせている通常のＭＩＳＦＥＴに比較して、
ＭＩＳＦＥＴ１のドレイン電流が小さくなってしまう。

【００７５】それに対し、本実施形態では、読み出し時
には、制御ゲート電極２７に電圧を印加することによ
り、常誘電体層１２を介して分極用ゲート電極１３から
浮遊ゲート電極９に読み出し用の電圧が加算される。つ
まり、読み出し時には、浮遊ゲート電極９の電位が、強
誘電体層１６の残留分極によって誘起される電荷による
電位と、制御ゲート電極２７から容量結合によって浮遊
ゲート電極９に印加される電圧とを加算した値になる。

【００７６】これにより、例えば浮遊ゲート電極９の電
位が情報“１”あるいは“０”のいずれであってもＭＩ
ＳＦＥＴ１のしきい値電圧Ｖｔ以下になってしまう場合
にも、浮遊ゲート電極９の電位を上昇させて、しきい値
電圧Ｖｔ以上（情報“１”のとき）としきい値電圧Ｖｔ
未満（情報“０”のとき）とに制御することができる。
よって、強誘電体層１６の分極によって与えられる浮遊
ゲート電極９の電位を低く設定することが可能となる。
そして、そのことにより、読み出し時に強誘電体層１６
に印加される逆電界を低減できるとともに、スタンバイ
時のリーク電流の低減と、読み出し時のドレイン電流の
増大が達成できる。しかも、読み出し時のみ電流が流れ
るため、低消費電力化が可能となる。

【００７７】また、例えば、複数のＭＩＳＦＥＴ１を直
列に接続して、ＮＡＮＤ型のメモリセルを形成した場合
には、読み出し時に選択メモリセル以外のメモリセルを
オフさせる必要があるが、その際に、制御ゲート電極２
７からの電圧の印加によってトランジスタのオン・オフ
を制御できるという利点がある。

【００７８】特に、第２分極用電圧印加端子５にも制御
電圧印加端子２８と同じ電圧を印加することにより、強
誘電体キャパシタ３に印加される電圧が低減されるの
で、強誘電体層１６の分極状態を変化させることはな
く、リードディスターブを低減することができる。

【００７９】以上の効果は、上記第１の実施形態におい
て、分極用ゲート電極１３に読み出し用電圧を印加する
制御を行なった場合と同じであるが、本実施形態におい
ては、さらに以下のような効果を得ることができる。

【００８０】すなわち、書き込みに必要な端子（第１，
第２分極用電圧印加端子４，５）と、読み出しに必要な
端子（接地端子７，電源電圧端子８及び制御電圧印加端
子２８）とが個別に設けられた構成となるため、読み出
しと書き込みとを同時に行う，いわゆるデュアルポート
メモリとしても使用できることとなる。

【００８１】（第４の実施形態）図６は、本発明の第４
の実施形態の不揮発性論理素子（不揮発性インバータ）
の等価回路図である。図７は、本発明の第４の実施形態
の不揮発性論理素子のチャネル方向に直交する断面にお
ける断面図である。

【００８２】図６及び図７に示すように、本実施形態の
不揮発性論理素子は、電源電圧ＶDDを供給する端子と、
接地電圧Ｖssを供給する端子との間に、ｐチャネル型Ｍ
ＩＳＦＥＴ３０と、ｎチャネル型ＭＩＳＦＥＴ３１とを
直列に接続したインバータ構造を有している。ただし、
ｎチャネル型ＭＩＳＦＥＴ３１は、ｐ型のシリコン基板
１０の基板領域に配置され、ｐチャネル型ＭＩＳＦＥＴ
３０は、ｐ型のシリコン基板１０に設けられたｎウェル
３５に配置されている。また、シリコン基板１０には活
性領域を囲むトレンチ分離用絶縁膜５０が形成されてお
り、ｐチャネル型ＭＩＳＦＥＴ３０が配置されている領
域と、ｎチャネル型ＭＩＳＦＥＴ３１が配置されている
領域とは、トレンチ分離用絶縁膜５０によって互いに分
離絶縁されている。

【００８３】そして、シリコン基板１０の上には、ゲー
ト絶縁膜１１を挟んで、各ＭＩＳＦＥＴ３０，３１のゲ
ート電極として機能する浮遊ゲート電極３２が設けられ
ていて、この浮遊ゲート電極３２に、強誘電体層１６を
有する強誘電体キャパシタ３３と、常誘電体層１２を有
する常誘電体キャパシタ２４とが並列に接続されてい
る。さらに、常誘電体キャパシタ２４の分極用ゲート電
極１３に接続される第１分極用電圧印加端子３７と、強
誘電体キャパシタ３３の上部電極１７に電圧を印加する
ための第２分極用電圧印加端子３８と、出力信号を出力
するための出力端子３９とが設けられている。その他の
構造は、図２（ａ）に示す第１の実施形態における不揮
発性半導体記憶素子に構造と同じであるので、同じ符号
を付して、説明を省略する。また、本実施形態の不揮発
性論理素子のチャネル方向に平行な断面における構造
（ｐチャネル型ＭＩＳＦＥＴ３０及びｎチャネル型ＭＩ
ＳＦＥＴ３１）は、図２（ｂ）に示す構造と基本的に同
じであるので、図示及び説明を省略する。

【００８４】本実施形態の不揮発性論理素子は、ｐチャ
ネル型ＭＩＳＦＥＴ３０とｎチャネル型ＭＩＳＦＥＴ３
１とを直列に接続したインバータ構造を有しており、２
つのＭＦＭＩＳ型ＦＥＴを一体化したものに相当する。
そして、強誘電体層１６の残留分極によって、第１の実
施形態において説明したような不揮発性記憶機能を有し
ている。以下、本実施形態の不揮発性論理素子（不揮発
性インバータ）の書き込み動作，読み出し動作について
説明する。

【００８５】−書き込み動作，読み出し動作− 本実施形態の不揮発性論理素子への情報の書きこみ方法
の基本的な原理は、第１の実施形態と同じである。すな
わち、第１，第２分極用電圧印加端子３７，３８の間に
正又は負の電圧を印加したのち電圧を０に戻すことによ
り、強誘電体キャパシタ３３の強誘電体層１６に残留分
極（例えば、図３に示す点Ａ又はＢに示す残留分極）を
発生させて、浮遊ゲート電極３２に残留分極によって生
じた電荷による電位を発生させる。浮遊ゲート電極３２
の電位は、情報“１”を書きこむ場合には、ｐチャネル
型ＭＩＳＦＥＴ３０がオン状態になり、ｎチャネル型Ｍ
ＩＳＦＥＴ３１がオフ状態になるように設定する。一
方、情報“０”を書き込む場合には、ｐチャネル型ＭＩ
ＳＦＥＴ３０がオフ状態になり、ｎチャネル型ＭＩＳＦ
ＥＴ３１がオン状態になるように、浮遊ゲート電極３２
の電位，つまり残留分極を設定する。このとき、強誘電
体層１６と常誘電体層１２とに対する印加電圧の分配比
は、第１の実施形態で説明したとおりである。

【００８６】そして、本実施形態の不揮発性論理素子へ
の入力信号は、例えば第１分極用電圧印加端子３７への
入力信号が高レベルで、第２分極用電圧印加端子３８へ
の入力信号が低レベルのときを“Ｈ”とし、第１分極用
電圧印加端子３７への入力信号が低レベルで、第２分極
用電圧印加端子３８への入力信号が高レベルのときを
“Ｌ”とする。このとき、第１の実施形態と同様の情報
“１”，“０”の定義付けを行なっておくと、論理信号
“Ｈ”の入力に応じて情報“１”が書き込まれ、論理信
号“Ｌ”の入力に応じて情報“０”が書き込まれる。そ
して、情報“１”が書き込まれている場合は、出力端子
３９から論理信号“Ｌ”が出力され、情報“０”が書き
込まれている場合は、出力端子３９から論理信号“Ｈ”
が出力される。つまり、不揮発性論理素子からは、論理
信号“Ｈ”の入力に応じて論理信号“Ｌ”が出力され、
論理信号“Ｌ”の入力に応じて論理信号“Ｈ”が出力さ
れることになる。この論理信号の出力が、読み出し動作
に相当し、読み出しは、接地端子（図示せず）及び電源
電圧端子（図示せず）への電圧の印加に応じて行なわれ
ることになる。

【００８７】すなわち、本実施形態の不揮発性論理素子
（不揮発性インバータ）を用いると、入力信号の論理と
は逆論理（反転論理）の出力信号が得られる。しかも、
出力信号は、浮遊ゲート電極３２にラッチされた状態で
残っているので、電源を遮断しても情報が残るという，
不揮発性の論理素子（不揮発性インバータ）が得られる
ことになる。一般的なインバータを配置した回路におい
ては、動作中における各インバータの状態が電源の遮断
と共に消えるので、電源が遮断したときには、最初から
演算をやり直す必要がある。また、演算途中で演算を一
時的に停止する場合には、途中の演算結果を記憶装置に
保存する必要がある。それに対し、本実施形態の不揮発
性インバータを用いる場合には、演算途中の状態がその
まま残るので、演算中の一時停止や電源の遮断による途
中の演算結果の消失を考慮する必要がなく、全く新たな
論理回路を構築することが可能になる。

【００８８】なお、本実施形態の不揮発性論理素子と同
等の機能は、第１の実施形態で説明したｎチャネル型の
ＭＦＳＭＩＳ型ＦＥＴと、それと基本的同じ構造でｐチ
ャネル型のＭＦＳＭＩＳ型ＦＥＴとを組み合わせてイン
バータを構成することによっても得られるが、本実施形
態の構造の方が強誘電体キャパシタが１個で済む点で有
利といえる。

【００８９】なお、本実施形態においても、第１の実施
形態と同様に、読み出し動作において、第１分極用電圧
印加端子３７から分極用ゲート電極１３に読み出し用の
電圧を印加してもよい。その場合、浮遊ゲート電極３２
には常誘電体層１２の容量結合機能に応じた電圧が印加
されることになるので、第１の実施形態の変形例で説明
したと同じ効果が得られる。

【００９０】特に、第２分極用電圧印加端子３８にも第
１分極用電圧印加端子３７と同じ電圧を印加することに
より、強誘電体キャパシタ３３に印加される電圧が低減
されるので、強誘電体層１６の分極状態を変化させるこ
とはなく、リードディスターブを低減することができ
る。

【００９１】（第５の実施形態）図８は、本発明の第５
の実施形態における不揮発性論理素子（不揮発性インバ
ータ）の等価回路図である。

【００９２】図８に示すように、本実施形態の不揮発性
論理素子は、第４の実施形態における不揮発性論理素子
の構成に加えて、ｐチャネル型ＭＩＳＦＥＴ３０及びｎ
チャネル型ＭＩＳＦＥＴ３１において、浮遊ゲート電極
３２の上に絶縁膜を挟んで設けられた制御ゲート電極４
０，４１と、制御ゲート電極４０，４１に読み出し用電
圧を印加するための制御電圧印加端子４２，４３とを備
えている。すなわち、本実施形態の不揮発性論理素子
（不揮発性インバータ）においては、図７に示す第４の
実施形態の不揮発性論理素子におけるｐチャネル型ＭＩ
ＳＦＥＴ３０，ｎチャネル型ＭＩＳＦＥＴ３１，常誘電
体キャパシタ２４，強誘電体キャパシタ３３，第１分極
用電圧印加端子３７，第２分極用電圧印加端子３８など
に加えて、浮遊ゲート電極３２の上に容量結合用絶縁膜
と制御ゲート電極４０，４１とが積層されていて、さら
に、第１，第２層間絶縁膜１４，１８を貫通して制御ゲ
ート電極に接続されるプラグと、このプラグに接続され
第２層間絶縁膜の上に延びる制御電圧印加端子４２，４
３とが設けられている。

【００９３】本実施形態によると、第３の実施形態と同
様に、読み出し動作において、制御電圧印加端子４２，
４３から制御ゲート電極４０，４１にある電圧を印加す
ることにより、浮遊ゲート電極３２には容量結合用絶縁
膜の容量結合機能に応じた電圧が印加されることになる
ので、第３の実施形態で説明したと同じ効果が得られ
る。

【００９４】特に、ｐチャネル型ＭＩＳＦＥＴ３０とｎ
チャネル型ＭＩＳＦＥＴ３１とでは、しきい値シフトを
生じさせるための適正なバイアスが異なる場合が多いこ
とを考慮すると、本実施形態では、各制御電圧印加端子
４２，４３に対して個別に制御電圧を印加することが可
能となり、不揮発性インバータの動作の最適化を図るこ
とが容易となる。

【００９５】（第６の実施形態）図９は、本発明の第６
の実施形態における不揮発性論理素子（不揮発性フリッ
プフロップ）の等価回路図である。

【００９６】図９に示すように、本実施形態の不揮発性
論理素子（不揮発性フリップフロップ）は、電源電圧Ｖ
DDを供給する端子と接地電圧Ｖssを供給する端子との間
に、通常の（不揮発性記憶機能を有していない）ｐチャ
ネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴとを各
々２つずつ直列に接続してなる前段インバータ５０を備
えている。そして、後段側に、上記第４の実施形態の構
造を有する後段不揮発性インバータ５１が配置されてい
る。すなわち、後段インバータ５１は、電源電圧ＶDDを
供給する端子と接地電圧Ｖssを供給する端子との間に、
ｐチャネル型ＭＩＳＦＥＴ３０とｎチャネル型ＭＩＳＦ
ＥＴ３１とを直列に配置して構成されている。また、後
段不揮発性インバータ５１には、第４の実施形態と同様
に、各ＭＩＳＦＥＴ３０，３１に共通の浮遊ゲート電極
３２と、浮遊ゲート電極３２に並列に接続される強誘電
体キャパシタ３３と常誘電体キャパシタ２４とが設けら
れている。

【００９７】本実施形態の不揮発性フリップフロップ
に、データ信号Ｄが入力されると、前段インバータ５０
によってデータ信号Ｄが反転され、前段インバータ５０
からデータ信号Ｄの反転信号／Ｄが出力される。そし
て、後段不揮発性インバータ５１の強誘電体キャパシタ
３３には、反転信号／Ｄが印加される一方、常誘電体キ
ャパシタ２４にデータ信号Ｄ（非反転信号）が印加され
る。つまり、強誘電体キャパシタ３３及び常誘電体キャ
パシタに相補的信号が入力される。

【００９８】そして、第４の実施形態で説明したよう
に、常誘電体キャパシタ２４と強誘電体キャパシタ３３
とに印加される電圧の高低に応じて、強誘電体層に残留
分極が生じ、この残留分極によって発生する電荷に応じ
た電圧が浮遊ゲート電極３２に印加される。その結果、
後段不揮発性インバータ５１によって、データ信号Ｄが
“Ｈ”のときには、出力端子５２から信号“Ｌ”が出力
され、データ信号Ｄが“Ｌ”のときには、出力端子５２
から信号“Ｈ”が出力される。

【００９９】すなわち、本実施形態の不揮発性論理素子
は、不揮発性のフリップフロップ回路として機能するこ
とになる。

【０１００】本実施形態の不揮発性のフリップフロップ
回路として機能する不揮発性論理素子によると、図１４
に示す通常のフリップフロップ回路に較べて、データラ
ッチ状態の不揮発化が達成できるとともに、トランジス
タ数が削減できるという効果が得られる。

【０１０１】−変形例− 図１０は、第６の実施形態の変形例における不揮発性論
理素子（不揮発性フリップフロップ）の等価回路図であ
る。

【０１０２】この変形例においては、図９に示す構造に
加えて、前段インバータ５０の出力側配線の分岐線に配
置された中間インバータ５３をさらに備えている。そし
て、中間インバータ５３の出力であるデータ信号Ｄが常
誘電体キャパシタ２４に印加され、前段インバータ５０
の出力である反転信号／Ｄが強誘電体キャパシタ３３に
印加される。

【０１０３】したがって、本変形例の不揮発性論理素子
は、第６の実施形態の論理素子と基本的に同じ作用効果
を発揮することができる。加えて、本変形例では、前段
インバータ５０が出力している時だけ、確実に後段不揮
発性インバータ５１に書き込みが行なわれるので、正確
な書き込み動作が実現し、動作安定性が増すことにな
る。

【０１０４】（その他の実施形態）第３〜第６の実施形
態において、第２の実施形態のパストランジスタ２５
（図４参照）を配置してもよい。

【０１０５】

【発明の効果】本発明によると、ＭＦＭＩＳＦＥＴ型の
構造において、浮遊ゲート電極に強誘電体キャパシタと
常誘電体キャパシタとを並列に接続し、各キャパシタに
分極用電圧印加端子を接続して、分極用電圧印加端子間
に各キャパシタを直列に配置した状態で電圧を印加して
強誘電キャパシタに分極を発生させる構造としたので、
強誘電体層へのリードディスターブが少なくかつ簡便な
不揮発性半導体素子を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の不揮発性半導体記憶
素子（不揮発性メモリセル）の等価回路図である。

【図２】（ａ），（ｂ）は、それぞれ順に、第１の実施
形態の不揮発性半導体記憶素子のチャネル方向に直交す
る断面における断面図、チャネル方向に平行な断面にお
ける断面図である。

【図３】一般的な強誘電体層の電圧−分極のヒステリシ
ス特性を示す図である。

【図４】本発明の第２の実施形態の不揮発性半導体記憶
素子の等価回路図である。

【図５】本発明の第３の実施形態の不揮発性半導体記憶
素子の等価回路図である。

【図６】本発明の第４の実施形態の不揮発性論理素子の
等価回路図である。

【図７】本発明の第４の実施形態の不揮発性論理素子の
チャネル方向に直交する断面における断面図である。

【図８】本発明の第５の実施形態の不揮発性論理素子の
等価回路図である。

【図９】本発明の第６の実施形態の不揮発性論理素子の
等価回路図である。

【図１０】本発明の第６の実施形態の変形例における不
揮発性論理素子の等価回路図である。

【図１１】ＭＦＭＩＳＦＥＴのドレイン電流のキャパシ
タ面積比による分極特性の変化を示す図である。

【図１２】一般的なインバータの等価回路図である。

【図１３】一般的なインバータの断面構造を示す模式断
面図である。

【図１４】一般的なフリップフロップの等価回路図であ
る。

【符号の説明】

１ ＦＥＴ ２ 常誘電体キャパシタ ３ 強誘電体キャパシタ ４ 第１の電極 ５ 第２の電極 ６ フローティング電極 ７ 接地端子 ８ 電源電圧端子 ９ 浮遊ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 路人 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 FR07 GA06 MA06 MA17 MA18 NA01 NA08 5F101 BA62

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成された浮遊ゲート電極と、 上記半導体基板内の上記浮遊ゲート電極の両側方に形成
   された第１導電型のソース・ドレイン領域と、 上記浮遊ゲート電極に接続され、常誘電体層を有する常
   誘電体キャパシタと、 上記浮遊ゲート電極に接続され、強誘電体層を有する強
   誘電体キャパシタと、 上記常誘電体キャパシタ及び強誘電体キャパシタにそれ
   ぞれ接続され、上記強誘電体キャパシタに分極を発生さ
   せるための電圧を印加する第１及び第２分極用電圧印加
   端子とを備えている半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記常誘電体キャパシタの上記誘電体層は、上記浮遊ゲ
   ート電極の上に設けられており、 上記誘電体層の上に設けられた分極用ゲート電極をさら
   に備え、 上記第１分極用電圧印加端子は、上記分極用ゲート電極
   に接続されていて、 上記常誘電体キャパシタは、上記浮遊ゲート電極を下部
   電極とし、上記分極用ゲート電極を上部電極として構成
   されていることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記強誘電体キャパシタは、上記浮遊ゲート電極の上方
   に設けられた下部電極と、上記強誘電体層を挟んで上記
   下部電極に対向する上部電極とを有し、 上記第２分極用電圧印加端子は、上記強誘電体キャパシ
   タの上部電極に接続されていることを特徴とする半導体
   装置。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体装置において、 上記ソース・ドレイン領域のいずれか一方の領域に接続
   され、制御信号によってオン・オフ制御するパストラン
   ジスタをさらに備えていることを特徴とする半導体装
   置。
5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
   の半導体装置において、 上記浮遊ゲート電極の上に設けられた容量結合用絶縁膜
   と、 上記容量結合用絶縁膜の上に設けられた制御ゲート電極
   とをさらに備えていることを特徴とする半導体装置。
6. 【請求項６】 請求項１〜３のうちいずれか１つの半導
   体装置において、 上記半導体基板内の上記浮遊ゲート電極の両側方に設け
   られ、上記第１導電型のソース・ドレイン領域とは離間
   された第２導電型のソース・ドレイン領域をさらに備
   え、 上記２つのソース・ドレイン領域間の領域をチャネル領
   域とする互いに逆導電型のＭＩＳＦＥＴが構成されてい
   て、 不揮発性インバータとして機能することを特徴とする半
   導体装置。
7. 【請求項７】 請求項６記載の半導体装置において、 上記浮遊ゲート電極の上に設けられた２つの容量結合用
   絶縁膜と、 上記各容量結合用絶縁膜の上にそれぞれ設けられた制御
   ゲート電極とをさらに備えていることを特徴とする半導
   体装置。
8. 【請求項８】 請求項６記載の半導体装置において、 上記強誘電体キャパシタ及び常誘電体キャパシタに、相
   補的信号を入力するための前段インバータをさらに備
   え、 不揮発性フリップフロップとして機能することを特徴と
   する半導体装置。
9. 【請求項９】 請求項８記載の半導体装置において、 上記前段インバータと上記強誘電体キャパシタ又は常誘
   電体キャパシタのいずれか一方との間に介設された中間
   インバータをさらに備えていることを特徴とする半導体
   装置。
10. 【請求項１０】 半導体基板と、上記半導体基板の上に
    形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形
    成された浮遊ゲート電極と、上記半導体基板内の上記浮
    遊ゲート電極の両側方に形成された第１導電型のソース
    ・ドレイン領域と、上記浮遊ゲート電極に接続され、常
    誘電体層を有する常誘電体キャパシタと、上記浮遊ゲー
    ト電極に接続され、強誘電体層を有する強誘電体キャパ
    シタと、上記常誘電体キャパシタ及び強誘電体キャパシ
    タにそれぞれ接続され、上記強誘電体キャパシタに分極
    を発生させるための電圧を印加する第１及び第２分極用
    電圧印加端子とを備えている半導体装置の駆動方法であ
    って、 書き込み時には、書き込まれる情報の“０”，“１”に
    応じて、上記第１，第２分極用電圧印加端子への印加電
    圧を高低逆転させることを特徴とする半導体装置の駆動
    方法。
11. 【請求項１１】 請求項１０記載の半導体装置の駆動方
    法において、 読み出し時には、上記第１分極用電圧印加端子に読み出
    し用電圧を印加することを特徴とする半導体装置の駆動
    方法。