JP3692450B2 - 不揮発性ラッチ回路及びその駆動方法 - Google Patents
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Description
【0001】
本発明は、強誘電体を用いた不揮発性メモリ機能を有するラッチ回路、及びその駆動方法に関する。
【背景技術】
【0002】
近年、半導体集積回路を構成するMISトランジスタの微細化とともに、半導体集積回路自体の大規模な集積化が進んでいる。しかしながら、MISトランジスタ等を微細化すると、リーク電流が増大するため、消費電力が増大するという問題が生じている。特に、メモリセルにMISトランジスタを用いるDRAMやSRAMなどにおいては、消費電力の増大は深刻な問題となっている。
【0003】
このため、最近では、電源を切っても情報が保持される不揮発性メモリが注目されている。このような特性から、不揮発性メモリは、電源切断時の状態に復帰するための動作が不要となるため、消費電力の低減が可能となる。そこで、この不揮発性メモリを利用して、不揮発性記憶機能を有する容量部と、情報の書き込み、読み出し等を制御するトランジスタとを一体化したMFMIS(Metal Ferroelectrics Metal Insulator Semiconductor)が提案されている。MFMISは、フローティングゲート型のトランジスタ構造を有するものであり、トランジスタのフローティングゲートとその上部電極であるコントロール電極との間に、容量絶縁膜として強誘電体膜を配置したものである。MFMISは、強誘電体膜に生じる自発分極に応じてトランジスタのしきい値が実効的に変化することを利用したものであり、これによって強誘電体膜中の情報の読み出しを行っている。MFMISを利用したメモリは、一のトランジスタで構成されるため、究極のメモリとして注目されている。
【0004】
このようなMFMISを用いた半導体装置としては、例えば、特開2000−77986号公報(米国特許第6314016号公報と内容同一)に開示されたものがある。この公報に記載の半導体装置は、ラッチ回路などの順序回路を構成するゲート部の出力端に、強誘電体記憶部を結合したものであり、この強誘電体記憶部は、出力端に現れる信号を、この出力信号に対応した分極状態の形で保持するように構成されている。この構成によれば、電源が遮断されても、強誘電体記憶部によってデータを保持することができる。
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところが、MFMIS構造においては、情報の書き込み時と同様に、情報の読み出し時にもMFMISのコントロール電極に電圧を印加することが必要であった。このため、書き込んだ情報を読み出すのに伴って、強誘電体膜へ電圧を印加する回数が増大し、強誘電体膜の特性が劣化するという問題があった。
【0006】
本発明は、上記問題を解決するためになされたものであり、情報の書き込み及び読み出しに伴う強誘電体膜への電圧の印加回数を低減することができ、強誘電体特性の劣化を防止することができる不揮発性ラッチ回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る不揮発性ラッチ回路は、第1の電極、第2の電極、及び前記第1の電極と前記第2の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、前記第1の電極に電圧を印加する第1の入力端子と、入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第2の電極に接続されているインバータ素子と、前記第2の電極に電圧を印加する第2の入力端子と、前記第2の電極と第2の入力端子との間に接続され、前記第2の電極に印加される電圧を切り換えるスイッチング素子と、前記スイッチング素子にオン・オフを切り換えるための電圧を印加する第3の入力端子とを備え、前記インバータ素子は、当該インバータ素子のしきい値よりも低いLowレベルの電圧が前記入力部に印加されると前記出力部にHighを出力し、そのしきい値よりも高いHighレベルの電圧が前記入力部に印加されると前記出力部にLowを出力し、前記第1の入力端子に電圧を印加し、かつ前記スイッチング素子をオフにした際に前記強誘電体膜に残留する分極によって前記第2の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高くなっている。
【0008】
また、本発明に係る不揮発性ラッチ回路の駆動方法は、第1の電極、第2の電極、及び前記第1の電極と前記第2の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、前記第1の電極に電圧を印加する第1の入力端子と、 入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第2の電極に接続されているインバータ素子と、前記第2の電極に電圧を印加する第2の入力端子と、前記第2の電極と第2の入力端子との間に接続され、前記第2の電極に印加される電圧を切り換えるスイッチング素子と、前記スイッチング素子にオン・オフを切り換えるための電圧を印加する第3の入力端子とを備え、前記インバータ素子は、前記インバータ素子のしきい値よりも低いLowレベルの電圧が前記入力部に印加されると前記出力部にHighを出力し、そのしきい値よりも高いHighレベルの電圧が前記入力部に印加されると前記出力部にLowを出力し、前記スイッチング素子をオフにした状態で前記第1の入力端子にHighレベルの電圧を印加し、次いでLowレベルの電圧を印加した際に前記強誘電体膜に残留する分極によって前記第2の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高い、不揮発性ラッチ回路の駆動方法であって、前記不揮発性ラッチ回路の駆動方法は、Highレベルラッチステップ、Lowレベルラッチステップ、およびリセットステップを有し、前記Highレベルラッチステップは、第1の書き込みサブステップと前記第1の書き込みサブステップに続く第1の読み出しサブステップとを有し、前記第1の書き込みサブステップでは、前記第2の入力端子に前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加するとともに、前記第3の入力端子にHighレベルの電圧を印加して前記スイッチング素子をオンにすることにより、前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いLowレベルの電圧にし、前記第1の読み出しサブステップでは、前記前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いLowレベルの電圧に維持し、前記Lowレベルラッチステップは、第2の書き込みサブステップと前記第2の書き込みサブステップに続く第2の読み出しサブステップとを有し、前記第2の書き込みサブステップでは、前記第3の入力端子にLowレベルの電圧を印加することにより前記スイッチング素子をオフにした状態で、前記第1の入力端子にHighレベルの電圧を印加して、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧を生じさせ、前記第2の読み出しサブステップでは、前記スイッチング素子をオフにした状態で、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧を維持させ、前記リセットステップでは、前記第2の入力端子に前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加するとともに、前記スイッチング素子をオンにするものである。
【0009】
(第1実施形態)
以下、本発明に係る不揮発性ラッチ回路の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態に係る不揮発性ラッチ回路の概略構成を示す電気回路図である。
【0010】
図1に示すように、この不揮発性ラッチ回路10は、強誘電体キャパシタ1、PMISFET3とNMISFET4とからなるCMOSインバータ素子2、及びリセット用NMISFET5を備えている。
【0011】
強誘電体キャパシタ1は、第1及び第2の電極1a,1bと、これらの電極1a,1bの間に介挿された強誘電体膜1cとで構成されている。第1の電極1aは、リセット端子(第1の入力端子)Treに接続される一方、第2の電極1bは、プラグ、配線等の導電部材を介して、PMISFET3のゲート電極3g及びNMISFET4のゲート電極4gに接続されている。強誘電体膜1cを構成する強誘電体材料としては、種々のものを挙げることができるが、例えば、タンタル酸ストロンチウムビスマス(Y1:SrBi2TaO9)を挙げることができる。このとき、タンタル酸ストロンチウムビスマスの結晶性を向上させると、強誘電体のヒステリシスループの角型比を良好にすることができる。
【0012】
インバータ素子2は入力部Aおよび出力部Bを有している。このインバータ素子2はしきい値を有している。このインバータ素子2は、そのしきい値よりも高いHighレベルの電圧が入力部Aに印加されると、出力部BにLowが出力される。一方、インバータ素子2は、そのしきい値よりも低いLowレベルの電圧が入力部Aに印加されると、出力部BにHighが出力される。
【0013】
このようなインバータ素子2としては、図1に示すような、CMOSインバータ素子2を挙げることができる。このCMOSインバータ素子2を以下、詳細に説明する。
【0014】
CMOSインバータ素子2を構成するPMISFET3及びNMISFET4は、電源電圧Vddを供給する電源端子Tddと接地電圧Vssを供給する接地端子Tssとの間に直列に接続されている。PMISFET3は、基板3bと、この基板3bにおけるチャネル領域上に設けられたゲート絶縁膜3i及びゲート電極3gとを備えており、チャネル領域の両側にはソース領域3sとドレイン領域3dとがそれぞれ形成されている。また、ソース領域3sは、上記した電源端子Tddに接続され、ドレイン領域3dは、出力端子Toutに接続されている。
【0015】
NMISFET4もPMISFET3と同様の構成を有しており、基板4b、ゲート絶縁膜4i、及びゲート電極4gを備え、基板4bのチャネル領域の両側に、ソース領域4sとドレイン領域4dとがそれぞれ形成されている。また、このNMISFET4のソース領域4sは、上記した接地端子Tssに接続され、ドレイン領域4dは、PMISFET3のドレイン領域3dと同じ出力端子Toutに接続されている。本実施形態では、PMISFET3のゲート電極3gと、NMISFET4のゲート電極4gとが、例えばポリシリコン膜からなる共通の導体膜によって一体的に構成されている。そして、これら2つのゲート電極3g,4gが、このラッチ回路10における共通のフローティングゲートFGを構成している。2つのゲート電極3g,4gは、必ずしも一体的に形成する必要はなく、電気的に接続されていればよい。なお、図1に示すように、CMOSインバータ2において、信号が入力される部分Aが本発明の入力部に相当し、信号が出力される部分Bが本発明の出力部に相当する。
【0016】
リセット用NMISFET5は、フローティングFGと電圧切り換え用端子(第2の入力端子)Tplとの間に接続されており、フローティングゲートFGに印加する電圧を切り換えるためのスイッチング素子を構成している。また、このリセット用NMISFET5のゲート電極5gは、セット端子(第3の入力端子)Tseに接続されており、このセット端子Tseからの入力信号によってリセット用NMISFET5がオン・オフされるようになっている。なお、このリセット用NMISFET5はセット端子Tseからの入力信号に基づいてオン・オフができればよく、NMISFETに代えてPMISFETなど、他のスイッチング素子を用いても良い。
【0017】
このように構成されたラッチ回路10では、リセット端子Tre及びセット端子Tseにそれぞれ印加される電圧と、各MISFET3,4の基板3b,4bに印加される電圧との高低関係に応じて、強誘電体キャパシタ1の強誘電体膜1cの分極状態が制御される。そして、この強誘電体膜1cの分極に応じて各MISFET3,4のオン・オフ状態、さらには出力端子Toutから出力される出力信号Soutの論理値を制御することが可能となっている。すなわち、強誘電体膜の分極状態に応じて、出力信号Soutを高論理値“1(High)”又は低論理値“0(Low)”に保持することが可能となっている。以下、この点について詳述する。
【0018】
図2(a),(b)は、それぞれ順に、この不揮発性ラッチ回路における強誘電体キャパシタ及びMISキャパシタ(常誘電体キャパシタ)の直列構造を示す回路図、及び強誘電体膜のヒステリシス特性を示す図である。図2(a)に示すように、この不揮発性ラッチ回路10におけるMFMIS構造は、MFM−MIM(Metal Ferroelectrics Metal - Metal Insulator Metal)構造として表される。このMFM−MIM構造は、強誘電体キャパシタ1の各電極1a,1b及び強誘電体膜1cと、2つのMISFET3,4の各MISキャパシタ(ゲート電極3g,4g、基板3b,4b、ゲート絶縁膜3i,4i)とによって構成されている。すなわち、MFM−MIM構造は、各MISFET3,4における各基板3b,4bとリセット端子Treとの間に、強誘電体キャパシタ1と、2つのMISFET3,4の各MISキャパシタとが直列に接続されたものである。なお、図2(a)では、2つのMISFET3,4の各ゲート絶縁膜3i,4iは、1つのMISキャパシタにおける絶縁膜として表示されている。また、強誘電体キャパシタ1の容量はCfで表され、常誘電体キャパシタの容量はCcで表されている。
【0019】
ここで、リセット端子Treに正の電圧Vppを印加し、各MISFETの基板3b,4bを接地すると、強誘電体キャパシタ1には電圧Vfが分配され、常誘電体キャパシタには電圧Vcが印加される。そして、各キャパシタには、印加された電圧に応じて、電荷Qf,Qcがそれぞれ誘起される。このとき、強誘電体キャパシタ1の電荷Qfは、電圧Vfに応じて図2(b)に示すようなヒステリシス特性を示す。ここでは、強誘電体膜1c内に、電極1a側がプラスで電極1b側がマイナスの分極が生じている状態を正の分極と定義する。
【0020】
一方、常誘電キャパシタの電荷Qcは、電圧Vfに応じて、下記の式(I)
で表される変化を示す。したがって、図2(b)に示すように、式(I)であわをされる直線L1とヒステリシス特性との交点Aが、このときの動作点である。
【0021】
次に、リセット端子Treの電圧をVppから0に戻すと、常誘電体キャパシタにおける電荷Qcと分配電圧Vcとの関係は、以下の式(II)のようになる。
【0022】
したがって、図2(b)に示すように、式(II)で表される直線L2とヒステリシス特性との交点Bが、このときの動作点である。このように、強誘電体キャパシタ1の強誘電体膜1cに分極が保持されている状態では、リセット端子Treの電圧が0Vになると、強誘電体膜1cには、−Vαの電位が現れる。ここで、強誘電体膜1cの電圧は、第1の電極1aが正で第2の電極1bが負のときを正の電圧としているのでフローティングゲートFGの電位は、正の電位である保持電位Vαになる。
【0023】
図3(a),(b)は、それぞれ順に、この不揮発性ラッチ回路中のインバータ素子部分のみを抜き出した回路図、及び入力信号の電圧変化に対する出力信号の変化特性を示す図である。以下では、本実施形態のインバータ素子の特性について説明する。
【0024】
ここでは、図3(a)に示すように、PMISFET3とNMISFET4との共通ゲートであるフローティングゲートFGに、入力信号Sinが入力されたときに、出力端子Toutから出力信号Soutが出力されるものとする。図3(b)に示すように、入力信号Sinの電圧がPMISFET4のしきい値電圧Vtp以下の範囲においては、出力信号は高論理値“1(High)”であり、入力信号Sinの電圧がNMISFET4のしきい値Vtn以上の範囲においては、出力信号Soutは低論理値“0(Low)”になる。そして、入力信号Sinの電圧がPMISFET3のしきい値電圧Vtpを超えてNMISFET4のしきい値Vtnよりも低い範囲では、出力信号Soutは高論理値“1”から低論理値“0”までの間の中間の値となる。このような特性は、一般的なインバータの入出力特性と同じである。そこで、本実施形態においては、フローティングゲートFGにおける保持電位Vαがしきい値電圧Vtn以上になるように構成し、保持電位Vαによってインバータ素子からの出力信号Soutが低論理値“0”になるようにしている。
【0025】
次に、上記のように構成された不揮発性ラッチ回路の駆動方法について説明する。
【0026】
(A.第1の駆動方法)
図4(a),(b)は、それぞれ順に、第1の駆動方法を示すタイミングチャート、及び強誘電体膜の電圧−分極特性図である。図4(a)において、期間(1)は高論理値“1”の書き込み期間、期間(2)は高論理値“1”の読み出し期間、期間(3)は低論理値“0”の書き込み期間、期間(4)は低論理値“0”の読み出し期間、期間(5)はリセット期間をそれぞれ示している。
【0027】
期間(1)および期間(2)から「Highレベルラッチステップ」が構成されている。
【0028】
期間(3)および期間(4)から「Lowレベルラッチステップ」が構成されている。
【0029】
期間(5)から「リセットステップ」が構成されている。なお、一般的に、NMISFET4の基板4bは接地電位Vssに、PMISFET3の基板3bは電源電圧Vddにそれぞれ保持されている。以下、図4(a)を参照しつつ第1の駆動方法における各期間の動作を説明する。
【0030】
(1)高論理値“1”の書き込み期間
この期間(1)は「第1の書き込みサブステップ」に相当する。
【0031】
ここでは、まず、リセット端子Tre及び電圧切り換え用端子Tplの電圧を0V(Low)にする。そして、セット端子Tseに正の電圧Vdd(High)を印加して、リセット用NMISFET5をオン状態にする。これにより、フローティングゲートFGおよび入力部Aの電位が0Vになる。その結果、PMISFET3がオンとなる一方、NMISFET4がオフとなり、インバータ素子2の出力端子Toutからの出力信号Soutは“1”、すなわちHigh(Vdd)となる。つまり、出力部BにHighが出力されることになる。このとき、リセット端子Treに印加される電圧は0Vであるため、強誘電体キャパシタ1に印加される電圧は0Vであり、分極量も0であるので、図4(b)に示すように、点0がこの期間(1)の動作点になる。なお、ここでは、電圧切り換え用端子Tplに印加される電圧を0Vとして説明したが、インバータ素子2のしきい値以下の電圧であればよい。但し、インバータ素子2の動作を確実にするという観点からは、電圧切り換え用端子Tplに印加される電圧は0Vであることが好ましい。以下、この(1)高論理値“1”の書き込み期間において電圧切り換え用端子Tplに印加された電圧が0Vであったとして説明する。
【0032】
(2)高論理値“1”の読み出し期間
この期間(2)は「第1の読み出しサブステップ」に相当する。
【0033】
ここでは、期間(1)の終了後、セット端子Tseの電圧を0Vに戻す。このように、セット端子Tseの電圧を0Vにし、リセット用NMISFET5をオフ状態にしても、リセット端子Treの電圧が0VのままであるのでフローティングゲートFGの電位は0Vのまま(すなわち、インバータ素子2のしきい値電圧よりも低い電位のまま)である。
【0034】
したがって、PMISFET3,NMISFET4はそれぞれオン、オフのままであり、出力信号Soutも高論理値“1”のままである。このとき、期間(2)におけるフローティングゲートFGの電位は期間(1)と同じであるので、図4(b)に示す点0が期間(2)の動作点になる。
【0035】
(3)低論理値“0”の書き込み期間
この期間(3)は「第2の書き込みサブステップ」に相当する。
【0036】
期間(2)の終了に続いて、セット端子Tseの電圧を0Vのまま、リセット端子Treの電圧を正の電圧Vpp(High)とする。このとき、リセット用NMISFET5はオフのままであるため、正の電圧Vppは、強誘電体キャパシタ1と、各MISFET3,4の各MISキャパシタとの容量比に応じて、強誘電体キャパシタ1と常誘電体キャパシタ(MISキャパシタ)とにそれぞれ電圧Vf,Voxが印加される。そのため、フローティングゲートFGおよび入力部Aの電位は、正の電位Voxになる。この正の電位Voxは、PMISFET3のしきい値電圧Vtp以上で、且つNMISFET4のしきい値電圧Vtn以上であるため、PMISFET3はオフとなる一方、NMISFET4はオンとなり、インバータ2の出力信号Soutは、低論理値“0”すなわち、Low(0V)となる。つまり、出力部BにLowが出力される。このとき、電圧Vppが強誘電体キャパシタ1と常誘電体キャパシタとに分配されて、強誘電体キャパシタ1に印加される電圧Vfが十分に高くなると、強誘電体膜1cの分極は十分に飽和されるため、図4(b)に示す点Aが期間(3)の動作点になる。このように強誘電体膜1cの分極を十分に飽和するには、電圧Vppをセット端子Tseに印加する電圧Vddよりも大きくしておくことが好ましい。
【0037】
(4)低論理値“0”の読み出し期間
この期間(4)は「第2の読み出しサブステップ」に相当する。
【0038】
期間(3)の終了後、セット端子Tseの電圧を0Vのまま、リセット端子Treの電圧を0Vに戻す。上述したように、強誘電体キャパシタ1と2つのMISFET3,4の各MISキャパシタとのカップリングにより、フローティングゲートFGおよび入力部Aには正の電圧Vαが保持される。この保持電圧Vαは、PMISFET3及びNMISFET4のしきい値電圧Vtp,Vtn以上であるため、PMISFET3のオフと、NMISFET4のオンが維持されて、インバータ素子2の出力信号Soutは、低論理値“0”となる。このとき、強誘電体キャパシタ1に保持される電圧はVαであるため、図4(b)に示す点Bがこの期間の動作点になる。
【0039】
(5)リセット期間
最後に、セット端子Tseに正の電圧Vddを印加して、リセット用NMISFET5をオン状態にする。このとき、電圧切り換え用端子Tplの電圧は0Vであるため、フローティングゲートFGの電位は0Vになる。その結果、PMISFET3がオン、NMISFET4がオフとなり、出力信号は、高理論値“1”、つまりHigh(Vdd)となる。このとき、リセット端子Treの電圧は0Vであるため、強誘電体膜キャパシタ1に蓄積される電荷が除去され、動作状態は点0に戻る。
【0040】
以上のような駆動を行うことにより、高論理値“1(High)”及び低論理値“0(Low)”の書き込み及びそれに続く読み出しをそれぞれ実現することができ、ラッチ回路として機能する。すなわち、本実施形態では、セット端子Treの入力が、次の期間で読み出されるように構成されている。例えば、図4(a)に示すように、期間(1)でのセット端子Treの入力がHighのとき、次の期間(2)ではHighが読み出される。一方、期間(3)でのセット端子Tseの入力がLowのときは、次の期間(4)でLowが読み出される。そして、これに続く期間(5)でセット端子TseにHighを入力すると、初期状態に戻る。
【0041】
このようにして、図1に示す回路は不揮発性のラッチ回路として動作する。つまり、図1に示す回路は強誘電体キャパシタ1により不揮発性となる。HighレベルラッチステップおよびLowレベルラッチステップについては、以下の通りである。
【0042】
すなわち、期間(1)および期間(2)からなるHighレベルラッチステップでは、まず期間(1)において電圧切り換え端子Tplに0V(Low)が、セット端子Tseに正の電圧Vdd(High)が入力される。このセット端子Tseに入力された「High」の信号は、その後の期間(2)において出力部Bに「High」として出力される。なお、期間(1)では、リセット端子Treは任意であるが、インバータ素子2に影響を与えないという観点から、リセット端子Treに印加される電圧は、電圧切り換え端子Tplと同電圧(好ましくは0v)を印加しておくことが好ましい。
【0043】
期間(3)および期間(4)からなるLowレベルラッチステップでは、期間(3)においてセット端子Tseに0v(Low)が入力される。このセット端子Tseに入力された「Low」の信号は、その後の期間(4)において出力部Bに「Low」として出力される。このようにして、図1に示す回路は不揮発性のラッチ回路として動作する。本発明においては、リセット端子Treに正の電圧Vpp(High)が入力される期間(3)におけるフローティングゲートFGおよび入力部Aの電位が、インバータ素子2のしきい値よりも大きくなければならないが、リセット端子Treに0v(Low)が入力される期間(4)においても、フローティングゲートFGおよび入力部Aの電位が、インバータ素子2のしきい値よりも大きくなければならない。このためには、スイッチング素子5をオフにした状態(期間(2)〜期間(4))で、リセット端子TreにVpp(High)が印加された後にLow(0v)が印加された際に、強誘電体膜1cに残留する分極によって第2の電極1b、フローティングゲートFG、および入力部Aに生じる電圧が、インバータ素子2のしきい値よりも高いことが必要である。
【0044】
図4(a)では、セット端子TseにHigh、Lowの順で入力があった場合、つまり期間(1)から(5)の駆動がこの順で行われる場合について説明したが、これ以外の駆動が可能なのは勿論である。例えば、セット端子TseにHighが連続して入力される場合には、このスイッチング素子は、期間(1)及び(2)の駆動を繰り返すことになる。一方、セット端子TseにLowが連続して入力されると、期間(3)から(5)の駆動を繰り返す。また、セット端子TseにLow、Highの順で入力がなされると、期間(3)から(5)の駆動の後に期間(1)及び(2)の駆動が行われる。
【0045】
また、本実施形態によれば、期間(2)及び期間(4)に示すように、新たに電圧を印加せずに、高論理値“1”及び低論理値“0”の読み出しを行うことできるため、強誘電体膜1cに電圧を印加する回数が減少し、強誘電体特性の劣化を抑制することができる。しかも、この駆動方法では、強誘電体キャパシタ1のヒステリシスループの上側(正の分極)のみを用いており、分極反転をしていないため、強誘電体膜1cの疲労特性を良好にすることができる。さらに、この駆動方法では、高論理値“1”及び低論理値“0の判別をインバータの出力電位によって検出することができるため、センスアップによる検出より簡便になっている。
【0046】
(B.第2の駆動方法)
図5(a),(b)は、それぞれ順に、第2の駆動方法を示すタイミングチャート、及び強誘電体膜の電圧−分極特性図である。図5(a)において、期間(1)は高論理値“1”の書き込み期間、期間(2)は高論理値“1”の読み出し期間、期間(3)は低論理値“0”の書き込み期間、期間(4)は低論理値“0”の読み出し期間、期間(5)はリセット期間をそれぞれ示している。以下、図5(a)を参照しつつ第2の駆動方法における各期間の動作を説明する。
【0047】
(1)高論理値“1”の書き込み期間
まず、第1の駆動方法と同様に、セット端子Tseに正の電圧Vdd(High)を印加して、リセット用NMISFET5をオン状態にする。これにより、電圧切り換え用端子Tplの電圧が0Vであるため、フローティングゲートFGの電位が0Vになる。その結果、PMISFET3がオンになる一方、NMISFET4がオフとなり、インバータ素子の出力端子Toutからの出力信号Soutは“1”、すなわちHigh(Vdd)となる。このとき、強誘電体キャパシタ1に印加される電圧は0Vであり、分極量も0であるので、図5(b)に示すように、点0がこの期間(1)の動作点になる。
【0048】
(2)高論理値“1”の読み出し期間
次に、セット端子Tseの電圧を0V(Low)に戻してセット用NMISFET5をオフ状態にする。このとき、リセット端子Treの電圧が0Vのままであるので、フローティングゲートFGの電位は0Vである。したがって、PMISFET3、NMISFET4はそれぞれオン、オフのままであり、出力信号Soutも高論理値“1”のままである。このとき、期間(2)におけるフローティングゲートFGの電位は期間(1)と同じであるので、図5(b)に示す点0が期間(2)の動作点になる。
【0049】
(3)低論理値“0”の書き込み期間
まず、セット端子Tseの電圧を正の電圧Vdd(High)とし、リセット用NMISFET5をオン状態にする(期間(3)−a)。これにより、フローティングゲートFGの電位が0Vになる。そして、セット端子Tseに正の電圧Vddを印加してから時間t1が経過したときに、リセット端子Treの電圧を電圧Vddよりも高い正の電圧Vppとする(期間(3)−b)。このとき、電圧切り換え端子Tplの電圧が0Vで、リセット用NMISFET5がオンであるため、フローティングゲートFGの電位が0Vとなる。そのため、リセット端子Treの電圧Vppが、強誘電体キャパシタ1に印加される電圧となる。この場合、上記第1の駆動方法とは異なり、電圧切り換え端子Tplの電圧が0Vで、リセット用NMISFET5がオンであるため、インバータ素子のゲート絶縁膜3i,4iに電圧が印加されない。このように、インバータ素子のゲート絶縁膜3i,4iに電圧が分配されないことから、強誘電体キャパシタ1に印加される電圧が比較的低くても、強誘電体膜1cの分極は十分に飽和される。このときの動作点は、図5(b)に示す点A’になる。ここまでの期間(3)−a,(3)−bでは、フローティングゲートFGの電位が0Vであるため、PMISFET3がオン、NMISFET4がオフとなり、インバータ素子の出力信号Soutは高論理値“1”、すなわちHigh(Vdd)である。
【0050】
そして、リセット端子Treに正の電圧Vppを印加してから時間t2が経過したときに、セット端子Tseの電圧を0Vに戻す。これにより、リセット用NMISFET5がオフになるため、フローティングゲートFGの電位は正の電位Voxになる。この正の電位Voxは、PMISFET3及びNMISFET4のしきい値電圧Vtp,Vtn以上であるため、PMISFET3がオフ、NMISFET4がオンとなり、インバータの出力信号Soutは低論理値“0”、つまりLow(0V)となる(期間(3)−c)。このときの動作点は、上記期間(3)−bと同じであり、点Eである。
【0051】
(4)低論理値“0”の読み出し期間
次に、リセット端子Treの電圧を0Vに戻す。上述したように、強誘電体キャパシタ1と2つのMISFET3,4の各MISキャパシタとのカップリングにより、フローティングゲートFGには正の電圧Vαが保持される。この保持電圧Vαは、PMISFET3及びNMISFET4のしきい値電圧Vtp,Vtn以上であるため、PMISFET3がオフ、NMISFET4がオンとなり、インバータ素子の出力信号Soutは、低論理値“0”となる。このとき、強誘電体キャパシタ1に保持される電圧はVαであるため、図5(b)に示す点B’がこの期間の動作点になる。
【0052】
(5)リセット期間
最後に、セット端子Tseに正の電圧Vddを印加して、リセット用NMISFET5をオン状態にする。これにより、電圧切り換え用端子Tplの電圧が0Vであるため、フローティングゲートFGの電位が0Vになる。その結果、PMISFET3がオン、NMISFET4がオフとなり、出力信号は、高理論値“1”、つまりHigh(Vdd)となる。このとき、リセット端子Treの電圧は0Vであるため、強誘電体膜キャパシタ1に蓄積される電荷が除去され、図5(b)に示すように、動作状態は点0に戻る。
【0053】
以上のような駆動を行うことにより、第1の駆動方法と同様に、高論理値“1”及び低論理値“0”の書き込み及びそれに続く読み出しを行うことができ、ラッチ回路として機能する。つまり、期間(1)でセット端子Tseの入力がHighの場合は期間(2)でHighが読み出され、期間(3)−cでセット端子Tseの入力がLowの場合は期間(4)でLowが読み出される。また、期間(2)及び(3)で、新たな電圧を印加せずに読み出しができるため、強誘電体膜1cに電圧を印加する回数が減少し、強誘電体特性の劣化を抑制することができる。
【0054】
さらに、第1の駆動方法と異なり、期間(3)−bにおいて強誘電体キャパシタ1に電圧を印加するとき、フローティングゲートFGの電位を0Vにし、常誘電体キャパシタに電圧が印加されないようにしているため、リセット端子Treに印加された電圧がそのまま強誘電体膜1cに印加される。そのため、インバータ素子の各MISFETキャパシタに電圧が分配されないため、第1の駆動方法に比べて、書き込み時の電圧を低くできるという利点がある。
【0055】
(C.第3の駆動方法)
図6(a),(b)は、それぞれ順に、第3の駆動方法を示すタイミングチャート、及び強誘電体膜の電圧−分極特性図である。図6(a)において、期間(1)は高論理値“1”の書き込み期間、期間(2)は高論理値“1”の読み出し期間、期間(3)は低論理値“0”の書き込み期間、期間(4)は低論理値“0”の読み出し期間、期間(5)はリセット期間をそれぞれ示している。以下、図6(a)を参照しつつ第3の駆動方法における各期間の動作を説明する。
【0056】
(1)高論理値“1”の書き込み期間
まず、セット端子Tseに正の電圧Vddを印加して、リセット用NMISFET5をオン状態にする。これにより、電圧切り換え用端子Tplの電圧が0Vであるため、フローティングゲートFGの電位が0Vになる。その結果、PMISFET3がオン、NMISFET4がオフとなり、インバータ素子の出力端子Toutからの出力信号Soutは“1”、つまりHigh(Vdd)となる(期間(1)−a)。このとき、強誘電体キャパシタ1に印加される電圧は0Vであり、分極量も0であるので、図6(b)に示すように、点0がこの期間(1)の動作点になる。
【0057】
続いて、セット端子Tseに正の電圧Vddを印加してから時間t3が経過したときに、電圧切り換え用端子Tplの電圧を0V(Low)から正の電圧Vpp(High)にする。リセット端子Treの電圧は、はじめから0V(Low)に保持されているため、強誘電体膜1cに印加される電圧は0Vから−Vppに変化し、負の方向の分極が誘起される。したがって、図6(b)に示す動作点は、点0から点Cへ移動する。このとき、フローティングゲートFGの電位は正の電位Vppになり、PMISFET3及びNMISFET4のしきい値電圧Vtp、Vtn以上であるため、PMISFET3がオフ、NMISFET4がオンになり、インバータの出力信号Soutは低論理値“0”、つまりLow(0V)となる(期間(1)−b)。
【0058】
次に、電圧切り換え用端子Tplに正の電圧Vppを印加してから時間t4が経過したときに、印加電圧を0Vに戻す。これにより、フローティングゲートFGの電位が0Vになるため、PMISFET3がオン、NMISFET4がオフになり、インバータ素子の出力端子Toutからの出力信号Soutは“1”となる。このとき、強誘電体膜1cに印加される電圧は−Vppから0Vに変化するため、動作点は、図6(b)に示す点Cから点Dへ移動する(期間(1)−c)。
【0059】
(2)高論理値“1”の読み出し期間
次に、セット端子Tseの電圧を0Vに戻す。このように、セット端子Tseの電圧を0Vにし、リセット用NMISFET5をオフ状態にしても、リセット端子Treの電圧が0VのままであるのでフローティングゲートFGの電位は0Vである。したがって、PMISFET3がオン、NMISFET4がオフに維持されるため、出力信号Soutも高論理値“1”、つまりHigh(Vdd)のままである。このとき、期間(2)におけるフローティングゲートFGの電位は期間(1)−cと同じであるので、図6(b)に示す点0が期間(2)の動作点になる。
【0060】
(3)低論理値“0”の書き込み期間
ここでの駆動は、第2の駆動方法の期間(3)と同じである。まず、セット端子Tseの電圧を正の電圧Vddし、リセット用NMISFETをオン状態にする(期間(3)−a)。これにより、フローティングゲートFGの電位が0Vになる。このときの動作点は、図6(b)に示す点Dのままである。
【0061】
そして、セット端子Tseに正の電圧Vddを印加してから時間t5が経過したときに、リセット端子Treの電圧を電圧Vddよりも高い正の電圧Vppとする(期間(3)−b)。このとき、フローティングゲートFGの電位が0Vであるため、強誘電体キャパシタ1に印加される電圧はVppとなり、図6(b)に示すように、動作点は点Dから点Eに移動する。この場合、電圧切り換え用端子Tplが0Vでリセット用NMISFET5がオンであり、インバータ素子のゲート絶縁膜3i,4iに電圧が分配されないので、強誘電体キャパシタ1に印加される電圧が比較的低くても、強誘電体膜1cの分極は十分に飽和される。ここまでの期間(3)−a,(3)−bでは、フローティングゲートFGの電位が0Vであるため、PMISFET3がオン、NMISFET4がオフとなり、インバータ素子の出力信号Soutは高論理値“1”である。
【0062】
そして、リセット端子Treに正の電圧Vppを印加してから時間t6が経過したときに、セット端子Tseの電圧を0Vに戻す。これにより、フローティングゲートFGの電位は正の電位Voxになる。この正の電位Voxは、PMISFET3及びNMISFET4のしきい値電圧Vtp,Vtn以上であるため、PMISFET3がオフ、NMISFET4がオンとなり、インバータの出力信号Soutは低論理値“0”、つまりLow(0V)となる(期間(3)−c)。このときの動作点は、上記期間(3)−bと同じであり、点Eである。
【0063】
(4)低論理値“0”の読み出し期間
次に、リセット端子Treの電圧を0Vに戻す。上述したように、強誘電体キャパシタ1と2つのMISFET3,4の各MISキャパシタとのカップリングにより、フローティングゲートFGには正の電圧Vαが保持される。この保持電圧Vαは、PMISFET3及びNMISFET4のしきい値電圧Vtp,Vtn以上であるため、PMISFET3がオフ、NMISFET4がオンとなり、インバータ素子の出力信号Soutは、低論理値“0(Low)”となる。このとき、強誘電体キャパシタ1に保持される電圧はVαであるため、図6(b)に示す点Fがこの期間の動作点になる。
【0064】
(5)リセット期間
最後に、セット端子Tseに正の電圧Vddを印加して、リセット用NMISFET5をオン状態にする。これにより、電圧切り換え用端子Tplの電圧が0Vであるため、フローティングゲートFGの電位が0Vになる。その結果、強誘電体膜キャパシタ1に蓄積される電荷が除去されるため、図6(b)に示すように、動作状態は点0に戻る。このとき、PMISFET3がオン、NMISFET4がオフとなるため、出力信号Soutは、低論理値“1(High)”となる。
【0065】
以上のような駆動を行うことにより、第1及び第2の駆動方法で示した効果を得ることができる。さらに、この第3の駆動方法では、期間(1)の高論理値“1”の書き込み時において、低論理値“0”の書き込み時とは逆方向の分極を誘起させており、強誘電体キャパシタのヒステリシスループの上側のみならず下側も用いている。このように、強誘電体膜1cの分極反転を行うステップを設けると、フローティングゲートFGに蓄積される電荷を除去するため、保持電圧を安定に保つことができる。また、ヒステリシス特性がずれるのを防止することができ、正常な動作を維持することができる。なお、本駆動方法においても、セット端子Tseの入力と同じ論理値が次の期間で読み出されるようになっており、スイッチング素子をラッチ回路として機能させることができる。
【0066】
以上のように、本実施形態に係る不揮発性ラッチ回路によれば、上記のような
駆動方法を行うことで、高論理値及び低論理値の書き込み及びそれに続く読み出しを行うことができ、ラッチ回路として機能する。しかも、新たに電圧を印加せずに、高論理値“1”及び低論理値“0”の読み出しを行うことできるため、強誘電体膜1cに電圧を印加する回数が減少し、強誘電体特性の劣化を抑制することが可能となる。
【0067】
また、本実施形態に係る不揮発性ラッチ回路では、インバータ素子としてCMOSインバータを用いているため、次のような利点がある。すなわち、本実施形態においては、常誘電体キャパシタの容量Ccが、互いに並列に接続されたPMISFET3及びNMISFET4のゲート絶縁膜3i,4iの合計面積によって定まるので、従来のMFMIS構造に比べると、常誘電体キャパシタの容量Ccが大きくなる。したがって、各MISFET3,4の各基板3b,4bとリセット端子Treとの間に印加される電圧の強誘電体キャパシタ1への分配比が、従来のMFMIS構造に比べると大きくなる。その結果、ラッチ回路を低電圧によって駆動することが可能となる。また、保持電圧Vαを高くすることが容易になり、読み出しの精度を向上することができる。
【0068】
次に、上記不揮発性ラッチ回路10を用いた半導体集積回路の例を説明する。
【0069】
(第2実施形態)
図7は、本発明の第2実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【0070】
同図に示すように、本実施形態の半導体集積回路は、多数のロジックトランジスタなどを集積してなる2つの論理ブロック(Logic block)11,12を備えており、これら論理ブロック11,12は、パストランジスタ14(NMISFET)を介して配線13によって互いに接続されている。また、このパストランジスタ14には、上記第1実施形態で説明した不揮発性ラッチ回路10が接続されている。そして、この不揮発性ラッチ回路10の出力信号Sout がパストランジスタ14のゲートに印加され、パストランジスタ14のオン・オフが制御されるようになっている。
【0071】
以上の構成によれば、論理ブロック11,12間に介設されたパストランジスタ14のオン・オフが、不揮発性ラッチ回路10の出力信号Sout によって制御されるので、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路10の出力信号Sout の論理値を、電源の切断直前の状態のまま維持することができる。
【0072】
すなわち、電源の切断直前において不揮発性ラッチ回路10の出力信号Soutが低論理値“0”であった場合には、電源の復帰後も、不揮発性ラッチ回路10の出力信号Sout が低論理値“0”であり、論理ブロック11,12間に信号は伝達されない。一方、電源の切断直前において不揮発性ラッチ回路10の出力信号Sout が高論理値“1”であった場合には、電源の復帰後も、不揮発性ラッチ回路10の出力信号Sout が高論理値“1”であり、論理ブロック11,12間に信号が伝達される。したがって、消費電力の低減と回路動作の高速化とを図ることができる。
【0073】
本実施形態の半導体集積回路は、リコンフィグラブル回路への応用が可能である。リコンフィグラブル回路とは、半導体集積回路(LSI)の製造後においても回路の仕様の変更を伴う書き換えを可能にする回路である。この回路では、回路設計から動作確認までの期間を短縮することができ、動作確認を回路設計に短期間かつ容易に反映することが可能となる。その一例として、FPGA(Filed Programmable Gate Array)がある。FPGAは、プログラム素子として、マルチプレクサやルックアップテーブルを用いて論理を切り換えるのに用いられる。また、FPGAには、プログラムを格納する素子として、EPROM又はEEPROMを用いたRAMタイプ、FuseまたはAnti−Fuseを用いた高速タイプがある。
【0074】
近年は、書き換え可能で高速なSRAM型ラッチ回路を用いたものが使用されている。従来のSRAM型ラッチ回路では、電源が投入されている間、出力をある値に保持し、書き換えをすることが可能であるが、電源を切った場合、揮発性のため情報を保持することはできない。また、少なくとも5個のトランジスタを使用しているため面積が大きい。さらに、従来のSRAMベースのFPGAでは、電源切断の前にSRAM型ラッチ回路の記憶情報をEEPROM等の不揮発性記憶回路に伝達し、電源復帰時に不揮発性記憶回路から各SRAM型ラッチ回路に記憶情報を伝達していた。そのため、電源復帰後において、SRAM型ラッチ回路の電源切断前の状態への復帰が遅いという難点があった。
【0075】
これに対し、本実施形態の半導体集積回路においては、各ラッチ回路が不揮発性を有しているため、電源切断後に電源を復帰したときに、別の記憶回路から記憶情報を伝達する必要がないため、電源投入後における回路の復帰は速いという利点がある。
【0076】
ところで、上記半導体集積回路では、不揮発性ラッチ回路を1つ用いているが、これを複数用いて図8に示すような半導体集積回路を構成することもできる。同図に示すように、この半導体集積回路は、論理ブロック15と、これ以外の他の論理ブロックやメモリ回路(いずれも図示せず)に接続される多数の配線16と、これら各配線16と論理ブック15とを接続するための分岐配線17とを備えており、各分岐配線17には、パストランジスタ18が設けられている。また、各パストランジスタ18には、第1実施形態で示した不揮発性ラッチ回路10が接続されている。そして、不揮発性ラッチ回路10の出力信号Soutは、各パストランジスタ18のゲートに印加されており、パストランジスタ18のオン・オフが制御されるようになっている。
【0077】
上記の例では、メモリのデコーダ回路のように、論理ブロック15からの出力信号が供給される配線を切り換えることが可能な半導体集積回路に、不揮発性ラッチ回路10を適用している。この構成により、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路10の出力信号Soutの論理値を、電源の切断直前の状態のまま維持することができる。したがって、消費電力の低減と回路動作の高速化とを図ることができる。
【0078】
(第3の実施形態)
図9は、本発明の第3実施形態における半導体集積回路の構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、4入力型のマルチプレクサ回路であって、4つの入力端子Tin1〜Tin4と、1つの出力端子Tout'とを備え、2段のセレクト回路30A,30Bによって、各入力端子Tin1〜Tin4の入力信号のうちいずれか1つを選択して出力端子Tout'から出力するように構成されている。前段のセレクト回路30Aには、第1実施形態の不揮発性ラッチ回路10Aと、各入力端子Tin1〜Tin4の入力信号をそれぞれ受ける4つのパストランジスタ20A〜20Dと、不揮発性ラッチ回路10Aの出力を反転するためのインバータ21とが配置されている。
【0079】
そして、2つの入力端子Tin1,Tin2の入力を受ける2つのパストランジスタ20A,20Bのうち一方のパストランジスタ20Aのゲートは、不揮発性ラッチ回路10Aの出力信号Sout1を受け、他方のパストランジスタ20Bのゲートは、インバータ21を介して出力信号Sout1の反転信号を受ける。また、2つの入力端子Tin3,Tin4の入力を受ける2つのパストランジスタ20C,20Dのうち一方のパストランジスタ20Cのゲートは、不揮発性ラッチ回路10Aの出力信号Sout1を受け、他方のパストランジスタ20Dのゲートは、インバータ21を介して出力信号Sout1の反転信号を受ける。
【0080】
後段のセレクト回路30Bには、第1実施形態の不揮発性ラッチ回路10Bと、各パストランジスタ20A,20Bからの出力を受けるパストランジスタ22Aと、各パストランジスタ20C,20Dからの出力を受けるパストランジスタ22Bと、不揮発性ラッチ回路10Bの出力を反転するためのインバータ23とが配置されている。そして、2つのパストランジスタ22A,22Bのうち一方のパストランジスタ22Aのゲートは、不揮発性ラッチ回路10Bの出力信号Sout2を受け、他方のパストランジスタ22Bのゲートは、インバータ23を介して出力信号Sout2の反転信号を受ける。
【0081】
本実施形態においても、マルチプレクサ回路の入出力関係が、不揮発性ラッチ回路10A,10Bの出力信号Sout1,Sout2によって制御され、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路10A,10Bの出力信号Sout1,Sout2の論理値が電源の切断直前の状態のまま維持される。したがって、消費電力の低減と回路動作の高速化とを図ることができる。
【0082】
(第4実施形態)
図10は、本発明の第4実施形態における半導体集積回路の構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、2入力型のルックアップテーブル回路であって、2つの入力端子Tin1,Tin2と、第1実施形態の構成を有する4つの不揮発性ラッチ回路10A〜10Dと、1つの出力端子Tout'とを備えている。そして、2段のセレクト回路31A,31Bによって、各不揮発性ラッチ回路10A〜10Dの出力信号Sout1〜Sout4のうちいずれか1つを選択して出力端子Tout'から出力するように構成されている。前段のセレクト回路31Aには、各不揮発性ラッチ回路10A〜10Dの出力信号Sout1〜Sout4をそれぞれ受ける4つのパストランジスタ25A〜25Dと、入力端子Tin1からの入力信号を反転するためのインバータ24とが配置されている。
【0083】
そして、2つの不揮発性ラッチ回路10A,10Bの出力信号Sout1,Sout2を受ける2つのパストランジスタ25A,25Bのうち一方のパストランジスタ25Aのゲートは、入力端子Tin1からの入力信号を受け、他方のパストランジスタ25Bのゲートは、インバータ24を介して入力信号の反転信号を受ける。また、2つの不揮発性ラッチ回路10C,10Dの出力信号Sout3,Sout4を受ける2つのパストランジスタ25C,25Dのうち一方のパストランジスタ25Cのゲートは、入力端子Tin1からの入力信号を受け、他方のパストランジスタ25Dのゲートは、インバータ24を介して入力信号の反転信号を受ける。
【0084】
後段のセレクト回路31Bには、入力端子Tin2と、各パストランジスタ25A,25Bからの出力を受けるパストランジスタ27Aと、各パストランジスタ25C,25Dからの出力を受けるパストランジスタ27Bと、入力端子Tin2からの入力信号を反転するためのインバータ26とが配置されている。そして、2つのパストランジスタ27A,27Bのうち一方のパストランジスタ27Aのゲートは、入力端子Tin2からの入力信号を受け、他方のパストランジスタ27Bのゲートは、インバータ26を介して入力信号の反転信号を受ける。
【0085】
本実施形態のルックアップテーブル回路においては、不揮発性ラッチ回路10A〜10Dの出力信号Sout1〜Sout4によって、16種類のブール代数の論理の切換が可能である。そして、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路10A〜10Dの出力信号Sout1〜Sout4の論理値が電源の切断直前の状態のまま維持されるので、ルックアップテーブル回路の切断直前の記憶情報がそのまま保持されている。したがって、第2,第3実施形態と同様に、消費電力の低減と回路動作の高速化とを図ることができる。
【0086】
以上、本発明の実施形態について説明したが、本発明はこれら実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。例えば、上記各実施形態では、PMISFET及びNMISFETからなるCMOSによってインバータ素子を構成しているが、これに限定されるものではない。入力部AがHighとなった際にオフになり、Lowになった際にオンになるのであれば、PMISFET3に代えて他のスイッチング素子を用いても良い。同様に、入力部AがHighとなった際にオンになり、Lowになった際にオフになるのであれば、PMISFET4に代えて他のスイッチング素子を用いても良い。また、インバータ素子としては、公知のインバータ素子を用いることができる。例えばトランジスタに抵抗を接続することで、本発明のインバータ素子を構成することもできる。
【0087】
また、上記実施形態では、リセット用NMISFET5をスイッチング素子として用いているが、本発明のスイッチング素子としては、これ以外のものを用いることもでき、強誘電体キャパシタの第2の電極に印加される電圧を切り換えることができるものであれば、特には限定されない。
【0088】
さらに、上記実施形態では、強誘電体キャパシタの材料としてY1を用いたが、分極においてヒステリシス特性を有する材料であれば他の強誘電体材料、例えば、チタン酸ビスマス、チタン酸鉛等を用いることができる。また、電荷の偏りを利用してデータを保持するポリフッ化ビニデン三フッ化エチレン共重合体(P(VDF/TrFE))などの高分子化合物を用いることもできる。
【産業上の利用可能性】
【0089】
本発明により、情報の書き込み及び読み出しに伴う強誘電体膜への電圧の印加回数を低減することができ、強誘電体特性の劣化を防止することができる不揮発性ラッチ回路及びその駆動方法が提供される。
【図面の簡単な説明】
【0090】
【図1】本発明の第1実施形態に係る不揮発性ラッチ回路の構成を示す電気回路である。
【図2】図1の不揮発性ラッチ回路における強誘電体キャパシタ及び常誘電体キャパシタの直列構造を示す回路図、図2(b)は強誘電体膜のヒステリシス特性を示す図である。
【図3】図1の不揮発性ラッチ回路中のインバータ素子を抜き出した回路図、図3(b)は入力信号の電圧変化に対する出力信号の変化特性を示す図である。
【図4】第1の駆動方法を示すタイミングチャート、図4(b)はこのときの強誘電体膜の分極特性図である。
【図5】第2の駆動方法を示すタイミングチャート、図5(b)はこのときの強誘電体膜の分極特性図である。
【図6】第3の駆動方法を示すタイミングチャート、図6(b)はこのときの強誘電体膜の分極特性図である。
【図7】本発明の第2実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【図8】本発明の第2実施形態に係る半導体集積回路の他の構成を示すブロック回路図である。
【図9】本発明の第3実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【図10】本発明の第4実施形態に係る半導体集積回路の構成を示すブロック回路図である。
Claims (21)
- 第1の電極、第2の電極、及び前記第1の電極と前記第2の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、
前記第1の電極に電圧を印加する第1の入力端子と、
入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第2の電極に接続されているインバータ素子と、
前記第2の電極に電圧を印加する第2の入力端子と、
前記第2の電極と第2の入力端子との間に接続され、前記第2の電極に印加される電圧を切り換えるスイッチング素子と、
前記スイッチング素子に、オン・オフを切り換えるための電圧を印加する第3の入力端子と
を備え、
前記インバータ素子は、当該インバータ素子のしきい値よりも低いLowレベルの電圧が前記入力部に印加されると前記出力部にHighを出力し、そのしきい値よりも高いHighレベルの電圧が前記入力部に印加されると前記出力部にLowを出力し、
前記第1の入力端子に電圧を印加し、かつ前記スイッチング素子をオフにした際に前記強誘電体膜に残留する分極によって前記第2の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高い、不揮発性ラッチ回路。 - 前記インバータ素子は、第1のMISFETと、第2のMISFETとからなる相補型MOSインバータからなり、
前記第1のMISFETは、第1のゲート電極、第1のゲート絶縁膜、第1のソース領域、及び第1のドレイン領域を有し、
前記第2のMISFETは、第2のゲート電極、第2のゲート絶縁膜、第2のソース領域、及び第2のドレイン領域を有し、
前記第1のゲート電極と前記第2のゲート電極とが前記入力部に接続されており、
前記第1のドレイン電極と前記第2のドレイン電極とが前記出力部に接続されており、
前記第1のソース領域には前記第1のソース領域が高電位となる電圧が印加され、
前記第2のソース領域には前記第2のソース領域が低電位となる電圧が印加され、
前記第1のMISFETは、前記入力部に前記インバータ素子のしきい値よりも低いLowレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧が印加されるとオフになり、
前記第2のMISFETは、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも低いLowレベルの電圧が印加されるとオフになる、請求項1に記載の不揮発性ラッチ回路。 - 前記第2のMISFETのしきい値電圧が、前記インバータ素子のしきい値電圧となっている、請求項2に記載の不揮発性ラッチ回路。
- 前記第1のMISFETがp型であり、前記第2のMISFETがn型である、請求項2に記載の不揮発性ラッチ回路。
- 前記第1のソース領域を高電位とさせる電圧が正の電源電圧である、請求項2に記載の不揮発性ラッチ回路。
- 前記第2のソース領域を低電位とさせる電圧が接地電圧である、請求項2に記載の不揮発性ラッチ回路。
- 前記インバータ素子のしきい値よりも低いLowレベルの電圧が接地電圧である、請求項1に記載の不揮発性ラッチ回路。
- 前記強誘電体膜は、タンタル酸ストロンチウムビスマスで構成されている、請求項1に記載の不揮発性ラッチ回路。
- 第1の電極、第2の電極、及び前記第1の電極と前記第2の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、
前記第1の電極に電圧を印加する第1の入力端子と、
入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第2の電極に接続されているインバータ素子と、
前記第2の電極に電圧を印加する第2の入力端子と、
前記第2の電極と第2の入力端子との間に接続され、前記第2の電極に印加される電圧を切り換えるスイッチング素子と、
前記スイッチング素子に、オン・オフを切り換えるための電圧を印加する第3の入力端子と
を備え、
前記インバータ素子は、前記インバータ素子のしきい値よりも低いLowレベルの電圧が前記入力部に印加されると前記出力部にHighを出力し、そのしきい値よりも高いHighレベルの電圧が前記入力部に印加されると前記出力部にLowを出力し、
前記スイッチング素子をオフにした状態で前記第1の入力端子にHighレベルの電圧を印加し、次いでLowレベルの電圧を印加した際に前記強誘電体膜に残留する分極によって前記第2の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高い、不揮発性ラッチ回路の駆動方法であって、
前記不揮発性ラッチ回路の駆動方法は、Highレベルラッチステップ、Lowレベルラッチステップ、およびリセットステップを有し、
前記Highレベルラッチステップは、第1の書き込みサブステップと前記第1の書き込みサブステップに続く第1の読み出しサブステップとを有し、
前記第1の書き込みサブステップでは、前記第2の入力端子に前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加するとともに、前記第3の入力端子にHighレベルの電圧を印加して前記スイッチング素子をオンにすることにより、前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いLowレベルの電圧にし、
前記第1の読み出しサブステップでは、前記前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いLowレベルの電圧に維持し、
前記Lowレベルラッチステップは、第2の書き込みサブステップと前記第2の書き込みサブステップに続く第2の読み出しサブステップとを有し、
前記第2の書き込みサブステップでは、前記第3の入力端子にLowレベルの電圧を印加することにより前記スイッチング素子をオフにした状態で、前記第1の入力端子にHighレベルの電圧を印加して、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧を生じさせ、
前記第2の読み出しサブステップでは、前記スイッチング素子をオフにした状態で、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧を維持させ、
前記リセットステップでは、前記第2の入力端子に前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加するとともに、前記スイッチング素子をオンにする、不揮発性ラッチ回路の駆動方法。 - 前記第2の書き込みサブステップでは、
前記第2の入力端子に前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加するとともに、前記スイッチング素子をオンにし、
次いで前記スイッチング素子をオンにした状態で第1の入力端子にHighレベルの電圧を印加し、
そして前記第1の入力端子にHighレベルの電圧を印加した状態で前記スイッチング素子をオフにする、
請求項9に記載の不揮発性ラッチ回路の駆動方法。 - 前記第1の書き込みサブステップでは、
前記第2の入力端子に前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加すると共に、前記第3の入力端子にHighレベルの電圧を印加して前記スイッチング素子をオンにすると共に、
次いで前記スイッチング素子をオンにした状態を維持したまま、前記第2の入力端子に前記インバータ素子のしきい値よりも高いHighレベルの電圧を印加し、
そして前記スイッチング素子をオンにした状態を維持したまま、前記インバータ素子のしきい値よりも低いLowレベルの電圧を印加する、
請求項10に記載の不揮発性ラッチ回路の駆動方法。 - 前記インバータ素子は、第1のMISFETと、第2のMISFETとからなる相補型MOSインバータからなり、
前記第1のMISFETは、第1のゲート電極、第1のゲート絶縁膜、第1のソース領域、及び第1のドレイン領域を有し、
前記第2のMISFETは、第2のゲート電極、第2のゲート絶縁膜、第2のソース領域、及び第2のドレイン領域を有し、
前記第1のゲート電極と前記第2のゲート電極とが前記入力部に接続されており、
前記第1のドレイン電極と前記第2のドレイン電極とが前記出力部に接続されており、
前記第1のソース領域には前記第1のソース領域が高電位となる電圧が印加され、
前記第2のソース領域には前記第2のソース領域が低電位となる電圧が印加され、
前記第1のMISFETは、前記入力部に前記インバータ素子のしきい値よりも低いLowレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧が印加されるとオフになり、
前記第2のMISFETは、前記入力部に前記インバータ素子のしきい値よりも高いHighレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも低いLowレベルの電圧が印加されるとオフになる、請求項9に記載の不揮発性ラッチ回路の駆動方法。 - 前記第2のMISFETのしきい値電圧が、前記インバータ素子のしきい値電圧となっている、請求項12に記載の不揮発性ラッチ回路の駆動方法。
- 前記第1のMISFETがp型であり、前記第2のMISFETがn型である、請求項12に記載の不揮発性ラッチ回路の駆動方法。
- 前記第1のソース領域を高電位とさせる電圧が正の電源電圧である、請求項12に記載の不揮発性ラッチ回路の駆動方法。
- 前記第2のソース領域を低電位とさせる電圧が接地電圧である、請求項12に記載の不揮発性ラッチ回路の駆動方法。
- 前記インバータ素子のしきい値よりも低いLowレベルの電圧が接地電圧である、請求項9に記載の不揮発性ラッチ回路の駆動方法。
- 前記強誘電体膜は、タンタル酸ストロンチウムビスマスで構成されている、請求項9に記載の不揮発性ラッチ回路の駆動方法。
- 前記第1の入力端子に印加されるHighレベルの電圧は、前記第3の入力端子に印加されるHighレベルの電圧よりも高い、請求項9に記載の不揮発性ラッチ回路の駆動方法。
- 前記第1の読み出しサブステップでは、前記第1の入力端子に、前記インバータ素子のしきい値よりも低い電圧が印加されている、請求項9に記載の不揮発性ラッチ回路の駆動方法。
- 前記インバータ素子のしきい値よりも低いLowレベルの電圧が接地電圧である、請求項20に記載の不揮発性ラッチ回路の駆動方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002374496 | 2002-12-25 | ||
JP2002374496 | 2002-12-25 | ||
PCT/JP2003/015958 WO2004059838A1 (ja) | 2002-12-25 | 2003-12-12 | 不揮発性ラッチ回路及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3692450B2 true JP3692450B2 (ja) | 2005-09-07 |
JPWO2004059838A1 JPWO2004059838A1 (ja) | 2006-05-11 |
Family
ID=32677298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004562866A Expired - Fee Related JP3692450B2 (ja) | 2002-12-25 | 2003-12-12 | 不揮発性ラッチ回路及びその駆動方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6845032B2 (ja) |
JP (1) | JP3692450B2 (ja) |
CN (1) | CN1322672C (ja) |
AU (1) | AU2003289062A1 (ja) |
WO (1) | WO2004059838A1 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004173168A (ja) * | 2002-11-22 | 2004-06-17 | Fujitsu Ltd | マルチプレクサ回路 |
US20050190597A1 (en) * | 2004-02-27 | 2005-09-01 | Yoshihisa Kato | Semiconductor device |
DE102005006119B4 (de) * | 2005-02-10 | 2008-09-25 | Lisa Dräxlmaier GmbH | Rollo mit weicher Oberfläche |
DE102005019884B3 (de) * | 2005-04-28 | 2006-07-13 | Lisa Dräxlmaier GmbH | Rollo eben zur Umgebungsfläche |
DE102005050825B4 (de) * | 2005-10-24 | 2009-02-12 | Lisa Dräxlmaier GmbH | Flachbahn-Rolloabdeckung |
US20070216231A1 (en) * | 2006-03-15 | 2007-09-20 | Eaton Corporation | Switch module apparatus, single switch apparatus, and vehicle including the same |
JP2010508768A (ja) * | 2006-11-01 | 2010-03-18 | ガンボ・ロジック・インコーポレーテッド | プログラマブル・ロジック用電荷捕獲不揮発性スイッチ・コネクタ |
JP4512752B2 (ja) * | 2008-10-30 | 2010-07-28 | 独立行政法人産業技術総合研究所 | 再構成可能集積回路 |
US9481323B2 (en) * | 2008-12-03 | 2016-11-01 | Jason M. Hipshier | Flexible interior trim component having a smooth surface |
WO2010109963A1 (ja) * | 2009-03-26 | 2010-09-30 | 株式会社 東芝 | 不揮発性プログラマブルロジックスイッチ |
US7990749B2 (en) * | 2009-06-08 | 2011-08-02 | Radiant Technology, Inc. | Variable impedance circuit controlled by a ferroelectric capacitor |
EP2494594B1 (en) * | 2009-10-29 | 2020-02-19 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device |
EP2887395B1 (en) * | 2009-11-20 | 2019-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile latch circuit and logic circuit, and semiconductor device using the same |
CN104658598B (zh) | 2009-12-11 | 2017-08-11 | 株式会社半导体能源研究所 | 半导体器件、逻辑电路和cpu |
PL2569186T3 (pl) | 2010-05-12 | 2015-10-30 | Johnson Controls Tech Co | Elastyczny składnik wykończenia wnętrza, mający widoczną powierzchnię integralnej powłoki |
US8508276B2 (en) | 2010-08-25 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including latch circuit |
TWI525614B (zh) | 2011-01-05 | 2016-03-11 | 半導體能源研究所股份有限公司 | 儲存元件、儲存裝置、及信號處理電路 |
CN102714493B (zh) * | 2011-01-20 | 2015-05-06 | 松下电器产业株式会社 | 非易失性闩锁电路及非易失性触发电路 |
CN102763331B (zh) * | 2011-02-07 | 2014-11-26 | 松下电器产业株式会社 | 非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置 |
TWI567735B (zh) | 2011-03-31 | 2017-01-21 | 半導體能源研究所股份有限公司 | 記憶體電路,記憶體單元,及訊號處理電路 |
JP5886128B2 (ja) | 2011-05-13 | 2016-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR102093909B1 (ko) | 2011-05-19 | 2020-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 회로 및 회로의 구동 방법 |
KR102081792B1 (ko) | 2011-05-19 | 2020-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 연산회로 및 연산회로의 구동방법 |
US9762246B2 (en) * | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
JP6013680B2 (ja) | 2011-05-20 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI570730B (zh) | 2011-05-20 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
JP6041707B2 (ja) | 2012-03-05 | 2016-12-14 | 株式会社半導体エネルギー研究所 | ラッチ回路および半導体装置 |
JP5607093B2 (ja) | 2012-03-08 | 2014-10-15 | 株式会社東芝 | ルックアップテーブル回路 |
US9058892B2 (en) | 2012-03-14 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and shift register |
US9571103B2 (en) | 2012-05-25 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Lookup table and programmable logic device including lookup table |
JP6250955B2 (ja) * | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
US8873308B2 (en) | 2012-06-29 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
EP2870604B1 (en) * | 2012-07-06 | 2018-11-14 | Radiant Technologies, Inc. | Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption |
JP6272713B2 (ja) * | 2013-03-25 | 2018-01-31 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス及び半導体装置 |
JP6329843B2 (ja) | 2013-08-19 | 2018-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9997227B2 (en) | 2015-12-18 | 2018-06-12 | Intel Corporation | Non-volatile ferroelectric logic with granular power-gating |
WO2019005880A1 (en) | 2017-06-27 | 2019-01-03 | Shanghai Yanfeng Jinqiao Automotive Trim Systems Co. Ltd. | VEHICLE INTERIOR COMPONENT |
TWI825878B (zh) * | 2022-07-28 | 2023-12-11 | 國立陽明交通大學 | 金屬鐵電金屬場效應電晶體、金屬鐵電金屬場效應電晶體陣列及其操作方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
JP3644664B2 (ja) * | 1998-10-15 | 2005-05-11 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
US6233169B1 (en) * | 1998-11-06 | 2001-05-15 | Rohm Co., Ltd. | Signal storing circuit semiconductor device, gate array and IC-card |
JP2000293989A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 強誘電体容量を用いたシャドーramセル及び不揮発性メモリ装置並びにその制御方法 |
JP2001283584A (ja) * | 2001-02-09 | 2001-10-12 | Hitachi Ltd | 半導体メモリ |
-
2003
- 2003-12-12 AU AU2003289062A patent/AU2003289062A1/en not_active Abandoned
- 2003-12-12 CN CNB2003801077848A patent/CN1322672C/zh not_active Expired - Fee Related
- 2003-12-12 JP JP2004562866A patent/JP3692450B2/ja not_active Expired - Fee Related
- 2003-12-12 WO PCT/JP2003/015958 patent/WO2004059838A1/ja active Application Filing
-
2004
- 2004-02-25 US US10/785,031 patent/US6845032B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1742431A (zh) | 2006-03-01 |
JPWO2004059838A1 (ja) | 2006-05-11 |
US20040164778A1 (en) | 2004-08-26 |
CN1322672C (zh) | 2007-06-20 |
US6845032B2 (en) | 2005-01-18 |
AU2003289062A1 (en) | 2004-07-22 |
WO2004059838A1 (ja) | 2004-07-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050606 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3692450 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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