JP2002015563A - 強誘電体メモリの基準電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルから読み出したデータが“１”ま
たは“０”のいずれであるのかを、センスアンプで正し
く判定できるように、正確な基準電位を発生する基準電
圧発生回路を提供する。 【解決手段】 この基準電圧発生回路３は、強誘電体キ
ャパシタ(２-１〜２-ｎ)とトランジスタ(１-１〜１-ｎ)
からなる基準電圧発生用リファレンスメモリセル(１-１
〜１-ｎ)が、同一の基準ビット線８に接続されている。
この複数個のリファレンスメモリセル(１-１〜１-ｎ)の
うち、第１の論理データ“１”を書き込むリファレンス
セルと第２の論理データ“０”を書き込むリファレンス
セルとを選択できる。したがって、記憶用メモリセル１
１に応じた最適な基準電圧を発生できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモリ
に使用して好適な基準電圧発生回路に関するものであ
る。

【０００２】

【従来の技術】一般に、記憶装置は、そのメモリセルに
蓄積された電荷量をデータとして記憶し、そこから発生
する電圧と、ある基準となる電圧とを比較することによ
って論理的にデータ“１”であるかデータ“０”である
かを判定する。このため、記憶装置は、基準となる電圧
を発生する基準電圧発生回路を備える。

【０００３】この基準電圧を発生させる回路としては様
々な方式が提案されているが、強誘電体キャパシタをメ
モリセルに用いる強誘電体メモリに最適な方式として、
本発明者が出願した特開平９-２６５７８５号公報(米国
特許５７３７２６０)に開示したものがある。この方式
の基準電圧発生回路は、メモリセルと同様に、強誘電体
キャパシタを用い、逆方向に分極させた１対のキャパシ
タをショートさせることで中間位を発生させ、基準電位
を作成するものである。

【０００４】この方式の基準電圧発生回路を備えた従来
の不揮発性半導体記憶回路を図２に示す。この記憶回路
は、メモリセル１０と、基準電圧発生回路２０と、セン
スアンプ３０を備える。メモリセル１０は、ｎチャネル
電界効果トランジスタ(ＦＥＴ)１１と強誘電体キャパシ
タ１２とで構成される。このトランジスタ１１のゲート
電極はワード線１７に接続されている。また、トランジ
スタ１１のソース電極は強誘電体キャパシタ１２の第１
電極に接続され、トランジスタ１１のドレイン電極はビ
ット線１８に接続されている。また、強誘電体キャパシ
タ１２の第２電極はプレート線１９に接続されている。

【０００５】ここで、図３に、強誘電体キャパシタの特
性を示す。図３に示すように、強誘電体キャパシタは、
与えられた電界によって分極が発生し、キャパシタに誘
起される電荷量Ｑはヒステリシス特性を持つ。図３で
は、横軸で、強誘電体キャパシタの両電極間に印加する
電圧Ｅを表している。この強誘電体キャパシタは、製造
直後の状態(すなわち、まだ一度も電界が印加されてい
ない状態(電圧Ｅ＝０))では、分極しておらず、Ａ点で
示すように、発生する電荷量も０である。次に、電界を
かけると(電圧Ｅ＞０)、強誘電体キャパシタは分極し、
電界に比例して電荷Ｑが発生する。その後、電界を与え
続けても分極が増加しなくなり、Ｂ点に達する。この分
極量を飽和分極値と呼ぶ。次に、Ｂ点から印加電界を減
らして、Ｃ点に達し、電圧Ｅが０になっても、分極量は
０にならず、ある電荷Ｑを保持する。この状態を残留分
極と呼ぶ。そして、さらに、印加する電界を負にする
と、分極が反転し、Ｄ点に達すると、Ｂ点の場合と同様
に、それ以上に分極量が増加しない負の飽和分極値に達
する。そして、このＤ点から、再度、電界を正方向に増
加させ、Ｅ点に達し、電圧Ｅ＝０に達しても、このキャ
パシタはある電荷Ｑを保持する。この状態を、Ｃ点と同
様、残留分極と呼ぶ。強誘電体キャパシタは、上述のよ
うなヒステリシス特性を持つので、メモリセルとして強
誘電体キャパシタを用いた場合、その分極の反転と残留
分極を利用することで、情報を不揮発に保持できる。

【０００６】したがって、図２の強誘電体キャパシタ１
２は、メモリセル１０の記憶素子として機能し、強誘電
体キャパシタ１２の分極方向が、メモリセル１０内に記
憶される論理データを決定する。すなわち、強誘電体キ
ャパシタ１２の分極方向の違いによって、“１”データ
と“０”データに対応する２つの異なる電位がビット線
１８に出力される。

【０００７】一方、基準電圧発生回路２０は、ｎチャネ
ル電界効果トランジスタ２１,２２および強誘電体キャ
パシタ２５,２６で構成されている。このトランジスタ
２１のゲート電極は基準ワード線２７に接続され、トラ
ンジスタ２１のソース電極は強誘電体キャパシタ２５の
第１電極に接続されている。また、トランジスタ２１の
ドレイン電極は基準ビット線２８に接続され、強誘電体
キャパシタ２５の第２電極は基準プレート線２９に接続
されている。

【０００８】同様に、トランジスタ２２のゲートは、基
準ワード線２７およびトランジスタ２１のゲート電極に
接続されている。また、トランジスタ２２のソース電極
は、強誘電体キャパシタ２６の第１電極に接続されてい
る。さらに、トランジスタ２２のドレイン電極は、基準
ビット線２８に接続されている。また、強誘電体キャパ
シタ２６の第２電極は、基準プレート線２９に接続され
ている。この強誘電体キャパシタ２５,２６は、それぞ
れ逆方向に分極していて、互いに異なる論理データを記
憶している。

【０００９】そして、基準ワード線２７を選択(アクテ
ィブに)することによって、トランジスタ２１とトラン
ジスタ２２とをオンさせ、この逆方向に分極した状態の
２つの強誘電体キャパシタ２５と２６とを、ショートさ
せる。これにより、両強誘電体キャパシタ２５,２６の
電極間に発生した電圧の中間の電圧を生成し、これを基
準電圧とする。このように、上記基準電圧を発生させる
には、強誘電体キャパシタを用いたメモリセルの読み出
し動作と同様に、基準プレート線２９と基準ワード線２
７にパルスを与える。

【００１０】そして、センスアンプ３０が、メモリセル
１０からビット線１８に出力された電位と、基準電圧発
生回路２０から基準ビット線２８に出力された基準電位
とを、比較してその差を増進する。これにより、ビット
線１８に出力された電圧が論理的にデータ“１”または
データ“０”のいずれであるのかを判別して、出力す
る。

【００１１】

【発明が解決しようとしている課題】ところで、上記従
来例では、基準電圧発生回路２０が、２個のｎチャネル
トランジスタ２１,２２と、２個の強誘電体キャパシタ
２５,２６とで構成されている。このため、強誘電体キ
ャパシタ２５,２６の面積,容量絶縁膜の厚さ等の寸法上
のばらつきによって基準電位が大きく変動する。また、
図３に示した分極特性(ヒステリシス)上のばらつき、あ
るいはビット線１８および基準ビット線２８の寄生容量
のばらつきによって基準電位が大きく変動する。このよ
うな場合、センスアンプ３０が、メモリセル１０から発
生する出力と基準電圧発生回路２０から発生する電位と
を比較する際に、情報が間違って判別されるという問題
があった。

【００１２】そこで、この発明の目的は、メモリセルか
ら読み出したデータが“１”または“０”のいずれであ
るのかを、センスアンプで正しく判定できるように、正
確な基準電位を発生する基準電圧発生回路を提供するこ
とにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、この発明の基準電圧発生回路は、強誘電体キャパシ
タを記憶用メモリセルとして使用する強誘電体メモリの
基準電圧発生回路において、１つの強誘電体キャパシタ
と１つのスイッチ手段からなる基準電圧発生用リファレ
ンスメモリセルが、同一の基準ビット線に複数個接続さ
れ、上記複数個のリファレンスメモリセルのうち、所定
個数のリファレンスメモリセルに第１の論理データが書
き込まれ、残りのリファレンスメモリセルに第１の論理
データと異なる第２の論理データが書き込まれるように
なっており、上記リファレンスメモリセルの全てを選択
することによって、上記基準ビット線に基準電圧を発生
させることを特徴としている。

【００１４】この発明では、上記複数個のリファレンス
メモリセルのうち、上記第１の論理データを書き込むリ
ファレンスセルと第２の論理データを書き込むリファレ
ンスセルとを選択できる。したがって、記憶用メモリセ
ルに応じた最適な基準電圧を発生できる。

【００１５】また、一実施形態の基準電圧発生回路は、
上記第１の論理データが書き込まれるリファレンスメモ
リセルの個数が変更されることで、上記基準ビット線に
発生させる基準電圧を変更させる。

【００１６】この実施形態では、上記第１の論理データ
が書き込まれるリファレンスメモリセルの個数を変更す
ることで、基準ビット線に発生させる基準電圧を変更す
ることができる。したがって、記憶用メモリセルに応じ
た最適な基準電圧を発生できる。また、基準電圧を変更
することで、各種メモリセルテストや多値記憶メモリセ
ルに対応した基準電圧発生回路とすることができる。

【００１７】また、他の実施形態の基準電圧発生回路
は、上記複数のリファレンスメモリセルのうち、上記第
１の論理データが書き込まれるリファレンスメモリセル
と上記第２の論理データが書き込まれるリファレンスセ
ルとの組み合わせが変更されることによって、上記基準
電圧を変更させる。

【００１８】この実施形態では、第１の論理データを書
き込むリファレンスメモリセルと第２の論理データを書
き込むリファレンスセルとの組み合わせを変更すること
によって、上記基準電圧を変更でき、基準電圧の最適化
を図れる。

【００１９】また、一実施形態の基準電圧発生回路は、
強誘電体キャパシタを記憶用メモリセルとして使用する
強誘電体メモリの基準電圧発生回路において、１つの強
誘電体キャパシタと１つのスイッチ手段からなる基準電
圧発生用リファレンスメモリセルが、同一の基準ビット
線に複数個接続され、上記複数個のリファレンスメモリ
セルのうち、所定個数のリファレンスメモリセルを選択
するリファレンスメモリセル選択回路と、上記リファレ
ンスメモリセル選択回路が選択した所定のリファレンス
メモリセルに第１もしくは第２の論理データを印加する
電圧発生回路とを備え、上記リファレンスメモリセルの
全てを選択することによって、上記基準ビット線に基準
電圧を発生させる。

【００２０】この実施形態によれば、上記リファレンス
メモリセル選択回路と電圧発生回路とによって、上記複
数個のリファレンスメモリセルのうち、上記第１の論理
データを書き込むリファレンスセルと第２の論理データ
を書き込むリファレンスセルとを選択できる。したがっ
て、記憶用メモリセルに応じた最適な基準電圧を発生で
きる。

【００２１】

【発明の実施の形態】以下、この発明を図示の実施の形
態に基き、詳細に説明する。

【００２２】図１に、この発明の実施形態の基準電圧発
生回路３を備えた不揮発性半導体記憶回路の構成を示
す。この半導体記憶回路は、記憶用メモリセル１０と基
準電圧発生回路３とセンスアンプ３０とを備える。この
記憶用メモリセル１０とセンスアンプ３０の構成は、図
２に示した従来の回路と同一であるので、同一の符号を
付している。

【００２３】記憶用メモリセル１０は、ｎチャネル電界
効果トランジスタ１１と強誘電体キャパシタ１２とで構
成される。このトランジスタ１１のゲート電極は、ワー
ド線１７に接続されている。また、トランジスタ１１の
ソース電極は強誘電体キャパシタ１２の第１電極に接続
されており、ドレイン電極はビット線１８に接続されて
いる。また、強誘電体キャパシタ１２の第２電極はプレ
ート線１９に接続されている。この強誘電体キャパシタ
１２は、メモリセル１０の記憶素子として機能し、その
分極方向が、記憶用メモリセル１０内に記憶される論理
データを決定する。すなわち、強誘電体キャパシタ１２
の分極方向の違いによって、“１”データと“０”デー
タに対応する２つの異なる電位がビット線１８に出力さ
れる。

【００２４】一方、この実施形態としての基準電圧発生
回路３は、ｎ個のリファレンスセル３-１,３-２,…,３-
ｎと基準ビット線８とで構成されている。各リファレン
スセル(３-１,３-２,…,３-ｎ)は、１つのｎチャネルト
ランジスタ(１-１,１-２,…,１-ｎ)と１つの強誘電体キ
ャパシタ(２-１,２-２,…,２-ｎ)から構成されている。
各トランジスタ１-１,１-２,…,１-ｎのゲート電極は、
それぞれ、基準ワード線７-１,７-２,…,７-ｎに接続さ
れている。また、各トランジスタ１-１,…,１-ｎのソー
スは、各強誘電体キャパシタ２-１,…,２-ｎの第２電極
に接続され、各トランジスタ１-１,…,１-ｎのドレイン
は、基準ビット線８に接続されている。また、各強誘電
体キャパシタ２-１,…,２-ｎの第１電極は、基準プレー
ト線９に接続されている。

【００２５】なお、基準ビット線８の容量は、リファレ
ンスセル３-１,…,３-ｎの個数ｎに比例して増加させ
る。つまり、基準ビット線８の容量を、ビット線１８の
容量のｎ倍にして、ｎ個の各リファレンスセルに分配さ
れる基準ビット線８の容量が、メモリセル側のビット線
１８の容量と等しくなるようにすることが好ましい。

【００２６】この不揮発性半導体記憶装置では、記憶用
メモリセル１０からビット線１８に出力された電位と、
基準電圧発生回路３から基準ビット線８に出力された基
準電位とを、センスアンプ３０において比較してその差
を増幅する。

【００２７】ここで、上記構成の基準電圧発生回路３か
ら基準電位を発生させる方法を説明する。

【００２８】まず、最初、ｎ個のリファレンスセル３-
１,…,３-ｊ,…,３-ｎのうち、ｊ個のリファレンスセル
３-１〜３-ｊに、データ“０”が書き込まれ、残りの
(ｎ-ｊ)個のリファレンスセル(３-ｊ+１)〜(３-ｎ)に、
データ“１”が書き込まれているとする。このように、
各リファレンスセル３-１〜３-ｎにデータを書き込む方
法は、記憶用メモリセル１０にデータを書きこむ場合と
同じであり、公知の技術であるので、簡略に説明する。

【００２９】すなわち、ｊ番目のリファレンスセル３-
ｊにデータを書き込むには、このリファレンスセル３-
ｊのゲートに接続された基準ワード線７-ｊおよび基準
プレート線９に、メモリセル選択回路９９からパルスを
印加する。また、書き込み回路８８から、データ電圧
を、基準ビット線８に加える。このデータ電圧は、デー
タ“１”の時にはＶｃｃ(電源電圧)であり、データ
“０”の時にはＧＮＤ(接地電位)である。これにより、
ｊ番目のリファレンスセル３-ｊが備える強誘電体キャ
パシタ２-ｊにデータを書き込む。以下では、単にデー
タ“１”あるいは“０”を書き込むと記載する。より詳
しい書き込み方法は、日本特許２６７４７７５,特開平
６-２２３５８３等に開示されている。

【００３０】次に、ｎ本の基準ワード線７-１,７-２,
…,７-ｎの全てに、同時に、パルスを印加して、基準電
位を発生させる。

【００３１】ここでは、ｊ個のリファレンスセル(３-１
〜３-ｊ)にデータ“０”が書き込まれ、残りの(ｎ-ｊ)
個のリファレンスセル(３-ｊ+１〜３-ｎ)に、データ
“１”が書き込まれている。したがって、各強誘電体キ
ャパシタ２-１〜２-ｎの容量をＣ _Sとし、ビット線１８
の容量をＣ_Bとし、基準ビット線８の容量をｎ・Ｃ_Bとす
ると、基準ビット線８に発生する電圧Ｖは、 Ｖ＝(ｊ・Ｐ₀＋(ｎ-ｊ)・Ｐ₁)／(ｎ・Ｃ_B＋Ｃ_S) … (１) である。ここで、Ｐ₀およびＰ₁は、図３に電荷量で示し
た分極量である。

【００３２】すなわち、データ“１”が書き込まれたリ
ファレンスセル(３-ｊ+１〜３-ｎ）のキャパシタ(２-ｊ
+１〜２-ｎ)は、図３のＣ点の状態からＤ点の状態にな
り、分極量Ｐ₁は、Ｃ点の状態とＤ点の状態との電荷量
の差になる。

【００３３】一方、データ“０”が書き込まれたリファ
レンスセル(３-１〜３-ｊ)のキャパシタ(２-１〜２-ｊ)
は、図３のＥ点の状態からＤ点の状態になり、分極量Ｐ
₀は、Ｅ点の状態とＤ点の状態との電荷量の差になる。

【００３４】また、記憶用メモリセル１０の強誘電体キ
ャパシタ１２の分極特性が、リファレンスセル３-１〜
３-ｎのキャパシタ２-１〜２-ｎと等しければ、メモリ
セル１０にデータ“０”が書き込まれた場合に、ビット
線１８に読み出される電圧Ｖ₀は、次の(２)式で表され
る。また、メモリセル１０にデータ“１”が書き込まれ
た場合に、ビット線１８に読み出される電圧Ｖ₁は、次
の(３)式で表される。

【００３５】 Ｃ_B・Ｖ₀＝Ｐ₀ … (２) Ｃ_B・Ｖ₁＝Ｐ₁ … (３) この(２),(３)式の関係を、(１)式に適用し、かつ、
(１)式において、Ｃ_B(ビット線１８の容量)>>Ｃ_S(強誘
電体キャパシタ２-１〜２-ｎの容量)とすると、基準ビ
ット線８に発生する電圧Ｖは、次の(４)式で表される。

【００３６】 Ｖ＝(ｊ・Ｖ₀＋(ｎ-ｊ)・Ｖ₁)／ｎ …(４) 例えば、リファレンスセルの個数ｎ＝１０とした場合、
各リファレンスセル３-１〜３-ｎの強誘電体キャパシタ
２-１〜２-ｎの分極特性が等しく、上記ｊ＝５とする
と、基準ビット線８に発生する電圧Ｖは、(４)式に、ｎ
＝１０,ｊ＝５を代入して求まり、 Ｖ＝(Ｖ₀＋Ｖ₁)／２ … (５) となる。この電圧Ｖは、メモリセル１０からビット線１
８に読み出されるデータ“０”およびデータ“１”の電
圧の平均に等しいから、基準電圧としては最適である。

【００３７】なお、上記では、各強誘電体キャパシタ２
-１〜２-ｎおよび１２の特性が等しいと仮定したが、そ
れぞれの強誘電体キャパシタ２-１〜２-ｎ,１２の分極
特性や他のパラメータが互いにばらつくと、基準ビット
線８に発生する電圧Ｖは、(５)式で得られる値(Ｖ₀＋Ｖ
₁)／２からずれる。

【００３８】このような場合、この実施形態の基準電圧
発生回路３では、ｎ個のリファレンスセル３-１〜３-ｎ
のうち、データ“０”が書き込まれるリファレンスセル
の個数ｊの値を変更することで、基準ビット線８に発生
する電圧Ｖを最適値に調整できる。また、上記設定され
た個数ｊの値において、そのｊ個のリファレンスセルの
組み合わせを変更することでも、基準ビット線８に発生
させる基準電圧を最適値に調整できる。

【００３９】つまり、この実施形態によれば、強誘電体
キャパシタの面積,容量絶縁膜の厚さなど寸法上のばら
つき、および分極特性(ヒステリシス)上のばらつき、あ
るいはビット線１８および基準ビット線８の寄生容量の
ばらつきに対処でき、正確な基準電位を発生する基準電
圧発生回路３となる。したがって、この基準電圧発生回
路３を内蔵した半導体メモリ装置によれば、読み出した
データが“１”,“０”のいずれであるのかを正確な基
準電位によって判定するでき、常に正しいデータを出力
できる。

【００４０】さらに、この実施形態によれば、上記個数
ｊの値を変更することで、複数の異なる基準電圧Ｖを基
準ビット線８に発生させることができるから、この複数
の基準電圧Ｖを切り替えることで、意図的に読み出しマ
ージンを悪化させて、メモリセルのマージンテストを行
ったり、１つのメモリセルに多値を記憶させた場合の基
準電圧も発生できる。

【００４１】例えば、ウエハーテスト段階で、ｊ個のリ
ファレンスセル３-１〜３-ｊにデータ“０”を書き込
み、残りの(ｎ-ｊ)個のリファレンスセル(３-ｊ+１〜３
-ｎ）にデータ“１”を書き込んだ後、メモリセル１０
をテストする。さらに、データ“０”を書き込むｊ個の
リファレンスセルの組み合わせを変えることによって、
メモリセル１０をテストする。そして、今度は、ｊの値
を変更して、メモリセルをテストする。このようにした
メモリテストの結果、ｊの値およびｊ個のリファレンス
セルの組み合わせを、最も不良率の少ない組み合わせに
設定する。また、製品として出荷された後でも、テスト
モードにおいて、上記と同じ処理を実行することによっ
て、ｊの値を最適値に調整することもできる。

【００４２】さらに、ｊの値を変えることによって、基
準電圧を変化させて、出荷前のテストを実行すること
で、メモリセルの読み出しが可能な基準電圧範囲が狭く
てマージンが少ないメモリセルを予めリジェクトするこ
ともできる。この場合、リジェクトする判定基準は、予
め設定した不良率となるように、ｊの値を調整すること
や、ｊ個のリファレンスセルの組み合わせを変更するこ
とで設定することができる。

【００４３】

【発明の効果】以上より明らかなように、この基準電圧
発生回路は、１つの強誘電体キャパシタと１つのスイッ
チ手段からなる基準電圧発生用リファレンスメモリセル
が、同一の基準ビット線に複数個接続され、複数個のリ
ファレンスメモリセルのうち、第１の論理データを書き
込むリファレンスセルと第２の論理データを書き込むリ
ファレンスセルとを選択できる。したがって、記憶用メ
モリセルに応じた最適な基準電圧を発生できる。

【００４４】また、一実施形態の基準電圧発生回路は、
上記第１の論理データが書き込まれるリファレンスメモ
リセルの個数を変更することで、基準ビット線に発生さ
せる基準電圧を変更することができる。したがって、記
憶用メモリセルに応じた最適な基準電圧を発生できる。
また、基準電圧を変更することで、各種メモリセルテス
トや多値記憶メモリセルに対応した基準電圧発生回路と
することができる。

【００４５】また、他の実施形態の基準電圧発生回路
は、第１の論理データを書き込むリファレンスメモリセ
ルと第２の論理データを書き込むリファレンスセルとの
組み合わせを変更することによって、上記基準電圧を変
更でき、基準電圧の最適化を図れる。

【００４６】また、一実施形態の基準電圧発生回路は、
同一の基準ビット線に複数個接続された複数個のリファ
レンスメモリセルのうち、所定個数のリファレンスメモ
リセルを選択するリファレンスメモリセル選択回路と、
上記リファレンスメモリセル選択回路が選択した所定の
リファレンスメモリセルに第１もしくは第２の論理デー
タを印加する電圧発生回路とを備える。

【００４７】この実施形態によれば、リファレンスメモ
リセル選択回路と電圧発生回路とによって、複数個のリ
ファレンスメモリセルのうち、第１の論理データを書き
込むリファレンスセルと第２の論理データを書き込むリ
ファレンスセルとを選択できる。したがって、記憶用メ
モリセルに応じた最適な基準電圧を発生できる。

【００４８】より詳しくは、上記実施形態によれば、ウ
エハーテスト段階で、データ“０”を書き込むリファレ
ンスセルの個数あるいは組み合わせを変えることによっ
て、基準電位を微調整できる。また、製品として出荷さ
れた後でも、テストモードにおいて、基準電位を微調整
することができる。また、出荷前のテストにおいて、デ
ータ“０”を書き込むリファレンスセルの個数あるいは
組み合わせを変えることによって、基準電圧を変化させ
ることができるから、メモリセルの読み出しが可能な基
準電圧範囲が狭く、マージンの少ないメモリセルを予め
リジェクトすることもできる。

【図面の簡単な説明】

【図１】 本発明の基準電圧発生回路の実施形態を有す
る強誘電体メモリの回路図である。

【図２】 従来の強誘電体メモリの回路図である。

【図３】 強誘電体キャパシタのヒステリシス特性を示
す図である。

【符号の説明】

１-1〜１-ｎ…ｎチャネル電界効果トランジスタ、２-１
〜２-ｎ…強誘電体キャパシタ、３-１〜３-ｎ…リファ
レンスセル、３…基準電圧発生回路、７-１〜７-ｎ…基
準ワード線、８…基準ビット線、９…基準プレート線、
１０…記憶用メモリセル、１１…ｎチャネル電界効果ト
ランジスタ、１２…強誘電体キャパシタ、１７…ワード
線、１８…ビット線、１９…プレート線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 賢吾 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B024 AA03 BA01 BA27 CA07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 強誘電体キャパシタを記憶用メモリセル
   として使用する強誘電体メモリの基準電圧発生回路にお
   いて、 １つの強誘電体キャパシタと１つのスイッチ手段からな
   る基準電圧発生用リファレンスメモリセルが、同一の基
   準ビット線に複数個接続され、 上記複数個のリファレンスメモリセルのうち、所定個数
   のリファレンスメモリセルに第１の論理データが書き込
   まれ、残りのリファレンスメモリセルに第１の論理デー
   タと異なる第２の論理データが書き込まれるようになっ
   ており、 上記リファレンスメモリセルの全てを選択することによ
   って、上記基準ビット線に基準電圧を発生させることを
   特徴とする基準電圧発生回路。
2. 【請求項２】 請求項１に記載の基準電圧発生回路にお
   いて、 上記第１の論理データが書き込まれるリファレンスメモ
   リセルの個数が変更されることで、上記基準ビット線に
   発生させる基準電圧を変更させることを特徴とする強誘
   電体メモリの基準電圧発生回路。
3. 【請求項３】 請求項１に記載の基準電圧発生回路にお
   いて、 上記複数のリファレンスメモリセルのうち、 上記第１の論理データが書き込まれるリファレンスメモ
   リセルと上記第２の論理データが書き込まれるリファレ
   ンスセルとの組み合わせが変更されることによって、上
   記基準電圧を変更させることを特徴とする強誘電体メモ
   リの基準電圧発生回路。
4. 【請求項４】 強誘電体キャパシタを記憶用メモリセル
   として使用する強誘電体メモリの基準電圧発生回路にお
   いて、 １つの強誘電体キャパシタと１つのスイッチ手段からな
   る基準電圧発生用リファレンスメモリセルが、同一の基
   準ビット線に複数個接続され、 上記複数個のリファレンスメモリセルのうち、所定個数
   のリファレンスメモリセルを選択するリファレンスメモ
   リセル選択回路と、 上記リファレンスメモリセル選択回路が選択した所定の
   リファレンスメモリセルに第１もしくは第２の論理デー
   タを印加する電圧発生回路とを備え、 上記リファレンスメモリセルの全てを選択することによ
   って、上記基準ビット線に基準電圧を発生させることを
   特徴とする強誘電体メモリの基準電圧発生回路。