TWI750315B - 控制電路、半導體記憶裝置、資訊處理裝置及控制方法 - Google Patents

控制電路、半導體記憶裝置、資訊處理裝置及控制方法 Download PDF

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Abstract

本發明之課題在於提供一種抑制耗電增加及成本增大且可產生確實之參考電位之控制電路。 本發明提供一種控制電路，其控制以將與在產生用於自記憶體單元通過感測放大器讀出資料之參考電位時與前述感測放大器連接、設定為特定之電阻狀態之第1參考元件不同之、設定為特定之電阻狀態之第2參考元件自前述感測放大器切離。

Description

控制電路、半導體記憶裝置、資訊處理裝置及控制方法
本發明係關於一種控制電路、半導體記憶裝置、資訊處理裝置及控制方法。
作為STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory，自旋轉移力矩磁阻隨機存取記憶體；自旋注入磁性記憶體)之感測放大器之參考電位之產生方法已知悉設置將複數個記憶體單元並聯及串聯地連接之參考單元，將參考單元用作參考電位產生時之參考電阻。又，還有為了將參考單元之合成電阻值設為高電阻(RH)與低電阻(RL)之中間之所期望之值，而各搭載複數個RH及RL之單元，使各個單元之比例可變之技術(專利文獻1、2等)。 在使用磁穿隧接面(Magnetic Tunnel Junction；MTJ)元件之記憶體裝置中，儲存於MTJ元件之資訊有可能非意圖地反轉。因而，為了實現確實之讀出而必須定期地進行再新動作(再寫入動作)。例如在專利文獻3中揭示有與朝記憶體單元之寫入動作並行地進行對於參考單元之再新動作的技術。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2009-187631號公報 [專利文獻2]日本特開2013-4151號公報 [專利文獻3]日本特表2013-524392號公報
[發明所欲解決之問題] 然而，若與朝記憶體單元之寫入動作並行地進行對於參考單元之再新動作，則不僅耗電增大，還導致伴隨著峰值電流之增加之晶片成本之增加。 因而，在本發明中提出一種抑制耗電之增加及成本之增大且可產生確實之參考電位的新穎且經改良之控制電路、半導體記憶裝置、資訊處理裝置及控制方法。 [解決問題之技術手段] 根據本發明提供一種控制電路，其控制以將與在產生用於自記憶體單元通過感測放大器讀出資料之參考電位時與前述感測放大器連接、設定為特定之電阻狀態之第1參考元件不同之、設定為特定之電阻狀態之第2參考元件自前述感測放大器切離。 又，根據本發明提供一種半導體記憶裝置，該半導體記憶裝置具備：記憶體單元；第1參考元件，其設定為產生用於自前述記憶體單元通過感測放大器讀出資料的參考電位時之特定之電阻狀態；第2參考元件，其設定為產生用於自前述記憶體單元通過感測放大器讀出資料的參考電位時之特定之電阻狀態；及控制電路，其控制以在產生用於自前述記憶體單元通過前述感測放大器讀出資料的參考電位時將前述第1參考元件與前述感測放大器連接，且將前述第2參考元件自前述感測放大器切離。 又，根據本發明提供一種具備至少1個上述半導體記憶裝置之資訊處理裝置。 又，根據本發明提供一種控制方法，其控制以將與在產生用於自記憶體單元通過前述感測放大器讀出資料之參考電位時與前述感測放大器連接、設定為特定之電阻狀態之第1參考元件不同之、設定為特定之電阻狀態之第2參考元件自感測放大器切離。 [發明之效果] 如以上所說明般，根據本發明提供一種抑制耗電之增加及成本之增大且可產生確實之參考電位的新穎且經改良之控制電路、半導體記憶裝置、資訊處理裝置及控制方法。 此外，上述之效果不一定為限定性效果，本發明可發揮上述之效果，且可取代上述之效果而發揮本說明書所示之任一效果、或發揮根據本說明書可理解之其他之效果。
以下，一面參照附圖一面針對本發明之較佳之實施形態詳細地說明。此外，在本說明書及圖式中，針對實質上具有相同之功能構成之構成要件，藉由賦予相同之符號而省略重複說明。 此外，說明按照以下之順序進行。 1.本發明之實施形態 1.1.概要 1.2.構成例 2.應用例 3.總結 ＜1.本發明之實施形態＞ ［1.1.概要］ 在針對本發明之實施形態詳細地說明前，針對本發明之實施形態之概要進行說明。 如上述般，作為STT-MRAM(自旋注入磁性記憶體)之感測放大器之參考電位之產生方法已知悉設置將複數個記憶體單元並聯及串聯地連接之參考單元，將參考單元用作參考電位產生時之參考電阻的方法。又，還有為了將參考單元之合成電阻值設為高電阻(RH)與低電阻(RL)之中間之所期望之值，而每次搭載複數個RH及RL之單元，使各個單元之比例可變之技術。 在使用磁穿隧接面(MTJ)元件之記憶體裝置中，因以下例舉之機制而儲存於MTJ元件之資訊有可能非意圖地反轉。因而，為了實現確實之讀出而必須定期地進行再新動作(再寫入動作)。尤其是，參考單元由於當每次讀取時被存取，被用作所儲存之資料之H/L判定之基準，故不允許非意圖之邏輯反轉。 引起非意圖之邏輯反轉之機制中之致命性機制係讀取干擾(read disturb)。其係即便在讀取時附加之微小電流為寫入臨限值以下，仍以某一概率產生之邏輯反轉，係在當每次讀取時每次被存取之參考單元中尤其無法無視之現象。為了防止因該邏輯反轉所致之讀取錯誤，一般而言必須在朝記憶體單元之寫入之背後(與寫入並行地)亦在參考單元進行所期望資料之覆寫寫入(再新寫入)。 作為與對記憶體單元之寫入並行地將參考單元再新之理由大致上可例舉以下2點。第1點係STT-MRAM為了實現非揮發性記憶體，而不欲令使用者意識到再新動作。第2點係緣於即便是參考單元之再新仍必須為與通常之單元相同程度之寫入脈衝長，當在寫入以外之時序下在參考單元之再新中有讀取指令發行時，參考單元之再新有可能不徹底之故。 然而亦有如抑制前述之邏輯反轉發生之提案。例如，在之前例舉之專利文獻2中提出有將參考單元之構成設為不易引起讀取干擾之配置。然而，所提出之配置限定於某一特定之參考單元之構成，無法應用於任意之參考單元之組合。由於在更有效地實現高品質之讀出電路方面還可設想與專利文獻2所提出之構成不同之構成的參考單元，故必須以任意之構成為前提而考量電路及控制方法。 另一方面，作為與朝記憶體單元之寫入並行地將參考單元再新之情形之一個缺點可例舉消耗電流之增加。電流寫入型STT-MRAM本質上寫入時之電力變大，寫入之單元數增加導致峰值電流增大。由於峰值電流增大亦直接關係到寫入電路及配線面積等之晶片資源之增大，故亦導致晶片成本之增加。又，由於若耗電變大則在行動產品中電池之消耗變多，導致作動時間之減少，故可能大幅度損害產品價值。又，發熱變大導致產品之性能降低及產品壽命之惡化，且成為必須採用為了防止其等之對策及構件等的成本進一步增加之要因。 鑒於以上內容，當考量提高STT-MRAM之實用化及其價值時，認為抑制耗電非常重要，而強烈要求削減動作電力。另一方面，為了確保作為記憶體之功能，還必須確實地防止前述之邏輯反轉。因而，必須同時解決前述之點。 因而，本案發明人鑒於上述之點，針對用於兼顧確實地防止參考單元之邏輯反轉、及抑制耗電的技術進行了深入研究。其結果為，本案發明人係如以下說明般考量到用於兼顧確實地防止參考單元之邏輯反轉、及抑制耗電的技術。 ［1.2.構成例］ 繼而，針對本發明之實施形態詳細地說明。圖1係顯示本發明之實施形態之半導體記憶裝置之功能構成例之說明圖。以下，使用圖1針對本發明之實施形態之半導體記憶裝置之功能構成例進行說明。 如圖1所示，本發明之實施形態之半導體記憶裝置1構成為包含：記憶體單元陣列10、參考單元陣列20、VDD側之行控制開關31、32、VSS側之行控制開關33、34、行解碼器41、字元線解碼器42、字元線驅動器43、感測放大器50、控制電路100、指令計數器110、溫度感測器120、計時器130、及時脈計數器140。 記憶體單元陣列10具有配置為矩陣狀之具有記憶元件之記憶體單元。在本實施形態中，將利用電阻狀態相應於被施加至兩端間之電位差之極性可逆地變化而進行資訊之記憶的元件用作記憶元件。作為如上述之元件可如上述般使用MTJ元件。記憶元件具有2個可辨識之電阻狀態(低電阻狀態及高電阻狀態)。又，記憶體單元陣列10具有：在列方向(橫向)延伸之複數條字元線、及在行方向(縱向)延伸之複數條位元線及複數條源極線。各字元線之一端連接於字元線驅動器43，各位元線連接於VDD側之行控制開關31、及VSS側之行控制開關33。 參考單元陣列20具有配置為矩陣狀之複數個參考單元。又，參考單元陣列20係與記憶體單元陣列10相同地具有：在列方向(橫向)延伸之複數條字元線、及在行方向(縱向)延伸之複數條位元線及複數條源極線。各字元線之一端連接於字元線驅動器43，各位元線連接於VDD側之行控制開關32、及VSS側之行控制開關34。 在本實施形態中，設置於參考單元陣列20之參考單元具有高電阻之參考單元、及低電阻之參考單元。藉由具有高電阻之參考單元、及低電阻之參考單元，而將參考單元之合成電阻值設為高電阻與低電阻之中間之所期望之值。 行控制開關31～34基於控制信號將記憶體單元陣列10之複數條位元線及源極線中之成為驅動對象之記憶體單元之位元線及源極線與未圖示之位元線驅動部及源極線驅動部連接。在供給至行控制開關31～34之控制信號中有讀取啟用信號RDen、及寫入啟用信號WRen。又，將資料信號Data、及來自行解碼器41之信號(將行位址信號解碼之信號)發送至行控制開關31～34。 行解碼器41將位址信號解碼，並將解碼之信號發送至行控制開關31～34。字元線解碼器42將位址信號解碼，並將解碼之信號發送至字元線驅動器43。字元線驅動器43基於控制信號選擇記憶體單元陣列10之成為驅動對象之記憶體單元。具體而言，字元線驅動器43藉由將信號施加至記憶體單元陣列10之字元線，而選擇成為資料之寫入動作或讀出動作之對象之記憶體單元所屬之列。除來自字元線解碼器42之信號外，還將用於使字元線活性化之信號ACTen發送至字元線驅動器43。 感測放大器50當自記憶體單元陣列10之記憶體單元讀出資料時，將通過位元線輸出之電位與參考單元陣列20之參考單元產生之參考電位予以比較，並輸出表示較參考電位為高(H)或低(L)之資料。 此處，顯示記憶體單元陣列10及參考單元陣列20以及其等之周邊之電路構成例。圖2係顯示記憶體單元陣列10及參考單元陣列20以及其等之周邊之電路構成例之說明圖。 行控制開關31構成為包含MOS電晶體Tr1、Tr2。行控制開關32構成為包含MOS電晶體Tr11、Tr12。行控制開關33構成為包含MOS電晶體Tr3、Tr4。行控制開關32構成為包含MOS電晶體Tr13、Tr14。又，在行控制開關31與感測放大器50之間設置有MOS電晶體Tr21，在行控制開關32與感測放大器50之間設置有MOS電晶體Tr22。MOS電晶體Tr21、Tr22利用讀取啟用信號RDen切換導通、關斷。 記憶體單元陣列10具有將具有選擇電晶體Tr5及記憶元件R1之記憶體單元配置於矩陣上之構成。此外，在圖2中為了簡化說明，而圖示僅將1個記憶體單元設置於記憶體單元陣列10者。 參考單元陣列20具有將具有選擇電晶體Tr15、及記憶元件R11之參考單元配置於矩陣上之構成。而且，切換參考單元陣列20各自之參考單元與感測放大器50之連接及切斷的開關SW1～SW4係與各個參考單元對應地設置。開關SW1～SW4之導通/關斷之切換可利用例如自控制電路100輸出之信號進行。 圖3係顯示記憶體單元陣列10及記憶體單元陣列10之周邊之電路構成例之說明圖。圖3所示之記憶體單元陣列10之周邊之電路係用於對於記憶體單元執行寫入動作之電路。在圖3中顯示暫存器61、63、反閘(NOT gate)62、64、反及閘(NAND gate)65～68、電晶體Tr1～Tr5、及記憶元件R1。記憶體單元陣列10藉由反閘62、64使電晶體Tr1、Tr2之任一者導通，使電晶體Tr3、Tr4之任一者導通，而能夠進行對記憶元件R1之資料寫入，亦即使記憶元件R1之電阻狀態變化。 圖4係顯示參考單元陣列20及參考單元陣列20之周邊之電路構成例之說明圖。圖4所示之參考單元陣列20之周邊之電路係用於對參考單元執行寫入動作之電路。在圖4中顯示暫存器71、73、反閘72、74、反及閘75～78、電晶體Tr11～Tr15、及記憶元件R11。又，圖5係顯示及閘之說明圖，且係顯示根據再新啟用信號RREF enable及寫入啟用信號WRen而產生對參考單元之寫入啟用信號WRenrf之及閘79的說明圖。亦即，若再新啟用信號RREF enable與寫入啟用信號WRen之任一者為1，則寫入啟用信號WRenrf為1。參考單元陣列20藉由反閘72、74使電晶體Tr11、Tr12之任一者導通，使電晶體Tr13、Tr14之任一者導通，而能夠進行對記憶元件R11之資料寫入，亦即使記憶元件R11之電阻狀態變化。 控制電路100係控制對於參考單元陣列20之再新動作之電路。在本實施形態中，如以下說明般，以高電阻之參考單元及低電阻之參考單元使再新動作變化。更具體而言，控制電路100以如下方式動作，即：對於容易引起讀取干擾之參考單元，與不易引起讀取干擾之參考單元相比，提高頻度而進行再新動作。亦即，控制電路100針對每一參考單元獨立地輸出用於進行再新動作之再新啟用信號。又，高電阻狀態與低電阻狀態任一者中是否容易引起讀取干擾乃依存於電路構成。 指令計數器110計數發行寫入指令與讀出指令之次數，並將計數之值輸出至控制電路100。控制電路100基於指令計數器110計數之值執行對於參考單元陣列20之再新動作，且進行開關SW1～SW4之切換。 溫度感測器120感測記憶體單元陣列10與參考單元陣列20之周圍之溫度，且將感測之結果輸出至控制電路100。控制電路100基於溫度感測器120之感測結果，執行對於參考單元陣列20之再新動作。例如，控制電路100當溫度感測器120所感測到之溫度為特定之臨限值以上、及未達臨限值之情形時，可使對於參考單元陣列20之再新動作之模式變化。 計時器130進行計時。控制電路100可取代相應於指令發行數進行再新動作及開關SW1～SW4之切換，而相應於以所期望之時間間隔自計時器130發行之執行信號而進行之。又，該時間間隔可由暫存器適宜地設定。 時脈計數器140進行時脈之數之計數。控制電路100可在再新動作及開關SW1～SW4之切換時使用由時脈計數器140計數之值，而取代上述之計時器之計時。 圖6係顯示本實施形態之半導體記憶裝置1之功能構成例之說明圖，係顯示用於以高電阻之參考單元、及低電阻之參考單元使再新動作變化的半導體記憶裝置1之功能構成例者。 在圖6中顯示有以下構成；即：於感測放大器50之一側連接有通常之記憶體單元，另一側作為參考單元而逐一並聯地連接高電阻之參考單元(RH)與低電阻之參考單元(RL)。當然，高電阻之參考單元與低電阻之參考單元之組之數並不限定於2組，存在複數組之情形之例將於後述。 而且，在本實施形態中，利用自控制電路100輸出之特定之信號切換開關SW1～SW4之導通及關斷。亦即，利用自控制電路100輸出之特定之信號切換參考單元陣列20各自之參考單元與感測放大器50之連接及切斷。而且，控制電路100在將參考單元與感測放大器50切斷之狀態下輸出用於執行參考單元之再新之信號。此時，控制電路100使用指令計數器110輸出之讀取指令及寫入指令之次數之資訊，輸出用於切換開關SW1～SW4之導通及關斷之特定之信號。 圖7係說明本發明之實施形態之半導體記憶裝置1之動作之說明圖。例如，當發行第1次讀取指令時，半導體記憶裝置1使用高電阻之參考單元RH0、及低電阻之參考單元RL0產生參考電位，在高電阻之參考單元RH1、及低電阻之參考單元RL1中進行再新動作。亦即，控制電路100當發行第1次讀取指令時，以將高電阻之參考單元RH0、及低電阻之參考單元RL0連接於感測放大器50之方式朝開關SW1、SW2輸出信號。而且，控制電路100當發行第1次讀取指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL1自感測放大器50切離之方式朝開關SW3、SW4輸出信號。 當發行第2次讀取指令時，半導體記憶裝置1使用高電阻之參考單元RH1、及低電阻之參考單元RL1產生參考電位，在高電阻之參考單元RH0、及低電阻之參考單元RL0中進行再新動作。亦即，控制電路100當發行第2次讀取指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL1連接於感測放大器50之方式朝開關SW3、SW4輸出信號。而且，控制電路100當發行第2次讀取指令時，以將高電阻之參考單元RH0、及低電阻之參考單元RL0自感測放大器50切離之方式朝開關SW1、SW2輸出信號。 控制電路100以交互地進行朝參考單元RH0、RL0之再新動作、及朝參考單元RH1、RL1之再新動作使方式切換開關SW1～SW4之導通/關斷。藉此，控制電路100能夠僅對於不用於參考電位之產生之參考單元執行再新動作。因而，控制電路100可兼顧確實地防止參考單元之邏輯反轉、及抑制耗電。 顯示另一例。圖8係說明本發明之實施形態之半導體記憶裝置1之動作之說明圖。例如，當發行第1次讀取指令時，半導體記憶裝置1使用高電阻之參考單元RH0、及低電阻之參考單元RL0產生參考電位，在低電阻之參考單元RL1中進行再新動作。亦即，控制電路100當發行第1次讀取指令時，以將高電阻之參考單元RH0、及低電阻之參考單元RL0連接於感測放大器50之方式朝開關SW1、SW2輸出信號。而且，控制電路100當發行第1次讀取指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL1自感測放大器50切離之方式朝開關SW4輸出信號。 當發行第2次讀取指令時，半導體記憶裝置1使用高電阻之參考單元RH0、及低電阻之參考單元RL1產生參考電位，在高電阻之參考單元RH1中進行再新動作。亦即，控制電路100當發行第2次讀取指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL0連接於感測放大器50之方式朝開關SW1、SW4輸出信號。而且，控制電路100當發行第2次讀取指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL0自感測放大器50切離之方式朝開關SW3輸出信號。 控制電路100之後以每次發行讀取指令時按照參考單元RL0、參考單元RH0、參考單元RL1、及參考單元RH1之順序進行再新動作之方式切換開關SW1～SW4之導通/關斷。藉此，控制電路100能夠僅對於不用於參考電位之產生之參考單元執行再新動作。因而，控制電路100可兼顧確實地防止參考單元之邏輯反轉、及抑制耗電。 又，在圖8所示之例中，與如圖7所示之例比較，進行再新動作之參考單元之數減少為1個。亦即，在讀出動作背後進行之再新動作之對象之參考單元之數與圖7所示之例相比減少。藉此，控制電路100能夠將在讀出動作之背後進行之再新動作時的消耗電流抑制為低於圖7之例。 顯示另一例。圖9係說明本發明之實施形態之半導體記憶裝置1之動作之說明圖。與圖8之例不同的是不僅相應於讀取指令還相應於寫入指令之發行切換執行再新動作之參考單元之點。 例如，當發行第1次指令(在圖9之例中為寫入指令)時，半導體記憶裝置1在低電阻之參考單元RL1中進行再新動作。 當發行第2次指令(在圖9之例中為讀取指令)時，半導體記憶裝置1使用高電阻之參考單元RH0、及低電阻之參考單元RL1產生參考電位，在高電阻之參考單元RH1中進行再新動作。亦即，控制電路100當發行第2次指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL0連接於感測放大器50之方式朝開關SW1、SW4輸出信號。而且，控制電路100當發行第2次指令時，以將高電阻之參考單元RH1、及低電阻之參考單元RL0自感測放大器50切離之方式朝開關SW3輸出信號。 控制電路100之後以每次發行讀取指令或寫入指令時按照參考單元RL0、參考單元RH0、參考單元RL1、及參考單元RH1之順序進行再新動作之方式切換開關SW1～SW4之導通/關斷。藉此，控制電路100能夠僅對於不用於參考電位之產生之參考單元執行再新動作。因而，控制電路100可兼顧確實地防止參考單元之邏輯反轉、及抑制耗電。 又，在圖9所示之例中，與圖8所示之例比較，不僅基於讀取指令之發行還基於寫入指令之發行切換執行再新動作之參考單元。亦即，再新動作之頻度較圖8所示之例增加。 如此，本實施形態之半導體記憶裝置1能夠相應於指令之發行切換執行再新動作之參考單元。又，若使用來自計時器130及時脈計數器140之輸出，則本實施形態之半導體記憶裝置1能夠無關於指令之發行而切換執行再新動作之參考單元。 然而，若在發行讀取指令後並正在進行讀取動作時進行開關SW1～SW4之切換，則影響在感測放大器50之資料之感測。又，若接收到已發行讀取指令並已進行讀取動作，而將參考單元之再新動作中斷，則參考單元之再新不徹底。 因而，控制電路100若在參考單元之再新中有讀取指令發行，則在該讀取指令之讀取動作完成後切換開關SW1～SW4之導通/關斷。 圖10係以時序圖顯示本實施形態之半導體記憶裝置1之動作之說明圖。例如，考量控制電路100使再新啟用信號在成為高位準後經過5時脈變化為低位準，並相應於朝該低位準之變化而切換開關SW1～SW4之導通/關斷情形。若在圖10之時序圖之時刻t1之時點再新啟用信號成為高位準，在經過5時脈後再新啟用信號成為低位準，則控制電路100將朝感測放大器50之連接自參考單元RH0、RL0切換為參考單元RH1、RL1。 之後，在圖10之時序圖之時刻t2之時點再新啟用信號再次成為高位準，但之後在經過5時脈之前發生讀取指令，信號RDen成為高位準。在此情形下，控制電路100即便在再新啟用信號成為高位準後經過5時脈仍不會使再新啟用信號變化為低位準。而且，控制電路100於在信號RDen成為高位準後經過5時脈之時點，使再新啟用信號變化為低位準，將朝感測放大器50之連接自參考單元RH1、RL1切換為參考單元RH0、RL0。 控制電路100此外例如還可相應於溫度感測器120之輸出值使自再新啟用信號成為高位準後至其成為低位準為止之時間變化。 如此，本實施形態之半導體記憶裝置1不僅能夠以任意之時序執行對於參考單元之再新動作，還能夠在保持朝參考單元之存取之自由度不變下，提高來自記憶體單元之讀出動作之可靠性。 繼而，說明本實施形態之半導體記憶裝置1之動作例。圖11係顯示本實施形態之半導體記憶裝置1之動作例之流程圖。 半導體記憶裝置1若滿足特定之條件，則僅對於由開關SW1～SW4自感測放大器50切離之參考單元中至少一部分自控制電路100發行再新啟用信號(步驟S101)。所謂特定之條件係例如發行寫入指令等。 若僅對於自感測放大器50切離之參考單元中至少一部分自控制電路100發行再新啟用信號，則繼而，半導體記憶裝置1執行對於接收到再新啟用信號之參考單元之再新。而後，半導體記憶裝置1在下次滿足特定之條件之時點將執行再新動作之參考單元連接於感測放大器50(步驟S102)。 圖12係顯示本實施形態之半導體記憶裝置1之另一動作例之流程圖。半導體記憶裝置1基於讀取指令(或寫入指令)之發行將用於參考電位之產生之參考單元連接於感測放大器50，判定目標記憶體單元之資料，且僅對於自感測放大器50切離之參考單元中至少一部分執行再新動作(步驟S111)。 若僅對於自感測放大器50切離之參考單元中至少一部分自控制電路100發行再新啟用信號，則繼而，半導體記憶裝置1執行對於接收到再新啟用信號之參考單元之再新。而後，半導體記憶裝置1在下次滿足特定之條件之時點將執行再新動作之參考單元連接於感測放大器50(步驟S112)。 圖13係顯示本實施形態之半導體記憶裝置1之另一動作例之流程圖。半導體記憶裝置1計數時脈之邊緣之數(步驟S121)，判斷該計數值是否達到特定之值(步驟S122)。該判斷由例如控制電路100執行。若計數值未達到特定之值(步驟S122，否)，則半導體記憶裝置1返回步驟S121之處理。另一方面，若計數值達到特定之值(步驟S122，是)，則半導體記憶裝置1僅對於特定之參考單元、亦即自感測放大器50切離之參考單元中至少一部分執行再新動作(步驟S123)。 半導體記憶裝置1判斷是否在執行對於特定之參考單元之再新動作中進行對於記憶體單元之讀取動作(步驟S124)。該判斷由例如控制電路100執行。若在執行再新動作中進行對於記憶體單元之讀取動作(步驟S124，是)，則半導體記憶裝置1等待該讀取動作之完成(步驟S125)。半導體記憶裝置1利用例如計時器130之計時或時脈計數器140之計數等待讀取動作之完成。若在執行再新動作中不進行對於記憶體單元之讀取動作(步驟S124，否)，或讀取動作完成，則半導體記憶裝置1在下次滿足特定之條件之時點將執行再新動作之參考單元連接於感測放大器50(步驟S125)。 ＜2.應用例＞ 本發明之實施形態之半導體記憶裝置1可在1個晶片上形成所有之構成，亦可在不同之晶片上形成一部分構成，圖14係顯示本發明之實施形態之半導體記憶裝置1之構成例之說明圖。例如，半導體記憶裝置1可由記憶體晶片2及處理晶片3構成。可行的是，在處理晶片3上如圖14所示般形成指令計數器110及溫度感測器120，在記憶體晶片2上形成其他之構成。而且，記憶體晶片2及處理晶片3可搭載於系統級封裝或系統級晶片。 而且，本發明之實施形態之半導體記憶裝置1可搭載於各種電子裝置。作為可搭載本發明之實施形態之半導體記憶裝置1之電子裝置有智慧型手機、平板型終端、數位靜態相機、數位攝錄影機、音樂播放器、機上盒、電腦、電視、鐘錶、主動式揚聲器、頭戴式耳機、遊戲機、收音機、計測器、電子標籤、及信標等。 圖15係顯示可搭載本發明之實施形態之半導體記憶裝置1之電子裝置1000之功能構成例之說明圖。圖15所示之電子裝置1000包含：系統級封裝1100、天線1110、揚聲器1120、麥克風1130、顯示裝置1140、輸入裝置1150、感測器1160、及電源1170。又，系統級封裝1100包含：處理器1200、無線通訊介面1210、及音訊電路1220。 天線1110係用於進行行動通訊、無線LAN或近距離通訊之天線，與無線通訊介面1210連接。揚聲器1120係輸出聲音者，與音訊電路1220連接。麥克風1130係收集電子裝置1000之周圍之聲音者，與音訊電路1220連接。 顯示裝置1140包含例如液晶顯示器、有機EL顯示器、及LED(Light Emitting Diode，發光二極體)指示燈等，與處理器1200連接。輸入裝置1150包含例如鍵盤、按鈕、及觸控面板等，與處理器1200連接。 感測器1160具有光學感測器、位置感測器、加速度感測器、生物感測器、磁性感測器、機械量感測器、熱感測器、電性感測器或化學感測器等功能。可於感測器1160連接本發明之實施形態之電阻變化型半導體記憶裝置1。電源1170係對電子裝置1000供給電源者，且係例如自電池或AC配接器等供給之電源。 處理器1200係用於控制電子裝置1000之動作之電子電路，可在系統級封裝1100之中或在系統級封裝1100之外連接本發明之實施形態之電阻變化型半導體記憶裝置1。 無線通訊介面1210具有行動通訊、無線LAN或近距離通訊之功能。可於無線通訊介面1210連接本發明之實施形態之電阻變化型半導體記憶裝置1。可行的是，音訊電路1220具有控制揚聲器1120及麥克風1130之功能，於音訊電路1220連接本發明之實施形態之電阻變化型半導體記憶裝置1。 如上述之電子裝置1000藉由搭載本發明之實施形態之電阻變化型半導體記憶裝置1，可一面抑制耗電，一面提高資料讀出時之可靠性。 ＜3.總結＞ 如以上所說明般，根據本發明之實施形態提供一種可兼顧確實地防止參考單元之邏輯反轉及抑制耗電的半導體記憶裝置1、及控制半導體記憶裝置1之動作之控制電路100。 雖然以上一面參照附圖一面針對本發明之適宜之實施形態詳細地進行了說明，但本發明之技術性範圍並不限定於上述之例。只要係具有本發明之技術領域之通常之知識的技術人員顯然可在專利申請範圍所記載之技術性思想之範圍內想到各種變化例或修正例，應瞭解其等亦屬本發明之技術性範圍內。 且，本說明書所記載之效果終極而言僅為說明性或例示性效果，並非限定性效果。即，本發明之技術除可獲得上述之效果外，還可取代上述之效果而獲得本領域技術人員根據本說明書之記載即顯而易知之其他效果。 此外，如以下之構成亦屬本發明之技術性範圍內。 (1) 一種控制電路，其控制以將與在產生用於自記憶體單元通過感測放大器讀出資料之參考電位時與前述感測放大器連接、設定為特定之電阻狀態之第1參考元件不同之、設定為特定之電阻狀態之第2參考元件自前述感測放大器切離。 (2) 如前述(1)之控制電路，其中以在將前述第2參考元件自前述感測放大器切離之狀態下，控制以對至少一個前述第2參考元件執行寫入處理。 (3) 如前述(2)之控制電路，其控制以若在對前述第2參考元件執行寫入處理時檢測出發生讀出處理之指令，則在前述讀出處理完成後，將前述寫入處理完成之前述第2參考元件與前述感測放大器連接。 (4) 一種半導體記憶裝置，其具備： 記憶體單元； 第1參考元件，其設定為產生用於自前述記憶體單元通過感測放大器讀出資料的參考電位時之特定之電阻狀態； 第2參考元件，其設定為產生用於自前述記憶體單元通過感測放大器讀出資料的參考電位時之特定之電阻狀態；及 控制電路，其控制以在產生用於自前述記憶體單元通過前述感測放大器讀出資料的參考電位時將前述第1參考元件與前述感測放大器連接，且將前述第2參考元件自前述感測放大器切離。 (5) 如前述(4)之半導體記憶裝置，其中前述控制電路係控制以在將前述第2參考元件自前述感測放大器切離之狀態下，對至少一個前述第2參考元件執行寫入處理。 (6) 如前述(5)之半導體記憶裝置，其中前述控制電路係控制以若檢測到當對於前述第2參考元件執行寫入處理時發生讀出之指令，則在前述寫入處理完成後，將前述寫入處理完成之前述第2參考元件與前述感測放大器連接。 (7) 如前述(4)至(6)中任一項之半導體記憶裝置，其中前述記憶體單元包含電阻變化型記憶體元件。 (8) 如前述(7)之半導體記憶裝置，其中前述記憶體單元包含磁性電阻變化型記憶體元件。 (9) 一種資訊處理裝置，其具備至少1個如前述(4)至(8)中任一項之半導體記憶裝置。 (10) 一種控制方法，其控制以將與在產生用於自記憶體單元通過感測放大器讀出資料之參考電位時與前述感測放大器連接、設定為特定之電阻狀態之第1參考元件不同之、設定為特定之電阻狀態之第2參考元件自前述感測放大器切離。
1‧‧‧半導體記憶裝置2‧‧‧記憶體晶片3‧‧‧處理晶片10‧‧‧記憶體單元陣列20‧‧‧參考單元陣列31‧‧‧行控制開關32‧‧‧行控制開關33‧‧‧行控制開關34‧‧‧行控制開關41‧‧‧行解碼器42‧‧‧字元線解碼器43‧‧‧字元線驅動器50‧‧‧感測放大器61‧‧‧暫存器62‧‧‧反閘63‧‧‧暫存器64‧‧‧反閘65‧‧‧反及閘66‧‧‧反及閘67‧‧‧反及閘68‧‧‧反及閘71‧‧‧暫存器72‧‧‧反閘73‧‧‧暫存器74‧‧‧反閘75‧‧‧反及閘76‧‧‧反及閘77‧‧‧反及閘78‧‧‧反及閘100‧‧‧控制電路110‧‧‧指令計數器120‧‧‧溫度感測器130‧‧‧計時器140‧‧‧時脈計數器1000‧‧‧電子裝置1100‧‧‧系統級封裝1110‧‧‧天線1120‧‧‧揚聲器1130‧‧‧麥克風1140‧‧‧顯示裝置1150‧‧‧輸入裝置1160‧‧‧感測器1170‧‧‧電源1200‧‧‧處理器1210‧‧‧無線通訊介面1220‧‧‧音訊電路ACTen‧‧‧信號R1‧‧‧記憶元件R11‧‧‧記憶元件RDen‧‧‧讀取啟用信號/信號RH0‧‧‧高電阻之參考單元/參考單元RH1‧‧‧高電阻之參考單元/參考單元RL0‧‧‧低電阻之參考單元/參考單元RL1‧‧‧低電阻之參考單元/參考單元RREF enable‧‧‧再新啟用信號SW1‧‧‧開關SW2‧‧‧開關SW3‧‧‧開關SW4‧‧‧開關Tr1‧‧‧MOS電晶體/電晶體Tr2‧‧‧MOS電晶體/電晶體Tr3‧‧‧MOS電晶體/電晶體Tr4‧‧‧MOS電晶體/電晶體Tr5‧‧‧選擇電晶體/電晶體Tr11‧‧‧MOS電晶體/電晶體Tr12‧‧‧MOS電晶體/電晶體Tr13‧‧‧MOS電晶體/電晶體Tr14‧‧‧MOS電晶體/電晶體Tr15‧‧‧選擇電晶體/電晶體Tr21‧‧‧MOS電晶體Tr22‧‧‧MOS電晶體t1‧‧‧時刻t2‧‧‧時刻WRen‧‧‧寫入啟用信號WRenrf‧‧‧寫入啟用信號
圖1係顯示本發明之實施形態之半導體記憶裝置之功能構成例之說明圖。 圖2係顯示記憶體單元陣列10及參考單元陣列20以及其等之周邊之電路構成例之說明圖。 圖3係顯示記憶體單元陣列10及記憶體單元陣列10之周邊之電路構成例之說明圖。 圖4係顯示參考單元陣列20及參考單元陣列20之周邊之電路構成例之說明圖。 圖5係顯示及閘(AND gate)之說明圖。 圖6係顯示該實施形態之半導體記憶裝置1之功能構成例之說明圖。 圖7係說明該實施形態之半導體記憶裝置1之動作之說明圖。 圖8係說明該實施形態之半導體記憶裝置1之動作之說明圖。 圖9係說明該實施形態之半導體記憶裝置1之動作之說明圖。 圖10係以時序圖顯示該實施形態之半導體記憶裝置1之動作之說明圖。 圖11係顯示該實施形態之半導體記憶裝置1之動作例之流程圖。 圖12係顯示該實施形態之半導體記憶裝置1之另一動作例之流程圖。 圖13係顯示該實施形態之半導體記憶裝置1之另一動作例之流程圖。 圖14係顯示該實施形態之半導體記憶裝置1之構成例之說明圖。 圖15係顯示可搭載該實施形態之半導體記憶裝置1之電子裝置1000之功能構成例之說明圖。
1‧‧‧半導體記憶裝置
10‧‧‧記憶體單元陣列
20‧‧‧參考單元陣列
31‧‧‧行控制開關
32‧‧‧行控制開關
33‧‧‧行控制開關
34‧‧‧行控制開關
41‧‧‧行解碼器
42‧‧‧字元線解碼器
43‧‧‧字元線驅動器
50‧‧‧感測放大器
100‧‧‧控制電路
110‧‧‧指令計數器
120‧‧‧溫度感測器
130‧‧‧計時器
140‧‧‧時脈計數器
ACTen‧‧‧信號
RDen‧‧‧啟用信號/信號
WRen‧‧‧寫入啟用信號

Claims (10)

  1. 一種控制電路，其構成為：控制第1參考元件與感測放大器之連接，其中前述第1參考元件為第1電阻狀態；控制第2參考元件自前述感測放大器之切離(disconnection)，其中前述第2參考元件為第2電阻狀態，且前述第2參考元件不同於前述第1參考元件；控制前述第1參考元件，而基於前述第1參考元件與前述感測放大器之前述連接來產生參考電位，其中前述感測放大器根據前述參考電位而自記憶體單元讀出資料；及基於前述第2參考元件自前述感測放大器之前述切離，控制對前述第2參考元件之寫入處理的執行。
  2. 如請求項1之控制電路，其進而構成為：於與讀出指令相關連之讀出處理完成後，控制前述第2參考元件與前述感測放大器之連接；且前述第2參考元件與前述感測放大器之前述連接係：基於對前述第2參考元件之前述寫入處理的前述執行之完成及對前述第2參考元件之前述寫入處理的前述執行之期間中發生前述讀出指令，來進行控制。
  3. 一種控制電路，其進行如下之控制：將產生參考電位時與感測放大器連接之設定為特定之電阻狀態之第1參考元件不同之設定為特定之電阻狀態之第2參考元件自前述感測放大器 切離，其中上述參考電位係用於自記憶體單元之通過前述感測放大器的資料讀出；在將前述第2參考元件自前述感測放大器切離之狀態下，對至少一個前述第2參考元件執行寫入處理；及若檢測到在對前述第2參考元件執行寫入處理時發生讀出指令，則在前述讀出處理完成後，將前述寫入處理完成之前述第2參考元件與前述感測放大器連接。
  4. 一種半導體記憶裝置，其具備：記憶體單元；第1參考元件，其為第1電阻狀態；第2參考元件，其為第2電阻狀態；及控制電路，其構成為：控制前述第1參考元件與感測放大器之連接；控制前述第2參考元件自前述感測放大器之切離；控制前述第1參考元件，而基於前述第1參考元件與前述感測放大器之前述連接來產生參考電位，其中前述感測放大器根據前述參考電位而自前述記憶體單元讀出資料；及基於前述第2參考元件自前述感測放大器之前述切離，控制對前述第2參考元件之寫入處理的執行。
  5. 如請求項4之半導體記憶裝置，其中前述控制電路進而構成為：於對前述第2參考元件之前述寫入處理的前述執行完成後，控制前述第2參考元 件與前述感測放大器之連接；前述第2參考元件與前述感測放大器之前述連接係：基於對前述第2參考元件之前述寫入處理的前述執行之期間中發生讀出指令，來進行控制。
  6. 如請求項4之半導體記憶裝置，其中前述記憶體單元包含電阻變化型記憶體元件。
  7. 如請求項4之半導體記憶裝置，其中前述記憶體單元包含磁性電阻變化型記憶體元件。
  8. 一種半導體記憶裝置，其具備：記憶體單元；第1參考元件，其設定為產生用於自前述記憶體單元通過感測放大器讀出資料的參考電位時之特定之電阻狀態；第2參考元件，其設定為產生用於自前述記憶體單元通過感測放大器讀出資料的參考電位時之特定之電阻狀態；及控制電路，其進行如下控制：在產生用於自前述記憶體單元通過前述感測放大器讀出資料的參考電位時，將前述第1參考元件與前述感測放大器連接，且將前述第2參考元件自前述感測放大器切離；在將前述第2參考元件自前述感測放大器切離之狀態下，對至少一個前述第2參考元件執行寫入處理；且 若檢測到於對前述第2參考元件執行寫入處理時發生讀出指令，則在前述寫入處理完成後，將前述寫入處理完成之前述第2參考元件與前述感測放大器連接。
  9. 一種資訊處理裝置，其具備半導體記憶裝置，前述半導體記憶裝置具備：記憶體單元；第1參考元件，其為第1電阻狀態；第2參考元件，其為第2電阻狀態；及控制電路，其構成為：控制前述第1參考元件與感測放大器之連接；控制前述第2參考元件自前述感測放大器之切離；控制前述第1參考元件，而基於前述第1參考元件與前述感測放大器之前述連接來產生參考電位，其中前述感測放大器根據前述參考電位而自前述記憶體單元讀出資料；及基於前述第2參考元件自前述感測放大器之前述切離，控制對前述第2參考元件之寫入處理的執行。
  10. 一種控制方法，其包含：控制第1參考元件與感測放大器之連接，其中前述第1參考元件為第1電阻狀態；控制第2參考元件自前述感測放大器之切離，其中前述第2參考元件為第2電阻狀態，且 前述第2參考元件不同於前述第1參考元件；控制前述第1參考元件，而基於前述第1參考元件與前述感測放大器之前述連接來產生參考電位，其中前述感測放大器根據前述參考電位而自記憶體單元讀出資料；及基於前述第2參考元件自前述感測放大器之切離，控制對前述第2參考元件之寫入處理之執行。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11209878B2 (en) * 2018-07-31 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Discrete time loop based thermal control
JP2020077445A (ja) * 2018-11-07 2020-05-21 ソニーセミコンダクタソリューションズ株式会社 記憶制御装置、記憶装置、および、情報処理システム
JP2021096887A (ja) * 2019-12-16 2021-06-24 ソニーセミコンダクタソリューションズ株式会社 記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015563A (ja) * 2000-06-29 2002-01-18 Sharp Corp 強誘電体メモリの基準電圧発生回路
US20130016553A1 (en) * 2011-07-11 2013-01-17 Qualcomm Incorporated MRAM Sensing with Magnetically Annealed Reference Cell
US20160035402A1 (en) * 2014-08-04 2016-02-04 Artur ANTONYAN Unit array of a memory device, memory device, and memory system including the same
US9552861B2 (en) * 2014-03-13 2017-01-24 Kabushiki Kaisha Toshiba Resistance change memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5057517B2 (ja) 2007-12-06 2012-10-24 スパンション エルエルシー 半導体装置及びその制御方法
JP5314943B2 (ja) * 2008-06-20 2013-10-16 スパンション エルエルシー 半導体装置及びデータ読み出し方法
JP2011090744A (ja) * 2009-10-22 2011-05-06 Nec Corp 出力回路、半導体記憶装置及びデータの読み出し方法
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
KR102168652B1 (ko) * 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
CN104882157B (zh) * 2015-05-26 2017-05-10 湖北中部慧易数据科技有限公司 一种磁随机存储系统及其读取操作方法
JP2017021877A (ja) 2015-07-13 2017-01-26 ソニー株式会社 不揮発メモリ、メモリコントローラ、記憶装置、情報処理システムおよび不揮発メモリの制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015563A (ja) * 2000-06-29 2002-01-18 Sharp Corp 強誘電体メモリの基準電圧発生回路
US20130016553A1 (en) * 2011-07-11 2013-01-17 Qualcomm Incorporated MRAM Sensing with Magnetically Annealed Reference Cell
US9552861B2 (en) * 2014-03-13 2017-01-24 Kabushiki Kaisha Toshiba Resistance change memory
US20160035402A1 (en) * 2014-08-04 2016-02-04 Artur ANTONYAN Unit array of a memory device, memory device, and memory system including the same

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