WO2018163737A1 - 制御回路、半導体記憶装置、情報処理装置及び制御方法 - Google Patents

制御回路、半導体記憶装置、情報処理装置及び制御方法 Download PDF

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宙之 手塚
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Definitions

  • the present disclosure relates to a control circuit, a semiconductor memory device, an information processing device, and a control method.
  • a reference cell in which a plurality of memory cells are connected in parallel and in series is provided.
  • a method using a reference cell as a resistor is known.
  • a plurality of RH and RL cells are mounted one by one, and the ratio of each cell is set.
  • RH high resistance
  • RL low resistance
  • Patent Document 3 discloses a technique for performing a refresh operation on a reference cell in parallel with a write operation on a memory cell.
  • the present disclosure proposes a new and improved control circuit, semiconductor memory device, information processing apparatus, and control method capable of reliably generating a reference potential while suppressing increase in power consumption and cost.
  • the first reference element set in a predetermined resistance state connected to the sense amplifier when generating a reference potential used for reading data from the memory cell through the sense amplifier
  • a control circuit is provided that controls to disconnect a second reference element that is set to a different, predetermined resistance state from the sense amplifier.
  • a control circuit that controls the first reference element to be connected to the sense amplifier and to disconnect the second reference element from the sense amplifier when generating a reference potential to be generated.
  • an information processing apparatus including at least one semiconductor memory device is provided.
  • the processor is connected to the sense amplifier when generating a reference potential used for reading data from the memory cell through the sense amplifier.
  • the first resistance state is set to a predetermined resistance state.
  • a control method is provided in which a second reference element set in a predetermined resistance state, which is different from the reference element, is controlled to be disconnected from the sense amplifier.
  • a new and improved control circuit, semiconductor memory device, information processing device, and control capable of reliably generating a reference potential while suppressing an increase in power consumption and an increase in cost are provided.
  • a method can be provided.
  • FIG. 3 is an explanatory diagram illustrating a functional configuration example of a semiconductor memory device according to an embodiment of the present disclosure
  • FIG. FIG. 2 is an explanatory diagram showing a circuit configuration example of a memory cell array 10 and a reference cell array 20 and their peripherals.
  • 2 is an explanatory diagram showing a memory cell array 10 and a circuit configuration example around the memory cell array 10.
  • FIG. 2 is an explanatory diagram illustrating a reference cell array 20 and a circuit configuration example around the reference cell array 20.
  • FIG. It is explanatory drawing which shows an AND gate.
  • FIG. 3 is an explanatory diagram showing a functional configuration example of the semiconductor memory device 1 according to the same embodiment.
  • FIG. 6 is an explanatory diagram explaining the operation of the semiconductor memory device 1 according to the same embodiment.
  • FIG. 6 is an explanatory diagram explaining the operation of the semiconductor memory device 1 according to the same embodiment.
  • FIG. 6 is an explanatory diagram explaining the operation of the semiconductor memory device 1 according to the same embodiment.
  • 4 is an explanatory diagram showing an operation of the semiconductor memory device 1 according to the embodiment in a timing chart.
  • FIG. 3 is a flowchart showing an operation example of the semiconductor memory device 1 according to the same embodiment.
  • 5 is a flowchart showing another example of the operation of the semiconductor memory device 1 according to the same embodiment.
  • 5 is a flowchart showing another example of the operation of the semiconductor memory device 1 according to the same embodiment.
  • 2 is an explanatory diagram showing a configuration example of the semiconductor memory device 1 according to the same embodiment.
  • FIG. It is explanatory drawing which shows the function structural example of the electronic device 1000 in which the semiconductor memory device 1 concerning the embodiment can be mounted.
  • Embodiment of the present disclosure [1.1. Overview] Before describing the embodiment of the present disclosure in detail, an outline of the embodiment of the present disclosure will be described.
  • a reference cell in which a plurality of memory cells are connected in parallel and in series is provided, and the reference resistance is used as a reference resistance when generating the reference potential.
  • Methods using cells are known.
  • a plurality of RH and RL cells are mounted one by one, and the ratio of each cell is set. There is also a technology to make it variable.
  • MTJ magnetic tunnel junction
  • Read out disturb is a fatal mechanism that causes unintended logic inversion. This is a logic inversion that occurs with a certain probability even if the minute current applied at the time of reading is less than or equal to the write threshold, and is a phenomenon that cannot be particularly ignored in the reference cell accessed every time of reading. In order to prevent a read error due to the logic inversion, it is generally necessary to perform overwriting writing (refresh writing) of desired data to the reference cell behind the writing to the memory cell (in parallel with the writing).
  • Patent Document 2 proposes that the configuration of the reference cell be arranged so that read disturb does not occur easily.
  • what is proposed is limited to the configuration of a specific reference cell, and cannot be applied to any combination of reference cells.
  • a reference cell having a configuration different from that proposed in Patent Document 2 can be assumed. Therefore, it is necessary to consider a circuit and a control method based on an arbitrary configuration. .
  • the current writing type STT-MRAM essentially has a large power during writing, and an increase in the number of cells to be written leads to an increase in peak current.
  • An increase in the peak current directly leads to an increase in chip resources such as a write circuit and a wiring area, which leads to an increase in chip cost.
  • the power consumption increases, the battery consumption of the mobile product increases, leading to a reduction in operating time, so that the product value can be greatly impaired.
  • the increase in heat generation leads to a decrease in product performance and a product life, and further increases costs such as the need for measures and members for preventing them.
  • the present disclosure has intensively studied a technique for making it possible to reliably prevent logical inversion of the reference cell and to suppress power consumption.
  • the present disclosure has devised a technique for making it possible to reliably prevent logic inversion of the reference cell and to suppress power consumption.
  • FIG. 1 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure.
  • a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure will be described with reference to FIG.
  • the semiconductor memory device 1 includes a memory cell array 10, a reference cell array 20, column control switches 31 and 32 on the VDD side, and a column control switch 33 on the VSS side. , 34, column decoder 41, word line decoder 42, word line driver 43, sense amplifier 50, control circuit 100, command counter 110, temperature sensor 120, timer 130, clock counter 140, It is comprised including.
  • the memory cell array 10 has memory cells having memory elements arranged in a matrix.
  • an element for storing information is used as the storage element by utilizing the fact that the resistance state reversibly changes in accordance with the polarity of the potential difference applied between both ends.
  • an MTJ element can be used as described above.
  • the memory element has two identifiable resistance states (a low resistance state and a high resistance state).
  • the memory cell array 10 has a plurality of word lines extending in the row direction (lateral direction), and a plurality of bit lines and a plurality of source lines extending in the column direction (vertical direction). One end of each word line is connected to the word line driver 43, and each bit line is connected to the column control switch 31 on the VDD side and the column control switch 33 on the VSS side.
  • the reference cell array 20 has a plurality of reference cells arranged in a matrix. Similarly to the memory cell array 10, the reference cell array 20 has a plurality of word lines extending in the row direction (horizontal direction) and a plurality of bit lines and a plurality of source lines extending in the column direction (vertical direction). is doing. One end of each word line is connected to a word line driver 43, and each bit line is connected to a column control switch 32 on the VDD side and a column control switch 34 on the VSS side.
  • the reference cell provided in the reference cell array 20 includes a high-resistance reference cell and a low-resistance reference cell.
  • the combined resistance value of the reference cell is set to a desired value between the high resistance and the low resistance.
  • the column control switches 31 to 34 Based on the control signal, the column control switches 31 to 34 connect a bit line and a source line related to a memory cell to be driven among a plurality of bit lines and source lines of the memory cell array 10 to a bit line driving unit (not shown). And a source line driver.
  • Control signals supplied to the column control switches 31 to 34 include a read enable signal RDen and a write enable signal WRen.
  • the column control switches 31 to 34 are supplied with the data signal Data and a signal from the column decoder 41 (decoded column address signal).
  • the column decoder 41 decodes the address signal and sends the decoded signal to the column control switches 31 to 34.
  • the word line decoder 42 decodes the address signal and sends the decoded signal to the word line driver 43.
  • the word line driver 43 selects a memory cell to be driven in the memory cell array 10 based on the control signal. Specifically, the word line driver 43 applies a signal to the word lines of the memory cell array 10 to select the row to which the memory cell that is the target of the data write operation or read operation belongs. In addition to the signal from the word line decoder 42, a signal ACTen for activating the word line is sent to the word line driver 43.
  • the sense amplifier 50 compares the potential output through the bit line with the reference potential generated by the reference cell of the reference cell array 20 when reading data from the memory cell of the memory cell array 10 and is higher than the reference potential (H ) Or low (L).
  • FIG. 2 is an explanatory diagram showing a circuit configuration example of the memory cell array 10 and the reference cell array 20 and their peripherals.
  • the column control switch 31 includes MOS transistors Tr1 and Tr2.
  • the column control switch 32 includes MOS transistors Tr11 and Tr12.
  • the column control switch 33 includes MOS transistors Tr3 and Tr4.
  • the column control switch 32 includes MOS transistors Tr13 and Tr14.
  • a MOS transistor Tr21 is provided between the column control switch 31 and the sense amplifier 50, and a MOS transistor Tr22 is provided between the column control switch 32 and the sense amplifier 50.
  • the MOS transistors Tr21 and Tr22 are turned on and off by the read enable signal RDen.
  • the memory cell array 10 has a configuration in which memory cells each having a selection transistor Tr5 and a storage element R1 are arranged on a matrix. In FIG. 2, for simplicity of explanation, the memory cell array 10 is shown with only one memory cell.
  • the reference cell array 20 has a configuration in which reference cells each having a selection transistor Tr15 and a storage element R11 are arranged on a matrix. Switches SW1 to SW4 for switching between connection and disconnection between each reference cell of the reference cell array 20 and the sense amplifier 50 are provided corresponding to each reference cell.
  • the switches SW1 to SW4 can be switched on and off by a signal output from the control circuit 100, for example.
  • FIG. 3 is an explanatory diagram showing an example of a circuit configuration of the memory cell array 10 and the periphery of the memory cell array 10.
  • the peripheral circuits of the memory cell array 10 shown in FIG. 3 are circuits for executing a write operation on the memory cells.
  • FIG. 3 shows registers 61 and 63, NOT gates 62 and 64, NAND gates 65 to 68, transistors Tr1 to Tr5, and a storage element R1.
  • the memory cell array 10 writes data to the storage element R1 by turning on one of the transistors Tr1 and Tr2 and turning on one of the transistors Tr3 and Tr4 by the NOT gates 62 and 64. That is, the resistance state of the memory element R1 can be changed.
  • FIG. 4 is an explanatory diagram showing an example of a circuit configuration around the reference cell array 20 and the reference cell array 20.
  • the peripheral circuit of the reference cell array 20 shown in FIG. 4 is a circuit for executing a write operation on the reference cell.
  • FIG. 4 shows registers 71 and 73, NOT gates 72 and 74, NAND gates 75 to 78, transistors Tr11 to Tr15, and a storage element R11.
  • FIG. 5 is an explanatory diagram showing an AND gate, and is an explanatory diagram showing an AND gate 79 that generates a write enable signal WRenrf to the reference cell from the refresh enable signal RREF enable and the write enable signal WRen.
  • the reference cell array 20 writes data to the storage element R11 by turning on one of the transistors Tr11 and Tr12 and turning on one of the transistors Tr13 and Tr14 by the NOT gates 72 and 74. That is, the resistance state of the memory element R11 can be changed.
  • the control circuit 100 is a circuit that controls the refresh operation for the reference cell array 20.
  • the refresh operation is changed between a high-resistance reference cell and a low-resistance reference cell. More specifically, the control circuit 100 operates so as to perform the refresh operation at a higher frequency for the reference cell in which read disturb is likely to occur than in the reference cell in which read disturb is unlikely to occur. That is, the control circuit 100 outputs a refresh enable signal for performing a refresh operation independently for each reference cell. In addition, whether read disturb is likely to occur in the high resistance state or the low resistance state depends on the circuit configuration.
  • the command counter 110 counts the number of times the write command and the read command are issued, and outputs the counted value to the control circuit 100.
  • the control circuit 100 performs a refresh operation on the reference cell array 20 based on the value counted by the command counter 110, and switches the switches SW1 to SW4.
  • the temperature sensor 120 senses the temperature around the memory cell array 10 and the reference cell array 20 and outputs the sensed result to the control circuit 100.
  • the control circuit 100 performs a refresh operation on the reference cell array 20 based on the sensing result of the temperature sensor 120. For example, the control circuit 100 may change the pattern of the refresh operation for the reference cell array 20 when the temperature sensed by the temperature sensor 120 is equal to or higher than a predetermined threshold and when the temperature is lower than the threshold.
  • Timer 130 counts time. Instead of performing the refresh operation or switching the switches SW1 to SW4 according to the number of commands issued, the control circuit 100 may perform the response according to an execution signal issued from the timer 130 at a desired time interval. In addition, this time interval may be appropriately set by a register.
  • the clock counter 140 counts the number of clocks.
  • the control circuit 100 may use the value counted by the clock counter 140 at the time of the refresh operation or switching of the switches SW1 to SW4, instead of the time measurement by the timer described above.
  • FIG. 6 is an explanatory diagram illustrating an example of a functional configuration of the semiconductor memory device 1 according to the present embodiment, in which the refresh operation is changed between a high-resistance reference cell and a low-resistance reference cell. 1 shows an example of a functional configuration.
  • a normal memory cell is connected to one side of the sense amplifier 50, and a high-resistance reference cell (RH) and a low-resistance reference cell (RL) are connected in parallel to each other as reference cells.
  • RH high-resistance reference cell
  • RL low-resistance reference cell
  • the configuration is shown.
  • the number of pairs of high-resistance reference cells and low-resistance reference cells is not limited to two, and an example in which a plurality of pairs exist will be described later.
  • the switches SW1 to SW4 are turned on and off by a predetermined signal output from the control circuit 100. That is, the connection and disconnection of each reference cell of the reference cell array 20 and the sense amplifier 50 are switched by a predetermined signal output from the control circuit 100.
  • the control circuit 100 outputs a signal for refreshing the reference cell in a state where the reference cell and the sense amplifier 50 are disconnected. At this time, the control circuit 100 outputs a predetermined signal for turning on and off the switches SW1 to SW4 using information on the number of read commands and write commands output from the command counter 110.
  • FIG. 7 is an explanatory diagram for explaining the operation of the semiconductor memory device 1 according to the embodiment of the present disclosure.
  • the semiconductor memory device 1 when the first read command is issued, the semiconductor memory device 1 generates a reference potential using the high-resistance reference cell RH0 and the low-resistance reference cell RL0, and the high-resistance reference cell A refresh operation is performed on the RH1 and the low-resistance reference cell RL1. That is, when the first read command is issued, the control circuit 100 sends a signal to the switches SW1 and SW2 so as to connect the high resistance reference cell RH0 and the low resistance reference cell RL0 to the sense amplifier 50. Output. When the first read command is issued, the control circuit 100 outputs a signal to the switches SW3 and SW4 so as to disconnect the high resistance reference cell RH1 and the low resistance reference cell RL1 from the sense amplifier 50. is doing.
  • the semiconductor memory device 1 When the second read command is issued, the semiconductor memory device 1 generates a reference potential using the high-resistance reference cell RH1 and the low-resistance reference cell RL1, and the high-resistance reference cell RH0 A refresh operation is performed on the low-resistance reference cell RL0. That is, when the second read command is issued, the control circuit 100 sends a signal to the switches SW3 and SW4 so as to connect the high-resistance reference cell RH1 and the low-resistance reference cell RL1 to the sense amplifier 50. Output. When the second read command is issued, the control circuit 100 outputs a signal to the switches SW1 and SW2 so as to disconnect the high resistance reference cell RH0 and the low resistance reference cell RL0 from the sense amplifier 50. is doing.
  • the control circuit 100 switches the switches SW1 to SW4 on and off so that the refresh operation to the reference cells RH0 and RL0 and the refresh operation to the reference cells RH1 and RL1 are alternately performed. As a result, the control circuit 100 can perform the refresh operation only on the reference cells that are not used for generating the reference potential. Therefore, the control circuit 100 can both prevent the logical inversion of the reference cell reliably and suppress the power consumption.
  • FIG. 8 is an explanatory diagram for explaining the operation of the semiconductor memory device 1 according to the embodiment of the present disclosure.
  • the semiconductor memory device 1 when the first read command is issued, the semiconductor memory device 1 generates a reference potential using the high-resistance reference cell RH0 and the low-resistance reference cell RL0, and the low-resistance reference cell A refresh operation is performed on RL1. That is, when the first read command is issued, the control circuit 100 sends a signal to the switches SW1 and SW2 so as to connect the high resistance reference cell RH0 and the low resistance reference cell RL0 to the sense amplifier 50. Output. When the first read command is issued, the control circuit 100 outputs a signal to the switch SW4 so as to disconnect the high resistance reference cell RH1 and the low resistance reference cell RL1 from the sense amplifier 50. .
  • the semiconductor memory device 1 When the second read command is issued, the semiconductor memory device 1 generates a reference potential using the high-resistance reference cell RH0 and the low-resistance reference cell RL1, and supplies the reference potential to the high-resistance reference cell RH1. Perform a refresh operation. That is, when the second read command is issued, the control circuit 100 sends a signal to the switches SW1 and SW4 so as to connect the high-resistance reference cell RH1 and the low-resistance reference cell RL0 to the sense amplifier 50. Output. When the second read command is issued, the control circuit 100 outputs a signal to the switch SW3 so as to disconnect the high resistance reference cell RH1 and the low resistance reference cell RL0 from the sense amplifier 50.
  • the control circuit 100 switches the switches SW1 to SW4 on and off so that the refresh operation is performed in the order of the reference cell RL0, the reference cell RH0, the reference cell RL1, and the reference cell RH1 every time a read command is issued. .
  • the control circuit 100 can perform the refresh operation only on the reference cells that are not used for generating the reference potential. Therefore, the control circuit 100 can both prevent the logical inversion of the reference cell reliably and suppress the power consumption.
  • the number of reference cells performing the refresh operation is reduced to one as compared with the example shown in FIG. That is, the number of reference cells subjected to the refresh operation performed behind the read operation is smaller than that in the example shown in FIG.
  • the control circuit 100 can keep the current consumption during the refresh operation performed behind the read operation low compared to the example of FIG.
  • FIG. 9 is an explanatory diagram for explaining the operation of the semiconductor memory device 1 according to the embodiment of the present disclosure.
  • a difference from the example of FIG. 8 is that the reference cell for executing the refresh operation is switched not only in response to the read command but also in response to the issue of the write command.
  • the semiconductor memory device 1 when a first command (write command in the example of FIG. 9) is issued, the semiconductor memory device 1 performs a refresh operation on the low-resistance reference cell RL1.
  • the semiconductor memory device 1 When the second command (read command in the example of FIG. 9) is issued, the semiconductor memory device 1 generates a reference potential using the high-resistance reference cell RH0 and the low-resistance reference cell RL1. Then, a refresh operation is performed on the high-resistance reference cell RH1. That is, when the second command is issued, the control circuit 100 outputs a signal to the switches SW1 and SW4 so as to connect the high resistance reference cell RH1 and the low resistance reference cell RL0 to the sense amplifier 50. is doing. When the second command is issued, the control circuit 100 outputs a signal to the switch SW3 so as to disconnect the high-resistance reference cell RH1 and the low-resistance reference cell RL0 from the sense amplifier 50.
  • the control circuit 100 turns on / off the switches SW1 to SW4 so that the refresh operation is performed in the order of the reference cell RL0, the reference cell RH0, the reference cell RL1, and the reference cell RH1 every time a read command or a write command is issued. Switch off.
  • the control circuit 100 can perform the refresh operation only on the reference cells that are not used for generating the reference potential. Therefore, the control circuit 100 can both prevent the logical inversion of the reference cell reliably and suppress the power consumption.
  • the reference cell for executing the refresh operation is switched based on the issuance of the write command as well as the read command. That is, the frequency of the refresh operation is increased as compared with the example shown in FIG.
  • the semiconductor memory device 1 according to the present embodiment can switch the reference cell for executing the refresh operation in response to the issuance of the command.
  • the semiconductor memory device 1 according to the present embodiment can switch the reference cell for executing the refresh operation without being related to the issue of the command.
  • the control circuit 100 switches the switches SW1 to SW4 on and off after the read operation by the read command is completed.
  • FIG. 10 is an explanatory diagram showing the operation of the semiconductor memory device 1 according to this embodiment in a timing chart.
  • the control circuit 100 changes the refresh enable signal to a low level when five clocks have elapsed since the refresh enable signal has become a high level, and switches the switches SW1 to SW4 on and off according to the change to the low level.
  • the refresh enable signal becomes high level at time t1 in the timing chart of FIG. 10 and the refresh enable signal becomes low level after 5 clocks
  • the control circuit 100 connects the sense amplifier 50 to the reference cells RH0 and RL0. To reference cells RH1 and RL1.
  • the control circuit 100 does not change the refresh enable signal to the low level even after 5 clocks have elapsed since the refresh enable signal became the high level.
  • the control circuit 100 changes the refresh enable signal to the low level when 5 clocks have elapsed since the signal RDen has become the high level, and changes the connection to the sense amplifier 50 from the reference cells RH1 and RL1 to the reference cell RH0, Switch to RL0.
  • control circuit 100 may change the time from when the refresh enable signal becomes high level to low level, for example, according to the output value of the temperature sensor 120.
  • the semiconductor memory device 1 can perform the refresh operation on the reference cell at an arbitrary timing, and can also perform the access from the memory cell while maintaining the degree of freedom of access to the reference cell.
  • the reliability of the read operation can be improved.
  • FIG. 11 is a flowchart showing an operation example of the semiconductor memory device 1 according to this embodiment.
  • the semiconductor memory device 1 When a predetermined condition is satisfied, the semiconductor memory device 1 issues a refresh enable signal from the control circuit 100 only to at least some of the reference cells separated from the sense amplifier 50 by the switches SW1 to SW4 (step S101). ).
  • the predetermined condition is, for example, that a write command has been issued.
  • the semiconductor memory device 1 When the refresh enable signal is issued from the control circuit 100 only to at least a part of the reference cells separated from the sense amplifier 50, the semiconductor memory device 1 subsequently executes the refresh for the reference cell that has received the refresh enable signal. . Then, the semiconductor memory device 1 connects the reference cell that performs the refresh operation to the sense amplifier 50 when the predetermined condition is satisfied next (step S102).
  • FIG. 12 is a flowchart showing another operation example of the semiconductor memory device 1 according to this embodiment.
  • the semiconductor memory device 1 Based on the issuance of a read command (or write command), the semiconductor memory device 1 connects a reference cell used for generating a reference potential to the sense amplifier 50 to determine data of a target memory cell, and from the sense amplifier 50 The refresh operation is executed only for at least a part of the separated reference cells (step S111).
  • the semiconductor memory device 1 When the refresh enable signal is issued from the control circuit 100 only to at least a part of the reference cells separated from the sense amplifier 50, the semiconductor memory device 1 subsequently executes the refresh for the reference cell that has received the refresh enable signal. . Then, the semiconductor memory device 1 connects the reference cell that performs the refresh operation to the sense amplifier 50 when the predetermined condition is satisfied next (step S112).
  • FIG. 13 is a flowchart showing another operation example of the semiconductor memory device 1 according to the present embodiment.
  • the semiconductor memory device 1 counts the number of clock edges (step S121), and determines whether the count value has reached a predetermined value (step S122). The determination is performed by the control circuit 100, for example. If the count value has not reached the predetermined value (No at Step S122), the semiconductor memory device 1 returns to the process at Step S121. On the other hand, if the count value has reached the predetermined value (step S122, Yes), the semiconductor memory device 1 determines at least a part of the predetermined reference cell, that is, the reference cell separated from the sense amplifier 50. Only the refresh operation is executed (step S123).
  • the semiconductor memory device 1 determines whether or not a read operation is being performed on the memory cell while the refresh operation is being performed on the predetermined reference cell (step S124). The determination is performed by the control circuit 100, for example. If a read operation is being performed on the memory cell during the refresh operation (step S124, Yes), the semiconductor memory device 1 waits for the completion of the read operation (step S125). The semiconductor memory device 1 waits for the completion of the read operation by, for example, counting by the timer 130 or counting by the clock counter 140. If the read operation is not performed on the memory cell during the refresh operation (step S124, No), or if the read operation is completed, the semiconductor memory device 1 refreshes when the predetermined condition is satisfied next.
  • the reference cell that performs the operation is connected to the sense amplifier 50 (step S125).
  • the semiconductor memory device 1 may be composed of a memory chip 2 and a processing chip 3. As shown in FIG. 14, a command counter 110 and a temperature sensor 120 are formed on the processing chip 3, and other configurations may be formed on the memory chip 2.
  • the memory chip 2 and the processing chip 3 may be mounted on a system in package or a system on chip.
  • the semiconductor memory device 1 according to the embodiment of the present disclosure can be mounted on various electronic devices.
  • electronic devices on which the semiconductor storage device 1 according to the embodiments of the present disclosure can be mounted include smartphones, tablet terminals, digital still cameras, digital video cameras, music players, set-top boxes, computers, televisions, watches, active speakers. , Headsets, game consoles, radios, measuring instruments, electronic tags, beacons, etc.
  • FIG. 15 is an explanatory diagram illustrating a functional configuration example of the electronic device 1000 in which the semiconductor memory device 1 according to the embodiment of the present disclosure can be mounted.
  • An electronic device 1000 illustrated in FIG. 15 includes a system-in-package 1100, an antenna 1110, a speaker 1120, a microphone 1130, a display device 1140, an input device 1150, a sensor 1160, and a power source 1170.
  • the system-in-package 1100 includes a processor 1200, a wireless communication interface 1210, and an audio circuit 1220.
  • the antenna 1110 is an antenna for performing mobile communication, wireless LAN, or near field communication, and is connected to the wireless communication interface 1210.
  • the speaker 1120 outputs sound and is connected to the audio circuit 1220.
  • the microphone 1130 collects sounds around the electronic device 1000 and is connected to the audio circuit 1220.
  • the display device 1140 includes, for example, a liquid crystal display, an organic EL display, an LED (Light Emitting Diode) indicator, and the like, and is connected to the processor 1200.
  • the input device 1150 includes, for example, a keyboard, buttons, and a touch panel, and is connected to the processor 1200.
  • the sensor 1160 has functions such as an optical sensor, a position sensor, an acceleration sensor, a biological sensor, a magnetic sensor, a mechanical sensor, a thermal sensor, an electric sensor, or a chemical sensor.
  • the resistance change type semiconductor memory device 1 may be connected to the sensor 1160.
  • the power source 1170 supplies power to the electronic device 1000, and is a power source supplied from, for example, a battery or an AC adapter.
  • the processor 1200 is an electronic circuit for controlling the operation of the electronic device 1000.
  • the resistance change type semiconductor memory according to the embodiment of the present disclosure is included in the system in package 1100 or outside the system in package 1100.
  • the device 1 may be connected.
  • the wireless communication interface 1210 has functions of mobile communication, wireless LAN, or short-range communication.
  • the resistance change type semiconductor memory device 1 according to the embodiment of the present disclosure may be connected to the wireless communication interface 1210.
  • the audio circuit 1220 has a function of controlling the speaker 1120 and the microphone 1130, and the resistance change type semiconductor memory device 1 according to the embodiment of the present disclosure may be connected to the audio circuit 1220.
  • such an electronic device 1000 can improve reliability during data reading while suppressing power consumption. .
  • the semiconductor memory device 1 and the semiconductor memory device capable of both preventing the logical inversion of the reference cell and suppressing the power consumption can be achieved.
  • a control circuit 100 is provided for controlling the operation of the first.
  • a predetermined resistance state different from the first reference element set in a predetermined resistance state connected to the sense amplifier when generating a reference potential used for reading data from the memory cell through the sense amplifier A control circuit that controls to disconnect the second reference element set to 1 from the sense amplifier.
  • the control circuit according to (1) wherein control is performed so that a write process is performed on at least one of the second reference elements in a state where the second reference element is disconnected from the sense amplifier.
  • the second reference is completed after the read process is completed.
  • the control circuit according to (2) wherein an element is controlled to be connected to the sense amplifier.
  • a memory cell Used for reading data from the memory cell through the sense amplifier and the first reference element set in a predetermined resistance state when generating a reference potential used for reading data from the memory cell through the sense amplifier
  • a second reference element set to a predetermined resistance state when generating a reference potential to be generated;
  • the first reference element is connected to the sense amplifier, and the second reference element is disconnected from the sense amplifier.
  • a semiconductor memory device comprising: (5) The semiconductor circuit according to (4), wherein the control circuit controls the write processing to be performed on at least one of the second reference elements in a state where the second reference element is disconnected from the sense amplifier. Storage device.

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Abstract

【課題】消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な制御回路を提供する。 【解決手段】メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路が提供される。

Description

制御回路、半導体記憶装置、情報処理装置及び制御方法
　本開示は、制御回路、半導体記憶装置、情報処理装置及び制御方法に関する。
　ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；スピン注入磁気メモリ）におけるセンスアンプの参照電位の生成方法として、複数のメモリセルを並行および直列に接続したリファレンスセルを設け、参照電位生成時の参照抵抗としてリファレンスセルを使用する方法が知られている。また、リファレンスセルの合成抵抗値を、高抵抗（ＲＨ）と低抵抗（ＲＬ）の中間の所望の値とするために、ＲＨ及びＲＬのセルを複数個ずつ搭載し、各々のセルの割合を可変にする技術もある（特許文献１、２等）。
　磁気トンネル接合（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ；ＭＴＪ）素子を使用したメモリデバイスでは、ＭＴＪ素子に蓄えた情報が意図せず反転する可能性がある。そのため、確実な読出しには定期的にリフレッシュ動作（再書き込み動作）が必要である。例えば特許文献３では、メモリセルへの書き込み動作と並行して、リファレンスセルに対するリフレッシュ動作を行う技術が開示されている。
特開２００９－１８７６３１号公報 特開２０１３－４１５１号公報 特表２０１３－５２４３９２号公報
　しかし、メモリセルへの書き込み動作と並行して、リファレンスセルに対するリフレッシュ動作を行うと、消費電力が増大するだけでなく、ピーク電流の増加に伴うチップコストの増加にも繋がる。
　そこで本開示では、消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提案する。
　本開示によれば、メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路が提供される。
　また本開示によれば、メモリセルと、前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第１の参照素子と、前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第２の参照素子と、前記メモリセルからの前記センスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記第１の参照素子は前記センスアンプと接続し、前記第２の参照素子を前記センスアンプから切り離すよう制御する制御回路と、を備える、半導体記憶装置が提供される。
　また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。
　また本開示によれば、プロセッサが、メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御方法が提供される。
　以上説明したように本開示によれば、消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提供することが出来る。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。 メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す説明図である。 メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。 リファレンスセルアレイ２０及びリファレンスセルアレイ２０の周辺の回路構成例を示す説明図である。 ＡＮＤゲートを示す説明図である。 同実施形態に係る半導体記憶装置１の機能構成例を示す説明図である。 同実施の形態に係る半導体記憶装置１の動作を説明する説明図である。 同実施の形態に係る半導体記憶装置１の動作を説明する説明図である。 同実施の形態に係る半導体記憶装置１の動作を説明する説明図である。 同実施形態に係る半導体記憶装置１の動作をタイミングチャートで示す説明図である。 同実施形態に係る半導体記憶装置１の動作例を示す流れ図である。 同実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。 同実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。 同実施の形態に係る半導体記憶装置１の構成例を示す説明図である。 同実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．概要
　　１．２．構成例
　２．応用例
　３．まとめ
　＜１．本開示の実施の形態＞
　［１．１．概要］
　本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要について説明する。
　上述したように、ＳＴＴ－ＭＲＡＭ（スピン注入磁気メモリ）におけるセンスアンプの参照電位の生成方法として、複数のメモリセルを並行および直列に接続したリファレンスセルを設け、参照電位生成時の参照抵抗としてリファレンスセルを使用する方法が知られている。また、リファレンスセルの合成抵抗値を、高抵抗（ＲＨ）と低抵抗（ＲＬ）の中間の所望の値とするために、ＲＨ及びＲＬのセルを複数個ずつ搭載し、各々のセルの割合を可変にする技術もある。
　磁気トンネル接合（ＭＴＪ）素子を使用したメモリデバイスでは、次に挙げるメカニズムによってＭＴＪ素子に蓄えた情報が意図せず反転する可能性がある。そのため、確実な読出しには定期的にリフレッシュ動作（再書き込み動作）が必要である。特に、リファレンスセルは、リードの度にアクセスされ、蓄えられたデータのＨ／Ｌ判定の基準として使用されるために、意図しない論理反転は許されない。
　意図しない論理反転を引き起こすメカニズムのうち致命的なのが読み出しディスターブ（Ｒｅａｄ　ｄｉｓｔｕｒｂ）である。これはリード時に印可される微小電流が書き込み閾値以下であっても、ある確率で生じる論理反転であり、リードの度に毎回アクセスされるリファレンスセルでは特に無視することができない現象である。この論理反転によるリードエラーを防ぐために、一般的にはメモリセルへの書き込みの裏側で（書き込みと並行して）リファレンスセルにも所望データの上書き書き込み（リフレッシュ書き込み）を行う必要がある。
　メモリセルへの書き込みと並行してリファレンスセルをリフレッシュすることの理由としては、大きく次の２点が挙げられる。１点目は、ＳＴＴ－ＭＲＡＭは不揮発メモリを目指しているため、ユーザにリフレッシュ動作を意識させたくないことである。２点目は、リファレンスセルのリフレッシュであっても通常のセルと同じだけの書き込みパルス長が必要であり、書き込み以外のタイミングではリファレンスセルのリフレッシュ中にリードコマンドが発行された場合、リファレンスセルのリフレッシュが不完全になってしまう可能性があるためである。
　ところで前述の論理反転の発生を抑制するような提案もなされている。例えば、先に挙げた特許文献２では、リファレンスセルの構成を読み出しディスターブが起きにくい配置にすることを提案している。しかしながら、提案されているのはある特定のリファレンスセルの構成に限られ、任意のリファレンスセルの組合せに適用することはできない。より効率的で高品質な読出し回路の実現には、特許文献２で提案されたものとは異なる構成のリファレンスセルも想定されうるため、任意の構成を前提として回路や制御方法を考える必要がある。
　一方、メモリセルへの書き込みと並行してリファレンスセルをリフレッシュする場合のデメリットの１つとして、消費電流の増加が挙げられる。電流書込み型ＳＴＴ－ＭＲＡＭは本質的に書き込み時の電力が大きく、書き込むセル数が増すことはピーク電流が増大することに繋がる。ピーク電流が増大することは、書き込み回路や配線面積等のチップリソースの増大にも直結するため、チップコストの増加にもつながる。また、消費電力が大きくなると、モバイル製品では電池の消費が多くなり、稼働時間の減少に繋がるため、製品価値を大きく毀損しうる。また、発熱が大きくなることは製品のパフォーマンス低下や製品寿命の悪化に繋がり、またそれらを防ぐための対策や部材が必要となるなどのさらなるコスト増の要因となる。
　以上を鑑みると、ＳＴＴ－ＭＲＡＭの実用化とその価値の向上を考えた際には、消費電力の抑制が非常に重要と考えられ、動作電力の削減が強く求められている。一方で、メモリとしての機能を保つため、前述の論理反転を確実に防ぐことも必要である。従って、前述の点を同時にクリアにする必要がある。
　そこで本件開示者は、上述した点に鑑み、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させるための技術について、鋭意検討を行った。その結果、本件開示者は、以下で説明するように、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させるための技術を考案するに至った。
　［１．２．構成例］
　続いて、本開示の実施の形態について詳細に説明する。図１は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図１を用いて、本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。
　図１に示したように、本開示の実施の形態に係る半導体記憶装置１は、メモリセルアレイ１０と、リファレンスセルアレイ２０と、ＶＤＤ側のカラム制御スイッチ３１、３２と、ＶＳＳ側のカラム制御スイッチ３３、３４と、カラムデコーダ４１と、ワード線デコーダ４２と、ワード線ドライバ４３と、センスアンプ５０と、制御回路１００と、コマンドカウンタ１１０と、温度センサ１２０と、タイマ１３０と、クロックカウンタ１４０と、を含んで構成される。
　メモリセルアレイ１０は、マトリクス状に配置された、記憶素子を有するメモリセルを有している。本実施形態では、記憶素子として、両端間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して、情報の記憶を行う素子を用いる。そのような素子としては、上述のようにＭＴＪ素子を用いることが出来る。記憶素子は、２つの識別可能な抵抗状態（低抵抗状態および高抵抗状態）を有するものである。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３１と、ＶＳＳ側のカラム制御スイッチ３３と、に接続されている。
　リファレンスセルアレイ２０は、マトリクス状に配置された複数のリファレンスセルを有している。また、リファレンスセルアレイ２０は、メモリセルアレイ１０と同様に、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３２と、ＶＳＳ側のカラム制御スイッチ３４と、に接続されている。
　本実施形態では、リファレンスセルアレイ２０に設けられるリファレンスセルは、高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有する。高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有することで、リファレンスセルの合成抵抗値を、高抵抗と低抵抗の中間の所望の値としている。
　カラム制御スイッチ３１～３４は、制御信号に基づいて、メモリセルアレイ１０の複数のビット線やソース線のうちの、駆動対象となるメモリセルに係るビット線やソース線を、図示しないビット線駆動部やソース線駆動部と接続するものである。カラム制御スイッチ３１～３４に供給される制御信号には、リードイネーブル信号ＲＤｅｎ、ライトイネーブル信号ＷＲｅｎがある。またカラム制御スイッチ３１～３４には、データ信号Ｄａｔａと、カラムデコーダ４１からの信号（カラムアドレス信号をデコードしたもの）が送られる。
　カラムデコーダ４１は、アドレス信号をデコードし、デコードした信号をカラム制御スイッチ３１～３４に送る。ワード線デコーダ４２は、アドレス信号をデコードし、デコードした信号をワード線ドライバ４３に送る。ワード線ドライバ４３は、制御信号に基づいて、メモリセルアレイ１０における、駆動対象となるメモリセルを選択するものである。具体的には、ワード線ドライバ４３は、メモリセルアレイ１０のワード線に信号を印加することにより、データの書込動作または読出動作の対象となるメモリセルの属する行を選択する。ワード線ドライバ４３には、ワード線デコーダ４２からの信号に加え、ワード線をアクティベートとするための信号ＡＣＴｅｎが送られる。
　センスアンプ５０は、メモリセルアレイ１０のメモリセルからデータを読み出す際に、ビット線を通じて出力される電位と、リファレンスセルアレイ２０のリファレンスセルが生成する参照電位とを比較して、参照電位より高い（Ｈ）か、低い（Ｌ）かを示すデータを出力する。
　ここで、メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す。図２は、メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す説明図である。
　カラム制御スイッチ３１は、ＭＯＳトランジスタＴｒ１、Ｔｒ２を含んで構成される。カラム制御スイッチ３２は、ＭＯＳトランジスタＴｒ１１、Ｔｒ１２を含んで構成される。カラム制御スイッチ３３は、ＭＯＳトランジスタＴｒ３、Ｔｒ４を含んで構成される。カラム制御スイッチ３２は、ＭＯＳトランジスタＴｒ１３、Ｔｒ１４を含んで構成される。またカラム制御スイッチ３１とセンスアンプ５０との間にはＭＯＳトランジスタＴｒ２１が設けられ、カラム制御スイッチ３２とセンスアンプ５０との間にはＭＯＳトランジスタＴｒ２２が設けられる。ＭＯＳトランジスタＴｒ２１、Ｔｒ２２は、リードイネーブル信号ＲＤｅｎによってオン、オフが切り替わる。
　メモリセルアレイ１０は、選択トランジスタＴｒ５と、記憶素子Ｒ１と、を有するメモリセルが、マトリクス上に配置された構成を有する。なお図２では説明を簡易なものとするために、メモリセルアレイ１０にはメモリセルが１つのみ設けられたものが図示されている。
　リファレンスセルアレイ２０は、選択トランジスタＴｒ１５と、記憶素子Ｒ１１と、を有するリファレンスセルが、マトリクス上に配置された構成を有する。そして、リファレンスセルアレイ２０のそれぞれのリファレンスセルとセンスアンプ５０との接続と遮断とを切り替えるスイッチＳＷ１～ＳＷ４が、それぞれのリファレンスセルに対応して設けられる。スイッチＳＷ１～ＳＷ４のオン・オフの切り替わりは、例えば制御回路１００から出力される信号により行われうる。
　図３は、メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。図３に示したメモリセルアレイ１０の周辺の回路は、メモリセルに対して書き込み動作を実行するための回路である。図３には、レジスタ６１、６３と、ＮＯＴゲート６２、６４と、ＮＡＮＤゲート６５～６８と、トランジスタＴｒ１～Ｔｒ５と、記憶素子Ｒ１と、が示されている。メモリセルアレイ１０は、ＮＯＴゲート６２、６４により、トランジスタＴｒ１、Ｔｒ２のいずれか一方がオンになり、トランジスタＴｒ３、Ｔｒ４のいずれか一方がオンになることで、記憶素子Ｒ１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１の抵抗状態を変化させることが出来る。
　図４は、リファレンスセルアレイ２０及びリファレンスセルアレイ２０の周辺の回路構成例を示す説明図である。図４に示したリファレンスセルアレイ２０の周辺の回路は、リファレンスセルに対して書き込み動作を実行するための回路である。図４には、レジスタ７１、７３と、ＮＯＴゲート７２、７４と、ＮＡＮＤゲート７５～７８と、トランジスタＴｒ１１～Ｔｒ１５と、記憶素子Ｒ１１と、が示されている。また図５は、ＡＮＤゲートを示す説明図であり、リフレッシュイネーブル信号ＲＲＥＦ　ｅｎａｂｌｅとライトイネーブル信号ＷＲｅｎとから、リファレンスセルへのライトイネーブル信号ＷＲｅｎｒｆを生成するＡＮＤゲート７９を示す説明図である。すなわち、リフレッシュイネーブル信号ＲＲＥＦ　ｅｎａｂｌｅとライトイネーブル信号ＷＲｅｎのいずれかが１であればライトイネーブル信号ＷＲｅｎｒｆは１となる。リファレンスセルアレイ２０は、ＮＯＴゲート７２、７４により、トランジスタＴｒ１１、Ｔｒ１２のいずれか一方がオンになり、トランジスタＴｒ１３、Ｔｒ１４のいずれか一方がオンになることで、記憶素子Ｒ１１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１１の抵抗状態を変化させることが出来る。
　制御回路１００は、リファレンスセルアレイ２０に対するリフレッシュ動作を制御する回路である。本実施形態では、以下で説明するように、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させている。より具体的には、制御回路１００は、読み出しディスターブが起こりやすいリファレンスセルに対しては、読み出しディスターブが起こりにくいリファレンスセルに比べて頻度を上げてリフレッシュ動作を行うよう動作する。すなわち、制御回路１００は、リフレッシュ動作を行うためのリフレッシュイネーブル信号をリファレンスセル毎に独立して出力する。また、高抵抗状態と低抵抗状態のどちらに読出しディスターブが起こりやすいかは、回路構成に依存する。
　コマンドカウンタ１１０は、書き込みコマンドと読み出しコマンドが発行された回数をカウントして、カウントした値を制御回路１００に出力する。制御回路１００は、コマンドカウンタ１１０がカウントした値に基づいてリファレンスセルアレイ２０に対するリフレッシュ動作を実行し、スイッチＳＷ１～ＳＷ４の切り替えを行う。
　温度センサ１２０は、メモリセルアレイ１０やリファレンスセルアレイ２０の周囲の温度をセンシングし、センシングした結果を制御回路１００に出力する。制御回路１００は、温度センサ１２０のセンシング結果に基づいてリファレンスセルアレイ２０に対するリフレッシュ動作を実行する。例えば制御回路１００は、温度センサ１２０がセンシングした温度が所定の閾値以上である場合と、閾値未満である場合とで、リファレンスセルアレイ２０に対するリフレッシュ動作のパターンを変化させても良い。
　タイマ１３０は、計時を行う。制御回路１００は、コマンド発行数に応じてリフレッシュ動作やスイッチＳＷ１～ＳＷ４の切り替えを行う代わりに、所望の時間間隔でタイマ１３０から発行される実行信号に応じて行っても良い。また、この時間間隔はレジスタによって適宜設定できても良い。
　クロックカウンタ１４０は、クロックの数のカウントを行う。制御回路１００は、上述のタイマによる計時に替えて、クロックカウンタ１４０によってカウントされた値を、リフレッシュ動作やスイッチＳＷ１～ＳＷ４の切り替えの際に用いても良い。
　図６は、本実施形態に係る半導体記憶装置１の機能構成例を示す説明図であり、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させるための、半導体記憶装置１の機能構成例を示したものである。
　図６には、センスアンプ５０の片側には通常のメモリセルが、他方にはリファレンスセルとして高抵抗のリファレンスセル（ＲＨ）と低抵抗のリファレンスセル（ＲＬ）とが１つずつ並列に接続された構成が示されている。もちろん高抵抗のリファレンスセルと低抵抗のリファレンスセルとの組の数は２つに限定されるものではなく、複数存在する場合の例は後述する。
　そして本実施形態では、制御回路１００から出力される所定の信号により、スイッチＳＷ１～ＳＷ４のオンとオフとが切り替わる。すなわち、制御回路１００から出力される所定の信号によりリファレンスセルアレイ２０のそれぞれのリファレンスセルとセンスアンプ５０との接続と遮断とが切り替えられる。そして制御回路１００は、リファレンスセルとセンスアンプ５０とが遮断されている状態でリファレンスセルのリフレッシュを実行するための信号を出力する。この際、制御回路１００は、コマンドカウンタ１１０が出力するリードコマンドやライトコマンドの回数の情報を用いて、スイッチＳＷ１～ＳＷ４のオンとオフとを切り替えるための所定の信号を出力する。
　図７は、本開示の実施の形態に係る半導体記憶装置１の動作を説明する説明図である。例えば、１回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とにはリフレッシュ動作を行う。すなわち制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ２へ信号を出力している。そして制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とをセンスアンプ５０から切り離すようにスイッチＳＷ３、ＳＷ４へ信号を出力している。
　２回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とにはリフレッシュ動作を行う。すなわち制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とをセンスアンプ５０に接続するようにスイッチＳＷ３、ＳＷ４へ信号を出力している。そして制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０から切り離すようにスイッチＳＷ１、ＳＷ２へ信号を出力している。
　制御回路１００は、リファレンスセルＲＨ０、ＲＬ０へのリフレッシュ動作と、リファレンスセルＲＨ１、ＲＬ１へのリフレッシュ動作とが交互に行われるように、スイッチＳＷ１～ＳＷ４のオン・オフを切り替える。これにより制御回路１００は、参照電位の生成に使われていないリファレンスセルに対してのみリフレッシュ動作を実行することができる。従って制御回路１００は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
　別の例を示す。図８は、本開示の実施の形態に係る半導体記憶装置１の動作を説明する説明図である。例えば、１回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とを用いて参照電位を生成し、低抵抗のリファレンスセルＲＬ１にはリフレッシュ動作を行う。すなわち制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ２へ信号を出力している。そして制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１をセンスアンプ５０から切り離すようにスイッチＳＷ４へ信号を出力している。
　２回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ１とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ１にリフレッシュ動作を行う。すなわち制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ４へ信号を出力している。そして制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と低抵抗のリファレンスセルＲＬ０をセンスアンプ５０から切り離すようにスイッチＳＷ３へ信号を出力している。
　制御回路１００は、以降は、リードコマンドの発行の度にリファレンスセルＲＬ０、リファレンスセルＲＨ０、リファレンスセルＲＬ１、リファレンスセルＲＨ１の順にリフレッシュ動作が行われるように、スイッチＳＷ１～ＳＷ４のオン・オフを切り替える。これにより制御回路１００は、参照電位の生成に使われていないリファレンスセルに対してのみリフレッシュ動作を実行することができる。従って制御回路１００は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
　また、図８に示した例では、図７に示した例と比較すると、リフレッシュ動作を行うリファレンスセルの数が１つに減っている。すなわち、読み出し動作の裏で行うリフレッシュ動作の対象のリファレンスセルの数が図７に示した例と比べて少なくなっている。これにより、制御回路１００は、読み出し動作の裏で行うリフレッシュ動作の際の消費電流を、図７の例と比較して低く抑えることができる。
　別の例を示す。図９は、本開示の実施の形態に係る半導体記憶装置１の動作を説明する説明図である。図８の例と異なるのは、リードコマンドだけでなく、ライトコマンドの発行にも応じて、リフレッシュ動作を実行するリファレンスセルを切り替えている点である。
　例えば、１回目のコマンド（図９の例ではライトコマンド）が発行された場合には、半導体記憶装置１は、低抵抗のリファレンスセルＲＬ１にリフレッシュ動作を行う。
　２回目のコマンド（図９の例ではリードコマンド）が発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ１とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ１にリフレッシュ動作を行う。すなわち制御回路１００は、２回目のコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ４へ信号を出力している。そして制御回路１００は、２回目のコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と低抵抗のリファレンスセルＲＬ０をセンスアンプ５０から切り離すようにスイッチＳＷ３へ信号を出力している。
　制御回路１００は、以降は、リードコマンドまたはライトコマンドの発行の度にリファレンスセルＲＬ０、リファレンスセルＲＨ０、リファレンスセルＲＬ１、リファレンスセルＲＨ１の順にリフレッシュ動作が行われるように、スイッチＳＷ１～ＳＷ４のオン・オフを切り替える。これにより制御回路１００は、参照電位の生成に使われていないリファレンスセルに対してのみリフレッシュ動作を実行することができる。従って制御回路１００は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
　また、図９に示した例では、図８に示した例と比較すると、リードコマンドだけでなくライトコマンドの発行にも基づいて、リフレッシュ動作を実行するリファレンスセルを切り替えている。すなわち、リフレッシュ動作の頻度が図８に示した例よりも増加している。
　このように、本実施形態に係る半導体記憶装置１は、コマンドの発行に応じてリフレッシュ動作を実行するリファレンスセルを切り替えることができる。また、タイマ１３０やクロックカウンタ１４０からの出力を用いると、本実施形態に係る半導体記憶装置１は、コマンドの発行に関連せずに、リフレッシュ動作を実行するリファレンスセルを切り替えることができる。
　しかし、リードコマンドが発行されてリード動作が行われている最中にスイッチＳＷ１～ＳＷ４の切り替えが行われてしまうと、センスアンプ５０でのデータのセンシングに影響が出てしまう。また、リードコマンドが発行されてリード動作が行われたことを受けてリファレンスセルのリフレッシュ動作が中断されると、リファレンスセルのリフレッシュが不完全になってしまう。
　そこで、制御回路１００は、リファレンスセルのリフレッシュ中にリードコマンドが発行されたら、そのリードコマンドによるリード動作が完了してからスイッチＳＷ１～ＳＷ４のオン・オフを切り替える。
　図１０は、本実施形態に係る半導体記憶装置１の動作をタイミングチャートで示す説明図である。例えば制御回路１００は、リフレッシュイネーブル信号がハイレベルになってから５クロック経過するとローレベルに変化させ、そのローレベルへの変化に応じてスイッチＳＷ１～ＳＷ４のオン・オフを切り替える場合を考える。図１０のタイミングチャートにおける時刻ｔ１の時点でリフレッシュイネーブル信号がハイレベルになり、５クロック経過後にリフレッシュイネーブル信号がローレベルになると、制御回路１００は、センスアンプ５０への接続をリファレンスセルＲＨ０、ＲＬ０からリファレンスセルＲＨ１、ＲＬ１に切り替える。
　その後、図１０のタイミングチャートにおける時刻ｔ２の時点でリフレッシュイネーブル信号が再びハイレベルになるが、その後５クロック経過する前にリードコマンドが発生し、信号ＲＤｅｎがハイレベルになったとする。この場合、制御回路１００は、リフレッシュイネーブル信号がハイレベルになってから５クロック経過しても、リフレッシュイネーブル信号をローレベルに変化させない。そして制御回路１００は、信号ＲＤｅｎがハイレベルになってから５クロック経過した時点で、リフレッシュイネーブル信号をローレベルに変化させて、センスアンプ５０への接続をリファレンスセルＲＨ１、ＲＬ１からリファレンスセルＲＨ０、ＲＬ０に切り替える。
　制御回路１００は、他にも、例えば、温度センサ１２０の出力値に応じて、リフレッシュイネーブル信号がハイレベルになってからローレベルになるまでの時間を変化させても良い。
　このように、本実施形態に係る半導体記憶装置１は、任意のタイミングでリファレンスセルに対するリフレッシュ動作を実行することが出来るだけでなく、リファレンスセルへのアクセスの自由度を保ったまま、メモリセルからの読み出し動作の信頼性を向上させることができる。
　続いて、本実施形態に係る半導体記憶装置１の動作例を説明する。図１１は、本実施形態に係る半導体記憶装置１の動作例を示す流れ図である。
　半導体記憶装置１は、所定の条件が満たされると、スイッチＳＷ１～ＳＷ４によってセンスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュイネーブル信号を制御回路１００から発行する（ステップＳ１０１）。所定の条件とは、例えば、ライトコマンドが発行されたこと等である。
　センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュイネーブル信号を制御回路１００から発行すると、続いて半導体記憶装置１は、リフレッシュイネーブル信号を受けたリファレンスセルに対するリフレッシュを実行する。そして半導体記憶装置１は、次に所定の条件を満たした時点でリフレッシュ動作を実行するリファレンスセルをセンスアンプ５０に接続する（ステップＳ１０２）。
　図１２は、本実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。半導体記憶装置１は、リードコマンド（またはライトコマンド）の発行に基づき、参照電位の生成に用いるリファレンスセルをセンスアンプ５０に接続して、ターゲットのメモリセルのデータを判定するとともに、センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュ動作を実行する（ステップＳ１１１）。
　センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュイネーブル信号を制御回路１００から発行すると、続いて半導体記憶装置１は、リフレッシュイネーブル信号を受けたリファレンスセルに対するリフレッシュを実行する。そして半導体記憶装置１は、次に所定の条件を満たした時点でリフレッシュ動作を実行するリファレンスセルをセンスアンプ５０に接続する（ステップＳ１１２）。
　図１３は、本実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。半導体記憶装置１は、クロックのエッジの数をカウントし（ステップＳ１２１）、そのカウント値が所定の値に達したかどうか判断する（ステップＳ１２２）。当該判断は例えば制御回路１００が実行する。カウント値が所定の値に達していなければ（ステップＳ１２２、Ｎｏ）、半導体記憶装置１はステップＳ１２１の処理に戻る。一方、カウント値が所定の値に達していれば（ステップＳ１２２、Ｙｅｓ）、半導体記憶装置１は、所定のリファレンスセル、すなわち、センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュ動作を実行する（ステップＳ１２３）。
　半導体記憶装置１は、所定のリファレンスセルに対するリフレッシュ動作の実行中に、メモリセルに対するリード動作が行われているかどうかを判断する（ステップＳ１２４）。当該判断は例えば制御回路１００が実行する。リフレッシュ動作の実行中に、メモリセルに対するリード動作が行われていれば（ステップＳ１２４、Ｙｅｓ）、半導体記憶装置１は、そのリード動作の完了を待機する（ステップＳ１２５）。半導体記憶装置１は、例えばタイマ１３０の計時やクロックカウンタ１４０のカウントによって、リード動作の完了を待機する。リフレッシュ動作の実行中に、メモリセルに対するリード動作が行われていなければ（ステップＳ１２４、Ｎｏ）、またはリード動作が完了すれば、半導体記憶装置１は、次に所定の条件を満たした時点でリフレッシュ動作を実行するリファレンスセルをセンスアンプ５０に接続する（ステップＳ１２５）。
　＜２．応用例＞
　本開示の実施の形態に係る半導体記憶装置１は、１つのチップ上に全ての構成が形成されても良く、一部の構成が別のチップに形成されても良い、図１４は、本開示の実施の形態に係る半導体記憶装置１の構成例を示す説明図である。例えば半導体記憶装置１は、メモリチップ２と処理チップ３とから構成されても良い。処理チップ３には、図１４に示したように、コマンドカウンタ１１０及び温度センサ１２０が形成され、メモリチップ２にはその他の構成が形成されても良い。そしてメモリチップ２及び処理チップ３は、システムインパッケージもしくはシステムオンチップに搭載されてもよい。
　そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。
　図１５は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図１５に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。
　アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。
　表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。
　センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。
　プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
　無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
　このような電子デバイス１０００は、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、消費電力を抑えながら、データ読出し時の信頼性を向上させることが可能となる。
　＜３．まとめ＞
　以上説明したように本開示の実施の形態によれば、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能な半導体記憶装置１、及び半導体記憶装置１の動作を制御する制御回路１００が提供される。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路。
（２）
　前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、前記（１）に記載の制御回路。
（３）
　前記第２の参照素子に対して書き込み処理が実行されている際に読み出し処理のコマンドが発生したことを検知すると、前記読み出し処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、前記（２）に記載の制御回路。
（４）
　メモリセルと、
　前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第１の参照素子と
　前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第２の参照素子と、
　前記メモリセルからの前記センスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記第１の参照素子は前記センスアンプと接続し、前記第２の参照素子を前記センスアンプから切り離すよう制御する制御回路と、
を備える、半導体記憶装置。
（５）
　前記制御回路は、前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、前記（４）に記載の半導体記憶装置。
（６）
　前記制御回路は、前記第２の参照素子に対して書き込み処理が実行されている際に読み出しのコマンドが発生したことを検知すると、前記書き込み処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、前記（５）に記載の半導体記憶装置。
（７）
　前記メモリセルは抵抗変化型のメモリ素子を含む、前記（４）～（６）のいずれかに記載の半導体記憶装置。
（８）
　前記メモリセルは磁気抵抗変化型のメモリ素子を含む、前記（７）に記載の半導体記憶装置。
（９）
　前記（４）～（８）のいずれかに記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
（１０）
　メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御方法。
　１　　半導体記憶装置
　１００　　制御回路

Claims (10)

  1. 　メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路。
  2. 　前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、請求項１に記載の制御回路。
  3. 　前記第２の参照素子に対して書き込み処理が実行されている際に読み出しのコマンドが発生したことを検知すると、前記読み出し処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、請求項２に記載の制御回路。
  4. 　メモリセルと、
    　前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第１の参照素子と
    　前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第２の参照素子と、
    　前記メモリセルからの前記センスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記第１の参照素子は前記センスアンプと接続し、前記第２の参照素子を前記センスアンプから切り離すよう制御する制御回路と、
    を備える、半導体記憶装置。
  5. 　前記制御回路は、前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、請求項４に記載の半導体記憶装置。
  6. 　前記制御回路は、前記第２の参照素子に対して書き込み処理が実行されている際に読み出しのコマンドが発生したことを検知すると、前記書き込み処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、請求項５に記載の半導体記憶装置。
  7. 　前記メモリセルは抵抗変化型のメモリ素子を含む、請求項４に記載の半導体記憶装置。
  8. 　前記メモリセルは磁気抵抗変化型のメモリ素子を含む、請求項５に記載の半導体記憶装置。
  9. 　請求項４に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
  10. 　メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御方法。
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