CN111883194A - 电子设备以及操作电子设备的方法 - Google Patents

电子设备以及操作电子设备的方法 Download PDF

Info

Publication number
CN111883194A
CN111883194A CN201911141091.XA CN201911141091A CN111883194A CN 111883194 A CN111883194 A CN 111883194A CN 201911141091 A CN201911141091 A CN 201911141091A CN 111883194 A CN111883194 A CN 111883194A
Authority
CN
China
Prior art keywords
bit line
memory cell
turned
word line
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911141091.XA
Other languages
English (en)
Other versions
CN111883194B (zh
Inventor
李炯东
金泰勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111883194A publication Critical patent/CN111883194A/zh
Application granted granted Critical
Publication of CN111883194B publication Critical patent/CN111883194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

提供一种电子设备以及操作电子设备的方法。电子设备可以包括半导体存储器，该半导体存储器包括：位线；与位线交叉的字线；以及存储单元，其耦接至位线和字线并且设置在位线与字线之间，其中，在读取操作中，当处于预充电状态下的字线被浮置时，位线被驱动以增大位线的电压电平，而当存储单元被导通时，停止对位线的驱动。

Description

电子设备以及操作电子设备的方法
相关申请的交叉引用
本申请要求于2019年5月3日提交的申请号为10-2019-0052466的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体上涉及存储电路或器件及其在电子设备中的应用。
背景技术
近来，随着电子设备的小型化、低功耗、高性能和多样化的要求，在诸如计算机和便携式通信设备的各种电子设备中需要被配置为储存信息的半导体器件。另外，已经积极对可以代替动态随机存取存储器(DRAM)和快闪存储器的下一代存储器件进行了研究。
下一代存储器件之一可以是使用可变电阻材料的电阻式存储器件，该可变电阻材料能够因由施加到该可变电阻材料的偏压而引起的电阻的急剧变化而在至少两种不同的电阻状态之间切换。电阻式存储器件可以包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、电熔丝等中的任意一种。
发明内容
本公开的各种实施例涉及一种能够从电阻式存储器件稳定地读取数据的电子设备。
根据一个实施例，一种操作包括存储单元的电子设备的方法，该方法包括：对与存储单元相关联的选中的字线进行预充电；使选中的字线浮置；驱动选中的位线以增大选中的位线的电压电平，该选中的位线与存储单元相关联；以及当存储单元被导通时，停止对选中的位线的驱动。
根据一个实施例，一种操作包括存储单元的电子设备的方法，该方法包括：对选中的局部字线预充电；使选中的局部字线浮置；导通选中的局部开关以经由选中的局部位线将读取电压施加到选中的存储单元，选中的存储单元耦接到选中的局部字线和选中的局部位线并设置在选中的局部字线与选中的局部位线之间，所述选中的局部开关将选中的局部位线耦接到全局位线；以及当选中的存储单元通过读取电压而被导通时，关断选中的局部开关。
根据一个实施例，一种电子设备可以包括半导体存储器，该半导体存储器包括：位线；与位线交叉的字线；以及存储单元，其耦接至位线和字线并且设置在位线与字线之间，其中，在读取操作中，当处于预充电状态下的字线被浮置时，位线被驱动以增大位线的电压电平，而当存储单元被导通时，停止对位线的驱动。
附图说明
图1示出根据本公开的一个实施例的存储器件；
图2是示出根据本公开的一个实施例的存储单元的I-V曲线的曲线图；
图3是示出根据本公开的一个实施例的操作存储器件的方法的流程图；
图4A和图4B示出根据本公开的一个实施例的操作存储器件的方法；
图5A和图5B示出根据本公开的一个实施例的操作存储器件的方法；
图6A和图6B示出根据本公开的一个实施例的操作存储器件的方法；
图7A和图7B示出根据本公开的一个实施例的操作存储器件的方法；
图8示出了根据本公开的一个实施例的采用存储器件的微处理器；
图9示出了根据本公开的一个实施例的采用存储器件的处理器；
图10示出了根据本公开的一个实施例的采用存储器件的系统；
图11示出了根据本公开的一个实施例的采用存储器件的数据储存系统；以及
图12示出了根据本公开的一个实施例的采用存储器件的存储系统。
具体实施方式
在下文中，将参考附图详细描述各种示例性实施例。在下面的描述中，为了简单和简洁，可以省略对相关功能和构造的详细说明。另外，它们可以以不同的形式体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将示例性实施例的范围完全传达给本领域技术人员。
还应注意的是，在本说明书中，“连接/耦接”指的是一个部件不仅直接耦接另一部件，而且还指通过中间部件间接耦接另一部件。在说明书中，当一个元件被称为“包含”或“包括”一个部件时，它并不排除其他部件，而是可以进一步包括其他部件，除非在上下文中特别指出相反的描述。
图1示出根据本公开的一个实施例的存储器件。更具体地，图1示出了存储单元阵列。
参考图1，存储器件可以包括半导体存储器，并且半导体存储器可以包括单元阵列100。单元阵列100可以包括行线、与行线交叉的列线以及耦接到行线和列线并设置在行线与列线之间的多个存储单元。行线可以是字线，而列线可以是位线。可选地，行线可以是位线，而列线可以是字线。在下文中，假设行线是字线并且列线是位线。
参考图1，单元阵列100可以包括字线WL1至WL3、位线BL1至BL3以及存储单元MC11至MC33，所述存储单元MC11至MC33耦接到位线BL1至BL3和字线WL1至WL3，并设置在位线BL1至BL3与字线WL1至WL3之间。存储单元MC11至MC33可以位于位线BL1至BL3与字线WL1至WL3的交叉点处。存储单元MC11至MC33可以包括选择元件S11至S33和存储元件M11至M33。在每个存储单元中，选择元件和存储元件串联耦接。选择元件S11至S33中的每个可以电耦接至字线WL1至WL3中的对应一个。存储元件M11至M33中的每个可以电耦接至位线BL1至BL3中的对应一个。
存储元件M11至M33中的每个可以包括可变电阻材料并且被配置为储存数据。存储元件M11至M33中的每个可以包括阻变层、相变层、磁性隧道结层等。
根据储存在其中的数据，存储元件M11至M33中的每个可以具有低电阻状态或高电阻状态。例如，存储元件M11至M33中的每个在处于晶态时可以具有低电阻值，而在其处于非晶态时可以具有高电阻值。在下文中，低电阻状态被称为“SET”状态，而高电阻状态被称为“RESET”状态。
选择元件S11至S33中的每个可以包括开关材料，并且被配置为选择存储单元MC11至MC33中的对应一个。选择元件S11至S33中的每个可以是金属绝缘体转变(MIT)器件、混合离子电子导电(MIEC)器件、双向阈值开关(OTS)器件等。在选择元件S11至S33包括OTS器件的情况下，当选择元件S11至S33被关断时，极少量的电流可以流过选择元件S11至S33。当施加到存储单元MC11至MC33的电流量超过阈值Ith时，选择元件S11至S33可以被导通。当选择元件S11至S33被导通时，流过存储单元MC11至MC33的电流量会急剧增大，因此可以显著地降低每个存储单元MC11至MC33的两端处的电压。即，可能会发生骤回现象(snapbackphenomenon)。
存储单元MC11至MC33中的每个的结构可以变化。例如，可以省略选择元件S11至S33，或者选择元件S11至S33的位置可以与存储元件M11至M33的位置互换。即，选择元件S11至S33中的每个可以电耦接至位线BL1至BL3中的对应一个，并且存储元件M11至M33中的每个可以电耦接至字线WL1至WL3中的对应一个。
半导体存储器可以进一步包括：列电路110，其被配置为控制位线BL1至BL3；以及行电路120，其被配置为控制字线WL1至WL3。行电路120可以是行解码器、字线解码器或字线驱动器等。行电路120可以根据行地址R_ADD而在字线WL1至WL3之中选择字线WL2。列电路110可以是列解码器、位线解码器或位线驱动器等。列电路110可以根据列地址C_ADD而在位线BL1至BL3之中选择位线BL2。因此，可以选择耦接到选中的位线BL2和选中的字线WL2并设置在其间的存储单元MC22。
为了便于解释，图1示出了包括三个位线BL1至BL3和三个字线WL1至WL3的单元阵列100。然而，实施例不限于此。可以根据需要而改变单元阵列100中所包括的位线的数量或字线的数量。
图2是示出根据本公开的一个实施例的存储单元的电流-电压(I-V)曲线的曲线图。在图2中，X轴代表施加到存储单元两端的电压(V)，而Y轴代表流过存储单元的电流(I)。
参考图2，随着施加到存储单元两端的电压电平增大，流过存储单元的电流量可以增大。然而，由于存储单元在处于RESET状态时比在处于SET状态时具有更大的电阻，因此在相同的电压电平下，在流过存储单元的电流达到阈值Ith之前，在SET状态下流过存储单元的电流量可能大于在RESET状态下流过存储单元的电流量。
当在SET状态下存储单元两端的电压达到阈值电压SET_Vth时，流过存储单元的电流量可以达到阈值Ith，因此存储单元的选择元件可以被导通。结果，可能会发生骤回现象，使得存储单元两端的电压急剧降低，并且流经存储单元的电流量急剧增大。当存储单元两端的电压达到保持电压Vh时，可以再次关断存储单元。
当在RESET状态下存储单元两端的电压达到阈值电压RESET_Vth时，流过存储单元的电流量可以达到阈值Ith，并且存储单元的选择元件可以被导通。结果，可能会发生骤回现象，使得存储单元两端的电压急剧降低，并且流经存储单元的电流量急剧增大。另外，当存储单元两端的电压达到保持电压Vh时，可以再次关断存储单元。
如图2所示，由于存储单元在处于RESET状态时比在处于SET状态时具有更大的电阻，因此阈值电压RESET_Vth大于阈值电压SET_Vth。
图3是示出根据本公开的一个实施例的操作存储器件的方法的流程图。
参考图3，在步骤S210，可以对字线进行预充电。例如，可以将在存储器件中的多个字线之中的选中的字线预充电至电压VBBRD。电压VBBRD可以具有负电平。
在步骤S220，可以将预充电的字线浮置，并且，在步骤S230，可以驱动在存储器件中的多个位线之中的选中的位线。通过驱动选中的位线，可以增大选中的位线的电压电平。结果，可以将读取电压施加到与选中的字线和选中的位线耦接的选中的存储单元MC的两端。另外，读取电压可以随着选中的位线的电压电平增大而增大。可以通过选中的位线的电压电平与选中的字线的电压电平之间的差值来确定读取电压。
可以驱动选中的位线，直到选中的存储单元MC被导通。当在步骤S240确定选中的存储单元MC被导通时，在步骤S250，可以停止对选中的位线的驱动。
如果选中的存储单元MC处于RESET状态，则当读取电压小于选中的存储单元MC的阈值电压RESET_Vth时，选中的存储单元MC可以不被导通。因此，当在步骤S240确定选中的存储单元MC没有被导通时，在步骤S230，仍然驱动选中的位线，并且选中的字线可以维持预充电的电压电平。
如果选中的存储单元MC处于SET状态，则当读取电压变得比处于SET状态下的选中的存储单元MC的阈值电压SET_Vth大时，选中的存储单元MC可能会被导通并且可能发生骤回现象。由于骤回现象，电流可能流经选中的存储单元MC，并且选中的字线的电压电平可能增大。此后，当施加到选中的存储单元MC的读取电压减小并且因此达到保持电压Vh时，选中的存储单元MC可以被关断。
然而，即使在将选中的存储单元MC切换到关断状态之后，选中的位线仍继续被驱动，因此选中的位线的电压电平可以保持增大或可以维持在高电平。结果，选中的存储单元MC可能再次被导通，这可能会引起读取干扰。因此，本公开的实施例提供了如下的构思：当选中的存储单元MC被导通时，停止对选中的位线的驱动。结果，在选中的存储单元MC被导通以及然后被关断之后，可以防止选中的存储单元MC再次被导通。
可以直接感测或估计选中的存储单元MC是被导通还是被关断。在一个实施例中，可以预测从选中的字线被浮置的时刻起直到处于SET状态下的选中的存储单元MC被导通为止的时间量，并且可以将预测的时间量设置为预定时间。从选中的字线被浮置的时刻起经过预定时间之后，可以停止对选中的位线的驱动。
在另一个实施例中，当字线的电压电平迅速增大时，可以感测选中的字线的电压电平并且可以停止对选中的位线的驱动。
根据一些实施例，通过关断耦接到选中的位线和选中的存储单元MC并设置在其间的开关，或者通过降低选中的位线的电压电平，可以停止对选中的位线的驱动。
在步骤S250停止对选中的位线的驱动之后，在步骤S260，可以读取储存在选中的存储单元MC中的数据。例如，由于选中的字线耦接到感测电路，因此该感测电路感测选中的字线的电压电平，从而读取储存在选中的存储单元MC中的数据。该感测电路可以是感测放大器。
根据上述操作方法，当在SET状态下的选中的存储单元MC被导通时，可以停止对选中的位线的驱动。因此，在读取操作期间，可以防止例如读取干扰的劣化，在SET状态下的选中的存储单元MC被反复地导通和关断时可能引起该劣化。
图4A和图4B示出根据本公开的一个实施例的操作存储器件的方法。图4A示出了读取操作中的电流路径，并且图4B是示出读取操作的时序图。在下文中，将省略以上已经提到的组件的任何重复的详细描述。
参考图4A，存储器件可以包括：全局位线GBL、局部位线LBL、存储单元MC、局部字线LWL和全局字线GWL。存储单元MC可以耦接到局部位线LBL和局部字线LWL并且设置在其间。
一个全局位线GBL可以耦接到多个局部位线LBL。多个局部位线开关LY_SW可以分别耦接到全局位线GBL和多个局部位线LBL并且设置在其间。因此，可以通过控制多个局部位线开关LY_SW来控制多个局部位线LBL与全局位线GBL之间的连接。全局位线开关GY_SW可以耦接到全局位线GBL。可以通过控制全局位线开关GY_SW来控制向全局位线GBL施加位线电压VBL。
一个全局字线GWL可以耦接到多个局部字线LWL。多个局部字线开关LX_SW可以分别耦接到全局字线GWL和多个局部字线LWL并且设置在其间。因此，可以通过控制多个局部字线开关LX_SW来控制多个局部字线LWL与全局字线GWL之间的连接。全局字线开关GX_SW可以耦接到全局字线GWL和感测放大器SA并且设置在其间。
在图4A所示的实施例中，全局字线开关GX_SW和局部字线开关LX_SW可以由NMOS晶体管来实现，并且全局位线开关GY_SW和局部位线开关LY_SW可以由PMOS晶体管来实现。然而，实施例不限于此。在另一个实施例中，全局字线开关GX_SW和局部字线开关LX_SW可以由PMOS晶体管来实现，并且全局位线开关GY_SW和局部位线开关LY_SW可以由NMOS晶体管来实现。
参考图4A和图4B，在第一时刻T1，可以将存储器件中的多个字线之中的选中的字线sel_WL预充电至例如电压VBBRD。具体地，通过将局部字线信号LX和全局字线信号GX激活为高电平，可以导通局部字线开关LX_SW和全局字线开关GX_SW。此时，可以通过将全局位线信号GY和局部位线信号LY去激活为高电平来关断全局位线开关GY_SW和局部位线开关LY_SW。结果，可以将选中的字线sel_WL预充电至电压VBBRD。参考电压VREF可以被施加到未选中的字线unsel_WL。
在第一时刻T1之后的第二时刻T2，由于通过将局部字线信号LX去激活为低电平以关断局部字线开关LX_SW而使局部字线LWL浮置，因此选中的字线sel_WL可以被浮置。
]在第二时刻T2，可以驱动选中的位线BL。具体地，可以通过将全局位线信号GY和局部位线信号LY激活为低电平来导通全局位线开关GY_SW和局部位线开关LY_SW。以这种方式，位线电压VBL可以被施加到选中的位线BL，因此可以增大全局位线GBL和局部位线LBL的电压电平。
当选中的存储单元MC处于SET状态时，选中的存储单元MC可以在选中的位线BL的电压电平超过预定电平时被导通。因此，可以增大选中的字线sel_WL的电压电平，并且可以关断选中的存储单元MC。当选中的存储单元MC处于RESET状态时，即使选中的位线BL的电压电平超过预定电平，选中的存储单元MC也可以保持关断，因此选中的字线sel_WL的电压电平可以保持为电压VBBRD。
图4B的选中的位线BL可以对应于图4A的局部位线LBL，而图4B的选中的字线sel_WL可以对应于图4A的局部字线LWL。
在第二时刻T2之后的第三时刻T3，可以通过将全局位线信号GY和局部位线信号LY去激活为高电平来停止对选中的位线BL的驱动，从而可以关断(ON→OFF)全局位线开关GY_SW和局部位线开关LY_SW。以这种方式，可以防止选中的位线BL的电压电平的进一步增大，并且在选中的存储单元MC被导通以及然后被关断之后，可以防止处于SET状态下的选中的存储单元MC再次被导通。此时，局部字线开关LX_SW可以保持关断(OFF)，而全局字线开关GX_SW可以保持导通(ON)。
图4A示出了当在第三时刻T3停止对选中的位线BL的驱动时局部字线开关LX_SW、全局字线开关GX_SW、局部位线开关LY_SW和全局位线开关GY_SW的导通/关断状态。
在第三时刻T3之后的第四时刻T4，可以由感测放大器SA读取储存在选中的存储单元MC中的数据。具体地，在第四时刻T4，可以通过将局部字线信号LX激活为高电平来导通局部字线开关LX_SW。结果，选中的字线sel_WL可以耦接到感测放大器SA，其中感测放大器SA的输入端子IN和INB可以被预充电到参考电压VREF。当局部字线开关LX_SW和全局字线开关GX_SW被导通时，选中的字线sel_WL可以耦接至输入端子IN，以将在选中的字线sel_WL与输入端子IN之间共享的电荷使能。此时，输入端子INB可以维持参考电压VREF。因此，可以通过感测放大器SA来感测并放大选中的存储单元MC的数据，以及然后经由感测放大器SA的输出端子来输出(DATA_OUT)。根据上述方法，当处于SET状态下的选中的存储单元MC被导通时，可以停止对选中的位线BL的驱动。换句话说，全局位线开关GY_SW和局部位线开关LY_SW可以在局部字线开关LX_SW被导通的第四时刻T4之前被关断。因此，在读取操作期间，可以通过增大选中的位线BL的电压电平来防止处于SET状态下的选中的存储单元MC反复地被导通和关断。
在一个实施例中，可以通过关断局部字线开关LX_SW而在第二时刻T2之后(即，在选中的字线sel_WL被浮置之后)的给定时间(例如，预定时间)处来设置停止对选中的位线BL的驱动的第三时刻T3。给定时间的长度对应于在选中的字线sel_WL在T2被浮置之后从处于SET状态下的选中的存储单元MC被导通的时刻起经过的时间量。
在另一个实施例中，可以通过感测选中的字线sel_WL的电压电平并检测选中的字线sel_WL的电压电平的上升来设置第三时刻T3。例如，当选中的字线sel_WL的电压电平超过比电压VBBRD的电平高的预设电平时设置第三时刻T3。由于选中的存储单元MC被导通，发生选中的字线sel_WL的电压电平的上升。
图5A和图5B示出根据本公开的一个实施例的操作存储器件的方法。图5A示出了读取操作中的电流路径，并且图5B是示出读取操作的时序图。在下文中，将省略以上已经提到的组件的任何重复的详细描述。
参考图5A，与图4A所示的存储器件相比，该存储器件可以进一步包括：耦接至全局位线GBL的GY放电晶体管GYDIS_TR、耦接至局部位线LBL的LY放电晶体管LYDIS_TR、耦接至全局字线GWL的GX放电晶体管GXDIS_TR和耦接至局部字线LWL的LX放电晶体管LXDIS_TR。GY放电晶体管GYDIS_TR可以以与全局位线开关GY_SW相反的方式操作，并且LY放电晶体管LYDIS_TR可以以与局部位线开关LY_SW相反的方式操作。GX放电晶体管GXDIS_TR和LX放电晶体管LXDIS_TR可以以与全局字线开关GX_SW相反的方式操作。
在图5A所示的实施例中，GY放电晶体管GYDIS_TR和LY放电晶体管LYDIS_TR可以是NMOS晶体管，而GX放电晶体管GXDIS_TR和LX放电晶体管LXDIS_TR可以是PMOS晶体管。然而，实施例不限于此。
参考图5A和图5B，在第一时刻T1，可以将在存储器件中的多个字线之中的选中的字线sel_WL预充电至电压VBBRD。通过将局部字线信号LX和全局字线信号GX激活为高电平，可以导通局部字线开关LX_SW和全局字线开关GX_SW。此时，可以通过将LX放电信号LXDIS和GX放电信号GXDIS去激活为高电平来关断LX放电晶体管LXDIS_TR和GX放电晶体管GXDIS_TR。
在第一时刻T1，可以关断全局位线开关GY_SW和局部位线开关LY_SW。另一方面，GY放电信号GYDIS和LY放电信号LYDIS可以被激活为高电平，因此GY放电晶体管GYDIS_TR和LY放电晶体管LYDIS_TR可以被导通。
在第一时刻T1之后的第二时刻T2，选中的字线sel_WL可以被浮置。可以通过将局部字线信号LX去激活为低电平来关断局部字线开关LX_SW。结果，局部字线LWL可以被浮置。LX放电信号LXDIS和/或GX放电信号GXDIS中的每个可以维持在高电平，使得LX放电晶体管LXDIS_TR和/或GX放电晶体管GXDIS_TR可以保持关断。
在第二时刻T2，可以通过将全局位线信号GY和局部位线信号LY激活为低电平来驱动选中的位线BL，从而导通全局位线开关GY_SW和局部位线开关LY_SW。结果，全局位线GBL和局部位线LBL的每个的电压电平可以增大位线电压VBL。此时，可以通过将GY放电信号GYDIS和LY放电信号LYDIS去激活为低电平来关断GY放电晶体管GYDIS_TR和LY放电晶体管LYDIS_TR。
在第二时刻T2与第二时刻T2之后的第三时刻T3之间，选中的字线sel_WL的电压电平可以根据储存在选中的存储单元MC中的数据值而增大或维持在电压VBBRD。
在第三时刻T3，通过将全局位线信号GY和局部位线信号LY去激活为高电平，可以关断全局位线开关GY_SW和局部位线开关LY_SW(ON→OFF)。结果，可以防止选中的位线BL的电压电平的进一步增大。换句话说，通过停止对选中的位线BL的驱动，可以防止处于SET状态下的选中的存储单元MC再次被导通。此时，可以通过将GY放电信号GYDIS和LY放电信号LYDIS激活为高电平来导通GY放电晶体管GYDIS_TR和LY放电晶体管LYDIS_TR。结果，由于选中的位线BL经由被导通的LY放电晶体管LYDIS_TR耦接到接地电压端子，因此可以降低选中的位线BL的电压电平。
图5A示出了当在第三时刻T3停止对选中的位线BL的驱动时局部字线开关LX_SW、全局字线开关GX_SW、局部位线开关LY_SW、全局位线开关GY_SW、LX放电晶体管LXDIS_TR、GX放电晶体管GXDIS_TR、LY放电晶体管LYDIS_TR和GY放电晶体管GYDIS_TR的导通/关断状态。
在第三时刻T3之后的第四时刻T4，可以通过感测放大器SA读取储存在选中的存储单元MC中的数据。具体地，可以通过将局部字线信号LX激活为高电平来导通局部字线开关LX_SW。结果，选中的字线sel_WL可以耦接到感测放大器SA，并且可以通过感测放大器SA来感测并放大选中的存储单元MC的数据，然后经由感测放大器SA的输出端子来输出(DATA_OUT)。此时，LX放电信号LXDIS和GX放电信号GXDIS可以保持在高电平，使得LX放电晶体管LXDIS_TR和GX放电晶体管GXDIS_TR可以保持关断。
根据上述方法，当在第三时刻T3关断全局位线开关GY_SW和局部位线开关LY_SW时，可以导通GY放电晶体管GYDIS_TR和LY放电晶体管LYDIS_TR。因此，可以快速停止对选中的位线BL的驱动，并且可以降低选中的位线BL的电压电平。
在图5A和图5B所示的这个实施例中，如以上参考图4A和图4B所述的，可以确定停止对选中的位线BL的驱动的第三时刻T3。
图6A和图6B示出根据本公开的一个实施例的操作存储器件的方法。图6A示出了读取操作中的电流路径。图6B是示出读取操作的时序图。在下文中，将省略以上已经提到的组件的任何重复的详细描述。
图6A所示的存储器件与图4A所示的存储器件具有相同的配置。
参考图6A和图6B，在第一时刻T1，可以将在存储器件中的多个字线之中的选中的字线sel_WL预充电至电压VBBRD。在第一时刻T1之后的第二时刻T2，选中的字线sel_WL可以被浮置并且选中的位线BL可以被驱动。在第二时刻T2与第二时刻T2之后的第三时刻T3之间，选中的字线sel_WL的电压电平可以根据储存在选中的存储单元MC中的数据值而增大或维持在电压VBBRD。
在第三时刻T3，可以停止对选中的位线BL的驱动。此时，可以在不同的时刻关断全局位线开关GY_SW和局部位线开关LY_SW。例如，在第三时刻T3关断局部位线开关LY_SW之后，可以在从第三时刻T3起不同的时刻关断全局位线开关GY_SW。首先，通过将局部位线信号LY去激活为高电平，可以关断局部位线开关LY_SW(ON→OFF)。随后，通过将全局位线信号GY去激活为高电平，可以关断全局位线开关GY_SW(ON→ON→OFF)。因此，全局位线开关GY_SW可以在局部位线开关LY_SW被关断之后保持导通预定时段。因此，全局位线开关GY_SW可以在第三时刻T3与第三时刻T3之后的第四时刻T4之间的特定时刻或者在第四时刻T4之后的特定时刻被关断。
在第四时刻T4，通过导通局部字线开关LX_SW，可以由感测放大器SA读取储存在选中的存储单元MC中的数据。
根据上述方法，通过在不同的时刻关断全局位线开关GY_SW和局部位线开关LY_SW，可以快速停止对选中的位线BL的驱动。通过在全局位线开关GY_SW被关断之前关断局部位线开关LY_SW，可以快速停止选中的位线BL的电压电平的增大。
在图6A和图6B所示的这个实施例中，如以上参考图4A和图4B所述的，可以确定停止对选中的位线BL的驱动的第三时刻T3。
图7A和图7B示出根据本公开的一个实施例的操作存储器件的方法。图7A示出了读取操作中的电流路径。图7B是示出读取操作的时序图。在下文中，将省略以上已经提到的组件的任何重复的详细描述。
图7A所示的存储器件与图5A所示的存储器件具有相同的配置。
参考图7A和图7B，在第一时刻T1，可以将在存储器件中的多个字线之中的选中的字线sel_WL预充电至电压VBBRD。
可以在第一时刻T1与第一时刻T1之后的第二时刻T2之间驱动选中的位线BL。全局位线信号GY可以具有激活状态，即，低电平，因此全局位线开关GY_SW可以处于导通状态。因此，位线电压VBL可以被传送到全局位线GBL，使得可以增大全局位线GBL的电压电平。另外，局部位线信号LY可以具有激活状态，即，低电平，因此局部位线开关LY_SW可以处于导通状态。因此，随着全局位线GBL的电压电平增大，局部位线LBL的电压电平也会增大。在位线电压VBL的电压电平增大的时刻与选中的位线BL的电压电平增大的时刻之间可能发生延迟。
在第二时刻T2，由于通过将局部字线信号LX去激活为低电平来关断局部字线开关LX_SW，因此选中的字线sel_WL可以被浮置。在第二时刻T2与第二时刻T2之后的第三时刻T3之间，选中的字线sel_WL的电压电平可以根据储存在选中的存储单元MC中的数据值而增大或维持在电压VBBRD。
在第三时刻T3，可以停止对选中的位线BL的驱动。例如，通过降低被提供给选中的位线的位线电压VBL的电压电平，可以降低全局位线GBL的电压电平。在另一个示例中，通过将GY放电信号GYDIS激活为高电平以导通GY放电晶体管GYDIS_TR，可以降低全局位线GBL的电压电平。由于全局位线开关GY_SW和局部位线开关LY_SW的每个均处于导通状态，因此随着全局位线GBL的电压电平降低，局部位线LBL的电压电平也可能减小。在位线电压VBL的电压电平减小的时刻与选中的位线BL的电压电平减小的时刻之间可能发生延迟。
在第三时刻T3之后的第四时刻T4，通过导通局部字线开关LX_SW，可以由感测放大器SA读取储存在选中的存储单元MC中的数据。
根据上述方法，可以通过降小位线电压VBL的电平来停止对选中的位线BL的驱动。因此，在读取操作期间，可以防止例如读取干扰的劣化，在SET状态下的选中的存储单元MC被反复地导通和关断时可能引起该劣化。
在图7A和图7B所示的这个实施例中，如以上参考图4A和图4B所述的，可以确定停止对选中的位线BL的驱动的第三时刻T3。
实现了上述实施例中的任意一个的存储电路或半导体器件可以用于各种电子设备或电子系统中。图8至图12示出了包含根据上述实施例的存储电路或半导体器件的设备或系统的一些示例。
图8示出了根据本公开的一个实施例的采用存储器件的微处理器1000。
参考图8，微处理器1000可以控制和调整以下一系列过程：从各种外部设备接收数据、处理数据以及将处理结果发送到外部设备。微处理器1000可以包括存储单元1010、运算单元1020和控制单元1030。微处理器1000可以是以下各种数据处理单元中的任意一种，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用程序处理器(AP)等。
存储单元1010可以是处理器寄存器或寄存器，并且可以将数据储存在微处理器1000中。存储单元1010可以包括诸如数据寄存器、地址寄存器和浮点寄存器等的各种寄存器中的任意一种。存储单元1010可以用于暂时储存：用于执行运算的数据被储存的地址、与执行该运算的结果相对应的数据以及用于执行该运算的数据。
存储单元1010可以采用以上参考图4A至图7B描述的实施例中的至少一个。例如，存储单元1010可以包括位线、与位线交叉的字线以及耦接到位线和字线并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，并且可以驱动这些位线之中的选中的位线，从而可以增大选中的位线的电压电平。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元由于选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善存储单元1010的读取操作特性。结果，也可以改善微处理器1000的读取操作特性。
运算单元1020可以根据对命令进行解码的结果来执行基本算术运算或逻辑运算之中的一种。运算单元1020可以包括至少一个算术和逻辑单元(ALU)。
控制单元1030可以从存储单元1010、运算单元1020和微处理器1000的外部设备接收信号，提取或解码命令，控制微处理器1000的信号输入和输出，并且运行由程序表示的处理。
根据本公开的实施例，除了存储单元1010之外，微处理器1000还可以包括高速缓冲存储单元1040，该高速缓冲存储单元1040暂时储存从外部设备输入的数据或要输出到外部设备的数据。高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图9示出了根据本公开的一个实施例的采用存储器件的处理器1100。
参考图9，除了以上参考图8描述的微处理器的功能之外，处理器1100还可以提高性能并执行多种功能。处理器1100可以包括：用作微处理器的核心单元1110、暂时储存数据的高速缓冲存储单元1120以及用于在内部设备和外部设备之间的数据传输的总线接口1130。处理器1100可以包括多核处理器、图形处理单元(GPU)、应用程序处理器(AP)等中的任何一种。
根据本公开的一个实施例，核心单元1110可以对从外部设备输入的数据执行算术和逻辑运算，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111可以是处理器寄存器或寄存器，并且可以将数据储存在处理器1100中。存储单元1111可以包括各种寄存器的任何一种，所述各种寄存器包括数据寄存器、地址寄存器和浮点寄存器等。存储单元1111可以用于暂时储存：其中储存有用于执行运算的数据的地址、与执行该运算的结果相对应的数据以及用于执行该运算的数据。
运算单元1112可以在处理器1100中执行运算。更具体地，运算单元1112可以根据解码命令的结果而执行四则基本算术运算和/或逻辑运算。运算单元1112可以包括至少一个算术和逻辑单元(ALU)。
控制单元1113可以从存储单元1111、运算单元1112和处理器1100的外部设备接收信号，提取或解码命令，控制处理器1100的信号输入和输出，并且运行由程序表示的处理。
高速缓冲存储单元1120可以暂时储存数据，以便补偿高速运行的核心单元1110和低速运行的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括主储存部1121、次级储存部1122和第三级储存部1123。
通常，高速缓冲存储单元1120可以包括主储存部1121和次级储存部1122。当需要大容量的储存时，高速缓冲存储单元1120可以进一步包括第三级储存部1123。如果必要，则高速缓冲存储单元1120可以包括更多的储存部。换句话说，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而变化。
主储存部1121、次级储存部1122和第三级储存部1123可以具有相同或不相同的用于储存和感测数据的处理速度。当各个储存部具有不同的处理速度时，在主储存部1121、次级储存部1122和第三级储存部1123之中，主储存部1121可以具有最高的处理速度。
主储存部1121、次级储存部1122和第三级储存部1123中的至少一个可以采用以上参考图4A至图7B描述的实施例中的至少一个。例如，高速缓冲存储单元1120可以包括位线、与位线交叉的字线以及耦接到位线和字线并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，以及可以驱动位线之中的选中的位线，使得选中的位线的电压电平可能会增大。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元由于选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善高速缓冲存储单元1120的读取操作特性。结果，还可以改善处理器1100的读取操作特性。
如图9所示，主储存部1121、次级储存部1122和第三级储存部1123全部都可以包括在高速缓冲存储单元1120中。高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123可以设置在核心单元1110的外部，以补偿核心单元1110与外部设备之间的数据处理速度的差异。可选地，高速缓冲存储单元1120的主储存部1121可以位于核心单元1110中，并且次级储存部1122和第三级储存部1123可以设置在核心单元1110的外部，以增强补充数据处理速度的差异的功能。在又一个实施例中，主储存部1121和次级储存部1122可以位于核心单元1110中，而第三级储存部1123可以位于核心单元1110的外部。
总线接口1130可以连接核心单元1110、高速缓冲存储单元1120和外部设备，从而可以在它们之间有效地传输数据。
根据本公开的实施例，处理器1100可以包括可以共享高速缓冲存储单元1120的多个核心单元1110。多个核心单元1110和高速缓冲存储单元1120可以彼此直接耦接，或者经由总线接口1130耦接。多个核心单元1110中的每个可以具有与上述核心单元相同的配置。
当处理器1100包括多个核心单元1110时，高速缓冲存储单元1120的主储存部1121的数量可以对应于核心单元1110的数量。每个主储存部1121可以包括在每个核心单元1110中。另外，次级储存部1122和第三级储存部1123可以设置在多个核心单元1110的外部，并且可以经由总线接口1130被多个核心单元1110共享。主储存部1121可以具有比次级储存部1122和第三级储存部1123更快的处理速度。
在另一个实施例中，主储存部1121的数量和次级储存部1122的数量中的每个可以对应于核心单元1110的数量。每个主储存部1121和每个次级储存部1122可以包括在每个核心单元1110中。第三级储存部1123可以设置在多个核心单元1110的外部，并通经由总线接口1130被多个核心单元1110共享。
根据本公开的一个实施例，处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其从外部设备有线或无线地接收数据或者将数据有线或无线地发送到外部设备；存储器控制单元1160，其驱动外部存储器件；以及介质处理单元1170，其处理从外部输入设备输入的数据并将处理的数据输出，或者将由处理器1100处理的数据处理并输出到外部接口设备。处理器1100可以进一步包括各种其他模块和设备。添加的模块可以彼此交换数据以及经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据。
嵌入式存储单元1140可以包括非易失性存储器以及易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM和静态随机存取存储器(SRAM)等。非易失性存储器可以包括只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。
通信模块单元1150可以包括连接至有线网络的模块、连接至无线网络的模块或两者。有线网络模块可以包括通过传输线发送和接收数据的局域网(LAN)、通用串行总线(USB)、以太网或电力线通信(PLC)等。无线网络模块可以包括无需通过传输线发送和接收数据的红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线局域网、无线传感器网络、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)或超宽带(UWB)等。
存储器控制单元1160可以包括各种控制器，所述各种控制器用于处理和管理在处理器1100与外部存储器件之间传送的数据，所述外部存储器件根据与处理器1100的通信标准不同的通信标准进行操作。例如，存储器控制单元1160可以包括用于控制如下器件的控制器：集成电子设备(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、USB、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡等。
介质处理单元1170可以处理由处理器1100处理的数据，或者是从外部输入设备以视频或音频的形式或以另一种形式输入的数据，并且可以将处理的数据输出到外部接口设备。介质处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频(HD音频)或高清多媒体接口(HDMI)控制器等。
图10示出了根据本公开的一个实施例的采用存储器件的系统1200。
参考图10，系统1200可以指的是被配置为处理数据的设备。为了对数据执行一系列操作，系统1200可以执行输入、处理、输出、通信和储存等，以执行对数据的一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240。根据本公开的一个实施例，系统1200可以是计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统或智能电视。
处理器1210可以控制输入命令的解码和对储存在系统1200中的数据的处理。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用程序处理器(AP)和数字信号处理器(DSP)等的一种或更多种。
主存储器件1220可以指的是当运行程序时储存来自辅助存储器件1230的程序代码和/或数据的储存器。即使关闭电源，也可以保留所储存的程序代码和/或数据。主存储器件1220可以包括以上参考图4A至图7B描述的实施例中的至少一个。例如，主存储器件1220可以包括位线、与位线交叉的字线以及耦接到位线和字线并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，并且可以驱动位线之中的选中的位线，使得选中的位线的电压电平可能会增大。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元因选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善主存储器件1220的读取操作特性。结果，还可以改善系统1200的读取操作特性。
主存储器件1220还可以包括在断电时会丢失储存在其中的所有数据的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等之中的一种或更多种。在另一个示例中，主存储器件1220可以不包括根据上述实施例的存储器件，并且可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等之中的一种或更多种。
辅助存储器件1230可以指的是被设计为储存程序代码或数据的存储器件。尽管辅助存储器件1230比主存储器件1220慢，但是辅助存储器件1230可以储存比主存储器件1220更多的数据。辅助存储器件1230可以采用以上参考图4A至图7B描述的实施例中的至少一个。例如，辅助存储器件1230可以包括位线、与位线交叉的字线以及耦接到位线和字线并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，以及可以驱动位线之中的选中的位线，使得选中的位线的电压电平可能会增大。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元因选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善辅助存储器件1230的读取操作特性。结果，还可以改善系统1200的读取操作特性。
此外，辅助存储器件1230还可以包括数据储存系统，诸如，使用磁性的磁带、磁盘、使用光学的激光盘、同时使用磁性和光学的磁光盘、固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡等。
在另一个实施例中，辅助存储器件1230可以不包括根据以上参考图4A至图7B描述的任何实施例的存储器件，并且可以包括数据储存系统，诸如，使用磁性的磁带、磁盘、使用光学的激光盘、同时使用磁性和光学的磁光盘、固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡等。
接口设备1240可以在系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以包括小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)的任意一种和通信设备等中的一种或更多种。通信设备可以包括连接至有线网络的模块、连接至无线网络的模块或两者。有线网络模块可以包括通过传输线发送和接收数据的局域网(LAN)、通用串行总线(USB)、以太网或电力线通信(PLC)等。无线网络模块可以包括无需通过传输线来发送和接收数据的红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线局域网、无线传感器网络(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)或超宽带(UWB)等。
图11示出了根据本公开实施例的采用存储器件的数据储存系统1300。
参考图11，数据储存系统1300可以包括：储存器件1310，其作为用于储存数据的组件而具有非易失性特性；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备进行通信；以及暂时储存器件1340，其用于暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能盘(DVD)或固态盘(SSD)的盘型设备，或者诸如通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡的卡型设备。
储存器件1310可以包括非易失性存储器。非易失性存储器可以包括只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等的任意一种。
存储器控制器1320可以控制储存器件1310与接口1330之间的数据交换。控制器1320可以包括处理器1321，该处理器1321用于执行操作，所述操作用于处理从数据储存系统1300的外部设备经由接口1330输入的命令。
可以提供接口1330，以在数据储存系统1300与外部设备之间交换命令和数据。当数据储存系统1300是卡型设备时，接口1330可以与在以下设备中使用的接口兼容，诸如通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。当数据储存系统1300是盘型设备时，接口1330可以与诸如IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)和USB(通用串行总线)等的接口兼容。接口1330可以与具有不同类型的一种或更多种接口兼容。
暂时储存器件1340可以暂时储存数据，用以根据与外部设备的接口以及控制器和系统的多样化和高性能而在接口1330与储存器件1310之间有效地传输数据。暂时储存器件1340可以包括以上参考图4A至图7B描述的实施例中的至少一个。例如，暂时储存器件1340可以包括位线、与位线交叉的字线以及耦接到位线和字线并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，并且可以驱动位线之中的选中的位线，使得选中的位线的电压电平可能会增大。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元因选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善暂时储存器件1340的读取操作特性。结果，也可以改善数据储存系统1300的读取操作特性。
图12示出了根据本公开的一个实施例的采用存储器件的存储系统1400。
参考图12，存储系统1400可以包括：存储器1410，其作为用于储存数据的组件而具有非易失性特性；存储器控制器1420，其控制存储器1410；以及接口1430，其用于与外部设备进行通信。存储系统1400可以是卡型设备，诸如固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)嵌入式MMC(eMMC)或紧凑型闪存(CF)卡等。
储存数据的存储器1410可以包括以上参考图4A至图7B描述的实施例中的至少一个。例如，存储器1410可以包括位线、与位线交叉的字线以及耦接到位线和字线并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，并且可以驱动位线之中的选中的位线，使得选中的位线的电压电平可能会增大。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元因选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善存储器1410的读取操作特性。结果，还可以改善存储系统1400的读取操作特性。
存储器1410可以包括只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。存储器控制器1420可以包括处理器1421，该处理器1421用于执行操作，所述操作用于处理从存储系统1400的外部设备经由接口1430输入的命令。
可以提供接口1430，以在存储系统1400与外部设备之间交换命令和数据。接口1430可以与在以下设备中使用的接口兼容，诸如，通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。接口1430可以与具有不同类型的一种或更多种接口兼容。
根据实施例，存储系统1400可以进一步包括缓冲存储器1440，用以根据与外部设备的接口以及存储器控制器和存储系统的多样化和高性能而有效地传输在接口1430与存储器1410之间输入和输出的数据。缓冲存储器1440可以包括以上参考图4A至图7B描述的实施例中的至少一个。例如，缓冲存储器1440可以包括位线、与位线交叉的字线以及耦接位线和字线到并设置在其间的存储单元。在读取操作期间，可以对字线之中的选中的字线进行预充电，可以使选中的字线浮置，并且可以驱动位线之中的选中的位线，使得选中的位线的电压电平可能会增大。当选中的存储单元被导通时，可以停止对选中的位线的驱动，以防止选中的存储单元因选中的位线的电压电平的增大而反复地被导通和关断。因此，可以改善缓冲存储器1440的读取操作特性。结果，还可以改善存储系统1400的读取操作特性。
根据一个实施例，缓冲存储器1440可以进一步包括具有易失性特性的静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)以及具有非易失性特性的只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
在另一个实施例中，缓冲存储器1440可以不包括根据以上参考图4A至图7B描述的任何实施例的存储器件，而可以包括具有易失性特性的静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)以及具有非易失性特性的只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
本公开的各种实施例提供了一种稳定地读取电阻式存储器的数据的电子设备。

Claims (20)

1.一种操作包括存储单元的电子设备的方法，所述方法包括：
对与存储单元相关联的选中的字线进行预充电；
使所述选中的字线浮置；
驱动选中的位线以增大所述选中的位线的电压电平，所述选中的位线与所述存储单元相关联；以及
当所述存储单元被导通时，停止对所述选中的位线的驱动。
2.根据权利要求1所述的方法，其中，停止对所述选中的位线的驱动的步骤包括：关断耦接所述存储单元和所述选中的位线的开关。
3.根据权利要求1所述的方法，其中，停止对所述选中的位线的驱动的步骤包括：减小所述选中的位线的电压电平。
4.根据权利要求1所述的方法，其中，在所述选中的字线被浮置之后的预定时刻停止对所述选中的位线的驱动，所述预定时刻对应于所述存储单元被导通的时刻。
5.根据权利要求1所述的方法，其中，在使所述选中的字线浮置之后，响应于所述选中的字线的电压电平的增大而停止对所述选中的位线的驱动。
6.如权利要求1所述的方法，还包括：在停止对所述选中的位线的驱动之后，通过感测所述选中的字线的电压电平来读取储存在所述存储单元中的数据。
7.一种操作包括存储单元的电子设备的方法，所述方法包括：
对选中的局部字线进行预充电；
使所述选中的局部字线浮置；
导通选中的局部开关，以经由选中的局部位线将读取电压施加到选中的存储单元，所述选中的存储单元耦接到所述选中的局部字线和所述选中的局部位线并且设置在所述选中的局部字线与所述选中的局部位线之间，所述选中的局部开关将所述选中的局部位线耦接到全局位线；以及
当所述选中的存储单元通过所述读取电压而被导通时，关断所述选中的局部开关。
8.根据权利要求7所述的方法，其中，关断所述选中的局部开关的步骤包括：在使所述选中的局部字线浮置之后的预定时刻关断所述选中的局部开关，所述预定时刻对应于所述选中的存储单元被导通的时刻。
9.根据权利要求7所述的方法，其中，关断所述选中的局部开关的步骤包括：
在使所述选中的局部字线浮置之后，感测所述选中的局部字线的电压电平；以及
响应于所述选中的局部字线的电压电平的增大而关断所述选中的局部开关。
10.根据权利要求7所述的方法，其中，当所述选中的局部开关被导通时，所述选中的局部位线的电压电平增大。
11.根据权利要求7所述的方法，其中，所述电子设备还包括全局开关，所述全局开关耦接至所述全局位线；以及
其中，当所述选中的局部开关被关断时，关断所述全局开关。
12.根据权利要求7所述的方法，其中，所述电子设备还包括全局开关，所述全局开关耦接至所述全局位线；以及
其中，在所述选中的局部开关被关断之后，关断所述全局开关。
13.根据权利要求7所述的方法，其中，所述电子设备还包括局部放电晶体管，所述局部放电晶体管耦接至所述选中的局部位线；以及
其中，当所述选中的局部开关被关断时，所述局部放电晶体管被导通。
14.根据权利要求7所述的方法，其中，所述电子设备还包括：全局开关，所述全局开关耦接至所述全局位线；以及全局放电晶体管，所述全局放电晶体管耦接至所述全局位线；以及
其中，当所述选中的局部开关被关断时，所述全局开关被关断而所述全局放电晶体管被导通。
15.一种包括半导体存储器的电子设备，所述半导体存储器包括：
位线；
与所述位线交叉的字线；以及
存储单元，所述存储单元耦接到所述位线和所述字线并且设置在所述位线与所述字线之间，
其中，在读取操作中，当处于预充电状态下的所述字线被浮置时，所述位线被驱动以增大所述位线的电压电平，而当所述存储单元被导通时，停止对所述位线的驱动。
16.根据权利要求15所述的电子设备，其中，通过关断耦接所述存储单元和所述位线的开关来停止对所述位线的驱动。
17.根据权利要求15所述的电子设备，其中，通过减小所述位线的电压电平来停止对所述位线的驱动。
18.根据权利要求15所述的电子设备，其中，在所述字线被浮置之后的预定时刻停止对所述位线的驱动，所述预定时刻对应于所述存储单元被导通的时刻。
19.根据权利要求15所述的电子设备，其中，感测处于浮置状态下的所述字线的电压电平，并且响应于处于所述浮置状态下的所述字线的电压电平的增大而停止对所述位线的驱动。
20.根据权利要求15所述的电子设备，其中，在停止对所述位线的驱动之后，通过感测所述字线的电压电平来读取储存在所述存储单元中的数据。
CN201911141091.XA 2019-05-03 2019-11-20 电子设备以及操作电子设备的方法 Active CN111883194B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190052466A KR20200127743A (ko) 2019-05-03 2019-05-03 전자 장치 및 전자 장치의 동작 방법
KR10-2019-0052466 2019-05-03

Publications (2)

Publication Number Publication Date
CN111883194A true CN111883194A (zh) 2020-11-03
CN111883194B CN111883194B (zh) 2024-07-12

Family

ID=73016684

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911141091.XA Active CN111883194B (zh) 2019-05-03 2019-11-20 电子设备以及操作电子设备的方法

Country Status (3)

Country Link
US (1) US10978147B2 (zh)
KR (1) KR20200127743A (zh)
CN (1) CN111883194B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102671481B1 (ko) * 2019-07-19 2024-06-03 삼성전자주식회사 메모리 셀의 멀티-턴 온을 방지하기 위한 메모리 장치 및 그것의 동작 방법
JP2022137794A (ja) * 2021-03-09 2022-09-22 キオクシア株式会社 記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280219A (zh) * 2014-06-04 2016-01-27 英特尔公司 多阶存储器单元读取
CN105378845A (zh) * 2013-03-22 2016-03-02 株式会社东芝 阻变存储器
US20160284399A1 (en) * 2015-03-27 2016-09-29 Intel Corporation Apparatus and method for drift cancellation in a memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872880B1 (ko) * 2006-09-11 2008-12-10 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치
US7586787B2 (en) * 2007-09-20 2009-09-08 Kilopass Technology Inc. Reducing bit line leakage current in non-volatile memories
JP2016170840A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置とその駆動方法
US9627055B1 (en) * 2015-12-26 2017-04-18 Intel Corporation Phase change memory devices and systems having reduced voltage threshold drift and associated methods
US9984748B1 (en) * 2016-05-24 2018-05-29 SK Hynix Inc. Electronic device and method for reading data stored in resistive memory cell
KR102480012B1 (ko) * 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR20200009460A (ko) * 2018-07-19 2020-01-30 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그것의 구동 방법
KR102480013B1 (ko) * 2018-11-26 2022-12-22 삼성전자 주식회사 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법
US10839901B1 (en) * 2019-05-03 2020-11-17 SK Hynix Inc. Electronic device and operating method of electronic device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105378845A (zh) * 2013-03-22 2016-03-02 株式会社东芝 阻变存储器
CN105280219A (zh) * 2014-06-04 2016-01-27 英特尔公司 多阶存储器单元读取
US20160284399A1 (en) * 2015-03-27 2016-09-29 Intel Corporation Apparatus and method for drift cancellation in a memory

Also Published As

Publication number Publication date
US10978147B2 (en) 2021-04-13
US20200350009A1 (en) 2020-11-05
CN111883194B (zh) 2024-07-12
KR20200127743A (ko) 2020-11-11

Similar Documents

Publication Publication Date Title
US10008262B2 (en) Memory and electronic device including the same
KR102446713B1 (ko) 전자 장치
US9595326B2 (en) Electronic device
CN111883190B (zh) 电子器件以及电子器件的操作方法
US10403345B2 (en) Electronic device
US10210932B2 (en) Electronic device with semiconductor memory having variable resistance elements for storing data and associated driving circuitry
US9865344B2 (en) Electronic device and method for operating electronic device
CN111883194B (zh) 电子设备以及操作电子设备的方法
US9865341B2 (en) Electronic device
US10283197B1 (en) Electronic device and method for reading data of memory cell
US11264095B2 (en) Electronic device and method of operating memory cell in the electronic device
US9263114B2 (en) Electronic device
KR20220151056A (ko) 메모리 장치
US9543008B2 (en) Electronic device having semiconductor storage cells
CN107393586B (zh) 电子设备
CN112582003B (zh) 电子设备
US9984748B1 (en) Electronic device and method for reading data stored in resistive memory cell
KR102702780B1 (ko) 전자 장치 및 전자 장치의 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant