KR20200127743A - 전자 장치 및 전자 장치의 동작 방법 - Google Patents

전자 장치 및 전자 장치의 동작 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 각각 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다.

Description

전자 장치 및 전자 장치의 동작 방법 {ELECTRONIC DEVICE AND OPERATING METHOD OF ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 또한, 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 장치에 대한 연구가 활발하게 수행되고 있다.
이러한 차세대 메모리 중 하나로, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질 즉, 가변 저항 물질을 이용하는 저항성 메모리 장치가 있다. 저항성 메모리 장치는 RRAM(Resistive Random Access Memory), PRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들은 저항성 메모리의 데이터를 안정적으로 리드하는 전자 장치를 제공한다.
본 발명의 일 실시예에 따른 전자 장치는 비트라인들과 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 상기 전자 장치의 동작 방법은, 상기 워드라인들 중 선택된 워드라인을 프리차지하는 단계; 상기 선택된 워드라인을 플로팅시키는 단계; 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하는 단계; 및 선택된 메모리 셀이 턴 온되면, 상기 비트라인의 구동을 중지하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 로컬 비트라인들과 로컬 워드라인들의 사이에 각각 연결된 메모리 셀들 및 상기 로컬 비트라인들과 글로벌 비트라인을 연결시키는 로컬 스위치들을 포함하고, 상기 전자 장치의 동작 방법은, 상기 로컬 워드라인들 중 선택된 로컬 워드라인을 프리차지하는 단계; 상기 선택된 로컬 워드라인을 플로팅시키는 단계; 상기 메모리 셀들 중 선택된 메모리 셀에 리드 전압이 인가되도록, 상기 로컬 스위치들 중 선택된 로컬 스위치를 턴 온시키는 단계; 및 상기 리드 전압에 의해 상기 선택된 메모리 셀이 턴 온되면, 상기 선택된 로컬 스위치를 턴 오프하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 각각 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다.
본 발명의 실시예들에 따르면, 리드 디스터브를 개선할 수 있고, 보다 안정적인 리드 동작이 가능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀의 I-V 곡선을 도시한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 메모리 셀 어레이에 대한 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 로우 라인들 및 로우 라인들과 교차된 컬럼 라인들을 포함할 수 있다. 여기서, 로우 라인들은 워드라인일 수 있고, 컬럼 라인들은 비트라인일 수 있다. 참고로, 워드라인과 비트라인은 상대적인 개념이며, 로우 라인들이 비트라인이고 컬럼 라인들이 워드라인인 것도 가능하다. 이하에서는, 로우 라인들이 워드라인(WL1~WL3)이고 컬럼 라인들이 비트라인(BL1~BL3)인 경우를 가정하여 설명하도록 한다.
반도체 메모리는 비트라인들(BL1~BL3)과 워드라인들(WL1~WL3)의 사이에 각각 배치된 메모리 셀들(MC11~MC33)을 포함할 수 있다. 여기서, 메모리 셀들(MC11~MC33)은 비트라인들(BL1~BL3)과 워드라인들(WL1~WL3)이 교차되는 지점에 각각 위치될 수 있다. 각각의 메모리 셀들(MC11~MC33)은 직렬로 연결된 선택 소자(S11~S33)와 메모리 소자(M11~M33)를 포함하며, 선택 소자(S11~S33)는 워드라인(WL1~WL3)과 전기적으로 연결될 수 있고, 메모리 소자(M11~M33)는 비트라인(BL1~BL3)과 전기적으로 연결될 수 있다.
메모리 소자(M11~M33)는 데이터를 저장하기 위한 것으로 가변 저항 물질을 포함할 수 있다. 메모리 소자(M11~M33)는 저항 변화층, 상변화층, 자기 터널 접합층 등을 포함할 수 있다. 메모리 소자(M11~M33)는 저장된 데이터에 따라 저저항 상태이거나 고저항 상태를 가질 수 있다. 예를 들어, 결정질 상태(crystalline state)에서 낮은 저항값을 가지고 비결정질 상태(amorphous state)에서 높은 저항값을 가질 수 있다. 이하에서는 저저항 상태를 셋(SET) 상태라 하고, 고저항 상태를 리셋(RESET) 상태라 한다.
선택 소자(S11~S33)는 메모리 셀(MC11~MC33)을 선택하기 위한 것으로 스위칭 물질을 포함할 수 있다. 선택 소자(S11~S33)는 MIT 소자, MIEC 소자, OTS 소자 등일 수 있다. 선택 소자(S11~S33)가 OTS 소자를 포함하는 경우, 선택 소자(S11~S33)는 턴 오프시에 매우 적은 전류만을 흘리고, 인가되는 전류량이 문턱 값(Ith)을 넘으면 턴 온된다. 선택 소자(S11~S33)가 턴 온되면 메모리 셀(MC11~MC33)에 흐르는 전류량이 급격히 증가하고, 메모리 셀(MC11~MC33) 양단의 전압 레벨이 급격하게 줄어드는 스냅백(snapback) 현상이 발생할 수 있다.
참고로, 각각의 메모리 셀들(MC11~MC33)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자(S11~S33)가 생략되거나, 선택 소자(S11~S33)와 메모리 소자(M11~M33)의 위치가 서로 바뀔 수 있다.
반도체 메모리는 비트라인들(BL1~BL3)을 제어하기 위한 컬럼 회로(110) 및 워드라인들(WL1~WL3)을 제어하기 위한 로우 회로(120)를 더 포함할 수 있다. 로우 회로(120)는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로(120)는 로우 어드레스(R_ADD)에 의해 워드라인들(WL1~WL3) 중 워드라인(WL2)을 선택할 수 있다. 컬럼 회로(110)는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로(110)는 컬럼 어드레스(C_ADD)에 의해 비트라인들(BL1~BL3) 중 비트라인(BL2)을 선택할 수 있다. 이를 통해, 선택된 비트라인(BL2)과 선택된 워드라인(WL2)의 사이에 연결된 메모리 셀(MC22)이 선택될 수 있다.
참고로, 도 1은 셀 어레이(100)가 3개의 비트라인들(BL1~BL3) 및 3개의 워드라인들(WL1~WL3)을 포함하는 것으로 도시했으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 셀 어레이(100)에 포함된 비트라인들(BL1~BL3)과 워드라인들(WL1~WL3)의 개수는 필요에 따라 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀의 I-V 곡선을 도시한 그래프이다. X축은 메모리 셀의 양단에 인가되는 전압(V)을 나타내고, Y축은 메모리 셀에 흐르는 전류(I)를 나타낸다.
도 2를 참조하면, 메모리 셀은 양단에 인가되는 전압의 레벨이 높아질수록 메모리 셀에 흐르는 전류량이 증가한다. 단, 동일한 전압 레벨에서, 셋(SET) 상태인 메모리 셀에 흐르는 전류량이 리셋(RESET) 상태인 메모리 셀에 흐르는 전류량보다 많을 수 있다.
셋(SET) 상태인 메모리 셀의 양단의 전압이 문턱 전압(SET_Vth)에 도달하면, 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하고, 메모리 셀의 선택 소자가 턴 온된다. 그에 따라, 양단의 전압 레벨이 급격히 감소하고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다. 그리고, 양단의 전압이 홀드 전압(Vh)에 도달하면 메모리 셀이 다시 턴 오프된다.
리셋(RESET)인 메모리 셀의 양단의 전압이 문턱 전압(RESET_Vth)에 도달하면, 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하고, 메모리 셀의 선택 소자가 턴온된다. 그에 따라, 메모리 셀의 양단의 전압 레벨이 급격히 감소하고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다. 그리고, 양단의 전압이 홀드 전압(Vh)에 도달하면 메모리 셀이 다시 턴 오프된다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3을 참조하면, 먼저, 워드라인을 프리차지한다(S210). 예를 들어, 워드라인들 중 선택된 워드라인을 전압 VBBRD로 프리차지한다. 전압 VBBRD는 음의 레벨을 가질 수 있다.
이어서, 프리차지된 워드라인을 플로팅시키고(S220), 비트라인을 구동한다(S230). 비트라인들 중 선택된 비트라인을 구동함으로써, 선택된 비트라인의 전압 레벨을 상승시킬 수 있다. 이를 통해, 메모리 셀(MC)의 양 단에 리드 전압이 인가된다. 또한, 비트라인의 전압 레벨이 상승함에 따라 리드 전압도 상승한다.
이어서, 메모리 셀이 턴 온될 때까지 비트라인을 구동하고(S240/N, S230), 메모리 셀이 턴 온되면 비트라인의 구동을 중지한다(S240/Y, S250).
선택된 메모리 셀이 리셋(RESET) 상태를 갖는 경우, 리드 전압이 메모리 셀의 문턱 전압(RESET_Vth)에 비해 작기 때문에 메모리 셀이 턴 온되지 않는다. 따라서, 비트라인이 구동될 때 워드라인은 프리차지된 전압 레벨을 유지한다.
선택된 메모리 셀(MC)이 셋(SET) 상태를 갖는 경우, 리드 전압이 셋(SET) 상태의 메모리 셀의 문턱 전압(SET_Vth)에 비해 커지면 메모리 셀(MC)이 턴 온되고 스냅백 현상이 발생한다. 스냅백 현상에 의해 메모리 셀(MC)에 전류가 흐르고, 워드라인의 전압 레벨이 상승한다. 따라서, 선택된 메모리 셀에 인가되는 리드 전압이 감소되고, 리드 전압이 홀드 전압(Vh)에 도달하면 선택된 메모리 셀(MC)이 턴 오프된다.
그런데, 메모리 셀(MC)이 턴 오프로 전환된 후에도 비트라인을 계속 구동할 경우, 비트라인의 전압 레벨이 계속 상승하거나 높은 전압을 유지하게 된다. 이러한 경우, 선택된 메모리 셀이 다시 턴 온될 수 있고, 이로 인해 리드 디스터브가 유발될 수 있다. 따라서, 본 실시예는 선택된 메모리 셀(MC)이 턴 온되면, 비트라인의 구동을 중지한다. 이를 통해, 선택된 메모리 셀이 다시 턴 온되는 것을 방지할 수 있다.
메모리 셀의 턴 온 여부는 직접 센싱하거나, 추정할 수 있다. 일 예로, 워드라인을 플로팅시킨 시점으로부터 셋(SET) 상태의 메모리 셀이 턴 온될 때까지의 시간을 예측하여 소정 시간으로 설정하고, 워드라인을 플로팅시킨 시점으로부터 소정 시간 후에 비트라인의 구동을 중지한다. 다른 예로, 워드라인의 전압 레벨을 센싱하고 전압 레벨이 상승하면 비트라인의 구동을 중지한다. 이때, 비트라인과 메모리 셀의 사이에 연결된 스위치를 턴 오프하거나, 비트라인 전압을 하강시킴으로써, 비트라인 구동을 중지할 수 있다.
이어서, 선택된 메모리 셀에 저장된 데이터를 독출한다(S260). 예를 들어, 선택된 워드라인을 센싱 회로와 연결시키고, 워드라인의 전압 레벨을 센싱한다. 센싱 회로는 센스 앰프일 수 있다.
전술한 바와 같은 동작 방법에 따르면, 셋(SET) 상태의 메모리 셀이 턴 온되면 비트라인의 구동을 중단한다. 따라서, 리드 동작 시에 셋(SET) 상태의 메모리 셀이 턴 온 및 턴 오프를 반복하여 열화되는 것을 방지할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다. 도 4a는 리드 동작 시의 전류 경로를 나타내고, 도 4b는 리드 동작을 설명하기 위한 타이밍도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 글로벌 비트라인(GBL), 로컬 비트라인(LBL), 메모리 셀(MC), 로컬 워드라인(LWL), 글로벌 워드라인(GWL)을 포함한다. 메모리 셀(MC)은 로컬 비트라인(LBL)과 로컬 워드라인(LWL)의 사이에 연결될 수 있다.
하나의 글로벌 비트라인(GBL)은 복수의 로컬 비트라인들(LBL)과 연결될 수 있다. 글로벌 비트라인(GBL)과 복수의 로컬 비트라인들(LBL)의 사이에 로컬 비트라인 스위치들(LY_SW)이 각각 연결될 수 있다. 따라서, 복수의 로컬 비트라인 스위치들(LY_SW)에 의해 로컬 비트라인들(LBL)과 글로벌 비트라인(GBL)의 연결을 제어할 수 있다. 글로벌 비트라인 스위치(GY_SW)는 글로벌 비트라인(GBL)에 연결될 수 있다. 글로벌 비트라인 스위치(GY_SW)에 의해, 글로벌 비트라인(GBL)으로 비트라인 전압(VBL)이 인가되는 것을 제어할 수 있다.
하나의 글로벌 워드라인(GWL)은 복수의 로컬 워드라인들(LWL)과 연결될 수 있다. 글로벌 워드라인(GWL)과 복수의 로컬 워드라인들(LWL)의 사이에 로컬 워드라인 스위치들(LX_SW)이 각각 연결될 수 있다. 따라서, 복수의 로컬 워드라인 스위치들(LX_SW)에 의해 로컬 워드라인들(LWL)과 글로벌 워드라인(GWL)의 연결을 제어할 수 있다. 글로벌 워드라인 스위치(GX_SW)는 글로벌 워드라인(GWL)과 센스 앰프(SA)의 사이에 연결될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 시점(T1)에서, 워드라인들 중 선택된 워드라인(sel_WL)을 프리차지한다. 로컬 워드라인 신호(LX)와 글로벌 워드라인 신호(GX)를 하이(high)로 활성화시켜, 로컬 워드라인 스위치(LX_SW) 및 글로벌 워드라인 스위치(GX_SW)를 턴 온시킨다. 글로벌 비트라인 신호(GY) 및 로컬 비트라인 신호(LY)를 하이로 비활성화시켜, 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)를 턴 오프시킨다. 이를 통해, 선택된 워드라인을 전압 VBBRD로 프리차지할 수 있다. 이때, 비선택된 워드라인(unsel_WL)에는 기준 전압(VREF)을 인가할 수 있다.
제2 시점(T2)에서, 선택된 워드라인(sel_WL)을 플로팅시킨다. 로컬 워드라인 신호(LX)를 로우로 비활성화시켜 로컬 워드라인 스위치(LX_SW)를 턴 오프시킴으로써, 로컬 워드라인(LWL)을 플로팅시킬 수 있다.
제2 시점(T2)에서, 비트라인(BL)을 구동한다. 글로벌 비트라인 신호(GY) 및 로컬 비트라인 신호(LY)를 로우로 활성화시켜, 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)를 턴 온시킨다. 이를 통해, 비트라인(BL)으로 비트라인 전압(VBL)이 공급되고, 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL)의 전압 레벨이 상승한다.
선택된 메모리 셀(MC)이 셋(SET) 상태이면, 비트라인(BL)의 전압 레벨이 상승함에 따라 메모리 셀(MC)이 턴 온 및 턴 오프된다. 그에 따라, 선택된 워드라인(sel_WL)의 전압 레벨이 상승한다. 선택된 메모리 셀(MC)이 리셋(RESET) 상태이면, 메모리 셀(MC)은 턴 오프 상태를 유지하고, 선택된 워드라인(sel_WL)의 전압 레벨은 VBBRD로 그대로 유지된다.
제3 시점(T3)에서, 비트라인(BL)의 구동을 중지한다. 글로벌 비트라인 신호(GY) 및 로컬 비트라인 신호(LY)를 하이로 비활성화시켜, 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)를 턴 오프시킨다(ON→OFF). 이를 통해, 비트라인(BL)의 전압 레벨이 더 이상 상승하는 것을 방지하고, 셋(SET) 상태의 메모리 셀(MC)이 다시 턴 온되는 것을 방지한다. 이때, 로컬 워드라인 스위치(LX_SW)는 턴 오프 상태를 유지할 수 있고(OFF), 글로벌 워드라인 스위치(GX_SW)는 턴 온 상태를 유지할 수 있다(ON).
제4 시점(T4)에서, 선택된 메모리 셀(MC)에 저장된 데이터를 독출한다. 로컬 워드라인 신호(LX)를 하이로 활성화시켜 로컬 워드라인 스위치(LX_SW)를 턴 온시킨다. 그에 따라, 선택된 워드라인(sel_WL)이 센스 앰프(SA)와 연결된다. 센스 앰프(SA)의 입력 단자(IN, INB)는 기준 전압(VREF)으로 프리차지되어 있고, 선택된 워드라인(sel_WL)이 입력 단자(IN)와 연결되어 차지 셰어링(charge-sharing)된다. 입력 단자(INB)는 기준 전압(VREF)을 유지한다. 따라서, 선택된 메모리 셀(MC)의 데이터가 출력된다(DATA_OUT).
전술한 바와 같은 방법에 따르면, 셋(SET) 상태의 메모리 셀이 턴 온되면 비트라인의 구동을 중단한다. 즉, 로컬 워드라인 스위치(LX_SW)가 턴 온되는 제4 시점(T4) 전에 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)를 턴 오프시킨다. 따라서, 리드 동작 시, 셋(SET) 상태의 메모리 셀의 턴온 및 턴 오프가 반복되는 것을 방지할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다. 도 5a는 리드 동작 시의 전류 경로를 나타내고, 도 5b는 리드 동작을 설명하기 위한 타이밍도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 글로벌 비트라인(GBL)에 연결된 GY 디스차지 트랜지스터(GYDIS_TR), 로컬 비트라인(LBL)에 연결된 LY 디스차지 트랜지스터(LYDIS_TR), 글로벌 워드라인(GWL)에 연결된 GX 디스차지 트랜지스터(GXDIS_TR), 로컬 워드라인(LWL)에 연결된 LX 디스차지 트랜지스터(LXDIS_TR)를 더 포함할 수 있다. 여기서, GY 디스차지 트랜지스터(GYDIS_TR)는 글로벌 비트라인 스위치(GY_SW)와 반대로 동작할 수 있고, LY 디스차지 트랜지스터(LYDIS_TR)는 로컬 비트라인 스위치(LY_SW)와 반대로 동작할 수 있다. GX 디스차지 트랜지스터(GXDIS_TR) 및 LX 디스차지 트랜지스터(LXDIS_TR)는 글로벌 워드라인 스위치(GX_SW)와 반대로 동작할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 시점(T1)에서, 워드라인들 중 선택된 워드라인(sel_WL)을 프리차지한다. 로컬 워드라인 신호(LX)와 글로벌 워드라인 신호(GX)를 하이(high)로 활성화시켜, 로컬 워드라인 스위치(LX_SW) 및 글로벌 워드라인 스위치(GX_SW)를 턴 온시킨다. 이때, LX 디스차지 신호(LXDIS) 및 GX 디스차지 신호(LXDIS)를 하이로 비활성화시켜, LX 디스차지 트랜지스터(LXDIS_TR) 및 GX 디스차지 트랜지스터(GXDIS_TR)를 턴 오프시킬 수 있다.
제1 시점(T1)에서, 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)는 턴 오프 상태일 수 있다. 또한, GY 디스차지 신호(GYDIS) 및 LY 디스차지 신호(KYDIS)는 하이로 활성화 상태이고, GY 디스차지 트랜지스터(GYDIS_TR) 및 LY 디스차지 트랜지스터(LYDIS_TR)는 턴 온 상태일 수 있다.
제2 시점(T2)에서, 선택된 워드라인(sel_WL)을 플로팅시킨다. 로컬 워드라인 신호(LX)를 로우로 비활성화시켜 로컬 워드라인 스위치(LX_SW)를 턴 오프시킨다. 그에 따라, 로컬 워드라인(LWL)이 플로팅된다. 이때, LX 디스차지 신호(LXDIS) 및/또는 GX 디스차지 신호(LXDIS)는 하이로 유지될 수 있고, LX 디스차지 트랜지스터(LXDIS_TR) 및/또는 GX 디스차지 트랜지스터(GXDIS_TR)는 턴 오프 상태를 유지할 수 있다.
제2 시점(T2)에서, 비트라인(BL)을 구동한다. 글로벌 비트라인 신호(GY) 및 로컬 비트라인 신호(LY)를 로우로 활성화시켜, 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)를 턴 온시킨다. 이를 통해, 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL)의 전압 레벨이 상승한다. 이때, GY 디스차지 신호(GYDIS) 및 LY 디스차지 신호(LYDIS)를 로우로 비활성화시켜, GY 디스차지 트랜지스터(GUDIS_TR) 및 LY 디스차지 트랜지스터(LYDIS_TR)를 턴 오프시킬 수 있다.
제2 시점(T2)과 제3 시점(T3)의 사이에서, 선택된 메모리 셀(MC)의 상태에 따라 선택된 워드라인(sel_WL)의 전압 레벨이 상승하거나 전압 VBBRD로 유지된다.
제3 시점(T3)에서, 글로벌 비트라인 신호(GY) 및 로컬 비트라인 신호(LY)를 하이로 비활성화시켜, 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)를 턴 오프시킨다(ON→OFF). 이를 통해, 비트라인(BL)의 전압 레벨이 더 이상 상승하는 것을 방지한다. 즉, 비트라인(BL)의 구동을 중지함으로써, 셋(SET) 상태의 메모리 셀(MC)이 다시 턴 온되는 것을 방지한다. 이때, GY 디스차지 신호(GYDIS) 및 LY 디스차지 신호(LYDIS)를 하이로 활성화시켜, GY 디스차지 트랜지스터(GUDIS_TR) 및 LY 디스차지 트랜지스터(LYDIS_TR)를 턴 온시킬 수 있다(OFF→ON). 이를 통해, 비트라인(BL)의 전압 레벨을 하강시킬 수 있다.
제4 시점(T4)에서, 선택된 메모리 셀(MC)에 저장된 데이터를 독출한다. 로컬 워드라인 신호(LX)를 하이로 활성화시켜 로컬 워드라인 스위치(LX_SW)를 턴 온시킨다. 그에 따라, 선택된 워드라인(sel_WL)이 센스 앰프(SA)와 연결되고, 선택된 메모리 셀(MC)의 데이터가 출력된다(DATA_OUT). 이때, LX 디스차지 신호(LXDIS) 및 GX 디스차지 신호(GXDIS)는 하이로 비활성화된 상태일 수 있고, LX 디스차지 트랜지스터(LXDIS_TR) 및 GX 디스차지 트랜지스터(GXDIS_TR)는 턴 오프 상태일 수 있다.
전술한 바와 같은 방법에 따르면, 제3 시점(T3)에서 글로벌 비트라인 스위치(GY_SW) 및 로컬 비트라인 스위치(LY_SW)가 턴 오프할 때, GY 디스차지 트랜지스터(GYDIS_TR) 및 LY 디스차지 트랜지스터(LYDIS_TR)를 턴 온 시킨다. 따라서, 비트라인(BL)의 구동을 빠르게 중지할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다. 도 6a는 리드 동작 시의 전류 경로를 나타내고, 도 6b는 리드 동작을 설명하기 위한 타이밍도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a 및 도 6b를 참조하면, 제1 시점(T1)에서, 워드라인들 중 선택된 워드라인(sel_WL)을 프리차지한다. 제2 시점(T2)에서, 선택된 워드라인(sel_WL)을 플로팅시키고, 비트라인(BL)을 구동한다. 제2 시점(T2)과 제3 시점(T3)의 사이에서, 선택된 메모리 셀(MC)의 상태에 따라 선택된 워드라인(WL)의 전압 레벨이 상승하거나 VBBRD로 유지된다.
제3 시점(T3)에서, 비트라인(BL)의 구동을 중지한다. 이때, 글로벌 비트라인 스위치(GY_SW)와 로컬 비트라인 스위치(LY_SW)를 상이한 시점에 턴 오프시킬 수 있다. 예를 들어, 로컬 비트라인 스위치(LY_SW)를 턴 오프시킨 후에 글로벌 비트라인 스위치(GY_SW)를 턴 오프시킬 수 있다. 먼저, 로컬 비트라인 신호(LY)를 하이로 비활성화시켜 로컬 비트라인 스위치(LY_SW)를 턴 오프시킨 다(ON→OFF). 이어서, 글로벌 비트라인 신호(GY)를 하이로 비활성화시켜 글로벌 비트라인 스위치(GY_SW)를 턴 오프시킨다(ON→ON→OFF). 따라서, 로컬 비트라인 스위치(LY_SW)가 턴 오프될 때 글로벌 비트라인 스위치(GY_SW)는 턴 온 상태를 유지할 수 있다. 또한, 글로벌 비트라인 스위치(GY_SW)는 제3 시점(T3)과 제4 시점(T4)의 사이에 턴 오프되거나, 제4 시점(T4) 이후에 턴 오프될 수 있다.
제4 시점(T4)에서, 로컬 워드라인 스위치(LX_SW)를 턴 온시켜, 선택된 메모리 셀(MC)에 저장된 데이터를 독출한다.
전술한 바와 같은 방법에 따르면, 글로벌 비트라인 스위치(GY_SW)와 로컬 비트라인 스위치(LY_SW)를 상이한 시점에 턴 오프함으로써, 비트라인(BL)의 구동을 빠르게 중지할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 도면이다. 도 7a는 리드 동작 시의 전류 경로를 나타내고, 도 7b는 리드 동작을 설명하기 위한 타이밍도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a 및 도 7b를 참조하면, 제1 시점(T1)에서, 워드라인들 중 선택된 워드라인(sel_WL)을 프리차지한다.
제1 시점(T1)과 제2 시점(T2)의 사이에서, 비트라인을 구동한다. 이때, 글로벌 비트라인 신호(GY)는 로우로 활성화 상태를 갖고, 글로벌 비트라인 스위치(LY_SW)는 턴 온 상태를 갖는다. 따라서, 비트라인 전압(VBL)이 글로벌 비트라인(GBL)으로 전달되고, 글로벌 비트라인(GBL)의 전압 레벨이 상승된다. 또한, 로컬 비트라인 신호(LY)이 로우로 활성화 상태를 갖고, 로컬 비트라인 스위치(LY_SW)가 턴 온 상태를 갖는다. 따라서, 글로벌 비트라인(GBL)의 전압 레벨 상승에 따라, 로컬 비트라인(LBL)의 전압 레벨도 상승한다. 이때, 비트라인 전압(VBL)의 레벨 상승 시점과 비트라인(BL)의 전압 레벨 상승 시점 간에 지연이 있을 수 있다.
제2 시점(T2)에서, 선택된 워드라인(sel_WL)을 플로팅시킨다. 제2 시점(T2)과 제3 시점(T3)의 사이에서, 선택된 메모리 셀(MC)의 상태에 따라 선택된 워드라인(sel_WL)의 전압 레벨이 상승하거나 VBBRD로 유지된다.
제3 시점(T3)에서, 비트라인의 구동을 중지한다. 일 예로, 공급되는 비트라인 전압(VBL)의 레벨을 감소시킴으로써, 글로벌 비트라인(GBL)의 전압 레벨을 감소시킨다. 다른 예로, GY 디스차지 신호를 하이로 활성화시켜 GY 디스차지 트랜지스터(GYDIS_TR)를 턴 온시킴으로써, 글로벌 비트라인(GBL)의 전압 레벨을 감소시킨다. 이때, 글로벌 비트라인 스위치(GY_SW)와 로컬 비트라인 스위치(LY_SW)가 턴 온 상태를 가지므로, 글로벌 비트라인(GBL)의 전압 레벨 하강에 따라, 로컬 비트라인(LBL)의 전압 레벨도 하강한다. 이때, 비트라인 전압(VBL)의 레벨 하강 시점과 비트라인(BL)의 전압 레벨 하강 시점 간에 지연이 있을 수 있다.
제4 시점(T4)에서, 로컬 워드라인 스위치(LX_SW)를 턴 온시켜, 선택된 메모리 셀(MC)에 저장된 데이터를 독출한다.
전술한 바와 같은 방식에 따르면, 메모리 셀(MC)이 턴 온되면 비트라인 전압(VBL)의 레벨을 감소시킴으로써, 비트라인 구동을 중지할 수 있다. 따라서, 리드 동작 시에 셋(SET) 상태의 메모리 셀이 턴 온 및 턴 오프를 반복하여 열화되는 것을 방지할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해 기억부(1010)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 마이크로 프로세서(1000)의 리드 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 리드 동작 특성이 향상될 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해, 주기억장치(1220)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 11의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 11의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 리드 동작 특성이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해, 메모리(1410)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 비트라인들; 상기 비트라인들과 교차하는 워드라인들; 및 상기 비트라인들과 상기 워드라인들의 사이에 연결된 메모리 셀들을 포함하고, 리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지할 수 있다. 이를 통해, 버퍼 메모리(1440)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 셀 어레이 110: 컬럼 회로
120: 로우 회로

Claims (20)

  1. 비트라인들과 워드라인들의 사이에 연결된 메모리 셀들을 포함하는 전자 장치의 동작 방법에 있어서,
    상기 워드라인들 중 선택된 워드라인을 프리차지하는 단계;
    상기 선택된 워드라인을 플로팅시키는 단계;
    상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하는 단계; 및
    선택된 메모리 셀이 턴 온되면, 상기 비트라인의 구동을 중지하는 단계
    를 포함하는 전자 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 비트라인의 구동을 중지하는 단계는,
    상기 메모리 셀과 상기 비트라인을 연결시키는 스위치를 턴 오프하는
    전자 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 비트라인의 구동을 중지하는 단계는,
    상기 비트라인의 전압 레벨을 하강시키는
    전자 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 선택된 워드라인을 플로팅시킨 시점으로부터 소정 시간이 경과한 후에 상기 비트라인의 구동을 중지하는
    전자 장치의 동작 방법.
  5. 제1항에 있어서,
    플로팅된 상기 워드라인의 전압 레벨을 센싱하고, 상기 전압 레벨이 상승하면 상기 비트라인의 구동을 중지하는
    전자 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 비트라인의 구동을 중지한 후, 상기 선택된 워드라인의 전압 레벨을 센싱하여 상기 선택된 메모리 셀의 데이터를 독출하는 단계
    를 더 포함하는 전자 장치의 동작 방법.
  7. 로컬 비트라인들과 로컬 워드라인들의 사이에 각각 연결된 메모리 셀들 및 상기 로컬 비트라인들과 글로벌 비트라인을 연결시키는 로컬 스위치들을 포함하는 전자 장치의 동작 방법에 있어서,
    상기 로컬 워드라인들 중 선택된 로컬 워드라인을 프리차지하는 단계;
    상기 선택된 로컬 워드라인을 플로팅시키는 단계;
    상기 메모리 셀들 중 선택된 메모리 셀에 리드 전압이 인가되도록, 상기 로컬 스위치들 중 선택된 로컬 스위치를 턴 온시키는 단계; 및
    상기 리드 전압에 의해 상기 선택된 메모리 셀이 턴 온되면, 상기 선택된 로컬 스위치를 턴 오프하는 단계
    를 포함하는 전자 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 로컬 스위치를 턴 오프하는 단계는,
    상기 선택된 로컬 워드라인을 플로팅시킨 시점으로부터 소정 시간이 경과한 후에 상기 로컬 스위치를 턴 오프하는
    전자 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 로컬 스위치를 턴 오프하는 단계는,
    플로팅된 상기 선택된 로컬 워드라인의 전압 레벨을 센싱하고, 상기 전압 레벨이 상승하면 상기 로컬 스위치를 턴 오프하는
    전자 장치의 동작 방법.
  10. 제7항에 있어서,
    상기 로컬 스위치를 턴 온시키면 상기 로컬 비트라인들 중 선택된 로컬 비트라인의 전압 레벨이 상승하는
    전자 장치의 동작 방법.
  11. 제7항에 있어서,
    상기 전자 장치는 상기 글로벌 비트라인과 연결된 글로벌 스위치를 더 포함하고,
    상기 로컬 스위치를 턴 오프할 때 상기 글로벌 스위치를 턴 오프하는
    전자 장치의 동작 방법.
  12. 제7항에 있어서,
    상기 전자 장치는 상기 글로벌 비트라인과 연결된 글로벌 스위치를 더 포함하고,
    상기 로컬 스위치를 턴 오프한 후 상기 글로벌 스위치를 턴 오프하는
    전자 장치의 동작 방법.
  13. 제7항에 있어서,
    상기 전자 장치는 상기 로컬 비트라인에 연결된 디스차지 트랜지스터를 더 포함하고,
    상기 로컬 스위치를 턴 오프하면 상기 로컬 디스차지 트랜지스터를 턴 온하는
    전자 장치의 동작 방법.
  14. 제7항에 있어서,
    상기 전자 장치는 상기 글로벌 비트라인과 연결된 글로벌 스위치, 상기 글로벌 비트라인에 연결된 글로벌 디스차지 트랜지스터를 더 포함하고,
    상기 로컬 스위치를 턴 오프하면, 상기 글로벌 스위치를 턴 오프하고 상기 글로벌 디스차지 트랜지스터를 턴 온하는
    전자 장치의 동작 방법.
  15. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    비트라인들;
    상기 비트라인들과 교차하는 워드라인들; 및
    상기 비트라인들과 상기 워드라인들의 사이에 각각 연결된 메모리 셀들
    을 포함하고,
    리드 동작 시, 상기 워드라인들 중 선택된 워드라인을 프리차지하고, 상기 선택된 워드라인을 플로팅시키고, 상기 비트라인들 중 선택된 비트라인의 전압 레벨이 상승하도록 상기 선택된 비트라인을 구동하고, 선택된 메모리 셀이 턴 온되면 상기 비트라인의 구동을 중지하는
    전자 장치.
  16. 제15항에 있어서,
    상기 메모리 셀과 상기 비트라인을 연결시키는 스위치를 턴 오프시킴으로써, 상기 비트라인의 구동을 중지하는
    전자 장치.
  17. 제15항에 있어서,
    상기 비트라인의 전압 레벨을 하강시킴으로써, 상기 비트라인의 구동을 중지하는
    전자 장치.
  18. 제15항에 있어서,
    상기 선택된 워드라인을 플로팅시킨 시점으로부터 소정 시간이 경과한 후에 상기 비트라인의 구동을 중지하는
    전자 장치.
  19. 제15항에 있어서,
    플로팅된 상기 워드라인의 전압 레벨을 센싱하고, 상기 전압 레벨이 상승하면 상기 비트라인의 구동을 중지하는
    전자 장치.
  20. 제15항에 있어서,
    상기 비트라인의 구동을 중지한 후, 상기 선택된 워드라인의 전압 레벨을 센싱하여 상기 선택된 메모리 셀의 데이터를 독출하는
    전자 장치.
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