KR102490305B1 - 전자 장치 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 상기 반도체 메모리는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 메모리가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 메모리로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 메모리 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 배경이 되는 기술은 대한민국 공개특허 공보 제10-2011-0130155호(2011.12.05.)와 제10-2012-0040516호(2012.04.27)에 나타나 있다.
실시예들이 해결하려는 과제는, 라이트(write) 동작 성능이 향상된 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하며, 상기 반도체 메모리는, 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다.
상기 제1 라이트 회로부와 상기 제1 선택부는 제1 전압 도메인(voltage domain)에서 동작할 수 있다.
상기 제2 라이트 회로부와 상기 제2 선택부는 제2 전압 도메인에서 동작할 수 있다.
상기 제2 전압 도메인은 상기 제1 전압 도메인보다 낮을 수 있다.
상기 제1 전압 도메인은 접지 전압과 포지티브 전압 사이를 포함할 수 있고, 상기 제2 전압 도메인은 네거티브 전압과 상기 접지 전압 사이를 포함할 수 있다.
상기 메모리부는, 상기 제1 라인에 접속된 가변 저항 소자; 및 상기 가변 저항 소자와 상기 제2 라인 사이에 접속된 선택 소자를 포함할 수 있다.
상기 제1 전류는 상기 가변 저항 소자의 저항 상태를 제어하기 위한 라이트 전류를 포함할 수 있고, 상기 제2 전류는 상기 선택 소자의 스위칭 동작을 제어하기 위한 임계 전류(threshold current)를 포함할 수 있다.
상기 전압 조절부는 상기 제2 라인에 접속되거나 또는 상기 제2 라인과 상기 제2 라이트 회로부 사이의 노드에 접속될 수 있다.
상기 전압 조절부는 바이어스 전압이 공급되는 바이어스 전압단과 상기 제2 라인 사이에 접속되거나 또는 상기 바이어스 전압단과 상기 노드 사이에 접속되는 다이오드를 포함할 수 있다.
상기 전압 조절부는 프리차지신호에 기초하여, 프리차지 전압이 공급되는 프리차지 전압단과 상기 제2 라인을 접속하는 프리차지 소자를 포함할 수 있다.
상기 전자 장치는 마이크로프로세서를 더 포함할 수 있고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함할 수 있고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함할 수 있고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함할 수 있고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함할 수 있고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함할 수 있고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함할 수 있고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다. 상기 전자 장치는 메모리 시스템을 더 포함할 수 있고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 구동 방법은, 반도체 메모리를 포함하는 전자 장치의 구동 방법으로서, 메모리부의 일단에 접속된 제1 라인을 통해 고전압을 공급하고, 상기 메모리부의 타단에 접속된 제2 라인을 통해 저전압을 공급하는 단계; 상기 메모리부에 포함된 선택 소자의 스위칭 동작을 제어하기 위한 제2 전류를 상기 메모리부에 흐르도록 제어하는 단계; 상기 제2 라인을 상기 고전압과 상기 저전압 사이의 예정된 전압으로 조절하는 단계; 및 상기 메모리부에 포함된 가변 저항 소자의 저항 상태를 제어하기 위한 제1 전류를 상기 메모리부에 흐르도록 제어하는 단계를 포함할 수 있다.
상기 고전압은 포지티브 전압을 포함할 수 있고, 상기 저전압은 네거티브 전압을 포함할 수 있으며, 상기 예정된 전압은 접지 전압을 포함할 수 있다.
상기 제1 전류는 상기 제1 라인과 상기 고전압의 공급단 사이에 접속된 제1 라이트 회로부로부터 생성될 수 있다.
상기 제2 전류는 상기 제2 라인과 상기 저전압의 공급단 사이에 접속된 제2 라이트 회로부로부터 생성될 수 있다.
상술한 본 발명의 실시예들에 의하면, 우수한 라이트 동작 성능을 가지는 반도체 메모리, 상기 반도체 메모리를 포함하는 전자 장치 및 상기 전자 장치의 구동 방법을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 메모리는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1에는 본 발명의 일 실시예에 따른 메모리 장치의 구성도가 도시되어 있다.
도 1을 참조하면, 메모리 장치(100)는 제1 라이트 회로부(110), 컬럼 디코딩부(120), 컬럼 선택부(130), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(140), 로우 디코딩부(150), 로우 선택부(160) 및 전압 조절부(170)를 포함할 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위하여 1개의 비트 라인(BLx), 1개의 메모리 셀(MCxy) 그리고 1개의 워드 라인(WLy)만을 도시하여 설명함에 유의한다.
제1 라이트 회로부(110)는 제1 전류(I1)를 생성할 수 있다. 예컨대, 제1 라이트 회로부(110)는 라이트 전류 생성부(111)와 제1 미러링부(113)를 포함할 수 있다. 라이트 전류 생성부(111)는 메모리 셀(MCxy)에 라이트될 라이트 데이터에 대응하는 라이트 전류(IPGM)를 생성할 수 있다. 예컨대, 라이트 전류 생성부(111)는 제1 논리 레벨의 상기 라이트 데이터에 대응하여 짧은 시간 동안 높은 레벨의 라이트 전류(IPGM)를 생성할 수 있다. 통상적으로, 상기 높은 레벨의 라이트 전류(IPGM)를 리셋(reset) 전류라고도 한다. 또한, 라이트 전류 생성부(111)는 제2 논리 레벨의 상기 라이트 데이터에 대응하여 긴 시간 동안 낮은 레벨의 라이트 전류(IPGM)를 생성할 수 있다. 통상적으로, 상기 낮은 레벨의 라이트 전류(IPGM)를 셋(set) 전류라고도 한다. 예컨대, 라이트 전류 생성부(111)는 제1 미러링부(113)와 접지 전압(VSS)단 사이에 접속될 수 있고, current digital to analog converter(IDAC)를 포함할 수 있다. 제1 미러링부(113)는 라이트 전류(IPGM)를 미러링하여 제1 전류(I1)를 생성할 수 있다. 예컨대, 제1 미러링부(113)는 라이트 전류 생성부(111)와 포지티브 전압(VPGM/2)단 사이에 드레인과 소오스가 접속되고 게이트와 드레인이 접속되는 제1 PMOS 트랜지스터와, 컬럼 선택부(130)와 포지티브 전압(VPGM/2)단 사이에 드레인과 소오스가 접속되고 상기 제1 PMOS 트랜지스터와 공통 게이트 접속되는 제2 PMOS 트랜지스터를 포함할 수 있다.
컬럼 디코딩부(120)는 컬럼 선택신호(BLSW)를 생성할 수 있다. 예컨대, 컬럼 디코딩부(120)는 포지티브 전압(VPGM/2)과 접지 전압(VSS) 사이에서 스윙하는 컬럼 선택신호(BLSW)를 생성하기 위한 드라이버를 포함할 수 있다.
컬럼 선택부(130)는 컬럼 선택신호(BLSW)에 기초하여 제1 라이트 회로부(110)와 비트 라인(BLx)을 접속할 수 있다. 그리고, 컬럼 선택부(130)는 제1 전류(I1)에 대응하는 셀 전류(ICELL)를 비트 라인(BLx)으로 전달할 수 있다. 예컨대, 컬럼 선택부(130)는 라이트 회로부(110)와 비트 라인(BLx) 사이에 드레인과 소오스가 접속되고 컬럼 선택신호(BLSW)를 게이트 입력으로 하며 접지 전압(VSS)단에 벌크(bulk)가 접속되는 NMOS 트랜지스터를 포함할 수 있다.
메모리 셀(MCxy)은 비트 라인(BLx)과 워드 라인(WLy) 사이에 접속될 수 있다. 예컨대, 메모리 셀(MCxy)은 비트 라인(BLx)과 워드 라인(WLy) 사이에 직렬로 접속된 가변 저항 소자(도면에 미도시) 및 선택 소자(도면에 미도시)를 포함할 수 있다. 상기 가변 저항 소자는 상기 상변화 물질을 포함할 수 있다. 이러한 경우, 상기 가변 저항 소자는 상기 리셋 전류에 대응하는 셀 전류(ICELL)에 기초하여 상기 제1 논리 레벨의 라이트 데이터를 저장할 수 있다. 다시 말해, 상기 가변 저항 소자는 상기 비정질 상태에 대응하는 고저항 상태를 가질 수 있다. 또는, 가변 저항 소자는 상기 셋 전류에 대응하는 셀 전류(ICELL)에 기초하여 상기 제2 논리 레벨의 라이트 데이터를 저장할 수 있다. 다시 말해, 상기 가변 저항 소자는 상기 결정 상태에 대응하는 저저항 상태를 가질 수 있다. 상기 선택 소자는 셀 전류(ICELL)에 기초하여 스위칭 동작을 수행할 수 있다. 예컨대, 상기 선택 소자는 OTS(ovonic threshold switch)를 포함할 수 있다. 상기 선택 소자는 셀 전류(ICELL)가 임계 전류(threshold current) 이상일 때 턴온(turn on)될 수 있다.
제2 라이트 회로부(140)는 제2 전류(I2)를 생성할 수 있다. 예컨대, 제2 라이트 회로부(140)는 임계 전류 생성부(141)와 제2 미러링부(143)를 포함할 수 있다. 임계 전류 생성부(141)는 상기 선택 소자의 스위칭 동작을 제어하기 위한 임계 전류(Ith)를 생성할 수 있다. 예컨대, 임계 전류 생성부(141)는 접지 전압(VSS)단과 제2 미러링부(143) 사이에 접속될 수 있고, 상기 IDAC를 포함할 수 있다. 제2 미러링부(143)는 임계 전류(Ith)를 미러링하여 제2 전류(I2)를 생성할 수 있다. 예컨대, 제2 미러링부(143)는 임계 전류 생성부(141)와 네거티브 전압(-VPGM/2)단 사이에 드레인과 소오스가 접속되고 게이트와 드레인이 접속되는 제1 NMOS 트랜지스터와, 로우 선택부(160)와 네거티브 전압(-VPGM/2)단 사이에 드레인과 소오스가 접속되고 상기 제1 NMOS 트랜지스터와 공통 게이트 접속되는 제2 NMOS 트랜지스터를 포함할 수 있다.
로우 디코딩부(150)는 로우 선택신호(WLSW)를 생성할 수 있다. 예컨대, 로우 디코딩부(150)는 접지 전압(VSS)과 네거티브 전압(-VPGM/2) 사이에서 스윙하는 로우 선택신호(WLSW)를 생성하기 위한 드라이버를 포함할 수 있다.
로우 선택부(160)는 로우 선택신호(WLSW)에 기초하여 워드 라인(WLy)과 제2 라이트 회로부(140)를 접속할 수 있다. 로우 선택부(160)는 셀 전류(ICELL)를 제2 라이트 회로부(140)로 전달할 수 있다. 예컨대, 로우 선택부(160)는 워드 라인(WLy)과 제2 라이트 회로부(140) 사이에 드레인과 소오스가 접속되고 로우 선택신호(WLSW)를 게이트 입력으로 하며 네거티브 전압(-VPGM/2)단에 벌크가 접속되는 NMOS 트랜지스터를 포함할 수 있다.
전압 조절부(170)는 워드 라인(WLy)의 전압 레벨을 조절할 수 있다. 다시 말해, 전압 조절부(170)는 워드 라인(WLy)이 예정된 전압 레벨 이상으로 높아지지 않도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다. 예컨대, 전압 조절부(170)는 다이오드 접속된(diode connected) PMOS 트랜지스터를 포함할 수 있다. 즉, 상기 다이오드 접속된 PMOS 트랜지스터는 제2 라이트 회로부(140)와 로우 선택부(160) 사이의 노드(NN)와 바이어스 전압(VBIAS)단 사이에 소오스와 드레인이 접속될 수 있고 바이어스 전압(VBIAS)단에 게이트가 접속될 수 있다. 이와 같이 구성되는 경우, 전압 조절부(170)는 바이어스 전압(VBIAS)과 상기 다이오드 접속된 PMOS 트랜지스터의 문턱 전압(Vth)의 합산 전압(이하 "제한 전압"이라 칭함)(VBIAS + Vth)을 넘지 못하도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다.
본 발명의 일 실시예에서는 전압 조절부(170)가 상기 노드(NN)와 바이어스 전압(VBIAS)단 사이에 접속되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 전압 조절부(170)가 워드 라인(WLy)과 바이어스 전압(VBIAS)단 사이에 접속될 수도 있다.
한편, 메모리 셀(MCxy)을 중심으로 비트 라인(BLx) 측에 구비된 회로들(110, 120, 130)은 제1 전압 도메인에서 동작할 수 있고, 메모리 셀(MCxy)을 중심으로 워드 라인(WLy) 측에 구비된 회로들(140, 150, 160)은 상기 제1 전압 도메인보다 낮은 제2 전압 도메인에서 동작할 수 있다. 예컨대, 상기 제1 전압 도메인은 접지 전압(VSS)과 포지티브 전압(VPGM/2) 사이의 전압 범위를 포함할 수 있고, 상기 제2 전압 도메인은 네거티브 전압(-VPGM/2)과 접지 전압(VSS) 사이의 전압 범위를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 일 실시예에 따른 메모리 장치(100)의 동작을 설명한다.
메모리 장치(100)는 라이트 데이터를 라이트할 메모리부(MCxy)를 선택할 수 있다. 예컨대, 컬럼 디코딩부(120)는 컬럼 선택신호(BLSW)를 활성화할 수 있고, 컬럼 선택부(130)는 컬럼 선택신호(BLSW)에 기초하여 메모리부(MCxy)의 일단에 접속된 비트 라인(BLx)과 제1 라이트 회로부(110)를 접속할 수 있다. 그리고, 로우 디코딩부(150)는 로우 선택신호(WLSW)를 활성화할 수 있고, 로우 선택부(160)는 로우 선택신호(WLSW)에 기초하여 메모리부(MCxy)의 타단에 접속된 워드 라인(WLy)과 제2 라이트 회로부(140)를 접속할 수 있다. 그러면, 메모리부(MCxy)의 일단에는 제1 라이트 회로부(110)와 컬럼 선택부(120)와 비트 라인(BLx)을 통해 포지티브 전압(VPGM/2)이 공급될 수 있고, 메모리부(MCxy)의 타단에는 제2 라이트 회로부(140)와 로우 선택부(160)와 워드 라인(WLy)을 통해 네거티브 전압(-VPGM/2)이 공급될 수 있다. 따라서, 메모리부(MCxy)의 양단에는 라이트를 위한 충분한 레벨의 전압 차이(VPGM)가 발생할 수 있다.
이러한 상태에서, 메모리 장치(100)는 메모리부(MCxy)에 제2 전류(I2)가 흐르도록 제어할 수 있다. 예컨대, 제1 라이트 회로부(110)는 라이트 전류(IPGM)에 대응하는 제1 전류(I1)를 생성할 수 있고, 제2 라이트 회로부(140)는 임계 전류(Ith)에 대응하는 제2 전류(I2)를 생성할 수 있다. 이때, 제1 라이트 회로부(110)에 포함된 상기 제2 PMOS 트랜지스터의 드레인-소오스 전압(Vds)은 충분히 보장될 수 없기 때문에, 제1 라이트 회로부(110)는 라이트 전류(IPGM)보다 낮은 전류, 즉 제2 전류(I2)에 대응하는 제1 전류(I1)를 생성할 수 있다. 따라서, 메모리부(MCxy)에는 제2 전류(I2)에 대응하는 셀 전류(ICELL)가 흐를 수 있다.
계속해서, 메모리 장치(100)는 비트 라인(BLx) 및 워드 라인(WLy)의 전압 레벨을 상기 제한 전압(VBIAS + Vth) 레벨로 조절할 수 있다. 예컨대, 메모리부(MCxy)에 제2 전류(I2)에 대응하는 셀 전류(ICELL)가 흐르면, 메모리부(MCxy)에 포함된 상기 선택 소자는 턴온될 수 있다. 상기 선택 소자가 턴온되면, 비트 라인(BLx)와 워드 라인(WLy)과 상기 노드(NN)는 포지티브 전압(VPGM/2)에 가까운 전압 레벨로 높아질 수 있다. 상기 노드(NN)가 제한 전압(VBIAS + Vth) 레벨보다 높은 전압 레벨을 가짐에 따라(VPGM/2 > VBIAS + Vth), 전압 조절부(140)는 인에이블되어 상기 노드(NN) 또는 워드 라인(WLy)의 전압 레벨을 상기 제한 전압(VBIAS + Vth) 레벨로 조절할 수 있다. 이를 더욱 자세하게 설명하면, 인에이블된 전압 조절부(140)는 제3 전류(I3)를 흐를 수 있게 되며, 그로 인해 제1 라이트 회로부(110)는 임계 전류(ITH)에 대응하는 제1 전류(I1)를 생성하다가 점차 라이트 전류(IPGM)에 대응하는 제1 전류(I1)를 생성할 수 있게 된다. 다시 말해, 상기 노드(NN)에 상기 제한 전압(VBIAS + Vth) 레벨이 걸리면, 전압 조절부(140)는 인에이블되어 상기 노드(NN)에 흐르는 제1 전류(I1)에서 제2 전류(I2)를 뺀 나머지 제3 전류(I3)를 바이어스 전압(VBIAS)단으로 흘릴 수 있다. 따라서, 상기 제1 노드(NN)는 상기 제한 전압(VBIAS + Vth) 레벨로 조절될 수 있다. 한편, 상기 선택 소자가 턴온된 상태이므로, 비트 라인(BLx) 또한 상기 제한 전압(VBIAS + Vth) 레벨로 조절될 수 있다. 예컨대, 상기 제한 전압(VBIAS + Vth) 레벨은 접지 전압(VSS)에 대응되도록 설계되는 것이 바람직하다.
마지막으로, 메모리 장치(100)는 메모리부(MCxy)에 제1 전류(I1)가 흐르도록 제어할 수 있다. 예컨대, 비트 라인(BLx) 및 워드 라인(WLy)이 상기 제한 전압(VBIAS + Vth) 레벨로 조절되면, 상기 제2 PMOS 트랜지스터의 드레인-소오스 전압(Vds)이 충분히 보장될 수 있다. 따라서, 제1 라이트 회로부(110)는 라이트 전류(IPGM)에 대응하는 제1 전류(I1)를 생성할 수 있다. 그러면, 메모리부(MCxy)에 포함된 상기 가변 저항 소자의 저항 상태는 제1 전류(I1)에 대응하는 셀 전류(ICELL)에 기초하여 결정될 수 있다.
이상으로 설명한 반도체 메모리는 전술한 바와 같이 라이트 동작시 비트 라인과 워드 라인을 예정된 전압 레벨(예 : VBIAS + Vth)로 조절함으로써, 컬럼 선택부에 포함된 NMOS 트랜지스터의 벌크에서 비트 라인으로 PN 접합(junction)에 의한 누설 전류(leakage current)가 유입되는 현상을 방지할 수 있고, 그로 인해 반도체 메모리의 동작 특성이 향상될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도가 도시되어 있다.
도 2를 참조하면, 메모리 장치(200)는 제1 라이트 회로부(210), 컬럼 디코딩부(220), 컬럼 선택부(230), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(240), 로우 디코딩부(250), 로우 선택부(260) 및 전압 조절부(270)를 포함할 수 있다.
여기서, 제1 라이트 회로부(210), 컬럼 디코딩부(220), 컬럼 선택부(230), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(240), 로우 디코딩부(250) 및 로우 선택부(260)는 앞서 설명한 일 실시예의 제1 라이트 회로부(110), 컬럼 디코딩부(120), 컬럼 선택부(130), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(140), 로우 디코딩부(150), 로우 선택부(160)와 동일하므로, 그에 대한 자세한 설명은 생략하기로 한다.
전압 조절부(270)는 워드 라인(WLy)의 전압 레벨을 조절할 수 있다. 다시 말해, 전압 조절부(270)는 워드 라인(WLy)이 예정된 전압 레벨 이상으로 높아지지 않도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다. 예컨대, 전압 조절부(270)는 다이오드 접속된(diode connected) NMOS 트랜지스터를 포함할 수 있다. 즉, 상기 다이오드 접속된 NMOS 트랜지스터는 제2 라이트 회로부(240)와 로우 선택부(260) 사이의 노드(NN)와 바이어스 전압(VBIAS)단 사이에 드레인과 소오스가 접속될 수 있고 상기 노드(NN)에 게이트가 접속될 수 있다. 이와 같이 구성되는 경우, 전압 조절부(270)는 바이어스 전압(VBIAS)과 상기 다이오드 접속된 NMOS 트랜지스터의 문턱 전압(Vth)의 제한 전압(VBIAS + Vth) 레벨을 넘지 못하도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다.
본 발명의 일 실시예에서는 전압 조절부(270)가 상기 노드(NN)와 바이어스 전압(VBIAS)단 사이에 접속되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 전압 조절부(270)가 워드 라인(WLy)과 바이어스 전압(VBIAS)단 사이에 접속될 수도 있다.
본 발명의 일 실시예는 앞서 설명한 일 실시예에 비하여 전압 조절부(270)만이 상이할 뿐 전반적인 동작 과정은 동일하므로, 메모리 장치(200)의 동작 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도가 도시되어 있다.
도 3을 참조하면, 메모리 장치(300)는 제1 라이트 회로부(310), 컬럼 디코딩부(320), 컬럼 선택부(330), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(340), 로우 디코딩부(350), 로우 선택부(360) 및 전압 조절부(370)를 포함할 수 있다.
여기서, 제1 라이트 회로부(310), 컬럼 디코딩부(320), 컬럼 선택부(330), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(340), 로우 디코딩부(350) 및 로우 선택부(360)는 앞서 설명한 일 실시예의 제1 라이트 회로부(110), 컬럼 디코딩부(120), 컬럼 선택부(130), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(140), 로우 디코딩부(150), 로우 선택부(160)와 동일하므로, 그에 대한 자세한 설명은 생략하기로 한다.
전압 조절부(370)는 워드 라인(WLy)의 전압 레벨을 조절할 수 있다. 다시 말해, 전압 조절부(370)는 워드 라인(WLy)이 예정된 전압 레벨 이상으로 높아지지 않도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다. 예컨대, 전압 조절부(370)는 다이오드를 포함할 수 있다. 상기 다이오드는 제2 라이트 회로부(340)와 로우 선택부(360) 사이의 노드(NN)에 애노드(anode)가 접속될 수 있고, 바이어스 전압(VBIAS)단에 캐소드(cathode)가 접속될 수 있다. 이와 같이 구성되는 경우, 전압 조절부(370)는 바이어스 전압(VBIAS)과 상기 다이오드의 문턱 전압(Vth)의 제한 전압(VBIAS + Vth) 레벨을 넘지 못하도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다.
본 발명의 일 실시예에서는 전압 조절부(370)가 상기 노드(NN)와 바이어스 전압(VBIAS)단 사이에 접속되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 전압 조절부(370)가 워드 라인(WLy)과 바이어스 전압(VBIAS)단 사이에 접속될 수도 있다.
본 발명의 일 실시예는 앞서 설명한 일 실시예에 비하여 전압 조절부(370)만이 상이할 뿐 전반적인 동작 과정은 동일하므로, 메모리 장치(300)의 동작 설명은 생략하기로 한다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도가 도시되어 있다.
도 4를 참조하면, 메모리 장치(400)는 제1 라이트 회로부(410), 컬럼 디코딩부(420), 컬럼 선택부(430), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(440), 로우 디코딩부(450), 로우 선택부(460) 및 전압 조절부(470)를 포함할 수 있다.
여기서, 제1 라이트 회로부(410), 컬럼 디코딩부(420), 컬럼 선택부(430), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(440), 로우 디코딩부(450) 및 로우 선택부(460)는 앞서 설명한 일 실시예의 제1 라이트 회로부(110), 컬럼 디코딩부(120), 컬럼 선택부(130), 비트 라인(BLx), 메모리 셀(MCxy), 워드 라인(WLy), 제2 라이트 회로부(140), 로우 디코딩부(150), 로우 선택부(160)와 동일하므로, 그에 대한 자세한 설명은 생략하기로 한다.
전압 조절부(470)는 워드 라인(WLy)의 전압 레벨을 조절할 수 있다. 다시 말해, 전압 조절부(470)는 워드 라인(WLy)이 예정된 전압 레벨 이상으로 높아지지 않도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다. 예컨대, 전압 조절부(470)는 PMOS 트랜지스터를 포함할 수 있다. 상기 PMOS 트랜지스터는 접지전압(VSS)단과 워드 라인(WLy) 사이에 소오스와 드레인이 접속될 수 있고 워드 라인 프리차지신호(PCG)를 게이트 입력으로 할 수 있다. 실질적으로, 전압 조절부(470)는 워드 라인(WLy)이 미선택된 경우 워드 라인(WLy)을 접지전압(VSS) 레벨로 프리차지하기 위한 프리차지부로써 구성될 수 있다. 이러한 경우, 상기 프리차지부를 전압 조절부(470)로써 활용할 수 있다. 예컨대, 라이트 동작시 워드 라인(WLy)이 선택된 경우에도 접지전압(VSS)단과 워드 라인(WLy)이 접속되도록 워드 라인 프리차지신호(PCG)를 제어하기만 하면 된다. 이와 같이 구성되는 경우, 전압 조절부(470)는 접지전압(VSS)과 상기 PMOS 트랜지스터의 문턱 전압(Vth)의 제한 전압(VBIAS + Vth) 레벨을 넘지 못하도록 워드 라인(WLy)의 전압 레벨을 제한할 수 있다.
본 발명의 일 실시예는 앞서 설명한 일 실시예에 비하여 전압 조절부(470)만이 상이할 뿐 전반적인 동작 과정은 동일하므로, 메모리 장치(300)의 동작 설명은 생략하기로 한다. 다만, 라이트 동작시 전압 조절부(470)에 포함된 상기 PMOS 트랜지스터가 턴온될 수 있도록, 워드 라인 프리차지신호(PCG)가 활성화되는 과정이 반드시 포함되어야 할 것이다.
전술한 실시예들의 메모리 장치 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 9은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(ArIthmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(ArIthmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 6의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 전류를 생성하기 위한 제1 라이트 회로부; 제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부; 제2 전류를 생성하기 위한 제2 라이트 회로부; 제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부; 상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및 상기 제2 라인의 전압 레벨을 조절하기 위한 전압 조절부를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100 : 메모리 장치 110 : 제1 라이트 회로부
120 : 컬럼 디코딩부 130 : 컬럼 선택부
140 : 제2 라이트 회로부 150 : 로우 디코딩부
160 : 로우 선택부 170 : 전압 조절부

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 전류를 생성하기 위한 제1 라이트 회로부;
    제1 선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부;
    제2 전류를 생성하기 위한 제2 라이트 회로부;
    제2 선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부;
    상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리부; 및
    라이트 동작 시 상기 제2 라인이 제한 전압보다 높은 전압 레벨을 가질 때 상기 제2 라인의 상기 전압 레벨을 상기 제한 전압으로 조절하기 위한 전압 조절부
    를 포함하는 전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 라이트 회로부와 상기 제1 선택부는 제1 전압 도메인(voltage domain)에서 동작하는 전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 라이트 회로부와 상기 제2 선택부는 제2 전압 도메인에서 동작하는 전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제2 전압 도메인은 상기 제1 전압 도메인보다 낮은 전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 전압 도메인은 접지 전압과 포지티브 전압 사이의 전압 범위를 포함하고,
    상기 제2 전압 도메인은 네거티브 전압과 상기 접지 전압 사이의 전압 범위를 포함하는 전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리부는,
    상기 제1 라인에 접속된 가변 저항 소자; 및
    상기 가변 저항 소자와 상기 제2 라인 사이에 접속된 선택 소자를 포함하는 전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 전류는 상기 가변 저항 소자의 저항 상태를 제어하기 위한 라이트 전류를 포함하고,
    상기 제2 전류는 상기 선택 소자의 스위칭 동작을 제어하기 위한 임계 전류(threshold current)를 포함하는 전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전압 조절부는 상기 제2 라인에 접속되거나 또는 상기 제2 라인과 상기 제2 라이트 회로부 사이의 노드에 접속되는 전자 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 전압 조절부는 바이어스 전압이 공급되는 바이어스 전압단과 상기 제2 라인 사이에 접속되거나 또는 상기 바이어스 전압단과 상기 노드 사이에 접속되는 다이오드를 포함하는 전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 전압 조절부는 프리차지신호에 기초하여, 프리차지 전압이 공급되는 프리차지 전압단과 상기 제2 라인을 접속하는 프리차지 소자를 포함하는 전자 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 반도체 메모리를 포함하는 전자 장치의 구동 방법으로서,
    메모리부의 일단에 접속된 제1 라인을 통해 고전압을 공급하고, 상기 메모리부의 타단에 접속된 제2 라인을 통해 저전압을 공급하는 단계;
    상기 메모리부에 포함된 선택 소자의 스위칭 동작을 제어하기 위한 제2 전류를 상기 메모리부에 흐르도록 제어하는 단계;
    상기 선택 소자가 턴온(turn on)되고 상기 제2 라인이 제한 전압보다 높은 전압 레벨을 가질 때, 상기 제2 라인을 상기 고전압과 상기 저전압 사이의 상기 제한 전압으로 조절하는 단계; 및
    상기 메모리부에 포함된 가변 저항 소자의 저항 상태를 제어하기 위한 제1 전류를 상기 메모리부에 흐르도록 제어하는 단계
    를 포함하는 전자 장치의 구동 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 고전압은 포지티브 전압을 포함하고,
    상기 저전압은 네거티브 전압을 포함하며,
    상기 제한 전압은 접지 전압을 포함하는 전자 장치의 구동 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 전류는 상기 제1 라인과 상기 고전압의 공급단 사이에 접속된 제1 라이트 회로부로부터 생성되는 전자 장치의 구동 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제2 전류는 상기 제2 라인과 상기 저전압의 공급단 사이에 접속된 제2 라이트 회로부로부터 생성되는 전자 장치의 구동 방법.
  20. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 전류를 생성하기 위한 제1 라이트 회로부;
    컬럼선택신호에 기초하여 상기 제1 라이트 회로부와 제1 라인을 접속하기 위한 제1 선택부;
    제2 전류를 생성하기 위한 제2 라이트 회로부;
    로우선택신호에 기초하여 상기 제2 라이트 회로부와 제2 라인을 접속하기 위한 제2 선택부;
    상기 제1 라인과 상기 제2 라인 사이에 접속된 메모리 셀; 및
    라이트 동작 시, 상기 제1 선택부의 PN 접합(junction)에 의한 누설 전류가 상기 제1 선택부에서 상기 제1 라인으로 유입되는 현상을 방지하기 위한 전압 조절부
    를 포함하는 전자 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102465169B1 (ko) * 2015-12-21 2022-11-11 에스케이하이닉스 주식회사 전자 장치
US10522214B2 (en) * 2016-06-09 2019-12-31 Synopsys, Inc. Robust negative bit-line and reliability aware write assist
US10541011B1 (en) * 2017-08-01 2020-01-21 SK Hynix Inc. Electronic device
KR102599662B1 (ko) * 2018-07-27 2023-11-07 삼성전자주식회사 주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 쓰기 전류를 구동하는 방법
KR102144535B1 (ko) * 2018-11-20 2020-08-12 한양대학교 산학협력단 전류 반복기를 사용하는 상변화 메모리 소자
KR102036603B1 (ko) * 2019-01-02 2019-10-25 조두희 투명디스플레이 장치의 어드레서블 led를 위한 전류 루프 인터페이스 구현방법 및 그 투명디스플레이 장치
KR20210105187A (ko) * 2020-02-18 2021-08-26 에스케이하이닉스 주식회사 전압 생성 회로 및 이를 이용하는 비휘발성 메모리 장치
JP2024000873A (ja) 2022-06-21 2024-01-09 キオクシア株式会社 磁気記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100118595A1 (en) * 2005-11-30 2010-05-13 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
US20130107615A1 (en) * 2007-02-12 2013-05-02 Avalanche Technology, Inc. Memory sensing circuit
US20150055407A1 (en) * 2013-08-26 2015-02-26 Davide Mantegazza Set and reset operation in phase change memory and associated techniques and configurations

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
JP2009037703A (ja) * 2007-08-02 2009-02-19 Toshiba Corp 抵抗変化メモリ
US7869258B2 (en) * 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US8077501B2 (en) * 2009-09-11 2011-12-13 Grandis, Inc. Differential read and write architecture
KR101150547B1 (ko) 2010-05-27 2012-06-01 에스케이하이닉스 주식회사 상 변화 메모리 장치
KR101786496B1 (ko) 2010-10-19 2017-10-19 삼성전자주식회사 메모리 장치, 이의 제조 방법, 및 상기 메모리 장치를 포함하는 메모리 시스템
KR20140028612A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 라이트 드라이버를 구비한 반도체 메모리 장치 및 그의 제어 방법
KR102043727B1 (ko) * 2013-03-04 2019-12-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20140142929A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150132952A (ko) * 2014-05-19 2015-11-27 에스케이하이닉스 주식회사 전자 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100118595A1 (en) * 2005-11-30 2010-05-13 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
US20130107615A1 (en) * 2007-02-12 2013-05-02 Avalanche Technology, Inc. Memory sensing circuit
US20150055407A1 (en) * 2013-08-26 2015-02-26 Davide Mantegazza Set and reset operation in phase change memory and associated techniques and configurations

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US10395735B2 (en) 2019-08-27

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