KR20150132952A - 전자 장치 - Google Patents

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KR20150132952A
KR20150132952A KR1020140059560A KR20140059560A KR20150132952A KR 20150132952 A KR20150132952 A KR 20150132952A KR 1020140059560 A KR1020140059560 A KR 1020140059560A KR 20140059560 A KR20140059560 A KR 20140059560A KR 20150132952 A KR20150132952 A KR 20150132952A
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 스니크 커런트 감소가 가능한 크로스 포인트 구조의 메모리 장치를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다.
상기 반도체 메모리에 있어서, 상기 제1 및 제2 선택 소자 각각은 상기 가변 저항 소자와 직렬 연결되고, 상기 제1 선택 소자와 상기 제2 선택 소자는 서로 병렬 연결될 수 있다. 상기 가변 저항 소자에서 상기 제1 및 제2 선택 소자를 향하는 방향을 제1 방향이라 하고, 상기 제1 및 제2 선택 소자에서 상기 가변 저항 소자를 향하는 방향을 제2 방향이라 할 때, 상기 제2 선택 소자는 상기 제2 방향의 전류 흐름을 차단할 수 있다. 상기 제1 및 제2 선택 소자는, 상기 제1 방향의 전류 흐름을 허용할 수 있다. 상기 가변 저항 소자의 저항 상태가 고저항 상태에서 저저항 상태로 변경되는 셋 동작시의 전압 및 전류(이하, 셋 전압 및 셋 전류)와, 저저항 상태에서 고저항 상태로 변경되는 리셋 동작시의 전압 및 전류(이하, 리셋 전압 및 리셋 전류)의 극성이 서로 상이하고, 셋 전류의 크기가 리셋 전류보다 큰 경우, 상기 제2 선택 소자는 상기 셋 전압이 극성과 동일한 극성의 전압에서만 전류를 흘릴 수 있다. 상기 가변 저항 소자의 셋 전압 및 셋 전류와 리셋 전압 및 리셋 전류의 극성이 서로 상이하고 리셋 전류의 크기가 셋 전류보다 큰 경우, 상기 제2 선택 소자는 상기 리셋 전압이 극성과 동일한 극성의 전압에서만 전류를 흘릴 수 있다. 상기 제1 선택 소자는, MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ion-Electron Conducting) 소자 또는 OTS(Ovonic Threshold Switching) 소자를 포함하고, 상기 제2 선택 소자는, 다이오드를 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 스니크 커런트 감소가 가능한 크로스 포인트 구조의 메모리 장치를 제공할 수 있다.
도 1a 내지 도 1e는 비교예의 메모리 장치 및 그 동작을 설명하기 위한 도면이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 메모리 장치 및 그 동작을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
비교예 및 본 실시예들은, 서로 교차하는 배선들의 교차점마다 메모리 셀이 위치하는 크로스 포인트 구조의 메모리 장치에서 스니크 커런트(sneak current)가 발생하는 것을 방지하기 위하여 가변 저항 소자의 일단에 선택 소자를 연결하는 메모리 장치에 관한 것이다. 설명의 편의를 위하여, 비교예를 먼저 설명한 후, 비교예보다 향상된 특성을 갖는 본 실시예들에 관하여 설명하기로 한다.
도 1a 내지 도 1e는 비교예의 메모리 장치 및 그 동작을 설명하기 위한 도면이다. 구체적으로, 도 1a는 비교예의 메모리 장치를 나타내는 사시도이고, 도 1b는 도 1a의 가변 저항 소자의 전류-전압 특성을 나타내는 그래프이고, 도 1c는 도 1a의 선택 소자의 전류-전압 특성을 나타내는 그래프이고, 도 1d는 도 1a의 메모리 셀의 전류-전압 특성을 나타내는 그래프이고, 도 1e는 도 1a에서 발생하는 스니크 커런트 패스(sneak current path)를 나타내는 도면이다.
도 1a를 참조하면, 비교예의 메모리 장치는, 제1 방향으로 연장하는 복수의 제1 배선(L1), 복수의 제1 배선(L1) 상에서 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(L2), 및 제1 배선(L1)과 제2 배선(L2)의 사이에서 제1 배선(L1)과 제2 배선(L2)의 교차점에 위치하는 복수의 메모리 셀(MC)을 포함할 수 있다.
각 메모리 셀(MC)은 선택 소자(S) 및 가변 저항 소자(R)의 적층 구조를 포함할 수 있다. 그에 따라, 가변 저항 소자(R) 및 선택 소자(S)는 제1 배선(L1)과 제2 배선(L2)의 사이에서 직렬 연결될 수 있다. 비교예에서는 가변 저항 소자(R)가 선택 소자(S)의 위에 위치하고 있으나, 상하 위치는 바뀔 수 있다.
여기서, 가변 저항 소자(R)는 제1 및 제2 배선(L1, L2)을 통하여 양단에 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있다. 이러한 가변 저항 소자(R)의 전류-전압 곡선은 도 1b에 예시적으로 나타내었다. 도 1b의 전류-전압 곡선은 선택 소자(S)가 없다고 가정했을 때, 즉, 가변 저항 소자(R)만의 전류-전압 곡선을 나타낸다.
도 1b를 참조하면, 가변 저항 소자(R)가 고저항 상태(HRS)에 있는 경우에, 제1 및 제2 배선(L1, L2) 사이의 전압을 증가시키면 소정 플러스 전압에서 가변 저항 소자(R)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋(set) 동작이 수행됨을 알 수 있다. 이 플러스 전압을 셋 전압이라 할 수 있다.
가변 저항 소자(R)의 저저항 상태(LRS)는 전압이 감소하여도 유지되다가, 소정 마이너스 전압에서 고저항 상태(HRS)로 변하는 리셋(reset) 동작이 수행될 수 있다. 이 마이너스 전압을 리셋 전압이라 할 수 있다.
셋 동작과 리셋 동작시의 전압 극성이 서로 상이하므로 본 가변 저항 소자는 바이폴라 모드로 스위칭한다고 할 수 있다. 비교예에서는 플러스 전압에서 셋 동작이 수행되고 마이너스 전압에서 리셋 동작이 수행되나, 반대로, 마이너스 전압에서 셋 동작이 수행되고 플러스 전압에서 리셋 동작이 수행될 수도 있다.
한편, 스니크 커런트가 흐르는 것을 방지하기 위하여 가변 저항 소자(R)의 일단에는 비선형적인 전류-전압 특성을 나타내는 선택 소자(S)가 연결될 수 있다. 이러한 선택 소자(S)의 전류-전압 곡선은 도 1c에 예시적으로 나타내었다. 도 1c의 전류-전압 곡선은 가변 저항 소자(R)가 없다고 가정했을 때, 즉, 선택 소자(S)만의 전류-전압 곡선을 나타낸다.
도 1c를 참조하면, 선택 소자(S)는 제1 및 제2 배선(L1, L2) 사이의 전압의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 전압의 크기에 실질적으로 비례하여 점차 증가하는 양 방향(bi-direction)의 전류를 흘릴 수 있다. 여기서, 플러스 전압과 마이너스 전압의 크기가 동일할 때, 전류의 크기는 실질적으로 동일할 수 있다. 즉, 양 방향 전류는 실질적으로 대칭일 수 있다.
도 1b의 가변 저항 소자(R) 및 도 1c의 선택 소자(S)가 직렬 연결된 메모리 셀(MC)의 전류-전압 곡선은 도 1d에 예시적으로 나타내었다.
도 1d를 참조하면, 메모리 셀(MC)이 고저항 상태(HRS) 및 저저항 상태(LRS) 사이에서 스위칭함은 도 1b의 가변 저항 소자(R)와 유사하다. 도 1b의 가변 저항 소자(R)와 달리 메모리 셀(MC)에 전류가 거의 흐르지 않는 전압 구간이 존재한다. 이는 선택 소자(S)가 소정 크기 이하의 전압 하에서는 전류의 흐름을 차단할 수 있기 때문이다. 따라서, 선택 소자(S)를 이용하는 경우, 도 1a와 같은 크로스 포인트 구조의 메모리 장치에서의 스니크 커런트를 차단하는 것이 기대되었다.
그러나, 위와 같은 선택 소자(S)의 사용에도 불구하고 스니크 커런트를 차단하는 것에는 한계가 있다.
도 1a, 도 1d 및 도 1e를 참조하면, 선택된 메모리 셀(SEL)의 저항 상태를 고저항 상태(HRS)에서 저저항 상태(LRS)로 바꾸는 셋 동작을 수행하기 위하여 선택된 메모리 셀(SEL)에 쓰기 전압(Vwrite)이 요구된다고 가정할 때, 선택된 메모리 셀(SEL)이 연결된 제1 배선(L1) 및 제2 배선(L2)에는 각각 -1/2Vwrite 및 1/2Vwrite의 전압이 인가될 수 있다. 여기서, 쓰기 전압(Vwrite)는 플러스 전압일 수 있다. 선택된 메모리 셀(SEL)이 연결되지 않은 제1 및 제2 배선(L1, L2)에는 그라운드 전압이 인가되거나 또는 플로팅 상태(F)일 수 있다.
그런데, 이러한 경우 선택된 메모리 셀(SEL)과 제1 배선(L1) 또는 제2 배선(L2)을 공유하는 비선택된 메모리 셀(UNSEL1 또는 UNSEL2)에 -1/2Vwrite의 전압 또는 1/2Vwrite의 전압이 인가될 수밖에 없다. 고저항 상태(HRS)에 있는 비선택된 메모리 셀(UNSEL2)의 경우에는, 도 1d의 고저항 상태(HRS) 곡선으로 보여지듯이, -1/2Vwrite의 전압 또는 1/2Vwrite의 전압이 인가되더라도 해당 전압에서 흘리는 전류가 작기 때문에 크게 문제되지 않는다. 반면, 저저항 상태(LRS)에 있는 비선택된 메모리 셀(UNSEL1)의 경우에는, 도 1d의 저저항 상태(LRS) 곡선으로 보여지듯이, -1/2Vwrite의 전압 또는 1/2Vwrite의 전압에서 흘리는 전류가 상당히 클 수 있다. 따라서, 도 1a에서 점선 화살표로 나타낸 바와 같이 고저항 상태(HRS)의 비선택된 메모리 셀(UNSEL2)을 통과한 스니크 커런트는 작은 반면, 도 1a에서 실선 화살표로 나타낸 바와 같이 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL1)을 통과한 스니크 커런트는 크다.
이러한 큰 스니크 커런트는 다른 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL3)을 통하여 메모리 장치 전체적으로 흐르게 된다. 예컨대, 선택된 메모리 셀(SEL)로부터 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL1, UNSEL3)로의 스니커 커런트 패스는, 도 1e에 나타난 바와 같이, 선택된 메모리 셀(SEL)의 가변 저항 소자(R)-> 선택된 메모리 셀(SEL)의 선택 소자(S) -> 선택된 메모리 셀(SEL)과 제1 배선(L1)을 공유하는 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL1)의 선택 소자(S) -> 비선택된 메모리 셀(UNSEL1)의 가변 저항 소자(R) -> 비선택된 메모리 셀(UNSEL1)과 제2 배선(L2)을 공유하는 저저항 상태(LRS)의 다른 비선택된 메모리 셀(UNSEL3)의 가변 저항 소자(R) -> 다른 비선택된 메모리 셀(UNSEL3)의 선택 소자(S)를 통과할 수 있다.
이상으로 설명한 바와 같이 비교예의 메모리 장치에서는 선택 소자의 존재에도 불구하고 스니크 커런트를 차단하는 데에 한계가 있다.
후술하는 본 실시예에서는 비교예보다 스니커 커런트 차단 특성이 향상된 메모리 장치를 제공할 수 있다. 특히, 가변 저항 소자의 셋 동작시 셋 전압에서 흐르는 전류(이하, 셋 전류)의 크기가 가변 저항 소자의 리셋 동작시 리셋 전압에서 흐르는 전류(이하, 리셋 전류)의 크기보다 더 큰 경우는 도 2a 내지 도 2g에 나타내었고, 반대로, 리셋 전류의 크기가 셋 전류의 크기보다 더 큰 경우는 도 3a 내지 도 3d에 나타내었다. 도 2a 내지 도 2g는 셋 동작시의 스니크 커런트를 감소시키고자 하며, 도 3a 내지 도 3d는 리셋 동작시의 스니크 커런트를 감소시키고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 메모리 장치 및 그 동작을 설명하기 위한 도면이다. 구체적으로, 도 2a는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도이고, 도 2b는 도 2a의 가변 저항 소자의 전류-전압 특성을 나타내는 그래프이고, 도 2c는 도 2a의 제1 선택 소자의 전류-전압 특성을 나타내는 그래프이고, 도 2d는 도 2a의 제2 선택 소자의 전류-전압 특성을 나타내는 그래프이고, 도 2e는 도 2a의 메모리 셀의 전류-전압 특성을 나타내는 그래프이고, 도 2f는 도 2a에서 발생하는 스니크 커런트 패스를 나타내는 도면이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향으로 연장하는 복수의 제1 배선(L1), 복수의 제1 배선(L1) 상에서 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(L2), 및 제1 배선(L1)과 제2 배선(L2)의 사이에서 제1 배선(L1)과 제2 배선(L2)의 교차점에 위치하는 복수의 메모리 셀(MC)을 포함할 수 있다.
각 메모리 셀(MC)은 선택 소자(S1, S2) 및 가변 저항 소자(R)의 적층 구조를 포함할 수 있다. 여기서, 선택 소자(S1, S2)는 나란히 배치되어 일단 예컨대, 상단이 가변 저항 소자(R)와 접속하고 타단 예컨대, 하단이 제1 배선(L1)과 접속하는 제1 및 제2 선택 소자(S1, S2)를 포함할 수 있다. 그에 따라, 제1 선택 소자(S1) 및 제2 선택 소자(S2) 각각은 가변 저항 소자(R)와 직렬로 연결될 수 있고, 제1 선택 소자(S1) 및 제2 선택 소자(S2)는 서로 병렬로 연결될 수 있다. 본 실시예에서는 가변 저항 소자(R)가 제1 및 제2 선택 소자(S1, S2)의 위에 위치하고 있으나, 상하 위치는 바뀔 수 있다. 즉, 제1 및 제2 선택 소자(S1, S2)가 가변 저항 소자(R)의 위에 위치하여, 상단이 제2 배선(L2)과 접속하고 하단이 가변 저항 소자(R)의 상단과 접속할 수 있다.
제1 배선(L1) 및 제2 배선(L2)은 메모리 셀(MC)의 양단에 전압 또는 전류를 공급하기 위한 것으로서, Pt, Ir, Ru, Al, Cu, W, Ti, Ta, Co, Ni 등과 같은 금속 또는 TiN, TiCN, TiAlN, TiON, TaN, TaCN, TaAlN, TaON, WN, MoN 등과 같은 금속 질화물을 포함하는 단일막 또는 다중막일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다양한 도전 물질들이 제1 배선(L1) 및 제2 배선(L2)으로 이용될 수 있다.
가변 저항 소자(R)는 제1 및 제2 배선(L1, L2)을 통하여 양단에 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 소자로서, 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 가변 저항 소자(R)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항 소자(R)만의 전류-전압 곡선은 도 2b에 예시적으로 나타내었다.
도 2b를 참조하면, 가변 저항 소자(R)가 고저항 상태(HRS)에 있는 경우에, 제1 및 제2 배선(L1, L2) 사이의 전압을 증가시키면 소정 플러스 전압에서 가변 저항 소자(R)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋 동작이 수행될 수 있다. 셋 동작시의 전압 및 전류를 셋 전압 및 셋 전류(Iset)이라 한다.
가변 저항 소자(R)의 저저항 상태(LRS)는 전압이 감소하여도 유지되다가, 소정 마이너스 전압에서 고저항 상태(HRS)로 변하는 리셋 동작이 수행될 수 있다. 리셋 동작시의 전압 및 전류를 리셋 전압 및 리셋 전류(Ireset)이라 한다.
특히, 본 실시예의 가변 저항 소자(R)는 셋 전류(Iset)의 크기가 리셋 전류(Ireset)보다 큰 특성을 가질 수 있다. 또한, 본 실시예에서는 플러스 전압에서 셋 동작이 수행되고 마이너스 전압에서 리셋 동작이 수행되나, 반대로, 마이너스 전압에서 셋 동작이 수행되고 플러스 전압에서 리셋 동작이 수행될 수도 있다.
제1 및 제2 선택 소자(S1, S2)는 비선형적인 전류-전압 특성을 갖되, 특히 제1 선택 소자(S1)는 양 방향 전류를 흘리고 제2 선택 소자(S2)는 단 방향 전류를 흘릴 수 있다. 제1 및 제2 선택 소자(S1, S2)의 전류-전압 곡선은 도 2c 및 2d에 각각 예시적으로 나타내었다.
도 2c를 참조하면, 제1 선택 소자(S1)는 제1 및 제2 배선(L1, L2) 사이의 전압의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 전압의 크기에 실질적으로 비례하여 점차 증가하는 양 방향의 전류를 흘릴 수 있다. 여기서, 플러스 전압과 마이너스 전압의 크기가 동일할 때, 전류의 크기는 실질적으로 동일할 수 있다. 즉, 양 방향 전류는 실질적으로 대칭일 수 있다.
제1 선택 소자(S1)로는 NbO2, TiO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자 등이 이용될 수 있다.
도 2d를 참조하면, 제2 선택 소자(S2)는 셋 전압과 동일한 극성의 전압에서만 전류를 흘릴 수 있다.
본 실시예와 같이 셋 전압이 플러스 전압인 경우, 제2 선택 소자(S2)는 마이너스 전압 및 소정 임계값 이하의 플러스 전압에서는 전류를 거의 흘리지 않다가, 소정 임계값을 초과한 경우에는 플러스 전압의 크기에 실질적으로 비례하여 점차 증가하는 전류를 흘릴 수 있다. 예컨대, 제2 선택 소자(S2)는 플러스 전압에서 제1 선택 소자(S1)와 동일한 전류-전압 곡선을 가질 수 있다.
반면, 다른 실시예에서 셋 전압이 마이너스 전압인 경우, 제2 선택 소자(S2)는 플러스 전압 및 소정 임계값 이하의 마이너스 전압에서는 전류를 거의 흘리지 않다가, 소정 임게값을 초과한 경우에는 마이너스 전압의 크기에 실질적으로 비례하여 점차 증가하는 전류를 흘릴 수 있다. 이러한 제2 선택 소자(S2)는 예컨대, 후술하는 도 3c와 유사한 전류-전압 특성을 가질 수 있다.
제2 선택 소자(S2)로는 다양한 다이오드 예컨대, P-N 다이오드 등과 같은 실리콘 계열의 다이오드, Pt/TiO2/Al의 적층 구조물 등과 같이 산화물 반도체와 일함수(workfunction)이 상이한 금속 전극의 결합으로 형성되는 쇼트키 다이오드(schottky diode) 등이 이용될 수 있다.
도 2b의 가변 저항 소자(R), 도 2c의 제1 선택 소자(S1) 및 도 2d의 제2 선택 소자(S2)가 결합된 메모리 셀(MC)의 전류-전압 곡선은 도 2e에 예시적으로 나타내었다.
도 2e를 참조하면, 메모리 셀(MC)의 플러스 전압에서의 전류-전압 곡선은 도 1d에 도시된 플러스 전압에서의 전류-전압 곡선과 실질적으로 동일할 수 있다. 반면, 메모리 셀(MC)의 마이너스 전압에서의 전류-전압 곡선은 도 1d에 도시된 마이너스 전압에서의 전류-전압 곡선보다 좌측으로 쉬프트(shift)될 수 있다. 따라서, 메모리 셀(MC)에 전류가 거의 흐르지 않는 전압 구간 중 마이너스 전압 구간이, 도 1d에 비하여 더 증가하였음을 알 수 있다.
이러한 경우 도 1a 내지 도 1e의 비교예보다 스니크 커런트 차단 효과가 증가할 수 있고, 특히, 셋 동작시 그러하다.
도 2a, 도 2e 및 도 2f를 참조하면, 선택된 메모리 셀(SEL)의 저항 상태를 고저항 상태(HRS)에서 저저항 상태(LRS)로 바꾸는 셋 동작을 수행하기 위하여 선택된 메모리 셀(SEL)에 쓰기 전압(Vwrite)이 요구된다고 가정할 때, 선택된 메모리 셀(SEL)이 연결된 제1 배선(L1) 및 제2 배선(L2)에는 각각 -1/2Vwrite 및 1/2Vwrite의 전압이 인가될 수 있다. 선택된 메모리 셀(SEL)이 연결되지 않은 제1 및 제2 배선(L1, L2)에는 그라운드 전압이 인가되거나 또는 플로팅 상태(F)일 수 있다.
이러한 경우 선택된 메모리 셀(SEL)과 제1 배선(L1) 또는 제2 배선(L2)을 공유하는 비선택된 메모리 셀(UNSEL1 또는 UNSEL2)에 -1/2Vwrite의 전압 또는 1/2Vwrite의 전압이 인가될 수 있다. 이때, 선택된 메모리 셀(SEL)과 제1 배선(L1)을 공유하는 비선택된 메모리 셀(UNSEL1)에 -1/2 Vwrite의 전압이 인가되는데, 도 2e의 그래프에서 보여지듯이, 비선택된 메모리 셀(UNSEL1)이 저저항 상태(LRS)에 있더라도 해당 전압에서 비선택된 메모리 셀(UNSEL1)이 흘리는 전류는 도 1d에 비하여 크게 감소하였음을 알 수 있다. 이는 아래와 같은 이유 때문이다.
제1 및 제2 배선(L1, L2)을 통하여 메모리 셀(MC)에 플러스 전압이 인가되는 경우, 예컨대, 선택된 메모리 셀(MC)에 Vwrite와 같은 플러스 전압이 인가된 경우, 선택 소자(S1, S2)는 전부 턴온되어 가변 저항 소자(R)에서 선택 소자(S1, S2)를 향하는 방향(이하, 순 방향이라 함)의 전류 흐름을 허용할 수 있다. 반대로, 제1 및 제2 배선(L1, L2)을 통하여 메모리 셀(MC)에 마이너스 전압이 인가되는 경우, 예컨대, 비선택된 메모리 셀(UNSEL1)에 -1/2Vwrite의 전압이 인가되는 경우, 제1 선택 소자(S1)는 턴온되지만 제2 선택 소자(S2)는 턴오프되므로, 선택 소자(S1, S2)에서 가변 저항 소자(R)를 향하는 방향(이하, 역 방향이라 함)의 전류 흐름 중 일부가 제2 선택 소자(S2)에 의해 차단될 수 있다. 즉, 선택 소자(S1, S2)는 순 방향의 전류에 비하여 역 방향의 전류를 크게 감소시킬 수 있다. 따라서, 도 2a에서 점선 화살표로 나타낸 바와 같이 고저항 상태(HRS)의 비선택된 메모리 셀(UNSEL2)을 통과한 스니크 커런트 뿐만 아니라, 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL1)을 통과한 스니크 커런트도 감소하게 된다. 비선택된 메모리 셀(UNSEL1)의 선택 소자(S1, S2)를 통과하는 과정에서 전류 일부가 차단되기 때문이다.
따라서, 메모리 장치 전체적으로 스니크 커런트가 감소하게 된다. 예컨대, 선택된 메모리 셀(SEL)로부터 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL1, UNSEL3)로의 스니커 커런트 패스는, 도 2e에 나타난 바와 같이, 선택된 메모리 셀(SEL)의 가변 저항 소자(R)-> 선택된 메모리 셀(SEL)의 제1 및 제2 선택 소자(S1, S2) -> 선택된 메모리 셀(SEL)과 제1 배선(L1)을 공유하는 저저항 상태(LRS)의 비선택된 메모리 셀(UNSEL1)의 제1 선택 소자(S) -> 비선택된 메모리 셀(UNSEL1)의 가변 저항 소자(R) -> 비선택된 메모리 셀(UNSEL1)과 제2 배선(L2)을 공유하는 저저항 상태(LRS)의 다른 비선택된 메모리 셀(UNSEL3)의 가변 저항 소자(R) -> 다른 비선택된 메모리 셀(UNSEL3)의 제1 및 제2 선택 소자(S1, S2)를 통과할 수 있다. 비선택된 메모리 셀(UNSEL1)을 통과하는 과정에서 스니크 커런트가 감소함은 전술하였으며, 이 때문에 다른 비선택된 메모리 셀(UNSEL3)을 통과하는 스니크 커런트도 감소할 수 있다.
한편, 리셋 동작시에는 제1 및 제2 배선(L1, L2)에 셋 동작시의 전압과 반대 극성의 전압이 인가될 수 있다. 예컨대, 제1 배선(L1)에 플러스 전압이 인가되고 제2 배선(L2)에 마이너스 전압이 인가될 수 있다. 이러한 경우, 제1 및 제2 선택 소자(S1, S2)가 역 방향의 전류 흐름을 감소시킬 수는 없으나, 리셋 전류가 셋 전류보다 작으므로 크게 문제되지 않는다. 전술한 바와 같이, 본 실시예는 셋 전류가 리셋 전류보다 큰 경우에 관한 것으로서, 셋 동작시의 스니크 커런트가 리셋 동작시의 스니크 커런트보다 크기 때문에 이를 방지하고자 하는 것이다.
도 3a 내지 도 3d는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 동작을 설명하기 위한 도면이다. 본 실시예의 메모리 장치는 도 2a의 장치와 실질적으로 동일할 수 있다. 도 3a는 본 메모리 장치의 가변 저항 소자의 전류-전압 특성을 나타내는 그래프이고, 도 3b는 제1 선택 소자의 전류-전압 특성을 나타내는 그래프이고, 도 3c는 제2 선택 소자의 전류-전압 특성을 나타내는 그래프이고, 도 3d는 메모리 셀의 전류-전압 특성을 나타내는 그래프이다. 전술한 도 2a 내지 도 2f와의 차이점을 중심으로 설명한다.
도 3a를 참조하면, 전술한 실시예와 달리, 가변 저항 소자(R)의 셋 전류(Iset)가 리셋 전류(Ireset) 전류보다 작을 수 있다.
도 3b를 참조하면, 전술한 실시예와 동일하게, 제1 선택 소자(S1)는 양 방향 전류를 흘릴 수 있다.
도 3c를 참조하면, 전술한 실시예와 달리, 제2 선택 소자(S2)는 리셋 전압과 동일한 극성의 전압에서만 전류를 흘릴 수 있다. 본 실시예와 같이 리셋 전압이 마이너스 전압인 경우, 제2 선택 소자(S2)는 플러스 전압 및 소정 임계값 이하의 마이너스 전압에서는 전류를 거의 흘리지 않다가, 소정 임계값을 초과한 경우에는 마이너스 전압의 크기에 실질적으로 비례하여 점차 증가하는 전류를 흘릴 수 있다. 예컨대, 제2 선택 소자(S2)는 마이너스 전압에서 제1 선택 소자(S1)와 동일한 전류-전압 곡선을 가질 수 있다.
반면, 다른 실시예에서 리셋 전압이 플러스 전압인 경우, 제2 선택 소자(S2)는 마이너스 전압 및 소정 임계값 이하의 플러스 전압에서는 전류를 거의 흘리지 않다가, 소정 임게값을 초과한 경우에는 플러스 전압의 크기에 실질적으로 비례하여 점차 증가하는 전류를 흘릴 수 있다. 이러한 제2 선택 소자(S2)는 예컨대, 전술한 도 2d와 유사한 전류-전압 특성을 가질 수 있다.
도 3a의 가변 저항 소자(R), 도 3b의 제1 선택 소자(S1) 및 도 3c의 제2 선택 소자(S2)가 결합된 메모리 셀(MC)의 전류-전압 곡선은 도 3d에 예시적으로 나타내었다.
도 3d를 참조하면, 메모리 셀(MC)의 마이너스 전압에서의 전류-전압 곡선은 도 1d에 도시된 마이너스 전압에서의 전류-전압 곡선과 실질적으로 동일할 수 있다. 반면, 메모리 셀(MC)의 플러스 전압에서의 전류-전압 곡선은 도 1d에 도시된 플러스 전압에서의 전류-전압 곡선보다 우측으로 쉬프트될 수 있다. 따라서, 메모리 셀(MC)에 전류가 거의 흐르지 않는 전압 구간 중 플러스 전압 구간이, 도 1d에 비하여 더 증가하였음을 알 수 있다.
이러한 경우 도 1a 내지 도 1e의 비교예보다 스니크 커런트 차단 효과가 증가할 수 있고, 특히, 리셋 동작시 그러하다.
도 3d를 참조하면, 선택된 메모리 셀(SEL)의 저항 상태를 저저항 상태(LRS)에서 고저항 상태(HRS)로 바꾸는 리셋 동작을 수행하기 위하여 선택된 메모리 셀(SEL)에 쓰기 전압(Vwrite)이 요구된다고 가정할 때, 선택된 메모리 셀(SEL)이 연결된 제1 배선(L1) 및 제2 배선(L2)에는 각각 -1/2Vwrite 및 1/2Vwrite의 전압이 인가될 수 있다. 여기서, 쓰기 전압(Vwrite)는 마이너스 전압일 수 있다. 선택된 메모리 셀(SEL)이 연결되지 않은 제1 및 제2 배선(L1, L2)에는 그라운드 전압이 인가되거나 또는 플로팅 상태(F)일 수 있다.
이러한 경우 선택된 메모리 셀(SEL)과 제1 배선(L1) 또는 제2 배선(L2)을 공유하는 비선택된 메모리 셀(UNSEL1 또는 UNSEL2)에 -1/2Vwrite의 전압 또는 1/2Vwrite의 전압이 인가될 수 있다. 이때, 선택된 메모리 셀(SEL)과 제1 배선(L1)을 공유하는 비선택된 메모리 셀(UNSEL1)에 -1/2 Vwrite의 전압이 인가되는데, 도 3d의 그래프에서 보여지듯이, 비선택된 메모리 셀(UNSEL1)이 저저항 상태(LRS)에 있더라도 해당 전압에서 비선택된 메모리 셀(UNSEL1)이 흘리는 전류는 도 1d에 비하여 크게 감소하였음을 알 수 있다. 이는 아래와 같은 이유 때문이다.
제1 및 제2 배선(L1, L2)을 통하여 메모리 셀(MC)에 마이너스 전압이 인가되는 경우, 예컨대, 선택된 메모리 셀(MC)에 Vwrite와 같은 마이너스 전압이 인가된 경우, 선택 소자(S1, S2)는 전부 턴온되어 가변 저항 소자(R)에서 선택 소자(S1, S2)를 향하는 방향(이하, 순 방향이라 함)의 전류 흐름을 허용할 수 있다. 반대로, 제1 및 제2 배선(L1, L2)을 통하여 메모리 셀(MC)에 플러스 전압이 인가되는 경우, 예컨대, 비선택된 메모리 셀(UNSEL1)에 -1/2Vwrite의 전압이 인가되는 경우, 제1 선택 소자(S1)는 턴온되지만 제2 선택 소자(S2)는 턴오프되므로, 선택 소자(S1, S2)에서 가변 저항 소자(R)를 향하는 방향(이하, 역 방향이라 함)의 전류 흐름 중 일부가 제2 선택 소자(S2)에 의해 차단될 수 있다. 결과적으로, 선택 소자(S1, S2)는 순 방향의 전류에 비하여 역 방향의 전류를 크게 감소시킴으로써 스니크 커런트를 감소시킬 수 있다. 본 실시예의 메모리 장치에서 스니크 커런트 패스는 도 2f에 도시한 것과 실질적으로 동일하다.
한편, 셋 동작시에는 제1 및 제2 배선(L1, L2)에 리셋 동작시의 전압과 반대 극성의 전압이 인가될 수 있다. 예컨대, 제1 배선(L1)에 플러스 전압이 인가되고 제2 배선(L2)에 마이너스 전압이 인가될 수 있다. 이러한 경우, 제1 및 제2 선택 소자(S1, S2)가 역 방향의 전류 흐름을 감소시킬 수는 없으나, 셋 전류가 리셋 전류보다 작으므로 크게 문제되지 않는다. 전술한 바와 같이, 본 실시예는 리셋 전류가 셋 전류보다 큰 경우에 관한 것으로서, 리셋 동작시의 스니크 커런트가 셋 동작시의 스니크 커런트보다 크기 때문에 이를 방지하고자 하는 것이다.
요약하자면, 전술한 실시예들에서 제1 선택 소자(S1)로는 실질적으로 대칭하는 양 방향 전류를 흘릴 수 있는 소자를 이용하고, 제2 선택 소자(S2)로는 가변 저항 소자(R)에서 선택 소자(S1, S2)로 향하는 방향의 전류 흐름은 허용하나 선택 소자(S1, S2)에서 가변 저항 소자(R)로 향하는 방향의 전류 흐름은 차단하는 소자를 이용할 수 있다. 다만, 셋 전압 및 리셋 전압의 극성이나 셋 전류 및 리셋 전류의 상대적인 크기를 고려하여, 제2 선택 소자(S2)는 마이너스 전압 및 플러스 전압 중 선택된 전압에서만 전류를 흘릴 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해, 기억부(1010)는 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 프로세서(1100)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해, 메모리(1410)의 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자; 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및 상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 크로스 포인트 구조를 구현하면서도 스니크 커런트를 감소시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
L1: 제1 배선 L2: 제2 배선
MC: 메모리 셀 R: 가변 저항 소자
S1: 제1 선택 소자 S2: 제2 선택 소자

Claims (12)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및
    상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은,
    상기 제2 배선과 일단이 접속하고 제1 및 제2 선택 소자와 타단이 접속하는 가변 저항 소자;
    상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 양 방향 전류를 흘리는 상기 제1 선택 소자; 및
    상기 가변 저항 소자와 일단이 접속하고 상기 제1 배선과 타단이 접속하면서, 단 방향 전류를 흘리는 제2 선택 소자를 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 선택 소자 각각은 상기 가변 저항 소자와 직렬 연결되고,
    상기 제1 선택 소자와 상기 제2 선택 소자는 서로 병렬 연결되는
    전자 장치.
  3. 제1 항에 있어서,
    상기 가변 저항 소자에서 상기 제1 및 제2 선택 소자를 향하는 방향을 제1 방향이라 하고, 상기 제1 및 제2 선택 소자에서 상기 가변 저항 소자를 향하는 방향을 제2 방향이라 할 때,
    상기 제2 선택 소자는 상기 제2 방향의 전류 흐름을 차단하는
    전자 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 선택 소자는, 상기 제1 방향의 전류 흐름을 허용하는
    전자 장치.
  5. 제1 항에 있어서,
    상기 가변 저항 소자의 저항 상태가 고저항 상태에서 저저항 상태로 변경되는 셋 동작시의 전압 및 전류(이하, 셋 전압 및 셋 전류)와, 저저항 상태에서 고저항 상태로 변경되는 리셋 동작시의 전압 및 전류(이하, 리셋 전압 및 리셋 전류)의 극성이 서로 상이하고, 셋 전류의 크기가 리셋 전류보다 큰 경우,
    상기 제2 선택 소자는 상기 셋 전압이 극성과 동일한 극성의 전압에서만 전류를 흘리는
    전자 장치.
  6. 제1 항에 있어서,
    상기 가변 저항 소자의 셋 전압 및 셋 전류와 리셋 전압 및 리셋 전류의 극성이 서로 상이하고 리셋 전류의 크기가 셋 전류보다 큰 경우,
    상기 제2 선택 소자는 상기 리셋 전압이 극성과 동일한 극성의 전압에서만 전류를 흘리는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 선택 소자는, MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ion-Electron Conducting) 소자 또는 OTS(Ovonic Threshold Switching) 소자를 포함하고,
    상기 제2 선택 소자는, 다이오드를 포함하는
    전자 장치.
  8. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  9. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  10. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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