CN106206939B - 电子装置及其制造方法 - Google Patents

电子装置及其制造方法 Download PDF

Info

Publication number
CN106206939B
CN106206939B CN201510329661.3A CN201510329661A CN106206939B CN 106206939 B CN106206939 B CN 106206939B CN 201510329661 A CN201510329661 A CN 201510329661A CN 106206939 B CN106206939 B CN 106206939B
Authority
CN
China
Prior art keywords
memory
data
electrode
amorphous semiconductor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510329661.3A
Other languages
English (en)
Other versions
CN106206939A (zh
Inventor
金锺基
李起正
金范庸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN106206939A publication Critical patent/CN106206939A/zh
Application granted granted Critical
Publication of CN106206939B publication Critical patent/CN106206939B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache

Abstract

提供了一种包括开关元件的电子装置，其中开关元件可以包括：第一电极；第二电极；开关层，其置于第一电极和第二电极之间；以及第一非晶半导体层，其置于第一电极和开关层之间。

Description

电子装置及其制造方法
相关申请的交叉引用
本申请要求于2014年10月27日提交的发明名称为“电子装置及其制造方法”的韩国专利申请No.10-2014-0146212的优先权，其整体内容通过引用合并于此。
技术领域
本专利文献涉及存储器电路或装置及其在电子装置或系统中的应用。
背景技术
近来，随着电子设备趋于小型化、低功耗、高性能、多功能等，在本领域中需要能够在诸如计算机、便携式通信装置等的各种电子设备中存储信息的半导体装置，并且已针对这些半导体装置进行了研究。这些半导体装置包括能够使用如下特性来存储数据的半导体装置：它们根据施加的电压或电流而在不同的电阻状态之间转换，例如，RRAM(电阻随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、E熔丝等。
发明内容
本专利文献中公开的技术包括存储器电路或装置及其在电子装置或系统中的应用，以及包括有具有出色开关特性和可靠性的开关元件的电子装置的各种实现。
在一个实现方案中，提供了一种包括开关元件的电子装置，其中开关元件可以包括：第一电极；第二电极；开关层，其置于第一电极和第二电极之间；以及第一非晶半导体层，其置于第一电极和开关层之间。
第一非晶半导体层包括选自硅(Si)和锗(Ge)的材料。第一非晶半导体层包括选自碳(C)氢(H)和氮(N)的材料。开关层包括氧化铌、氧化钒、或者基于硫族化物的元素。第二非晶半导体层置于开关层和第二电极之间。存储器元件电耦接到开关元件的一端，其中存储器元件包括：第三电极；第四电极；以及阻变层，其置于第三电极和第四电极之间。存储器元件电耦接到开关元件的一端，其中存储器元件包括：阻变层，其形成在第二电极之上；以及第三电极，其形成在阻变层之上。多个第一接线在第一方向上延伸；多个第二接线在与第一方向交叉的第二方向上延伸；以及多个存储器单元布置在第一接线和第二接线之间的交点处，其中多个存储器单元中的每个存储器单元包括开关元件和存储器元件。
该电子装置可以进一步包括微处理器，其包括：控制单元，其被配置成从微处理器外部接收包括命令的信号，并且执行命令的提取、译码，或者控制微处理器的信号的输入或输出；操作单元，其被配置成基于控制单元对命令译码的结果来执行操作；以及存储单元，其被配置成存储用于执行操作的数据、与执行操作的结果对应的数据、或者执行操作的数据的地址，其中半导体存储单元是微处理器中的存储单元的一部分。
该电子装置可以进一步包括处理器，其包括：核心单元，其被配置成基于从处理器外部输入的命令，通过使用数据来执行与命令对应的操作；高速缓存存储单元，其被配置成存储用于执行操作的数据、与执行操作的结果对应的数据、或者执行操作的数据的地址；以及总线接口，其连接在核心单元和高速缓存存储单元之间，并且被配置成在核心单元和高速缓存存储单元之间传送数据，其中半导体存储单元包括阻变图案，是处理器中的存储单元的一部分。
该电子装置可以进一步包括处理系统，其包括：处理器，其被配置成对处理器接收到的命令译码并且基于对命令译码的结果控制对信息的操作；辅助存储器装置，其被配置成存储用于对命令译码的程序以及信息；主存储器装置，其被配置成调用并且存储来自辅助存储器装置的程序以及信息，使得处理器能够在执行程序时使用程序和信息来执行操作；以及接口装置，其被配置成执行处理器、辅助存储器装置和主存储器装置中的至少一个与外部之间的通信，其中半导体存储单元包括阻变图案，是处理系统中的辅助存储器装置或主存储器装置的一部分。
该电子装置可以进一步包括数据存储系统，其包括：存储装置，其被配置成存储数据并且无论电源如何都保存所存储的数据；控制器，其被配置成根据从外部输入的命令来控制数据到存储装置的输入以及数据从存储装置的输出；暂时存储装置，其被配置成暂时存储在存储装置和外部之间交换的数据；以及接口，其被配置成执行在存储装置、控制器和暂时存储装置中的至少一个与外部之间的通信，其中半导体存储单元包括阻变图案，是数据存储系统中的存储装置或暂时存储装置的一部分。
该电子装置可以进一步包括存储器系统，其包括：存储器，其被配置成存储数据并且无论电源如何都保存所存储的数据；存储器控制器，其被配置成根据从外部输入的命令来控制数据到存储器的输入以及数据到存储器的输出；缓冲存储器，其被配置成缓冲在存储器和外部之间交换的数据；以及接口，其被配置成执行在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中半导体存储单元包括阻变图案，是存储器系统中的存储器或缓冲存储器的一部分。
在一个实现方案中，一种用于制造包括开关元件的电子装置的方法包括：形成第一电极；在第一电极之上形成第一非晶半导体层；以及在第一非晶半导体层之上形成开关层。
第一非晶半导体层包括选自Si和Ge的材料。第一非晶半导体层包括选自C、H和N的杂质。该方法可以进一步包括：在开关层之上形成第二非晶半导体层；以及在第二非晶半导体层之上形成第二电极。该方法可以进一步包括在第二电极之上形成阻变层。
附图说明
图1是用于说明根据一个实现方案的开关元件及其制造方法的横截面视图。
图2是用于说明根据一个实现方案的存储器单元的横截面视图。
图3是用于说明根据一个实现方案的单元阵列的立体图。
图4是基于所公开的技术的实现存储器电路的微处理器的配置图的示例。
图5是基于所公开的技术的实现存储器电路的处理器的配置图的示例。
图6是基于所公开的技术的实现存储器电路的系统的配置图的示例。
图7是基于所公开的技术的实现存储器电路的数据存储系统的配置图的示例。
图8是基于所公开的技术的实现存储器电路的存储器系统的配置图的示例。
具体实施方式
下文参照附图详细描述所公开的技术的各种示例和实现方案。
附图可能不一定依比例绘制，并且在一些实例中，附图中的至少一些结构的比例可能被放大以便清楚地图示所描述的示例或实现方案的某些特征。在附图或描述中呈现具有多层结构中的两个或更多个层的特定示例时，这些层的相对位置关系或者布置层的顺序反映所描述或图示的示例的特定实现方案，并且不同的相对位置关系或者布置层的顺序也是可能的。此外，所描述或图示的多层结构的示例可能没有反映该特定多层结构中存在的所有层(例如，在两个图示层之间可能存在一个或更多个额外的层)。作为具体示例，当所描述或图示的多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是也可以表示在第一层和第二层或衬底之间可能存在一个或更多个其他中间层的结构。
在描述附图之前，将简要描述根据一个实现方案的开关元件和存储器元件。
开关元件可以表示接通以传递电流或者断开以中断电流的元件，并且包括二极管、晶体管、由绝缘材料形成的隧道阻挡层、MIT(金属绝缘体过渡)元件、阻变器、OTS(双向阈值开关)元件等。开关元件可以串联耦接到存储器元件的一端。在该情况下，开关元件可以用作用于控制对存储器元件的访问的选择元件。
存储器元件可以使用阻变特性来存储数据，其中其根据施加的电压或电流而在不同的电阻状态之间转换。存储器元件可以表示用于施加电压的两个电极以及置于这两个电极之间的阻变材料。阻变材料可以包括单个层或者多个层，其包含用于RRAM、PRAM、FRAM、MRAM等的各种材料。例如，各种材料可以包括过渡金属氧化物、诸如基于钙钛矿的材料的金属氧化物、诸如基于硫族化物的材料的相变材料、铁电材料和铁磁材料。
彼此耦接的开关元件和存储器元件可以形成单位存储器单元。多个存储器单元可以以各种方式布置并且形成单元阵列。特别地，包括在彼此交叉的接线之间、例如在源极线和位线之间的交点处形成的多个存储器单元的单元阵列可以被称为交叉点单元阵列。
在下文中，参照图1，将描述根据一个实现方案的开关元件。参照图2，将描述根据一个实现方案的存储器单元。参照图3，将描述根据一个实现方案的单元阵列。
图1是用于说明根据一个实现方案的开关元件及其制造方法的横截面视图。
如图1中所示，根据该实现方案的开关元件可以包括第一电极11、第一非晶半导体层12、开关层13、第二非晶半导体层14和第二电极15的层叠结构。
所述开关元件可以通过依次层叠第一电极11、第一非晶半导体层12、开关层13、第二非晶半导体层14和第二电极15并且随后对层叠结构图案化来形成。
第一电极11和第二电极15可以用于将电压施加到开关层13。第一电极11和第二电极15可以包括导电材料。例如，第一电极11和第二电极15可以由金属、金属氮化物、掺杂有杂质的多晶硅或者它们的组合来形成。
开关层13可以由如下材料形成，根据在位于所述开关的相对侧的两个电极11和15之间施加的电压，电流流过或不流过该材料，对应于接通和断开开关状态。开关层13可以包括氧化铌、氧化钒、或者具有诸如As、Te、Ge、Sb或Se的基于硫族化物元素的OTS(双向阈值开关)材料。
在本实现方案中，非晶半导体层12和14可以作为阻挡层置于电极11和15与开关层13之间，以便减少流过处于断开状态下的开关元件的电流量。在图1中所示的实现方案中，第一非晶半导体层12和第二非晶半导体层14置于各个电极和开关元件之间。然而，在另一实现方案中，可以选择性地将单个非晶半导体层置于第一电极11和开关层13之间或者开关层13和第二电极15之间。
第一非晶半导体层12和第二非晶半导体层14可以包括选自Si和Ge的材料。换言之，非晶半导体可以包括Si、Ge或者Si和Ge的组合。此外，除了上述半导体材料之外，第一非晶半导体层12和第二非晶半导体层14可以包括选自C、H和N的杂质。在另一实现方案中，第一非晶半导体层12和第二非晶半导体层14可以包括其他半导体材料。在一些实现方案中，第一非晶半导体层12和第二非晶半导体层14可以掺杂有杂质，或者其带隙或导电性可以通过调整组分比、诸如Ge和Si之间的比来控制，并且其可以由单个材料层或多个不同材料的层形成。
在由于氧空位而发生开关行为并且开关元件具有MIT特性的电阻元件中，当应用氧化物作为阻挡层时，可能形成影响开关操作的氧空位。另一方面，在本实现方案中，应用没有氧空位的非晶半导体层12和14被作为阻挡层。因此，非晶半导体层12和14可对开关元件或电阻元件的开关操作具有很小的影响或者没有影响。此外，由于非晶半导体层12和14具有高的最大电流密度，因此可以防止发生击穿等。
此外，非晶半导体层12和14可以在低压条件下遵循阻挡层的行为，而在高压条件下遵循电阻元件或开关元件的行为，这使得可以开发在将阈值电压以下的电压施加到处于断开状态的开关时具有低电流Ioff并且具有良好非线性的电阻元件或开关元件。此外，在一些实现方案中，非晶半导体层12和14可以根据诸如杂质掺杂或者组分比调整的工艺条件而具有不同的带隙或导电性特性，使得可以采用各种实现方案以适合各种应用。因而，可以形成可靠的元件。
图2是用于说明根据一个实现方案的存储器单元的横截面视图。
如图2中所示，根据该实现方案的存储器单元可以包括彼此串联耦接的开关元件SE和存储器元件ME。
开关元件SE可以按照与图1的开关元件基本上相同的方式来配置。就是说，开关元件SE可以包括第一电极21、第一非晶半导体层22、开关层23、第二非晶半导体层24和第二电极25的层叠结构。
存储器元件ME可以包括两个电极25和27以及置于它们之间的阻变层26。图2示出了存储器元件ME和开关元件SE共享一个电极25的实现方案，但是实现方案不限于此。例如，在其他实现方案中，存储器元件ME和开关元件SE可以不共享第二电极25。在该实现方案中，额外的电极(未示出)可以进一步置于第二电极25和阻变层26之间。存储器元件ME的第三电极27和/或所述额外的电极可以由与第一电极21和第二电极25相同的材料形成。
阻变层26可以具有一个或更多个层，所述一个或更多个层包含能够在高电阻状态和低电阻状态之间转换的材料。例如，该材料可以包括用于RRAM、PRAM、FRAM、MRAM等的各种材料。特别地，阻变层26可以包括包含氧空位的金属氧化物。在该情况下，因为由于氧空位的行为而发生阻变层26内的电流路径细丝(current path filament)的生成或消失，因此阻变层26可以具有高电阻状态或低电阻状态。本公开的实现方案不限于此，而是可以包括根据通过开关元件SE供给的电流或电压而呈现电阻开关特性的所有种类的材料。
图3是用于说明根据一个实现方案的单元阵列的立体图。
如图3中所示，根据本公开的一个实施例的单元阵列可以包括多个第一接线L1、多个第二接线L2和多个存储器单元MC。所述多个第一接线L1可以在第一方向上延伸，所述多个第二接线L2可以与所述多个第一接线L1分离并且在与所述多个第一接线L1交叉的第二方向上延伸，并且存储器单元MC可以布置在第一接线L1和第二接线L2之间的交点处。
第一接线L1和第二接线L2可以包括各种导电材料，诸如金属和金属氧化物，特别地为低电阻导电材料。
存储器单元MC可以按照与图2的存储器单元基本上相同的方式来配置。
在这样的单元阵列中，由于接线耦接到多个单元，因此未被选择的单元可能连同所选择的单元一起经历电流。因而，在不具有根据本实现方案的开关元件的情况下，潜行电流会流到与所选择的存储器单元MC共享第一接线L1或第二接线L2的未被选择的存储器单元MC。在本实现方案中，通过应用非晶半导体层作为阻挡层而具有出色的开关特性并且有效地减少能够流过处于断开状态的开关的电流量的开关元件SE可以耦接到存储器元件，从而防止潜行电流。
在图3的实施例中，图2的存储器单元MC置于第一接线L1和第二接线L1之间。然而，实现方案不限于此。例如，在另一实现方案中，图2的开关元件SE的第一电极21和/或第一非晶半导体层22可以具有代替第一接线L1的线形状，而存储器元件ME的第三电极27可以具有代替第二接线L2的线形状。
根据本公开的实现方案，可以提供具有出色的开关特性和可靠性的开关元件。
基于所公开的技术的以上和其他存储器电路或半导体装置可以用在一定范围的装置或系统中。图4至图8提供了能够实现本文公开的存储器电路的装置或系统的一些示例。
图4是基于所公开的技术的实现存储器电路的微处理器的配置图的示例。
参照图4，微处理器1000可以执行用于控制和调节从各种外部装置接收数据、处理数据、以及将处理结果输出到外部装置的一系列处理的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是存储微处理器1000中的数据的部分，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行如下功能：暂时存储要由操作单元1020执行的操作的数据、执行操作的结果数据、以及存储有执行操作的数据的地址。
存储单元1010可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。例如，存储单元1010可以包括第一电极；第二电极；置于第一电极和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行存储单元1010的制造工艺以改进存储单元1010的数据存储特性。结果，可以改进微处理器1000的操作特性。
操作单元1020可以根据控制单元1030对命令译码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部装置接收信号，执行命令的提取、译码，并且控制微处理器1000的信号的输入和输出，并且执行由程序表示的处理。
根据本实现方案的微处理器1000可以额外地包括高速缓存存储单元1040，其可以暂时存储要从存储单元1010以外的外部装置输入或者要输出到外部装置的数据。在该情况下，高速缓存存储单元1040可以通过总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图5是基于所公开的技术的实现存储器电路的处理器的配置图的示例。
参照图5，处理器1100可以通过包括除了微处理器的功能之外的各种功能来改进性能并且实现多功能，所述微处理器执行用于控制和调节从各种外部装置接收数据、处理数据、以及将处理结果输出到外部装置的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时存储数据的高速缓存存储单元1120、以及用于在内部和外部装置之间传输数据的总线接口1130。处理器1100可以包括各种芯片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实现方案的核心单元1110是对从外部装置输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是存储处理器1100中的数据的部分，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行如下功能：暂时存储要由操作单元1112执行操作的数据、执行操作的结果数据、以及存储有执行操作的数据的地址。操作单元1112是执行处理器1100中的操作的部分。操作单元1112可以根据控制单元1113对命令译码的结果等来执行四则算术运算、逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部装置接收信号，执行命令的提取、译码，并且控制处理器1100的信号的输入和输出，并且执行由程序表示的处理。
高速缓存存储单元1120是暂时存储数据的部分，以补偿以高速操作的核心单元1110和以低速操作的外部装置之间的数据处理速度的差异。高速缓存存储单元1120可以包括初级存储部1121、次级存储部1122和三级存储部1123。通常，高速缓存存储单元1120包括初级存储部1121和次级存储部1122，并且在需要高存储容量的情况下可以包括三级存储部1123。根据场合需要，高速缓存存储单元1120可以包括数量增加的存储部。就是说，高速缓存存储单元1120中包括的存储部的数量可以根据设计改变。初级、次级和三级存储部1121、1122和1123存储和鉴别数据的速度可以相同或不同。在各个存储部1121、1122和1123的速度不同的情况下，初级存储部1121的速度可以最大。高速缓存存储单元1120的初级存储部1121、次级存储部1122和三级存储部1123中的至少一个存储部可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。例如，高速缓存存储单元1120可以包括第一电极；第二电极；置于第一和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行存储单元1120的制造工艺以改进存储单元1120的数据存储特性。结果，可以改进处理器1100的操作特性。
尽管在图5中示出了所有的初级、次级和三级存储部1121、1122和1123都被配置在高速缓存存储单元1120内部，但是要注意，高速缓存存储单元1120的所有的初级、次级和三级存储部1121、1122和1123都可以被配置在核心单元1110外部并且可以补偿核心单元1110和外部装置之间的数据处理速度的差异。同时，要注意，高速缓存存储单元1120的初级存储部1121可以设置在核心单元1110内部，而次级存储部1122和三级存储部1123可以配置在核心单元1110外部以加强补偿数据处理速度的差异的功能。在另一实现方案中，初级和次级存储部1121、1122可以设置在核心单元1110内部，而三级存储部1123可以设置在核心单元1110外部。
总线接口1130是连接核心单元1110、高速缓存存储单元1120和外部装置并且允许高效地传送数据的部分。
根据本实现方案的处理器1100可以包括多个核心单元1110，并且所述多个核心单元1110可以共享高速缓存存储单元1120。所述多个核心单元1110和高速缓存存储单元1120可以直接连接或者通过总线接口1130连接。所述多个核心单元1110可以按照与核心单元1110的上述配置相同的方式进行配置。在处理器1100包括所述多个核心单元1110的情况下，高速缓存存储单元1120的初级存储部1121可以与所述多个核心单元1110的数目对应地配置在每个核心单元1110中，并且次级存储部1122和三级存储部1123可以配置在所述多个核心单元1110外部，以便通过总线接口1130被共享。初级存储部1121的处理速度可以大于次级和三级存储部1122和1123的处理速度。在另一实现方案中，初级存储部1121和次级存储部1122可以与所述多个核心单元1110的数目对应地配置在每个核心单元1110中，并且三级存储部1123可以配置在所述多个核心单元1110外部，以便通过总线接口1130被共享。
根据本实现方案的处理器1100可以进一步包括存储数据的嵌入式存储单元1140、可通过有线或无线方式向外部装置传送数据以及从外部装置接收数据的通信模块单元1150、驱动外部存储器装置的存储器控制单元1160、以及对处理器1100中处理的数据或者从外部输入装置输入的数据进行处理并且将经处理的数据输出到外部接口装置的介质处理单元1170等。此外，处理器1100可以包括多个不同模块和装置。在该情况下，被添加的所述多个模块可以通过总线接口1130与核心单元1110和高速缓存存储单元1120交换数据并且彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，而且可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和具有与上述存储器相似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自选转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及此二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信，诸如通过传输线路来发送和接收数据的各种装置的电力线通信等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee(无线个域网)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不通过传输线路来发送和接收数据的各种装置等。
存储器控制单元1160管理和处理在处理器1100和根据不同通信标准来操作的外部存储装置之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立硬盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mirco SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的装置。
介质处理单元1170可以对处理器1100中处理的数据或者以图像、语音等其他形式从外部输入装置输入的数据进行处理并且将数据输出到外部接口装置。介质处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高分辨率音频装置(HD audio)、高分辨率多媒体接口(HDMI)控制器等。
图6是基于所公开的技术的实现存储器电路的系统的配置图的示例。
参照图6，作为用于处理数据的设备的系统1200可以执行输入、处理、输出、通信、存储等以进行数据的一系列操作。系统1200可以包括处理器1210、主存储器装置1220、辅助存储器装置1230、接口装置1240等。本实现方案的系统1200可以是使用处理器进行操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式媒体播放器)、相机、全球定位系统(GPS)、视频相机、语音记录器、通讯装置、音频视觉(AV)系统、智能电视等。
处理器1210可以对输入命令译码并且对系统1200中存储的数据进行处理操作、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器装置1220是能够在执行程序时暂时存储、调用和执行来自辅助存储器装置1230的程序代码或数据并且即使在电源断开时仍能够保存存储的内容的存储装置。主存储器装置1220可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。例如，主存储器装置1220可以包括第一电极；第二电极；置于第一和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行存储单元1220的制造工艺以改进存储单元1220的数据存储特性。结果，可以改进系统1200的操作特性。
再者，主存储器装置1220可以进一步包括在电源断开时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。不同于此，主存储器装置1220可以不包括根据实现方案的半导体装置，而是可以包括在电源断开时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器装置1230是用于存储程序代码或数据的存储器装置。尽管辅助存储器装置1230的速度低于主存储器装置1220，但是辅助存储器装置1230可以存储更大量的数据。辅助存储器装置1230可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。例如，辅助存储器装置1230可以包括第一电极；第二电极；置于第一和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行存储单元1230的制造工艺以改进存储单元1230的数据存储特性。结果，可以改进系统1200的操作特性。
再者，辅助存储器装置1230可以进一步包括数据存储系统(参见图7的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mirco SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。不同于此，辅助存储器装置1230可以不包括根据实现方案的半导体装置，而且可以包括如下数据存储系统(参见图7的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mirco SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
接口装置1240可以执行本实现方案的系统1200和外部装置之间的命令和数据交换。接口装置1240可以是小键盘(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口装置(HID)、通信装置等。通信装置可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及此二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信，诸如通过传输线路来发送和接收数据的各种装置等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee(无线个域网)、泛在传感器网络(USN)、蓝牙、视频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如不通过传送线路来发送和接收数据的各种装置等。
图7是基于所公开的技术的实现存储器电路的数据存储系统的配置图的示例。
参照图7，数据存储系统1300可以包括作为用于存储数据的部件的具有非易失特性的存储装置1310、控制存储装置1310的控制器1320、用于与外部装置连接的接口1330、以及用于暂时存储数据的暂时存储装置1340。数据存储系统1300可以是盘型，诸如硬盘驱动器(HDD)、紧凑盘只读存储器(CDROM)、数字多用途盘(DVD)、固态盘(SSD)等，以及卡型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mirco SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
存储装置1310可以包括半永久地存储数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制存储装置1310和接口1330之间的数据交换。为此，控制器1320可以包括用于执行如下操作的处理器1321，所述操作用于处理通过接口1330从数据存储系统1300外部输入的命令等。
接口1330执行数据存储系统1300和外部装置之间的命令和数据的交换。在数据存储系统1300是卡类型的情况下，接口1330可以与装置中使用的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mircoSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等，或者可以与上述装置相似的装置中使用的接口兼容。在数据存储系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者可以与上述接口相似的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。
暂时存储装置1340可以暂时存储数据，用于根据与外部装置、控制器和系统的接口的多样性和高性能而在接口1330和存储装置1310之间高效地传输数据。用于暂时存储数据的暂时存储装置1340可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。暂时存储装置1340可以包括第一电极；第二电极；置于第一和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行存储装置1310或暂时存储装置1340的制造工艺以改进存储装置1310或暂时存储装置1340的数据存储特性。结果，可以改进数据存储系统1300的操作特性。
图8是基于所公开的技术的实现存储器电路的存储器系统的配置图的示例。
参照图8，存储器系统1400可以包括作为用于存储数据的部件的具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部装置连接的接口1430等。存储器系统1400可以是卡型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mirco SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
用于存储数据的存储器1410可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。例如，存储器410可以包括第一电极；第二电极；置于第一和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行存储器1410的制造工艺以改进存储器1410的数据存储特性。结果，可以改进存储器系统1400的操作特性。
再者，根据本实现方案的存储器1410可以进一步包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等，其具有非易失特性。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括用于执行如下操作的处理器1421，所述操作用于处理通过接口1430从存储器系统1400外部输入的命令。
接口1430执行存储器系统1400和外部装置之间的命令和数据的交换。接口1430可以与装置中使用的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(mirco SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能介质(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等，或者可以与上述装置相似的装置中使用的接口兼容。接口1430可以与具有彼此不同类型的一个或更多个接口兼容。
根据本实现方案的存储器系统1400可以进一步包括缓冲存储器1440，其用于根据与外部装置、存储器控制器和存储器系统的接口的多样性和高性能而在接口1430和存储器1410之间高效地传输数据。例如，用于暂时存储数据的缓冲存储器1440可以包括根据实现方案的上述半导体装置中的一个或更多个半导体装置。缓冲存储器1440可以包括第一电极；第二电极；置于第一和第二电极之间的开关层；以及置于第一电极和开关层之间的第一非晶半导体层。藉此，可以执行缓冲存储器的制造工艺以改进缓冲存储器的数据存储特性。结果，可以改进存储器系统1400的操作特性。
此外，根据本实现方案的缓冲存储器1440可以进一步包括SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，其具有易失特性，以及相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等，其具有非易失特性。不同于此，缓冲存储器1440可以不包括根据实现方案的半导体装置，而是可以包括SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，其具有易失特性，以及相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等，其具有非易失特性。
基于本文中公开的存储器装置的图4至图8中的电子装置或系统的以上示例中的特征可以在各种装置、系统或应用中实现。一些示例包括移动电话或其他便携式通信装置、平板计算机、笔记本型或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、具有无线通信能力的腕表或其他可穿戴装置。
尽管本专利文献包含许多细节，但是这些细节不应被解释为对任何发明或要求保护的内容的限制，而是应被解释为针对特定发明的特定实施例而言特定的特征的描述。在分离的实施例的背景下在本专利文献中描述的某些特性也可以在单个实施例中组合实现。相反地，在单个实施例的背景下描述的各种特征也可以分离地在多个实施例中实现或者以任何适当的子组合实现。再者，尽管上文将特征描述为以某些组合发挥作用并且甚至因而在最初时要求保护，但是来自要求保护的组合的一个或更多个特征可以在一些情况下从该组合除去，并且要求保护的组合可以涉及子组合或者子组合的变型。
相似地，尽管以特定顺序在附图中示出了操作，但是这不应被理解为需要以所示出的特定顺序或者以依次的顺序执行这些操作，或者执行所有图示操作，以实现期望的结果。再者，本专利文献中描述的实施例中的各种系统部件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了若干实现方案和示例。基于本专利文献中描述和图示的内容可以进行其他实现、增强和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种具有开关元件的电子装置，所述开关元件包括：
第一电极；
第二电极；
开关层，其置于所述第一电极和所述第二电极之间；以及
第一非晶半导体层，其置于所述第一电极和所述开关层之间。
技术方案2.根据技术方案1所述的电子装置，其中所述第一非晶半导体层包括选自硅(Si)和锗(Ge)的材料。
技术方案3.根据技术方案1所述的电子装置，其中所述第一非晶半导体层包括选自碳(C)、氢(H)和氮(N)的材料。
技术方案4.根据技术方案1所述的电子装置，其中所述开关层包括氧化铌、氧化钒、或者基于硫族化物的元素。
技术方案5.根据技术方案1所述的电子装置，进一步包括第二非晶半导体层，其置于所述开关层和所述第二电极之间。
技术方案6.根据技术方案1所述的电子装置，进一步包括存储器元件，其电耦接到所述开关元件的一端，所述存储器元件包括：
第三电极；
第四电极；以及
阻变层，其置于所述第三电极和所述第四电极之间。
技术方案7.根据技术方案1所述的电子装置，进一步包括存储器元件，其电耦接到所述开关元件的一端，所述存储器元件包括：
阻变层，其形成在所述第二电极之上；以及
第三电极，其形成在所述阻变层之上。
技术方案8.根据技术方案6所述的电子装置，进一步包括：
多个第一接线，其在第一方向上延伸；
多个第二接线，其在与所述第一方向交叉的第二方向上延伸；以及
多个存储器单元，其布置在所述第一接线和所述第二接线之间的交点处，其中所述多个存储器单元中的每个存储器单元包括所述开关元件和所述存储器元件。
技术方案9.根据技术方案1所述的电子装置，进一步包括微处理器，其包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、译码，或者控制所述微处理器的信号的输入或输出；
操作单元，其被配置成基于所述控制单元对所述命令译码的结果来执行操作；以及
存储单元，其被配置成存储用于执行所述操作的数据、与执行所述操作的结果对应的数据、或者执行所述操作的数据的地址，
其中半导体存储单元是所述微处理器中的存储单元的一部分。
技术方案10.根据技术方案1所述的电子装置，进一步包括处理器，其包括：
核心单元，其被配置成基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令对应的操作；
高速缓存存储单元，其被配置成存储用于执行所述操作的数据、与执行所述操作的结果对应的数据、或者执行所述操作的数据的地址；以及
总线接口，其连接在所述核心单元和所述高速缓存存储单元之间，并且被配置成在所述核心单元和所述高速缓存存储单元之间传送数据，
其中半导体存储单元是所述处理器中的所述高速缓存存储单元的一部分。
技术方案11.根据技术方案1所述的电子装置，进一步包括处理系统，其包括：
处理器，其被配置成对所述处理器接收到的命令译码并且基于对所述命令译码的结果来控制对信息的操作；
辅助存储器装置，其被配置成存储用于对所述命令译码的程序以及所述信息；
主存储器装置，其被配置成调用并且存储来自所述辅助存储器装置的所述程序以及所述信息，使得所述处理器能够在执行所述程序时使用所述程序和所述信息来执行所述操作；以及
接口装置，其被配置成执行所述处理器、所述辅助存储器装置和所述主存储器装置中的至少之一与外部之间的通信，
其中半导体存储单元是所述处理系统中的所述辅助存储器装置或所述主存储器装置的一部分。
技术方案12.根据技术方案1所述的电子装置，进一步包括数据存储系统，其包括：
存储装置，其被配置成存储数据并且无论电源如何都保存所存储的数据；
控制器，其被配置成根据从外部输入的命令来控制数据到所述存储装置的输入以及数据从所述存储装置的输出；
暂时存储装置，其被配置成暂时存储在所述存储装置和所述外部之间交换的数据；以及
接口，其被配置成执行在所述存储装置、所述控制器和所述暂时存储装置中的至少之一与所述外部之间的通信，
其中半导体存储单元是所述数据存储系统中的所述存储装置或所述暂时存储装置的一部分。
技术方案13.根据技术方案1所述的电子装置，进一步包括存储器系统，其包括：
存储器，其被配置成存储数据并且无论电源如何都保存所存储的数据；
存储器控制器，其被配置成根据从外部输入的命令来控制数据到所述存储器的输入以及数据从所述存储器的输出；
缓冲存储器，其被配置成缓冲在所述存储器和所述外部之间交换的数据；以及
接口，其被配置成执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少之一与所述外部之间的通信，
其中半导体存储单元是所述存储器系统中的所述存储器或所述缓冲存储器的一部分。
技术方案14.一种制造包括开关元件的电子装置的方法，所述方法包括：
形成第一电极；
在所述第一电极之上形成第一非晶半导体层；以及
在所述第一非晶半导体层之上形成开关层。
技术方案15.根据技术方案14所述的方法，其中所述第一非晶半导体层包括选自Si和Ge的材料。
技术方案16.根据技术方案14所述的方法，其中所述第一非晶半导体层包括选自C、H和N的杂质。
技术方案17.根据技术方案14所述的方法，进一步包括：
在所述开关层之上形成第二非晶半导体层；以及
在所述第二非晶半导体层之上形成第二电极。
技术方案18.根据技术方案14所述的方法，进一步包括在所述第二电极上形成阻变层。

Claims (17)

1.一种具有开关元件的电子装置，所述开关元件包括：
第一电极；
开关层，其形成在所述第一电极之上；
第二电极，其形成在所述开关层之上；
第一非晶半导体层，其置于所述第一电极和所述开关层之间；以及
第二非晶半导体层，其置于所述开关层和所述第二电极之间，
其中，所述第一非晶半导体层和所述第二非晶半导体层实质上不包括氧空位，
其中，在低于阈值电压的电压施加到开关元件的断开状态下，所述第一非晶半导体层和所述第二非晶半导体层作为用于防止潜行电流的阻挡层。
2.根据权利要求1所述的电子装置，其中所述第一非晶半导体层包括选自硅(Si)和锗(Ge)的材料。
3.根据权利要求1所述的电子装置，其中所述第一非晶半导体层包括选自碳(C)、氢(H)和氮(N)的材料。
4.根据权利要求1所述的电子装置，其中所述开关层包括氧化铌、氧化钒、或者基于硫族化物的元素。
5.根据权利要求1所述的电子装置，进一步包括存储器元件，其电耦接到所述开关元件的一端，所述存储器元件包括：
第三电极；
第四电极；以及
阻变层，其置于所述第三电极和所述第四电极之间。
6.根据权利要求1所述的电子装置，进一步包括存储器元件，其电耦接到所述开关元件的一端，所述存储器元件包括：
阻变层，其形成在所述第二电极之上；以及
第三电极，其形成在所述阻变层之上。
7.根据权利要求5所述的电子装置，进一步包括：
多个第一接线，其在第一方向上延伸；
多个第二接线，其在与所述第一方向交叉的第二方向上延伸；以及
多个存储器单元，其布置在所述第一接线和所述第二接线之间的交点处，其中所述多个存储器单元中的每个存储器单元包括所述开关元件和所述存储器元件。
8.根据权利要求1所述的电子装置，进一步包括微处理器，其包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、译码，或者控制所述微处理器的信号的输入或输出；
操作单元，其被配置成基于所述控制单元对所述命令译码的结果来执行操作；以及
存储单元，其被配置成存储用于执行所述操作的数据、与执行所述操作的结果对应的数据、或者被执行所述操作的数据的地址，
其中半导体存储单元是所述微处理器中的存储单元的一部分。
9.根据权利要求1所述的电子装置，进一步包括处理器，其包括：
核心单元，其被配置成：基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令对应的操作；
高速缓存存储单元，其被配置成存储用于执行所述操作的数据、与执行所述操作的结果对应的数据、或者被执行所述操作的数据的地址；以及
总线接口，其连接在所述核心单元和所述高速缓存存储单元之间，并且被配置成在所述核心单元和所述高速缓存存储单元之间传送数据，
其中半导体存储单元是所述处理器中的所述高速缓存存储单元的一部分。
10.根据权利要求1所述的电子装置，进一步包括处理系统，其包括：
处理器，其被配置成对所述处理器接收到的命令译码并且基于对所述命令译码的结果来控制对信息的操作；
辅助存储器装置，其被配置成存储用于对所述命令译码的程序以及所述信息；
主存储器装置，其被配置成调用并且存储来自所述辅助存储器装置的所述程序以及所述信息，使得所述处理器能够在执行所述程序时使用所述程序和所述信息来执行所述操作；以及
接口装置，其被配置成执行所述处理器、所述辅助存储器装置和所述主存储器装置中的至少之一与外部之间的通信，
其中半导体存储单元是所述处理系统中的所述辅助存储器装置的一部分或所述主存储器装置的一部分。
11.根据权利要求1所述的电子装置，进一步包括数据存储系统，其包括：
存储装置，其被配置成存储数据并且无论电源如何都保存所存储的数据；
控制器，其被配置成根据从外部输入的命令来控制数据到所述存储装置的输入以及数据从所述存储装置的输出；
暂时存储装置，其被配置成暂时存储在所述存储装置和所述外部之间交换的数据；以及
接口，其被配置成执行在所述存储装置、所述控制器和所述暂时存储装置中的至少之一与所述外部之间的通信，
其中半导体存储单元是所述数据存储系统中的所述存储装置的一部分或所述暂时存储装置的一部分。
12.根据权利要求1所述的电子装置，进一步包括存储器系统，其包括：
存储器，其被配置成存储数据并且无论电源如何都保存所存储的数据；
存储器控制器，其被配置成根据从外部输入的命令来控制数据到所述存储器的输入以及数据从所述存储器的输出；
缓冲存储器，其被配置成缓冲在所述存储器和所述外部之间交换的数据；以及
接口，其被配置成执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少之一与所述外部之间的通信，
其中半导体存储单元是所述存储器系统中的所述存储器的一部分或所述缓冲存储器的一部分。
13.一种制造包括开关元件的电子装置的方法，所述方法包括：
形成第一电极；
在所述第一电极之上形成第一非晶半导体层；
在所述第一非晶半导体层之上形成开关层；以及
在所述开关层之上形成第二非晶半导体层，
其中，所述第一非晶半导体层和所述第二非晶半导体层实质上不包括氧空位，
其中，在低于阈值电压的电压施加到所述开关元件的断开状态下，所述第一非晶半导体层和所述第二非晶半导体层作为用于防止潜行电流的阻挡层。
14.根据权利要求13所述的方法，其中所述第一非晶半导体层包括选自Si和Ge的材料。
15.根据权利要求13所述的方法，其中所述第一非晶半导体层包括选自C、H和N的杂质。
16.根据权利要求13所述的方法，进一步包括：
在所述第二非晶半导体层之上形成第二电极。
17.根据权利要求16所述的方法，进一步包括在所述第二电极上形成阻变层。
CN201510329661.3A 2014-10-27 2015-06-15 电子装置及其制造方法 Active CN106206939B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0146212 2014-10-27
KR1020140146212A KR20160049299A (ko) 2014-10-27 2014-10-27 전자 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN106206939A CN106206939A (zh) 2016-12-07
CN106206939B true CN106206939B (zh) 2020-07-14

Family

ID=55792619

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510329661.3A Active CN106206939B (zh) 2014-10-27 2015-06-15 电子装置及其制造方法

Country Status (3)

Country Link
US (1) US9704921B2 (zh)
KR (1) KR20160049299A (zh)
CN (1) CN106206939B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553132B1 (en) 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
US9735151B1 (en) * 2016-03-24 2017-08-15 Western Digital Technologies, Inc. 3D cross-point memory device
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
US10861902B2 (en) 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern
KR102366798B1 (ko) 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
KR102636534B1 (ko) * 2018-08-20 2024-02-15 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
KR102557911B1 (ko) 2018-08-31 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200041031A (ko) 2018-10-11 2020-04-21 삼성전자주식회사 가변 저항 메모리 소자
JP2021144968A (ja) * 2020-03-10 2021-09-24 キオクシア株式会社 記憶装置及び記憶装置の製造方法
EP4167305A1 (en) * 2021-10-12 2023-04-19 IMEC vzw Band structure engineered layer stack for two-terminal selector and memory cell comprising the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866533A (zh) * 2005-05-19 2006-11-22 株式会社瑞萨科技 半导体存储器件及其制造方法
CN101005112A (zh) * 2006-01-19 2007-07-25 尔必达存储器株式会社 非易失存储元件及其制造方法
CN101226989A (zh) * 2008-01-22 2008-07-23 中国科学院上海微系统与信息技术研究所 用于相变存储器的过渡层
CN102376887A (zh) * 2010-08-11 2012-03-14 索尼公司 存储元件
CN103296203A (zh) * 2012-03-05 2013-09-11 爱思开海力士有限公司 阻变存储器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004348818A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器
US7875871B2 (en) 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
US20110057161A1 (en) * 2009-09-10 2011-03-10 Gurtej Sandhu Thermally shielded resistive memory element for low programming current
JP5661399B2 (ja) * 2010-09-28 2015-01-28 株式会社ジャパンディスプレイ 光センサ、および光センサアレイ
CN103456356A (zh) * 2012-05-31 2013-12-18 三星电子株式会社 半导体存储器装置和相关的操作方法
KR101911361B1 (ko) * 2012-06-18 2019-01-04 삼성전자주식회사 멀티 레벨 셀을 갖는 비-휘발성 메모리소자 및 그 형성 방법
KR101471971B1 (ko) 2012-12-21 2014-12-11 연세대학교 산학협력단 다층 터널 배리어 선택 소자를 이용한 비선형 저항 스위칭 메모리 소자 및 그 제조방법
US9275713B2 (en) * 2013-01-17 2016-03-01 Yimin Guo Magnetoresistive element and method of manufacturing the same
JP5689572B2 (ja) * 2013-02-28 2015-03-25 パナソニックＩｐマネジメント株式会社 認証システム、不揮発性記録メディア、ホストコンピュータ、および認証方法
US9252359B2 (en) * 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
KR102051529B1 (ko) * 2013-03-25 2020-01-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866533A (zh) * 2005-05-19 2006-11-22 株式会社瑞萨科技 半导体存储器件及其制造方法
CN101005112A (zh) * 2006-01-19 2007-07-25 尔必达存储器株式会社 非易失存储元件及其制造方法
CN101226989A (zh) * 2008-01-22 2008-07-23 中国科学院上海微系统与信息技术研究所 用于相变存储器的过渡层
CN102376887A (zh) * 2010-08-11 2012-03-14 索尼公司 存储元件
CN103296203A (zh) * 2012-03-05 2013-09-11 爱思开海力士有限公司 阻变存储器件及其制造方法

Also Published As

Publication number Publication date
US9704921B2 (en) 2017-07-11
US20160118442A1 (en) 2016-04-28
KR20160049299A (ko) 2016-05-09
CN106206939A (zh) 2016-12-07

Similar Documents

Publication Publication Date Title
CN106206939B (zh) 电子装置及其制造方法
CN106128502B (zh) 电子设备及其操作方法
US9613901B2 (en) Electronic device including a semiconductor memory unit that includes cell mats of a plurality of planes vertically stacked
CN110047871B (zh) 电子设备
US20160181320A1 (en) Electronic device
US9231199B2 (en) Electronic device including a switch element in which a metal nitride layer has a nitrogen concentration increasing as a closer distance from a switching layer, and method for fabricating the same
US10002903B2 (en) Electronic device and method for fabricating the same
US9620711B2 (en) Electronic device
US9812504B2 (en) Electronic device
US20160247858A1 (en) Electronic device
CN112151570B (zh) 电子设备
CN106784306B (zh) 阈值开关器件及包括其的电子设备
US9935263B2 (en) Electronic device
US9842882B1 (en) Electronic device
US9559145B2 (en) Electronic device and method for fabricating the same
CN106374037B (zh) 电子设备及其制造方法
US9780146B2 (en) Electronic device
US9418838B2 (en) Electronic device and method for fabricating the same
US9391273B1 (en) Electronic device and method for fabricating the same
US9520550B2 (en) Electronic device
US9716163B2 (en) Electronic device
US9203019B2 (en) Memory device having a tunnel barrier layer in a memory cell, and electronic device including the same
US10056138B1 (en) Electronic device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant