KR102366798B1 - 반도체 소자 - Google Patents

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KR102366798B1
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Abstract

반도체 소자는, 기판 상의 제1 메모리부, 및 상기 제1 메모리부 상의 제2 메모리부를 포함한다. 상기 제1 메모리부는 상기 기판과 상기 제2 메모리부 사이에 제공된다. 상기 제1 메모리부는 플래쉬 메모리 셀 구조를 포함하고, 상기 제2 메모리부는 가변저항 메모리 셀 구조를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 서로 다른 동작 특성을 갖는 메모리 셀들을 갖는 반도체 소자에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 반도체 소자를 제공하는 데 있다. 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않는다.
본 발명에 따른 반도체 소자는, 기판 상의 제1 메모리부; 및 상기 제1 메모리부 상의 제2 메모리부를 포함할 수 있다. 상기 제1 메모리부는 상기 기판과 상기 제2 메모리부 사이에 제공될 수 있다. 상기 제1 메모리부는 플래쉬 메모리 셀 구조를 포함하고, 상기 제2 메모리부는 가변저항 메모리 셀 구조를 포함할 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에, 상기 기판의 상면에 수직한 방향을 따라 차례로 적층되는 제1 메모리부 및 제2 메모리부를 포함할 수 있다. 상기 제1 메모리부는, 상기 기판의 상기 상면에 수직한 상기 방향을 따라 적층되는 게이트 전극들을 포함하는 전극 구조체; 상기 전극 구조체를 관통하는 채널 구조체; 및 상기 전극 구조체 상에 제공되고 상기 채널 구조체에 전기적으로 연결되는 비트 라인을 포함할 수 있다. 상기 제2 메모리부는 상기 비트 라인에 연결되는 적어도 하나의 가변저항 메모리 셀을 포함할 수 있다.
본 발명의 개념에 따르면, 고집적화된 반도체 소자가 용이하게 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 2 내지 도 4는 도 1의 제1 메모리부에 배치되는 메모리 셀 어레이의 회로도들이다.
도 5는 도 1의 제2 메모리부에 배치되는 메모리 셀 어레이의 회로도이다.
도 6은 도 1의 제2 메모리부에 배치되는 단위 메모리 셀을 나타내는 회로도이다.
도 7a는 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 7b는 도 7a의 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 평면도이다.
도 8a는 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 8b는 도 8a의 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 평면도이다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자의 셀 어레이를 나타내는 평면도이다.
도 10은 도 9의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ' 에 따라 자른 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 12는 도 11의 Ⅲ-Ⅲ'및 Ⅳ-Ⅳ'에 따라 자른 단면도이다.
도 13은 본 발명의 실시예들에 따른 가변저항 메모리 셀을 나타내는 단면도이다.
도 14a 및 도 14b는 본 발명의 일부 실시예들에 따른 가변 저항 요소의 예시들을 각각 나타내는 단면도들이다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자의 셀 어레이를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자(1000)는 기판(100) 상의 제1 메모리부(10), 및 상기 제1 메모리부(10) 상의 제2 메모리부(20)를 포함할 수 있다. 상기 제1 메모리부(10)는 상기 기판(100)과 상기 제2 메모리부(20) 사이에 제공될 수 있다. 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)는 상기 기판(100)의 상면에 수직한 방향을 따라 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 제1 메모리부(10)는 플래쉬 메모리 셀 구조를 포함할 수 있고, 상기 제2 메모리부(20)는 가변저항 메모리 셀 구조를 포함할 수 있다. 일 예로, 상기 제1 메모리부(10)는 메인 메모리로 기능할 수 있고, 상기 제2 메모리부(20)는 버퍼 메모리로 기능할 수 있다.
도 2 내지 도 4는 도 1의 제1 메모리부에 배치되는 메모리 셀 어레이의 회로도들이다.
도 2를 참조하면, 일부 실시예들에 따르면, 상기 제1 메모리부(10)는 2차원 낸드 플래쉬 메모리 셀 어레이를 포함할 수 있다. 구체적으로, 상기 제1 메모리부(10)는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링들(CSTR)의 각각은, 스트링 선택 라인(string selection line; SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WL0-WLn, n은 자연수)에 각각 연결되는 복수의 메모리 셀 트랜지스터들(MCT), 및 접지 선택 라인(ground selection line; GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함할 수 있다. 상기 스트링 선택 트랜지스터(SST)는 복수의 비트 라인들(BL0-BLm, m은 자연수) 중 하나에 연결되고, 상기 접지 선택 트랜지스터(GST)는 공통 소스 라인(common source line; CSL)에 연결될 수 있다. 상기 비트 라인들(BL0-BLm)은 제1 방향(D1)으로 연장될 수 있고 상기 스트링 선택 라인(string selection line; SSL), 상기 워드라인들(WL0-WLn), 및 상기 접지 선택 라인(ground selection line; GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 도 1의 상기 기판(100)의 상면에 평행한 방향들일 수 있다.
상기 스트링 선택 라인(string selection line; SSL), 상기 워드라인들(WL0-WLn), 및 상기 접지 선택 라인(ground selection line; GSL)은 도 1의 상기 기판(100) 상에 제공되되, 상기 기판(100)으로부터 서로 동일한 높이에 배치될 수 있다. 상기 스트링 선택 라인(string selection line; SSL), 상기 워드라인들(WL0-WLn), 및 상기 접지 선택 라인(ground selection line; GSL)은 상기 스트링 선택 트랜지스터(SST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 접지 선택 트랜지스터(GST)의 게이트 전극들로 각각 사용될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 3을 참조하면, 일부 실시예들에 따르면, 상기 제1 메모리부(10)는 3차원 낸드 플래쉬 메모리 셀 어레이를 포함할 수 있다. 구체적으로, 상기 제1 메모리부(10)는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 도 1의 상기 기판(100) 상에 배치되는 도전성 박막 또는 도 1의 상기 기판(100) 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 도 1의 상기 기판(100)의 상면에 수직한 제3 방향(D3)을 따라 상기 기판(100)으로부터 이격되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트 라인들(BL)의 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 상기 기판(100) 상에 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST), 및 상기 메모리 셀 트랜지스터들(MCT)은 서로 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3), 및 스트링 선택 라인(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 접지 선택 라인(GSL), 상기 복수 개의 워드 라인들(WL0-WL3), 및 상기 스트링 선택 라인(SSL)은 상기 제3 방향(D3)을 따라 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 4를 참조하면, 일부 실시예들에 따르면, 상기 제1 메모리부(10)는 3차원 플래쉬 메모리 셀 어레이를 포함할 수 있다. 구체적으로, 상기 제1 메모리부(10)는 공통 소스 라인(CSL), 비트 라인(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL)은 도 1의 상기 기판(100) 상에 배치되는 도전성 박막(또는 도전성 패턴)일 수 있고, 상기 비트 라인(BL)은 도 1의 상기 기판(100) 상에 배치되는 도전성 패턴(일 예로, 금속 라인)일 수 있다. 상기 공통 소스 라인(CSL) 및 상기 비트 라인(BL)은 도 1의 상기 기판(100)의 상면에 수직한 방향을 따라 상기 기판(100)으로부터 이격될 수 있다.
도 1의 상기 기판(100)과 상기 공통 소스 라인(CSL) 사이, 및 도 1의 상기 기판(100)과 상기 비트 라인(BL) 사이에 상기 셀 스트링(CSTR)이 제공될 수 있다. 상기 셀 스트링(CSTR)은 상기 비트 라인(BL)에 연결된 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 하부 스트링(CSTR2)을 포함할 수 있다. 상기 상부 스트링(CSTR1)은 백 게이트 트랜지스터(back gate transistor, BGT)를 통해 상기 하부 스트링(CSTR2)에 연결될 수 있다. 상기 백 게이트 트랜지스터(BGT)는 도 1의 상기 기판(100) 상에 제공되는 백 게이트 라인(BG)에 의해 제어될 수 있다. 상기 상부 스트링(CSTR1)은 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 백 게이트 트랜지스터(BGT) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)로 구성될 수 있다. 상기 스트링 선택 트랜지스터(SST) 및 상기 상부 메모리 셀 트랜지스터들(MCT1)은 서로 직렬로 연결될 수 있다. 상기 하부 스트링(CSTR2)은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 접지 선택 트랜지스터(GST)와 상기 백 게이트 트랜지스터(BGT) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST) 및 상기 하부 메모리 셀 트랜지스터들(MCT2)은 서로 직렬로 연결될 수 있다. 상기 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 5는 도 1의 제2 메모리부에 배치되는 메모리 셀 어레이의 회로도이고, 도 6은 도 1의 제2 메모리부에 배치되는 단위 메모리 셀을 나타내는 회로도이다.
도 5를 참조하면, 상기 제2 메모리부(20)는 가변저항 메모리 셀 어레이를 포함할 수 있다. 상기 가변저항 메모리 셀 어레이는 엠램(MRAM), 피램(PRAM), 및 알램(RRAM) 중 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 구체적으로, 상기 제2 메모리부(20)는 제1 도전 라인들(L1), 상기 제1 도전 라인들(L1)에 교차하는 제2 도전 라인들(L2), 및 상기 제1 도전 라인들(L1)과 상기 제2 도전 라인들(L2) 사이의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 상기 제1 도전 라인들(L1)은 도 1의 상기 기판(100) 상에 제공되되, 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(L2)은 상기 제1 도전 라인들(L1) 상에 제공되되, 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(L2)은 도 1의 상기 기판(100)으로부터 상기 제1 도전 라인들(L1)보다 높은 높이에 배치될 수 있다. 상기 메모리 셀들(MC)의 각각은, 서로 교차하는, 대응하는 제1 도전 라인(L1)과 대응하는 제2 도전 라인(L2) 사이의 교차점에 배치되고, 상기 대응하는 제1 도전 라인(L1)과 상기 대응하는 제2 도전 라인(L2)에 연결될 수 있다.
상기 제1 도전 라인들(L1)은 도 2 내지 도 4를 참조하여 설명한 상기 비트 라인들(BL0-BLm, BL)에 대응할 수 있다. 일 예로, 상기 제1 도전 라인들(L1)은, 도 2를 참조하여 설명한 상기 비트 라인들(BL0-BLm)일 수 있다. 이 경우, 상기 메모리 셀들(MC)은 상기 비트 라인들(BL0-BLm)과 상기 제2 도전 라인들(L2) 사이의 교차점들에 각각 제공될 수 있고, 상기 메모리 셀들(MC)의 각각은 상기 비트 라인들(BL0-BLm) 중 대응하는 비트 라인, 및 상기 제2 도전 라인들(L2) 중 대응하는 제2 도전 라인에 연결될 수 있다. 다른 예로, 상기 제1 도전 라인들(L1)은, 도 3을 참조하여 설명한, 상기 비트 라인들(BL)일 수 있다. 이 경우, 상기 메모리 셀들(MC)은 상기 비트 라인들(BL)과 상기 제2 도전 라인들(L2) 사이의 교차점들에 각각 제공될 수 있고, 상기 메모리 셀들(MC)의 각각은 상기 비트 라인들(BL) 중 대응하는 비트 라인, 및 상기 제2 도전 라인들(L2) 중 대응하는 제2 도전 라인에 연결될 수 있다. 또 다른 예로, 상기 제1 도전 라인들(L1)의 각각은, 도 4를 참조하여 설명한, 상기 비트 라인(BL)일 수 있다. 이 경우, 상기 메모리 셀들(MC)은 복수의 상기 비트 라인들(BL)과 상기 제2 도전 라인들(L2) 사이의 교차점들에 각각 제공될 수 있고, 상기 메모리 셀들(MC)의 각각은 상기 복수의 비트 라인들(BL) 중 대응하는 비트 라인, 및 상기 제2 도전 라인들(L2) 중 대응하는 제2 도전 라인에 연결될 수 있다. 즉, 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)는 상기 비트 라인들(BL0-BLm, BL)을 공유할 수 있다.
도 6을 참조하면, 상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR) 및 선택 요소(SE)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SE)는 상기 대응하는 제1 도전 라인(L1)과 상기 대응하는 제2 도전 라인(L2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(L2)과 상기 선택 요소(SE) 사이에 연결될 수 있고, 상기 선택 요소(SE)는 상기 가변 저항 요소(VR)와 상기 대응하는 제1 도전 라인(L1) 사이에 연결될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 다른 예로, 도 6에 도시된 바와 달리, 상기 가변 저항 요소(VR)는 상기 대응하는 제1 도전 라인(L1)과 상기 선택 요소(SE) 사이에 연결될 수 있고, 상기 선택 요소(SE)는 상기 가변 저항 요소(VR)와 상기 대응하는 제2 도전 라인(L2) 사이에 연결될 수도 있다.
상기 가변 저항 요소(VR)는 데이터 저장 요소(data storage element)를 포함할 수 있다. 상기 가변 저항 요소(VR)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있다. 상기 가변 저항 요소(VR)는 이를 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 가변 저항 요소(VR)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
상기 선택 요소(SE)는 상기 가변 저항 요소(VR)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 요소(SE)는 비선형 전류-전압 특성 또는 정류 특성을 가질 수 있고, 이에 따라, 상기 메모리 셀들(MC)의 각각에 흐르는 전류의 흐름을 위쪽 또는 아래쪽으로 더 수월하게 이끌 수 있다. 다른 예로, 상기 선택 요소(SE)는 인가 전압의 크기에 따라 저항값이 변화되는 비선형 저항체를 포함할 수 있다. 상기 저항체의 저항값이 인가 전압에 반비례하는 경우, 상대적으로 큰 전압이 인가되는 선택 셀에서는 저항값이 상대적으로 작아 전류 흐름이 허용되고, 상대적으로 작은 전압이 인가되는 비선택 셀에서는 저항값이 상대적으로 커서 전류 흐름이 허용되지 않을 수 있다. 또 다른 예로, 상기 선택 요소(SE)는 비선형(일 예로, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 상기 선택 요소(SE)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
도 5를 다시 참조하면, 도시되지 않았으나, 상기 제2 메모리부(20)는 상기 제2 도전 라인들(L2) 상의 제3 도전 라인들, 및 상기 제2 도전 라인들(L2)과 상기 제3 도전 라인들 사이의 교차점들에 각각 제공되는 추가적인 메모리 셀들(MC)을 더 포함할 수 있다. 이 경우, 상기 제2 메모리부(20)는 상기 메모리 셀들(MC)이 상기 제1 방향(D1), 상기 제2 방향(D2), 및 상기 제3 방향(D3)을 따라 3차원적으로 배열되는 크로스-포인트(cross-point) 셀 어레이 구조를 가질 수 있다.
도 7a는 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이고, 도 7b는 도 7a의 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 평면도이다.
도 7a 및 도 7b를 참조하면, 상기 반도체 소자(1000)는 상기 제1 메모리부(10), 상기 제2 메모리부(20), 및 상기 기판(100)과 상기 제1 메모리부(10) 사이의 주변회로부(30)를 포함할 수 있다. 상기 주변회로부(30), 상기 제1 메모리부(10), 및 상기 제2 메모리부(20)는 상기 기판(100)의 상면에 수직한 방향을 따라 상기 기판(100) 상에 차례로 적층될 수 있다.
상기 제1 메모리부(10)는 상기 기판(100) 상에 2차원적으로 또는 3차원적으로 배열되는 제1 메모리 셀들을 포함할 수 있다. 상기 제1 메모리 셀들은, 도 2 내지 도 4를 참조하여 설명한, 상기 메모리 셀 트랜지스터들(MCT, MCT1, MCT2)에 대응할 수 있다. 상기 제2 메모리부(20)는 2차원적으로 또는 3차원적으로 배열되는 제2 메모리 셀들을 포함할 수 있다. 상기 제2 메모리 셀들은, 도 5를 참조하여 설명한, 상기 메모리 셀들(MC)에 대응할 수 있다. 즉, 상기 제2 메모리 셀들의 각각은 상기 가변 저항 요소(VR) 및 상기 선택 요소(SE)를 포함할 수 있다.
상기 주변회로부(30)는 상기 제1 메모리부(10)의 상기 제1 메모리 셀들을 구동시키기 위한 메모리 제어기를 포함할 수 있다. 상기 메모리 제어기는 행 디코더(Row decoder), 페이지 버퍼(Page buffer), 입출력 버퍼(I/O buffer), 제어 로직, 버퍼 램(Buffer RAM)등을 포함할 수 있다. 상기 버퍼 램(Buffer RAM)은 디램(DRAM)이나 에스램(SRAM)과 같은 휘발성 메모리 소자를 포함할 수 있다. 상기 주변회로부(30)는 상기 제2 메모리부(20)의 상기 제2 메모리 셀들을 구동시키기 위한 추가적인 메모리 제어기를 더 포함할 수 있다.
도 8a는 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이고, 도 8b는 도 8a의 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 평면도이다. 설명의 간소화를 위해, 도 7a 및 도 7b를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 8a 및 도 8b를 참조하면, 상기 반도체 소자(1000)는 상기 제1 메모리부(10), 상기 제2 메모리부(20), 및 상기 제1 메모리부(10)의 적어도 일 측에 제공되는 주변회로부(30)를 포함할 수 있다. 상기 제1 메모리부(10) 및 상기 주변회로부(30)는 상기 기판(100) 상에 나란하게 배치될 수 있다. 상기 주변회로부(30)는 상기 제1 메모리부(10)의 일 측(one side)에만 인접하도록 배치되거나(30A), 상기 제1 메모리부(10)의 두 측들에 인접하도록 배치되거나(30A, 30B), 상기 제1 메모리부(10)의 세 측들에 인접하도록 배치되거나(30A, 30B, 30C), 상기 제1 메모리부(10)의 네 측들을 둘러싸도록 배치될 수 있다(30A, 30B, 30C, 30D). 본 실시예들에 따르면, 상기 주변회로부(30)는 그것의 상대적인 배치를 제외하고, 도 7a 및 도 7b을 참조하여 설명한, 상기 주변회로부(30)과 실질적으로 동일하다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자의 셀 어레이를 나타내는 평면도이고, 도 10은 도 9의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ' 에 따라 자른 단면도이다.
도 9 및 도 10을 참조하면, 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)가 하부 구조체(101) 상에 수직하게 적층될 수 있다. 일부 실시예들에 따르면, 상기 하부 구조체(101)는, 도 7a 및 도 7b를 참조하여 설명한, 상기 기판(100) 및 상기 주변회로부(30)를 포함할 수 있다. 이 경우, 상기 하부 구조체(101)는 상기 주변회로부(30)와 상기 제1 메모리부(10) 사이에 개재하는 반도체층을 더 포함할 수 있고, 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)는 상기 반도체층 상에 제공될 수 있다. 다른 실시예들에 따르면, 상기 하부 구조체(101)는, 도 8a 및 도 8b를 참조하여 설명한, 상기 기판(100) 및 상기 주변회로부(30)를 포함할 수 있다. 이 경우, 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)는 상기 기판(100) 상에 직접 제공될 수 있다.
상기 제1 메모리부(10)는 상기 하부 구조체(101) 상에 제공되는 3차원 낸드 플래쉬 메모리 셀 구조를 포함할 수 있다. 구체적으로, 상기 하부 구조체(101) 상에 전극 구조체(ES)가 제공될 수 있다. 상기 전극 구조체(ES)는 상기 하부 구조체(101) 상에 차례로 적층된 게이트 전극들(150L, 150, 150U), 및 상기 게이트 전극들(150L, 150, 150U) 사이에 개재되는 절연막들(140)을 포함할 수 있다. 상기 게이트 전극들(150L, 150, 150U) 및 상기 절연막들(140)은 상기 하부 구조체(101) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 게이트 전극들(150L, 150, 150U)은 상기 절연막들(140)에 의해 서로 전기적으로 절연될 수 있다. 상기 게이트 전극들(150L, 150, 150U) 중 최상부 게이트 전극(150U)은 수평적으로 서로 이격되는 한 쌍의 최상부 게이트 전극들(150U)을 포함할 수 있다. 상기 한 쌍의 최상부 게이트 전극들(150U)은, 이들 사이에서 상기 제2 방향(D2)으로 연장되는, 분리 절연 패턴(182)에 의해 서로 분리될 수 있다. 상기 게이트 전극들(150L, 150, 150U) 중 최하부 게이트 전극(150L)과 상기 하부 구조체(101) 사이에 버퍼 절연막(130)이 개재될 수 있다.
상기 절연막들(140)은 실질적으로 서로 동일한 두께를 갖거나, 상기 절연막들(140) 중 일부는 다른 절연막(140)보다 두꺼울 수도 있다. 상기 버퍼 절연막(130)은 상기 절연막들(140)보다 얇을 수 있다. 상기 절연막들(140)은 실리콘 산화막 또는 저유전막을 포함할 수 있고, 상기 버퍼 절연막(130)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다. 상기 게이트 전극들(150L, 150, 150U)은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 분리 절연 패턴(182)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다.
복수의 수직 패턴들(VP)이 상기 하부 구조체(101) 상에 제공되어 상기 전극 구조체(ES)를 관통할 수 있다. 상기 수직 패턴들(VP)의 각각은 상기 전극 구조체(ES)를 관통하여 상기 하부 구조체(101)에 접할 수 있다. 상기 하부 구조체(101)가, 도 7a 및 도 7b를 참조하여 설명한, 상기 기판(100) 및 상기 주변회로부(30)를 포함하는 경우, 상기 수직 패턴들(VP)의 각각은 상기 전극 구조체(ES)를 관통하여 상기 반도체층에 접할 수 있다. 상기 하부 구조체(101)가, 도 8a 및 도 8b를 참조하여 설명한, 상기 기판(100) 및 상기 주변회로부(30)를 포함하는 경우, 상기 수직 패턴들(VP)의 각각은 상기 전극 구조체(ES)를 관통하여 상기 기판(100)에 접할 수 있다. 상기 수직 패턴들(VP)은, 평면적 관점에서, 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다.
상기 수직 패턴들(VP)의 각각은 상기 하부 구조체(101)로부터 위로 돌출되는 채널 구조체(CH)를 포함할 수 있다. 일 예로, 상기 채널 구조체(CH)는, 상기 전극 구조체(ES)의 하부를 관통하여 상기 하부 구조체(101, 일 예로, 상기 반도체층 또는 상기 기판(100))에 연결되는 하부 반도체 패턴(LSP), 및 상기 전극 구조체(ES)의 상부를 관통하여 상기 하부 반도체 패턴(LSP)에 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다. 상기 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 상부 반도체 패턴(USP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 하부 반도체 패턴(LSP)은 상기 하부 구조체(101)의 상기 반도체층(또는 상기 기판(100))과 같은 도전형의 반도체 물질로 이루어질 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 하부 구조체(101)로부터 돌출되는 필라 형태를 가질 수 있다. 상기 게이트 전극들(150L, 150, 150U) 중 상기 최하부 게이트 전극(150L)은 상기 하부 반도체 패턴(LSP)에 인접할 수 있고, 상기 게이트 전극들(150L, 150, 150U) 중 나머지 게이트 전극들(150, 150U)은 상기 상부 반도체 패턴(USP)에 인접할 수 있다.
상기 수직 패턴들(VP)의 각각은 상기 상부 반도체 패턴(USP)의 내부를 채우는 매립 절연 패턴(170), 및 상기 상부 반도체 패턴(USP)과 상기 전극 구조체(ES) 사이에 개재하는 수직 절연체(160)를 포함할 수 있다. 상기 매립 절연 패턴(170)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 수직 절연체(160)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 절연체(160)의 하면은 상기 하부 반도체 패턴(LSP)과 접할 수 있다.
상기 수직 절연체(160)는 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 도시되지 않았으나, 상기 수직 절연체(160)는 플래시 메모리 장치의 전하 저장막을 포함할 수 있다. 상기 수직 절연체(160)는 차례로 적층된 상기 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 터널 절연막은 상기 상부 반도체 패턴(USP)과 직접 접촉할 수 있고, 상기 터널 절연막과 상기 게이트 전극들(150, 150U) 사이에 상기 전하 저장막이 개재될 수 있다. 일부 실시예들에 따르면, 상기 수직 절연체(160)는 상기 전하 저장막과 상기 게이트 전극들(150, 150U) 사이에 개재되는 블로킹 절연막을 더 포함할 수 있다. 상기 전하 저장막은 일 예로, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막은 실리콘 산화막일 수 있다. 상기 블로킹 절연막은 상기 전하 저장막보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블로킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
상기 하부 반도체 패턴(LSP)과 상기 최하부 게이트 전극(150L) 사이에 게이트 유전 패턴(158)이 배치될 수 있다. 상기 게이트 유전 패턴(158)은 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 게이트 전극들(150L, 150, 150U)의 각각의 상면 및 하면 상에 수평 절연체들(155)이 제공될 수 있다. 상기 수평 절연체들(155)의 각각은 상기 게이트 전극들(150L, 150, 150U)의 각각과 상기 수직 절연체(160) 사이로 연장될 수 있다. 상기 수평 절연체들(155)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예들에 따르면, 상기 수평 절연체들(155)은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다.
도전 패드들(180)이 상기 수직 패턴들(VP) 상에 각각 제공될 수 있다. 상기 도전 패드들(180)의 각각은 상기 채널 구조체(CH)에 전기적으로 연결될 수 있다. 상기 도전 패드들(180)은 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다
상기 전극 구조체(ES)는 서로 인접하는 공통 소스 영역들(184) 사이에 배치될 수 있다. 상기 공통 소스 영역들(184)은 상기 전극 구조체(ES)의 양 측의 상기 하부 구조체(101, 일 예로, 상기 반도체층 또는 상기 기판(100)) 내에 제공되어 상기 제2 방향(D2)으로 연장될 수 있다. 상기 전극 구조체(ES)의 양 측면들 상에 측면 절연 스페이서들(SP)이 각각 제공될 수 있다. 상기 측면 절연 스페이서들(SP)은 일 예로, 실리콘 질화물을 포함할 수 있다. 공통 소스 플러그들(CSP)이 상기 전극 구조체(ES)의 양 측에 각각 제공될 수 있고, 상기 공통 소스 영역들(184)에 각각 접속될 수 있다. 상기 공통 소스 플러그들(CSP)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 전극 구조체(ES)를 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 공통 소스 플러그들(CSP)의 각각과 상기 전극 구조체(ES) 사이에 상기 측면 절연 스페이서들(SP)의 각각이 개재될 수 있다. 상기 공통 소스 플러그들(CSP)은 도전 물질을 포함할 수 있다.
상부 캐핑 절연막(124)이 상기 전극 구조체(ES) 상에 배치될 수 있고, 상기 전극 구조체(ES)의 상면 및 상기 도전 패드들(180)의 상면들을 덮을 수 있다. 상기 상부 캐핑 절연막(124)의 상면은 상기 공통 소스 플러그들(CSP)의 상면들과 실질적으로 공면(coplanar)을 이룰 수 있다. 제1 층간 절연막(126)이 상기 상부 캐핑 절연막(124) 상에 제공될 수 있고, 상기 공통 소스 플러그들(CSP)의 상기 상면들을 덮을 수 있다. 상기 상부 캐핑 절연막(124) 및 상기 제1 층간 절연막(126)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
하부 콘택들(190)이 상기 도전 패드들(180) 상에 각각 제공될 수 있다. 상기 하부 콘택들(190)의 각각은 상기 제1 층간 절연막(126) 및 상기 상부 캐핑 절연막(124)을 관통하여 상기 도전 패드들(180) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 하부 콘택들(190)은 도전 물질을 포함할 수 있다.
보조 도전 라인들(192)이 상기 제1 층간 절연막(126) 상에 제공될 수 있다. 상기 보조 도전 라인들(192)은 상기 제1 층간 절연막(126) 상에 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 보조 도전 라인들(192)은 상기 제1 방향(D1)으로 장축을 갖는 바(bar) 형태일 수 있다. 상기 보조 도전 라인들(192)은 제1 보조 도전 라인들(192a) 및 제2 보조 도전 라인들(192b)을 포함할 수 있다. 상기 제1 보조 도전 라인들(192a)의 각각은 상기 전극 구조체(ES) 상에서 상기 공통 소스 플러그들(CSP, 또는 상기 공통 소스 영역들(184)) 중 대응하는 하나를 가로지를 수 있고, 상기 제2 보조 도전 라인들(192b)의 각각은 상기 전극 구조체(ES) 상에서 상기 분리 절연 패턴(182)을 가로지를 수 있다.
상기 보조 도전 라인들(192)은 상기 하부 콘택들(190)을 통하여 상기 수직 패턴들(VP)에 전기적으로 연결될 수 있다. 상기 제1 보조 도전 라인들(192a)의 각각은 상기 수직 패턴들(VP) 중 대응하는 하나와, 인접 전극 구조체(ES)의 수직 패턴들(VP) 중 대응하는 하나를 전기적으로 서로 연결할 수 있다. 도시되지 않았으나, 상기 인접 전극 구조체(ES)는 상기 공통 소스 플러그들(CSP) 중 하나를 사이에 두고 상기 전극 구조체(ES)로부터 이격될 수 있다. 상기 제2 보조 도전 라인들(192b)의 각각은 상기 수직 패턴들(VP) 중 한 쌍의 수직 패턴들(VP)을 전기적으로 서로 연결할 수 있다. 상기 한 쌍의 수직 패턴들(VP)은 상기 분리 절연 패턴(182)을 사이에 두고 서로 이격될 수 있고, 상기 한 쌍의 최상부 게이트 전극들(150U)을 각각 관통할 수 있다. 상기 보조 도전 라인들(192)은 도전 물질을 포함할 수 있다. 제2 층간 절연막(128)이 상기 제1 층간 절연막(126) 상에 제공되어 상기 보조 도전 라인들(192)을 덮을 수 있다. 상기 제2 층간 절연막(128)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
비트 라인들(200)이 상기 제2 층간 절연막(128) 상에 제공될 수 있다. 상기 비트 라인들(200)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트 라인들(200)은 상부 콘택들(196)을 통해 상기 보조 도전 라인들(192)에 전기적으로 연결될 수 있다. 구체적으로, 상기 상부 콘택들(196)은 상기 보조 도전 라인들(192) 상에 각각 제공될 수 있다. 상기 상부 콘택들(196)의 각각은 상기 제2 층간 절연막(128)의 적어도 일부를 관통하여 상기 보조 도전 라인들(192) 중 대응하는 하나에 연결될 수 있다. 상기 상부 콘택들(196)의 각각은 상기 비트 라인들(200) 중 대응하는 하나에 연결될 수 있다. 상기 상부 콘택들(196) 및 상기 비트 라인들(200)은 도전 물질을 포함할 수 있다. 제3 층간 절연막(132)이 상기 제2 층간 절연막(128) 상에 제공되어 상기 비트 라인들(200)을 덮을 수 있다. 상기 제3 층간 절연막(132)의 상면은 상기 비트 라인들(200)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제3 층간 절연막(132)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 제2 메모리부(20)는 가변저항 메모리 셀 구조를 포함할 수 있다. 구체적으로, 상기 제2 메모리부(20)는 상기 제3 층간 절연막(132) 상에 제공되는 가변저항 메모리 셀들(VMC)을 포함할 수 있다. 상기 가변저항 메모리 셀들(VMC)은, 도시된 바와 같이, 상기 전극 구조체(ES) 상에 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 2차원적으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 평면적 관점에서, 상기 가변저항 메모리 셀들(VMC)은 상기 전극 구조체(ES) 상에서 다양한 형태로 배열될 수 있다. 상기 가변저항 메모리 셀들(VMC)의 각각은 상기 비트 라인들(200) 중 대응하는 하나에 연결될 수 있다. 상기 제2 메모리부(20)는 상기 제1 메모리부(10)와 상기 비트 라인들(200)을 공유할 수 있다. 상기 제2 메모리부(20)는 상기 제3 층간 절연막(132) 상에 제공되어 상기 가변저항 메모리 셀들(VMC)을 덮는 제4 층간 절연막(134)을 포함할 수 있다. 상기 제4 층간 절연막(134)의 상면은 상기 가변저항 메모리 셀들(VMC)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제4 층간 절연막(134)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다. 상기 가변저항 메모리 셀들(VMC)에 대한 자세한 설명은 도 13, 도 14a, 및 도 14b를 참조하여 후술한다.
상기 제2 메모리부(20)는 상기 제4 층간 절연막(134) 상에 제공되는 도전 라인들(250)을 포함할 수 있다. 상기 도전 라인들(250)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 도전 라인들(250)은 상기 비트 라인들(200)을 가로지를 수 있다. 상기 가변저항 메모리 셀들(VMC)은 상기 비트 라인들(200)과 상기 도전 라인들(250)의 교차점들에 각각 제공될 수 있다. 상기 제2 방향(D2)으로 배열되는 상기 가변저항 메모리 셀들(VMC)은 상기 비트 라인들(200)에 각각 연결될 수 있고, 상기 도전 라인들(250) 중 대응하는 하나에 공통으로 연결될 수 있다. 상기 도전 라인들(250)은 도전 물질을 포함할 수 있다. 도시되지 않았지만, 상기 제2 메모리부(20)는 상기 도전 라인들(250) 상에 제공되고 상기 도전 라인들(250)을 가로지르는 추가적인 도전 라인들, 및 상기 도전 라인들(250)과 상기 추가적인 도전 라인들 사이의 교차점들에 각각 제공되는 추가적인 가변저항 메모리 셀들(VMC)을 더 포함할 수 있다. 이 경우, 상기 제2 메모리부(20)는 상기 가변저항 메모리 셀들(VMC)이 상기 제1 방향(D1), 상기 제2 방향(D2), 및 상기 제3 방향(D3)을 따라 3차원적으로 배열되는 크로스-포인트(cross-point) 셀 어레이 구조를 가질 수 있다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 12는 도 11의 Ⅲ-Ⅲ'및 Ⅳ-Ⅳ'에 따라 자른 단면도이다. 설명의 간소화를 위해, 도 9 및 도 10을 참조하여 설명한 반도체 소자와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11 및 도 12를 참조하면, 상기 제1 메모리부(10)의 상기 전극 구조체(ES)는 상기 제2 방향(D2)으로 연장될 수 있고, 상기 전극 구조체(ES)의 단부는 계단식 구조를 가질 수 있다. 일 예로, 상기 게이트 전극들(150L, 150, 150U)의 각각은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 게이트 전극들(150L, 150, 150U)의 각각의 단부는 그 바로 위의 게이트 전극(150L, 150, 또는 150U)에 의해 덮이지 않고 노출될 수 있다.
하부 캐핑 절연막(122)이 상기 하부 구조체(101) 상에 제공될 수 있다. 상기 하부 캐핑 절연막(122)은, 계단식 구조를 갖는, 상기 전극 구조체(ES)의 상기 단부를 덮을 수 있다. 상기 하부 캐핑 절연막(122)의 상면은 상기 전극 구조체(ES)의 상면과 실질적으로 공면을 이룰 수 있다. 즉, 상기 하부 캐핑 절연막(122)의 상기 상면은 상기 전극 구조체(ES)의 상기 절연막들(140) 중 최상부 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 캐핑 절연막(124) 및 상기 제1 내지 제4 층간 절연막들(126, 128, 132, 134)은 상기 하부 캐핑 절연막(122)의 상기 상면을 따라 연장될 수 있다. 상기 하부 캐핑 절연막(122)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
상기 제1 메모리부(10)는 하부 패드 콘택들(PC) 및 하부 패드 배선들(PCL)을 포함할 수 있다. 상기 하부 패드 콘택들(PC)은 상기 게이트 전극들(150L, 150, 150U)의 단부들 상에 각각 제공될 수 있다. 상기 하부 패드 콘택들(PC)은 상기 게이트 전극들(150L, 150, 150U)에 각각 전기적으로 연결될 수 있다. 상기 하부 패드 콘택들(PC)의 각각은 상기 제1 층간 절연막(126), 상기 상부 캐핑 절연막(124), 및 상기 하부 캐핑 절연막(122)의 적어도 일부를 관통할 수 있고, 상기 게이트 전극들(150L, 150, 150U) 중 대응하는 하나의 단부에 접할 수 있다. 상기 하부 패드 콘택들(PC)의 상면들 및 상기 하부 콘택들(190)의 상면들은, 상기 제1 층간 절연막(126)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 하부 패드 콘택들(PC)은 도전 물질을 포함할 수 있다.
상기 하부 패드 배선들(PCL)은 상기 제1 층간 절연막(126) 상에 제공될 수 있다. 상기 하부 패드 배선들(PCL)은 상기 하부 패드 콘택들(PC)에 각각 연결될 수 있다. 상기 하부 패드 배선들(PCL)의 각각은 상기 하부 패드 콘택들(PC) 중 대응하는 하나를 통하여 상기 게이트 전극들(150L, 150, 150U) 중 대응하는 하나에 연결될 수 있다. 상기 하부 패드 배선들(PCL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 하부 패드 배선들(PCL)은 상기 하부 구조체(101)의 바닥면으로부터 상기 보조 도전 라인들(192)과 실질적으로 동일한 높이에 배치될 수 있다. 상기 하부 패드 배선들(PCL)은 상기 보조 도전 라인들(192)과 동일한 물질을 포함할 수 있다. 상기 제2 층간 절연막(128)은 상기 하부 패드 배선들(PCL)을 덮을 수 있다.
상기 제1 메모리부(10)는 상기 제2 층간 절연막(128) 상에 제공되는 상부 패드 배선들(210), 및 상기 상부 패드 배선들(210)의 각각에 연결되는 상부 패드 콘택(197)을 포함할 수 있다. 상기 상부 패드 배선들(210)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 상부 패드 배선들(210)은 상기 한 쌍의 최상부 게이트 전극들(150U)에 각각 전기적으로 연결될 수 있다. 상기 상부 패드 배선들(210)의 각각은 상기 상부 패드 콘택(197)을 통하여 상기 한 쌍의 최상부 게이트 전극들(150U) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 상부 패드 콘택(197)은 상기 제2 층간 절연막(128)의 적어도 일부를 관통하여 상기 하부 패드 배선들(PCL) 중 대응하는 하나에 연결될 수 있다. 상기 상부 패드 콘택(197)은 상기 상부 패드 배선들(210) 중 대응하는 하나에 연결될 수 있다. 상기 상부 패드 콘택(197)은 상기 하부 구조체(101)의 상기 바닥면으로부터, 도 9 및 도 10을 참조하여 설명한, 상기 상부 콘택들(196)과 실질적으로 동일한 높이에 배치될 수 있다. 상기 상부 패드 콘택(197)의 상면은, 상기 상부 콘택들(196)의 상면들 및 상기 제2 층간 절연막(128)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 패드 콘택(197)은 상기 상부 콘택들(196)과 동일한 물질을 포함할 수 있다. 상기 상부 패드 배선들(210) 및 상기 비트 라인들(200)은 상기 하부 구조체(101)의 상기 바닥면으로부터 실질적으로 서로 동일한 레벨에 제공될 수 있고, 서로 동일한 물질을 포함할 수 있다. 상기 제3 층간 절연막(132)은 상기 비트 라인들(200) 및 상기 상부 패드 배선들(210)을 덮을 수 있다. 상기 제3 층간 절연막(132)의 상기 상면은 상기 비트 라인들(200)의 상기 상면들, 및 상기 상부 패드 배선들(210)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제4 층간 절연막(134)은 상기 비트 라인들(200) 및 상기 상부 패드 배선들(210)의 상기 상면들을 덮을 수 있다.
도시되지 않았지만, 상기 게이트 전극들(150L, 150, 150U)은 상기 하부 패드 콘택들(PC), 상기 하부 패드 배선들(PCL), 상기 상부 패드 콘택(197), 및 상기 상부 패드 배선들(210)을 통하여, 도 7a, 도 7b, 도 8a, 및 도 8b를 참조하여 설명한, 상기 주변회로부(30)의 행 디코더(Row decoder)에 전기적으로 연결될 수 있다. 상기 비트 라인들(200)은 상기 주변회로부(30)의 페이지 버퍼(Page buffer)에 전기적으로 연결될 수 있다.
상기 하부 구조체(101) 상에 매립 콘택(BC)이 제공될 수 있다. 상기 매립 콘택(BC)은 상기 제1 메모리부(10)의 상기 전극 구조체(ES)의 일 측에 제공되고, 상기 하부 캐핑 절연막(122), 상기 상부 캐핑 절연막(124), 및 상기 제1 층간 절연막(126)을 관통할 수 있다. 상기 매립 콘택(BC)은, 도 7a, 도 7b, 도 8a, 및 도 8b를 참조하여 설명한, 상기 주변회로부(30)에 전기적으로 연결될 수 있다. 상기 매립 콘택(BC)은 하나의 도전 콘택이거나, 서로 전기적으로 연결되는 복수의 도전 콘택들일 수도 있다. 상기 매립 콘택(BC)의 상면은, 상기 하부 구조체(101)의 상기 바닥면으로부터, 상기 하부 패드 콘택들(PC) 및 상기 하부 콘택들(190)의 상기 상면들과 실질적으로 동일한 높이에 있을 수 있다. 상기 매립 콘택(BC)의 상기 상면, 상기 하부 패드 콘택들(PC)의 상기 상면들, 및 상기 하부 콘택들(190)의 상기 상면들은, 상기 제1 층간 절연막(126)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 매립 콘택(BC)은 도전 물질을 포함할 수 있다.
제1 주변 배선 라인(CL1)이 상기 제1 층간 절연막(126) 상에 제공되어 상기 매립 콘택(BC)에 연결될 수 있다. 상기 제1 주변 배선 라인(CL1)은 상기 하부 구조체(101)의 상기 바닥면으로부터 상기 하부 패드 배선들(PCL) 및 상기 보조 도전 라인들(192)과 실질적으로 동일한 높이에 배치될 수 있다. 상기 제1 주변 배선 라인(CL1)은 상기 하부 패드 배선들(PCL) 및 상기 보조 도전 라인들(192)과 동일한 물질을 포함할 수 있다. 상기 제2 층간 절연막(128)이 상기 제1 주변 배선 라인(CL1)을 덮을 수 있다. 제1 주변 도전 콘택(CT1)이 상기 제2 층간 절연막(128)의 적어도 일부를 관통하여 상기 제1 주변 배선 라인(CL1)에 연결될 수 있다. 상기 제1 주변 도전 콘택(CT1)은 상기 하부 구조체(101)의 상기 바닥면으로부터 상기 상부 패드 콘택(197) 및 상기 상부 콘택들(196)과 실질적으로 동일한 높이에 배치될 수 있다. 상기 제1 주변 도전 콘택(CT1)은 상기 상부 패드 콘택(197) 및 상기 상부 콘택들(196)과 동일한 물질을 포함할 수 있다.
제2 주변 배선 라인(CL2)이 상기 제2 층간 절연막(128) 상에 제공되어 상기 제1 주변 도전 콘택(CT1)에 연결될 수 있다. 상기 제2 주변 배선 라인(CL2)은 상기 하부 구조체(101)의 상기 바닥면으로부터 상기 비트 라인들(200) 및 상기 상부 패드 배선들(210)과 실질적으로 동일한 높이에 배치될 수 있다. 상기 제2 주변 배선 라인(CL2)은 상기 비트 라인들(200) 및 상기 상부 패드 배선들(210)과 동일한 물질을 포함할 수 있다. 상기 제3 층간 절연막(132)이 상기 제2 주변 배선 라인(CL2)을 덮을 수 있다. 상기 제2 주변 배선 라인(CL2)의 상면은 상기 비트 라인들(200), 상기 상부 패드 배선들(210), 및 상기 제3 층간 절연막(132)의 상기 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제4 층간 절연막(134)이 상기 제2 주변 배선 라인(CL2)의 상기 상면을 덮을 수 있다.
제2 주변 도전 콘택(CT2)이 상기 제4 층간 절연막(134)을 관통하여 상기 제2 주변 배선 라인(CL2)에 연결될 수 있다. 상기 제2 주변 도전 콘택(CT2)은, 상기 하부 구조체(101)의 상기 바닥면으로부터, 상기 제2 메모리부(20)의 상기 가변저항 메모리 셀들(VMC)과 실질적으로 동일한 높이에 배치될 수 있다. 제3 주변 배선 라인(CL3)이 상기 제4 층간 절연막(134) 상에 제공되어 상기 제2 주변 도전 콘택(CT2)에 연결될 수 있다. 상기 제3 주변 배선 라인(CL3)은, 상기 하부 구조체(101)의 상기 바닥면으로부터, 상기 제2 메모리부(20)의 상기 도전 라인들(250)과 실질적으로 동일한 높이에 배치될 수 있다. 상기 제3 주변 배선 라인(CL3) 및 제2 주변 도전 콘택(CT2)은 서로 동일한 물질(일 예로, 구리)을 포함할 수 있다. 상기 제3 주변 배선 라인(CL3) 및 제2 주변 도전 콘택(CT2)은 경계면 없이 서로 접할 수 있다.
이하에서, 도 13, 도 14a 및 도 14b를 참조하여 상기 가변저항 메모리 셀들(VMC)을 보다 상세하게 설명한다. 도 13은 본 발명의 실시예들에 따른 가변저항 메모리 셀을 나타내는 단면도이다. 도 14a 및 도 14b는 본 발명의 일부 실시예들에 따른 가변 저항 요소의 예시들을 각각 나타내는 단면도들이다.
도 9 및 도 10을 참조하여 설명한 바와 같이, 상기 가변저항 메모리 셀들(VMC)의 각각은 상기 비트 라인들(200) 중 대응하는 비트 라인(200)과 상기 도전 라인들(250) 중 대응하는 도전 라인(250) 사이에 제공되어, 상기 대응하는 비트 라인(200)과 상기 대응하는 도전 라인(250)에 연결될 수 있다.
도 13을 참조하면, 상기 가변저항 메모리 셀들(VMC)의 각각은 가변 저항 요소(VR) 및 선택 요소(SE)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SE)는 상기 대응하는 비트 라인(200)과 상기 대응하는 도전 라인(250) 사이에서 서로 직렬로 연결될 수 있다. 상기 가변저항 메모리 셀들(VMC)의 각각은 상기 대응하는 비트 라인(200)에 인접하는 하부 전극(BE), 및 상기 대응하는 도전 라인(250)에 인접하는 상부 전극(TE)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 가변저항 메모리 셀들(VMC)의 각각은 상기 대응하는 비트 라인(200)과 상기 하부 전극(BE) 사이에 개재하는 하부 전극 콘택(BEC)을 더 포함할 수 있다. 일부 실시예들에 따르면, 상기 선택 요소(SE)는 상기 가변 저항 요소(VR)를 사이에 두고 상기 상부 전극(TE)으로부터 이격될 수 있고, 상기 가변 저항 요소(VR)는 상기 선택 요소(SE)를 사이에 두고 상기 하부 전극(BE)으로부터 이격될 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 선택 요소(SE)는 상기 가변 저항 요소(VR)를 사이에 두고 상기 하부 전극(BE)으로부터 이격될 수 있고, 상기 가변 저항 요소(VR)는 상기 선택 요소(SE)를 사이에 두고 상기 상부 전극(TE)으로부터 이격될 수도 있다. 상기 상부 전극(TE), 상기 하부 전극(BE), 및 상기 하부 전극 콘택(BEC)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
상기 선택 요소(SE)는, 일 예로, 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드를 포함할 수 있다. 이 경우, 상기 선택 요소(SE)는 p-Si과 n-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, p-NiOx와 n-TiOx가 접합되거나 p-CuOx와 n-TiOx가 접합된 산화물 다이오드로 구성될 수 있다. 다른 예로, 상기 선택 요소(SE)는 특정 전압 이하에서는 저항이 높아 전류가 거의 흐르지 않거나 그 특정 전압 이상이면 저항이 낮아져 전류를 흐르게 하는 산화물, 일 예로, ZnOx, MgOx, AlOx 등을 포함할 수 있다. 또 다른 예로, 상기 선택 요소(SE)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 이 경우, 상기 선택 요소(SE)는 실질적으로 비정질 상태인 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 여기서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 가변 저항 요소(VR)는 제1 자성 구조체(MS1), 제2 자성 구조체(MS2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 구조체(MS1)는 일 방향으로 고정된 자화방향(Ma)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 구조체(MS2)는 상기 기준층의 상기 자화방향(Ma)에 평행 또는 반평행하게 변경 가능한 자화방향(Mb)을 갖는 자유층을 포함할 수 있다. 도 14a 및 도 14b에 도시된 바와 달리, 상기 제1 자성 구조체(MS1)가 상기 자유층을 포함하고 상기 제2 자성 구조체(MS2)가 상기 기준층을 포함할 수도 있다.
도 14a를 참조하면, 상기 가변 저항 요소(VR)는 수평 자화를 갖는 자기터널접합 패턴일 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 상기 자화방향들(Ma, Mb)은 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 구조체(MS1)의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 14b를 참조하면, 상기 가변 저항 요소(VR)는 수직 자화를 갖는 자기터널접합 패턴일 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 상기 자화방향들(Ma, Mb)은 상기 터널 배리어 패턴(TBR)과 상기 제1 자성 구조체(MS1)의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자의 셀 어레이를 나타내는 단면도이다. 도 9 및 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 셀 어레이와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해, 차이점을 주로 설명한다.
도 15를 참조하면, 상기 제1 메모리부(10)는 상기 하부 구조체(101) 상에 제공되는 3차원 플래쉬 메모리 셀 구조를 포함할 수 있다. 구체적으로, 상기 하부 구조체(101) 상에 비트 라인(200)이 제공될 수 있고, 상기 하부 구조체(101)과 상기 비트 라인(200) 사이에 전극 구조체(ES)가 제공될 수 있다. 공통 소스 라인(CSL)이 상기 전극 구조체(ES)와 상기 비트 라인(200) 사이의 높이에 제공될 수 있다. 수직 패턴(VP)이 상기 전극 구조체(ES)를 관통하여 상기 비트 라인(200)과 상기 공통 소스 라인(CSL)을 전기적으로 연결할 수 있다.
상기 전극 구조체(ES)는 상기 하부 구조체(101) 상에 차례로 적층된 복수 개의 셀 게이트 전극들(150a, 150b), 및 상기 셀 게이트 전극들(150a, 150b) 상에 배치되는 선택 게이트 전극들을 포함할 수 있다. 상기 선택 게이트 전극들은, 상기 셀 게이트 전극들(150a, 150b)과 상기 비트 라인(200) 사이에 배치되는 스트링 선택 게이트 전극(150s), 및 상기 셀 게이트 전극들(150a, 150b)과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 게이트 전극(150g)을 포함할 수 있다. 상기 스트링 선택 게이트 전극(150s)과 상기 접지 선택 게이트 전극(150g)은 수평적으로 서로 이격될 수 있다. 상기 셀 게이트 전극들(150a, 150b)은, 상기 하부 구조체(101)와 상기 스트링 선택 게이트 전극(150s) 사이에 배치되는 상부 게이트 전극들(150a), 및 상기 하부 구조체(101)와 상기 접지 선택 게이트 전극(150g) 사이에 배치되는 하부 게이트 전극들(150b)을 포함할 수 있다. 상기 상부 게이트 전극들(150a)의 그룹 및 상기 하부 게이트 전극들(150b)의 그룹은 수평적으로 서로 이격될 수 있다.
상기 수직 패턴(VP)은 상기 전극 구조체(ES)를 관통하는 한 쌍의 수직 반도체 패턴들(VSP), 및 상기 전극 구조체(ES) 아래에 제공되어 상기 한 쌍의 수직 반도체 패턴들(VSP)을 연결하는 수평 반도체 패턴(HSP)을 포함할 수 있다. 상기 한 쌍의 수직 반도체 패턴들(VSP) 중 하나는 상기 전극 구조체(ES)를 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 상기 한 쌍의 수직 반도체 패턴들(VSP) 중 다른 하나는 상기 전극 구조체(ES)를 관통하여 상기 비트 라인(200)에 연결될 수 있다. 상기 수평 반도체 패턴(HSP)은 상기 하부 구조체(101)와 상기 전극 구조체(ES) 사이에 제공되어 상기 한 쌍의 수직 반도체 패턴들(VSP)을 연결할 수 있다. 상기 한 쌍의 수직 반도체 패턴들(VSP) 중 하나는 상기 하부 게이트 전극들(150b) 및 상기 접지 선택 게이트 전극(150g)을 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 다른 하나는 상기 상부 게이트 전극들(150a) 및 상기 스트링 선택 게이트 전극(150s)을 관통하여 상기 비트 라인(200)에 전기적으로 연결될 수 있다. 상기 수평 반도체 패턴(HSP)은 상기 상부 게이트 전극들(150a)의 아래에서 상기 하부 게이트 전극들(150b)의 아래로 연장되어 상기 한 쌍의 수직 반도체 패턴들(VSP)을 서로 연결할 수 있다.
수직 절연체(160)가 상기 전극 구조체(ES)와 상기 수직 패턴(VP) 사이에 개재될 수 있다. 상기 수직 절연체(160)는 상기 수직 패턴(VP)과 상기 하부 구조체(101) 사이로 연장될 수 있다. 상기 수직 절연체(160)는 상기 수직 패턴(VP)의 외면을 차례로 덮는 터널 절연층, 전하 저장층, 및 블로킹 절연층을 포함할 수 있다.
도전 패드들(180)이 상기 한 쌍의 수직 반도체 패턴들(VSP) 상에 각각 제공될 수 있다. 상기 도전 패드들(180)은 상기 수직 패턴(VP)에 전기적으로 연결될 수 있다. 도시되지 않았지만, 상기 하부 구조체(101) 내에, 상기 수직 패턴(VP)의 상기 수평 반도체 패턴(HSP)을 지나는 전하의 흐름을 선택적으로 제어하는, 도 4를 참조하여 설명한, 백 게이트 트랜지스터(BGT)가 제공될 수 있다.
제1 층간 절연막(126)이 상기 하부 구조체(101) 상에 제공되어 상기 전극 구조체(ES)를 덮을 수 있다. 제2 층간 절연막(128)이 상기 제1 층간 절연막(126) 상에 제공될 수 있다. 상기 공통 소스 라인(CSL)이 상기 제2 층간 절연막(128) 내에 제공되어, 상기 도전 패드들(180) 중 대응하는 도전 패드(180)에 연결될 수 있다. 상기 공통 소스 라인(CSL)은 상기 대응하는 도전 패드(180)를 통해 상기 한 쌍의 수직 반도체 패턴들(VSP) 중 하나에 전기적으로 연결될 수 있다.
상기 비트 라인(200)은 상기 제2 층간 절연막(128) 상에 제공될 수 있다. 상기 비트 라인(200)은 상부 콘택(196)을 통하여 상기 도전 패드들(180) 중 대응하는 도전 패드(180)에 연결될 수 있다. 상기 상부 콘택(196)은 상기 제2 층간 절연막(128)의 적어도 일부를 관통하여 상기 비트 라인(200)에 연결될 수 있다. 상기 비트 라인(200)은 상기 상부 콘택(196) 및 상기 대응하는 도전 패드(180)를 통하여 상기 한 쌍의 수직 반도체 패턴들(VSP) 중 다른 하나에 전기적으로 연결될 수 있다. 제3 층간 절연막(132)이 상기 제2 층간 절연막(128) 상에 제공되어 상기 비트 라인(200)을 덮을 수 있다.
상기 제2 메모리부(20)는 가변저항 메모리 셀 구조를 포함할 수 있다. 구체적으로, 상기 제2 메모리부(20)는 상기 제3 층간 절연막(132) 상에 제공되는 상기 가변저항 메모리 셀(VMC)을 포함할 수 있다. 상기 가변저항 메모리 셀(VMC)은 상기 비트 라인(200)에 연결될 수 있다. 상기 제2 메모리부(20)는 상기 제1 메모리부(10)와 상기 비트 라인(200)을 공유할 수 있다. 상기 제2 메모리부(20)는 상기 제3 층간 절연막(132) 상에 제공되어 상기 가변저항 메모리 셀(VMC)을 덮는 제4 층간 절연막(134)을 포함할 수 있다. 상기 제2 메모리부(20)는 상기 제4 층간 절연막(134) 상에 제공되는 도전 라인(250)을 포함할 수 있다. 상기 가변저항 메모리 셀(VMC)은 상기 비트 라인(200)과 상기 도전 라인(250) 사이에 개재되어, 상기 비트 라인(200)과 상기 도전 라인(250)에 연결될 수 있다. 상기 가변저항 메모리 셀(VMC)은 도 13, 도 14a, 및 도 14b를 참조하여 설명한 것과 실질적으로 동일한 구조를 포함할 수 있다.
본 발명의 개념에 따르면, 서로 다른 동작 특성을 갖는 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)가 단일 기판(100) 상에 수직하게 적층될 수 있다. 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)는 상기 비트 라인들(BL0-BLm, BL)을 공유할 수 있다. 즉, 상기 제1 메모리부(10)는 상기 비트 라인들(BL0-BLm, BL)의 각각에 연결되는 상기 제1 메모리 셀들을 포함할 수 있고, 상기 제2 메모리부(20)는 상기 비트 라인들(BL0-BLm, BL)의 각각에 연결되는 상기 제2 메모리 셀들을 포함할 수 있다. 이에 따라, 상기 단일 기판(100) 상에 상기 제1 메모리부(10) 및 상기 제2 메모리부(20)를 수직하게 적층하는 것이 용이할 수 있다. 따라서, 고집적화된 반도체 소자가 용이하게 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 10: 제1 메모리부
20: 제2 메모리부 30: 주변회로부
L1: 제1 도전 라인들 L2: 제2 도전 라인들
VR: 가변 저항 요소 SE: 선택 요소
101: 하부 구조체 130: 버퍼 절연막
ES: 전극 구조체 150L, 150, 150U: 게이트 전극들
190: 하부 콘택들 192: 보조 도전 라인들
196: 상부 콘택들 200: 비트 라인들
PC: 하부 패드 콘택들 PCL: 하부 패드 배선들
197: 상부 패드 콘택 210: 상부 패드 배선들
VMC: 가변 저항 메모리 셀들
250: 도전 라인들

Claims (20)

  1. 기판 상의 제1 메모리부; 및
    상기 제1 메모리부 상의 제2 메모리부를 포함하되,
    상기 제1 메모리부는 상기 기판과 상기 제2 메모리부 사이에 제공되고,
    상기 제1 메모리부는 플래쉬 메모리 셀 구조를 포함하고, 상기 제2 메모리부는 가변저항 메모리 셀 구조를 포함하고,
    상기 플래쉬 메모리 셀 구조는:
    서로 직렬로 연결된 복수의 제1 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 셀 스트링; 및
    상기 스트링 선택 트랜지스터를 통해 상기 셀 스트링의 상기 제1 메모리 셀들에 연결되는 비트 라인을 포함하고,
    상기 가변저항 메모리 셀 구조는:
    가변 저항 요소 및 선택 요소를 포함하는 제2 메모리 셀; 및
    상기 제2 메모리 셀에 연결되는 도전 라인을 포함하고,
    상기 제2 메모리 셀은 상기 비트 라인과 상기 도전 라인 사이에 배치되고, 상기 비트 라인에 연결되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1 메모리부는 메인 메모리(main memory)로 기능하고, 상기 제2 메모리부는 버퍼 메모리(buffer memory)로 기능하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 비트 라인은 상기 스트링 선택 트랜지스터와 상기 제2 메모리 셀 사이의 높이에 위치하는 반도체 소자.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 비트 라인은 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 도전 라인은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 연장되고,
    상기 제2 메모리 셀은 상기 비트 라인과 상기 도전 라인 사이의 교차점에 배치되는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 가변 저항 요소 및 상기 선택 요소는 상기 비트 라인과 상기 도전 라인 사이에서 서로 직렬로 연결되고,
    상기 선택 요소는 상기 가변 저항 요소를 지나는 전하의 흐름을 선택적으로 제어하도록 구성되는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 선택 요소는 비정질 상태의 칼코게나이드(chalcogenide) 물질을 포함하는 반도체 소자.
  8. 청구항 6에 있어서,
    상기 가변 저항 요소는 자기 터널 접합 패턴인 반도체 소자.
  9. 청구항 1에 있어서,
    상기 기판 상에 제공되는 주변회로부;
    상기 제2 메모리 셀로부터 수평적으로 이격되고, 상기 기판으로부터 상기 제2 메모리 셀과 동일한 높이에 위치하는 주변 도전 콘택; 및
    상기 도전 라인으로부터 수평적으로 이격되고, 상기 기판으로부터 상기 도전 라인과 동일한 높이에 위치하는 주변 배선 라인을 더 포함하되,
    상기 주변 배선 라인은 상기 주변 도전 콘택을 통하여 상기 주변회로부에 전기적으로 연결되는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 주변 배선 라인 및 상기 주변 도전 콘택은 동일한 물질을 포함하는 반도체 소자.
  11. 청구항 9에 있어서,
    상기 주변회로부는 상기 기판과 상기 제1 메모리부 사이에 개재되는 반도체 소자.
  12. 청구항 9에 있어서,
    상기 제1 메모리부 및 상기 주변회로부는 상기 기판 상에 나란하게 배치되는 반도체 소자.
  13. 청구항 1에 있어서,
    상기 제1 메모리부는 2차원 또는 3차원 낸드 플래쉬 메모리 셀 어레이를 포함하고,
    상기 제2 메모리부는 엠램(MRAM), 피램(PRAM), 및 알램(RRAM) 중 적어도 하나의 메모리 셀 어레이를 포함하는 반도체 소자.
  14. 기판 상에, 상기 기판의 상면에 수직한 방향을 따라 차례로 적층되는 제1 메모리부 및 제2 메모리부를 포함하되,
    상기 제1 메모리부는:
    상기 기판의 상기 상면에 수직한 상기 방향을 따라 적층되는 게이트 전극들을 포함하는 전극 구조체;
    상기 전극 구조체를 관통하는 복수의 채널 구조체들; 및
    상기 전극 구조체 상에 제공되고 상기 복수의 채널 구조체들에 전기적으로 연결되는 복수의 비트 라인들을 포함하고,
    상기 복수의 비트 라인들은 상기 제1 메모리부의 상기 전극 구조체와 상기 제2 메모리부 사이에 개재되고,
    상기 복수의 채널 구조체들의 각각은 상기 복수의 비트 라인들 중 대응하는 비트 라인에 전기적으로 연결되고,
    상기 제2 메모리부는:
    상기 복수의 비트 라인들에 각각 연결되는 복수의 가변저항 메모리 셀들; 및
    상기 복수의 가변 저항 메모리 셀들에 공통으로 연결되는 도전 라인을 포함하고,
    상기 복수의 가변 저항 메모리 셀들의 각각은 가변 저항 요소 및 선택 요소를 포함하고,
    상기 복수의 가변 저항 메모리 셀들은 상기 복수의 비트 라인들과 상기 도전 라인 사이에 각각 위치하는 반도체 소자.
  15. 삭제
  16. 청구항 14에 있어서,
    상기 가변 저항 요소 및 상기 선택 요소는 상기 복수의 비트 라인들 중 대응하는 비트 라인과 상기 도전 라인 사이에서 서로 직렬로 연결되는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 가변 저항 요소는 적어도 하나의 자성층, 및 적어도 하나의 비자성층을 포함하는 반도체 소자.
  18. 청구항 17에 있어서,
    상기 선택 요소는 비정질 상태의 칼코게나이드(chalcogenide) 물질을 포함하는 반도체 소자.
  19. 삭제
  20. 삭제
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