TWI740013B - 半導體裝置 - Google Patents

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TWI740013B
TWI740013B TW107108323A TW107108323A TWI740013B TW I740013 B TWI740013 B TW I740013B TW 107108323 A TW107108323 A TW 107108323A TW 107108323 A TW107108323 A TW 107108323A TW I740013 B TWI740013 B TW I740013B
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高寬協
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金泓秀
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Abstract

本發明提供一種半導體裝置。半導體裝置包括第一記憶 體區段以及第二記憶體區段。第一記憶體區段設置在基底上。第二記憶體區段垂直堆疊在第一記憶體區段上。第一記憶體區段設置在基底與第二記憶體區段之間。第一記憶體區段包括快閃記憶體單元結構，且第二記憶體區段包括可變電阻記憶體單元結構。快閃記憶體單元結構包括：至少一個單元串，包括串聯連接到彼此的多個第一記憶體單元；以及位線，位於基底上且連接到至少一個單元串。位線在垂直方向上夾置在至少一個單元串與第二記憶體區段之間且連接到第二記憶體區段。

Description

半導體裝置
本發明主張在2017年6月13日在韓國智慧財產局提出申請的韓國專利申請第10-2017-0074370號的優先權，所述韓國專利申請的公開內容全文併入本申請供參考。
本發明概念有關一種半導體裝置。
半導體裝置包括記憶體裝置及邏輯裝置。用於存儲資料的記憶體裝置可被分類成揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置(例如，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)及靜態隨機存取記憶體(Static Random Access Memory，SRAM))在其電源供應中斷時會丟失所存儲的資料。非揮發性記憶體裝置(例如，可程式化唯讀記憶體(programmable ROM，PROM)、可抹除可程式化唯讀記憶體(erasable PROM，EPROM)、電可抹除可程式化唯讀記憶體(electrically EPROM，EEPROM)及快閃記憶體裝置)即使在其電源供應中斷時也不會丟失所存儲的資料。
為滿足半導體裝置性能高且功率低的趨勢，近來正開發 下一代半導體記憶體裝置(例如，磁性隨機存取記憶體(magnetic random access memory，MRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)及相變隨機存取記憶體(phase change random access memory，PRAM))。下一代半導體記憶體裝置包含具有以下特性的材料：其電阻根據被施加的電流或電壓而不同且即使電流或電壓供應中斷仍會維持所述電阻。
根據本發明概念的示例性實施例，提供一種如下的半導體裝置。第一記憶體區段設置在基底上。第二記憶體區段垂直堆疊在所述第一記憶體區段上。所述第一記憶體區段設置在所述基底與所述第二記憶體區段之間。所述第一記憶體區段包括快閃記憶體單元結構，且所述第二記憶體區段包括可變電阻記憶體單元結構。所述快閃記憶體單元結構包括：至少一個單元串，包括串聯連接到彼此的多個第一記憶體單元；以及位線，位於所述基底上且連接到所述至少一個單元串。所述位線在垂直方向上夾置在所述至少一個單元串與所述第二記憶體區段之間且連接到所述第二記憶體區段。
根據本發明概念的示例性實施例，提供一種如下的半導體裝置。第一記憶體區段及第二記憶體區段在垂直方向上依序堆疊在基底的頂表面上。所述第一記憶體區段包括：電極結構，包括沿所述垂直方向堆疊在所述基底的所述頂表面上的閘極電極； 溝道結構，穿透所述電極結構；以及位元線，位於所述電極結構上且連接到所述溝道結構。所述位線夾置在所述第一記憶體區段的所述電極結構與所述第二記憶體區段之間。所述第二記憶體區段包括連接到所述位元線的可變電阻記憶體單元。
10:第一記憶體區段
20:第二記憶體區段
30:外圍電路區段
30A、30B、30C、30D:側
100:基底
101:下部結構
122:下頂蓋絕緣層
124:上頂蓋絕緣層
126:第一層間介電層
128:第二層間介電層
130:緩衝絕緣層
132:第三層間介電層
134:第四層間介電層
140:絕緣層
150:閘極電極
150a:上單元閘極電極
150b:下單元閘極電極
150g:地選擇閘極電極
150L:閘極電極/最下閘極電極
150s:串選擇閘極電極
150U:閘極電極/最上閘極電極
155:水平絕緣體
158:閘極介電圖案
160:垂直絕緣體
170:掩埋絕緣圖案
180:導電墊
182:分隔絕緣圖案
184:共源極區
190:下接觸件
192:輔助導電線
192a:第一輔助導電線
192b:第二輔助導電線
196:上接觸件
197:上墊接觸件
200:位線
210:上墊線
250:導電線
1000:半導體裝置
BC:掩埋接觸件
BE:底部電極
BEC:底部電極接觸件
BG:後閘極線
BGT:後閘極電晶體
BL、BL0、BL1~BLm-1、BLm:位線
CH:溝道結構
CL1:第一外圍電線
CL2:第二外圍電線
CL3:第三外圍電線
CSL:共源極線
CSP:共源極塞
CSTR:單元串
CSTR1:上串
CSTR2:下串
CT1:第一外圍導電接觸件
CT2:第二外圍導電接觸件
D1:第一方向
D2:第二方向
D3:第三方向
ES:電極結構
GSL:地選擇線
GST:地選擇電晶體
HSP:水平半導體圖案
I-I'、II-II'、III-III'、IV-IV':線
L1:第一導電線
L2:第二導電線
LSP:下半導體圖案
Ma、Mb:磁化方向
MC:記憶體單元
MCT:記憶體單元電晶體
MCT1:上記憶體單元電晶體/記憶體單元電晶體
MCT2:下記憶體單元電晶體/記憶體單元電晶體
MS1:第一磁性結構
MS2:第二磁性結構
PC:下墊接觸件
PCL:下墊線
SE:選擇元件
SP:側絕緣間隔件
SSL:串連接線
SST:串選擇電晶體
TBR:隧道勢壘圖案
TE:頂部電極
USP:上半導體圖案
VMC:可變電阻記憶體單元
VP:垂直圖案
VR:可變電阻元件
VSP1:第一垂直半導體圖案
VSP2:第二垂直半導體圖案
WL0、WL1、WL2、WL3~WLn-2、WLn-1、WLn:字線
通過參照圖式詳細闡述本發明概念的示例性實施例，本發明概念的這些及其他特徵將變得更顯而易見，在圖式中：
圖1示出根據本發明概念示例性實施例的半導體裝置內的配置的簡化剖視圖。
圖2至圖4示出圖1所示第一記憶體區段上的記憶體單元陣列的電路圖。
圖5示出圖1所示第二記憶體區段上的記憶體單元陣列的電路圖。
圖6示出圖1所示第二記憶體區段上的單位記憶體單元的電路圖。
圖7A示出根據本發明概念示例性實施例的半導體裝置內的配置的簡化剖視圖。
圖7B示出圖7A所示半導體裝置內的配置的簡化平面圖。
圖8A示出根據本發明概念示例性實施例的半導體裝置內的配置的簡化剖視圖。
圖8B示出圖8A所示半導體裝置內的配置的簡化平面圖。
圖9示出根據本發明概念示例性實施例的半導體裝置的單元陣列的平面圖。
圖10示出沿圖9所示線I-I'及線II-II'截取的剖視圖。
圖11示出根據本發明概念示例性實施例的半導體裝置的平面圖。
圖12示出沿圖11所示線III-III'及線IV-IV'截取的剖視圖。
圖13示出根據本發明概念示例性實施例的可變電阻記憶體單元的剖視圖。
圖14A及圖14B示出各自示出根據本發明概念示例性實施例的可變電阻元件的實例的剖視圖。
圖15示出根據本發明概念示例性實施例的半導體裝置的單元陣列的剖視圖。
以下將參照圖式詳細闡述本發明概念的示例性實施例。然而，本發明概念可被實施為不同的形式而不應被視為僅限於本文所述實施例。在圖式中，為清晰起見可誇大層及區的厚度。在本說明書全文及所有的圖式中，相同的圖式編號可指代相同的元件。
圖1示出根據本發明概念示例性實施例的半導體裝置內的配置的簡化剖視圖。
參照圖1，半導體裝置1000包括位於基底100上的第一記憶體區段10及第二記憶體區段20。第一記憶體區段10位於基底100與第二記憶體區段20之間。第一記憶體區段10與第二記憶體區段20沿與基底100的頂表面垂直的方向依序堆疊在基底100上。舉例來說，第一記憶體區段10及第二記憶體區段20垂直堆疊在基底100的頂表面上。第一記憶體區段10可包括快閃記憶體單元陣列，且第二記憶體區段20可包括可變電阻記憶體單元結構。舉例來說，第一記憶體區段10可用作主記憶體，且第二記憶體區段20可用作緩衝記憶體。
圖2至圖4示出圖1所示第一記憶體區段上的記憶體單元陣列的電路圖。
參照圖2，在一些實施例中，第一記憶體區段10包括二維反及(NAND)快閃記憶體單元陣列。舉例來說，第一記憶體區段10包括多個單元串CSTR。所述多個單元串CSTR中的每一者包括連接到串選擇線SSL的串選擇電晶體SST、對應地連接到多條字線WL0到WLn(其中n是自然數)的多個記憶體單元電晶體MCT、以及連接到地選擇線GSL的地選擇電晶體GST。串選擇電晶體SST連接到多條位線BL0到BLm(其中m是自然數)中的一者，且地選擇電晶體GST連接到共源極線CSL。位線BL0到BLm在第一方向D1上延伸，且串選擇線SSL、字線WL0到WLn及地選擇線GSL在與第一方向D1交叉的第二方向D2上延伸。第一方向D1與第二方向D2可平行於圖1所示基底100的頂表面。
圖1所示基底100上具有串選擇線SSL、字線WL0到WLn及地選擇線GSL。串選擇線SSL、字線WL0到WLn及地選擇線GSL可分別用作串選擇電晶體SST的閘極電極、記憶體單元電晶體MCT的閘極電極及地選擇電晶體GST的閘極電極。記憶體單元電晶體MCT中的每一者可包括資料儲存元件。
參照圖3，在一些實施例中，第一記憶體區段10包括三維反及快閃記憶體單元陣列。舉例來說，第一記憶體區段10包括共源極線CSL、多條位線BL以及位於共源極線CSL與位線BL之間的多個單元串CSTR。
共源極線CSL可為設置在圖1所示基底100上的導電薄層或形成在圖1所示基底100中的雜質區。位線BL可為設置在圖1所示基底100上且沿第三方向D3與基底100間隔開的導電圖案(例如，金屬線)，第三方向D3垂直於基底100的頂表面。第三方向D3可被稱為“垂直方向”或“垂直地”。位線BL可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。單元串CSTR並聯連接到位線BL中的一者。單元串CSTR共同連接到共源極線CSL。在一些實施例中，可提供以二維方式排列在基底100上的多條共源極線CSL。多條共源極線CSL可被供應相同的電壓或被彼此單獨地進行電控制。
單元串CSTR中的每一者包括連接到共源極線CSL的地選擇電晶體GST、連接到位線BL的串選擇電晶體SST以及位於地選擇電晶體GST與串選擇電晶體SST之間的多個記憶體單元電 晶體MCT。地選擇電晶體GST、串選擇電晶體SST及記憶體單元電晶體MCT可串聯連接到彼此。
共源極線CSL可共同連接到各個地選擇電晶體GST的源極。在共源極線CSL與位線BL之間可設置地選擇線GSL、多條字線WL1到WL3及串選擇線SSL，地選擇線GSL、所述多條字線WL1到WL3及串選擇線SSL可分別用作地選擇電晶體GST的閘極電極、記憶體單元電晶體MCT的閘極電極及串選擇電晶體SST的閘極電極。地選擇線GSL、多條字線WL0到WL3及串選擇線SSL可沿第三方向D3依序堆疊在基底100的頂表面上。記憶體單元電晶體MCT中的每一者可包括資料儲存元件。
參照圖4，在一些實施例中，第一記憶體區段10包括三維反及快閃記憶體單元陣列。舉例來說，第一記憶體區段10包括共源極線CSL、位線BL以及位於共源極線CSL與位元線BL之間的單元串CSTR。共源極線CSL可為設置在圖1所示基底100上的導電薄層(或導電圖案)，且位元線BL可為設置在圖1所示基底100上的導電圖案(例如，金屬線)。共源極線CSL與位線BL可沿與圖1所示基底100的頂表面垂直的方向與基底100間隔開。
單元串CSTR位於共源極線CSL與圖1所示基底100之間以及位線BL與圖1所示基底100之間。單元串CSTR包括連接到位線BL的上串CSTR1及連接到共源極線CSL的下串CSTR2。上串CSTR1通過後閘極電晶體BGT連接到下串CSTR2。後閘極電晶體BGT是通過設置在圖1所示基底100上的後閘極線BG來 控制的。上串CSTR1包括連接到位線BL的串選擇電晶體SST以及位於串選擇電晶體SST與後閘極電晶體BGT之間的多個上記憶體單元電晶體MCT1。串選擇電晶體SST與上記憶體單元電晶體MCT1串聯連接到彼此。下串CSTR2包括連接到共源極線CSL的地選擇電晶體GST以及位於地選擇電晶體GST與後閘極電晶體BGT之間的多個下記憶體單元電晶體MCT2。地選擇電晶體GST與下記憶體單元電晶體MCT2串聯連接到彼此。上記憶體單元電晶體MCT1及下記憶體單元電晶體MCT2中的每一者可包括資料儲存元件。
圖5示出圖1所示第二記憶體區段上的記憶體單元陣列的電路圖，且圖6示出圖1所示第二記憶體區段上的單位記憶體單元的電路圖。
參照圖5，第二記憶體區段20包括可變電阻記憶體單元陣列。可變電阻記憶體單元陣列可包括磁性隨機存取記憶體單元陣列、相變隨機存取記憶體單元陣列或電阻式隨機存取記憶體單元陣列。舉例來說，第二記憶體區段20包括多條第一導電線L1、與第一導電線L1交叉的多條第二導電線L2以及在平面圖中位於第一導電線L1與第二導電線L2之間的交叉部位處的多個記憶體單元MC。圖1所示基底100上具有第一導電線L1，各第一導電線L1在第一方向D1上延伸且在第二方向D2上彼此間隔開。第一導電線L1上具有第二導電線L2，各第二導電線L2在第二方向上延伸且在第一方向D1上彼此間隔開。第二導電線L2可相對於 圖1所示基底100高於第一導電線L1。記憶體單元MC中的每一者在平面圖中位於第一導電線L1中的一者與第二導電線L2中的一者之間的交叉部位處，且可連接到第一導電線L1及第二導電線L2中的一者。
第一導電線L1可對應於參照圖2至圖4論述的位線BL0到BLm以及位線BL。舉例來說，第一導電線L1可為參照圖2論述的位線BL0到BLm。在這種情形中，記憶體單元MC在平面圖中可對應地設置在第二導電線L2與位線BL0到BLm之間的交叉部位處，且記憶體單元MC中的每一者可連接到位線BL0到BLm中的一者及第二導電線L2中的一者。作為另外一種選擇，第一導電線L1可為參照圖3論述的位線BL。在這種情形中，記憶體單元MC在平面圖中可對應地設置在第二導電線L2與位線BL之間的交叉部位處，且記憶體單元MC中的每一者可連接到位線BL中的一者及第二導電線L2中的一者。作為另外一種選擇，第一導電線L1中的一者可為參照圖4論述的位線BL。在這種情形中，記憶體單元MC在平面圖中可對應地設置在第二導電線L2與位線BL之間的交叉部位處，且記憶體單元MC中的每一者可連接到所述多條位線BL中的一者及第二導電線L2中的一者。由此，第一記憶體區段10與第二記憶體區段20可共用位線BL0到BLm及位線BL。
參照圖6，記憶體單元MC中的每一者包括可變電阻元件VR及選擇元件SE。可變電阻元件VR與選擇元件SE彼此串聯連接在第一導電線L1中的一者與第二導電線L2中的一者之間。舉 例來說，可變電阻元件VR連接在選擇元件SE與各第二導電線L2中的所述一者之間，且選擇元件SE連接在可變電阻元件VR與各第一導電線L1中的所述一者之間，但本發明概念並非僅限於此。舉例來說，可變電阻元件VR可連接在選擇元件SE與各第一導電線L1中的一者之間，且選擇元件SE可連接在可變電阻元件VR與各第二導電線L2中的一者之間。
可變電阻元件VR可包括資料儲存元件。當被供應電脈衝時，可變電阻元件VR可在兩種電阻狀態之間進行切換。可變電阻元件VR可被形成為具有薄膜結構，所述薄膜結構的電阻通過流過可變電阻元件VR的電流的自旋轉移現象而改變。可變電阻元件VR可包括被配置成表現出磁阻性質的薄膜結構，且可包含至少一種鐵磁材料或至少一種反鐵磁材料。
選擇元件SE可被配置成選擇性地控制流過可變電阻元件VR的電流。舉例來說，選擇元件SE可被配置成表現出非線性I-V曲線或整流特性(rectifying characteristic)，且因此流過記憶體單元MC中的每一者的電流可被控制成具有單向性質(unidirectional property)。作為另外一種選擇，選擇元件SE可包括表現出根據所施加的電壓而變化的電阻性質的非線性電阻器。舉例來說，當電阻器的電阻與所施加的電壓成反比時，處於相對較高的電壓的所選擇的單元可處於較低的電阻狀態以允許電流流過所選擇的單元，而處於相對較低的電壓的未被選擇的單元可處於高電阻狀態以防止電流流過未被選擇的單元。舉例來說，選擇 元件SE可為以表現出非線性I-V曲線(例如，S型I-V曲線)的閥值切換為基礎的裝置。選擇元件SE可為表現出雙向特性的雙向閥值開關(Ovonic Threshold Switch，OTS)裝置。
返回參照圖5，儘管圖中未示出，然而第二記憶體區段20可包括設置在第二導電線L2上的多條第三導電線、以及在平面圖中設置在第二導電線L2與第三導電線之間對應的交叉部位處的其他記憶體單元。在這種情形中，第二記憶體區段20可具有交叉點單元陣列結構，在交叉點單元陣列結構中記憶體單元MC沿第一方向D1到第三方向D3以三維方式排列。
圖7A示出根據本發明概念示例性實施例的半導體裝置內的配置的簡化剖視圖。圖7B示出圖7A所示半導體裝置內的配置的簡化平面圖。
參照圖7A與圖7B，半導體裝置1000包括第一記憶體區段10及第二記憶體區段20，且更包括位於基底100與第一記憶體區段10之間的外圍電路區段30。外圍電路區段30、第一記憶體區段10及第二記憶體區段20沿與基底100的頂表面垂直的方向依序堆疊在基底100的頂表面上。
第一記憶體區段10可包括以二維方式或三維方式排列在基底100上的多個第一記憶體單元。第一記憶體單元可對應於參照圖2至圖4論述的記憶體單元電晶體MCT、MCT1及MCT2。第二記憶體區段20可包括以二維方式或三維方式排列在基底100上的多個第二記憶體單元。第二記憶體單元可對應於參照圖5論 述的記憶體單元MC。舉例來說，第二記憶體單元可各自包括可變電阻元件VR及選擇元件SE。
外圍電路區段30可包括用於操作第一記憶體區段10的第一記憶體單元的記憶體控制器。記憶體控制器可包括列解碼器(row decoder)、頁緩衝器、輸入/輸出(input/output，I/O)緩衝器、控制邏輯、緩衝隨機存取記憶體(buffer RAM)等。緩衝隨機存取記憶體可包括例如動態隨機存取記憶體(DRAM)裝置或靜態隨機存取記憶體(SRAM)裝置等揮發性記憶體裝置。外圍電路區段30更可包括用於操作第二記憶體區段20的第二記憶體單元的其他記憶體控制器。
圖8A示出根據本發明概念示例性實施例的半導體裝置內的配置的簡化剖視圖。圖8B示出圖8A所示半導體裝置內的配置的簡化平面圖。以下半導體裝置相似於參照圖7A及圖7B論述的半導體裝置，且因此為使說明簡潔起見，以下將闡述各半導體裝置之間的主要差異。
參照圖8A及圖8B，半導體裝置1000包括第一記憶體區段10及第二記憶體區段20，且更包括位於第一記憶體區段10的至少一側上的外圍電路區段30。第一記憶體區段10與外圍電路區段30並排地設置在基底100上。外圍電路區段30鄰近第一記憶體區段10的僅一側(30A)設置，鄰近第一記憶體區段10的兩側(30A、30B)設置，鄰近第一記憶體區段10的三個側(30A、30B及30C)設置，或環繞第一記憶體區段10的四個側(30A、30B、 30C及30D)設置。根據本實施例，除了外圍電路區段30的相對排列之外，外圍電路區段30可被配置成實質上相同於參照圖7A及圖7B論述的外圍電路區段30。
圖9示出根據本發明概念示例性實施例的半導體裝置的單元陣列的平面圖。圖10示出沿圖9所示線I-I'及線II-II'截取的剖視圖。
參照圖9及圖10，第一記憶體區段10與第二記憶體區段20垂直堆疊在下部結構101上。在一些實施例中，下部結構101可包括參照圖7A及圖7B論述的基底100及外圍電路區段30。在此種情形中，下部結構101更可包括位於外圍電路區段30與第一記憶體區段10之間的半導體層，且第一記憶體區段10及第二記憶體區段20可設置在半導體層上。在其他實施例中，下部結構101可包括參照圖8A及圖8B論述的基底100及外圍電路區段30。在這種情形中，第一記憶體區段10及第二記憶體區段20可直接設置在基底100上。
第一記憶體區段10可包括設置在下部結構101上的三維反及快閃記憶體單元結構。舉例來說，電極結構ES位於下部結構101上。電極結構ES包括依序堆疊在下部結構101上的多個閘極電極150L、150及150U、以及位於閘極電極150L、150及150U之間的多個絕緣層140。閘極電極150L、150及150U與絕緣層140交替地及重複地堆疊在下部結構101上。絕緣層140可使閘極電極150L、150及150U彼此電絕緣。閘極電極150L、150、及150U 中的最上閘極電極150U包括在水平方向上彼此間隔開的兩個最上閘極電極。最上閘極電極150U中的所述兩個最上閘極電極通過位於其之間且在第二方向D2上延伸的分隔絕緣圖案182而彼此隔開。在下部結構101與閘極電極150L、150及150U中的最下閘極電極150L之間夾置有緩衝絕緣層130。
各絕緣層140可具有實質上相同的厚度，或者絕緣層140中的至少一者可比其他的絕緣層140薄。緩衝絕緣層130可比絕緣層140薄。絕緣層140可包含氧化矽層或低介電常數介電層，且緩衝絕緣層130可包含絕緣材料(例如，氧化矽層)。閘極電極150L、150及150U可包含金屬或金屬氮化物。分隔絕緣圖案182可包含絕緣材料(例如，氧化矽層)。
下部結構101上具有穿透電極結構ES的多個垂直圖案VP。垂直圖案VP中的每一者穿透電極結構ES且接觸下部結構101。當下部結構101包括參照圖7A及圖7B論述的基底100及外圍電路區段30時，垂直圖案VP中的每一者穿透電極結構ES且接觸下部結構101的半導體層。當下部結構101包括參照圖8A及圖8B論述的基底100及外圍電路區段30時，垂直圖案VP中的每一者穿透電極結構ES且接觸基底100。當在平面圖中觀察時，垂直圖案VP沿第二方向D2以之字形方式排列。
垂直圖案VP中的每一者包括從下部結構101向上突出的溝道結構CH。溝道結構CH可包括多個溝道結構。舉例來說，溝道結構CH包括下半導體圖案LSP及上半導體圖案USP，下半導 體圖案LSP穿透電極結構ES的下部部分且連接到下部結構101(例如，下部結構101的半導體層或基底100)，上半導體圖案USP穿透電極結構ES的上部部分且連接到下半導體圖案LSP。上半導體圖案USP具有與下半導體圖案LSP接觸的閉合底端(closed bottom end)。上半導體圖案USP可具有空心管形狀或通心粉形狀。上半導體圖案USP可為摻雜有雜質的半導體或未摻雜有雜質的本征半導體。下半導體圖案LSP可包含導電性與下部結構101的半導體層(或基底100)的導電性相同的半導體材料。下半導體圖案LSP可具有從下部結構101突出的柱形狀。最下閘極電極150L與下半導體圖案LSP相鄰，且其他閘極電極150及150U與上半導體圖案USP相鄰。
垂直圖案VP中的每一者包括對上半導體圖案USP內部進行填充的掩埋絕緣圖案170以及位於上半導體圖案USP與電極結構ES之間的垂直絕緣體160。掩埋絕緣圖案170可包含例如氧化矽。垂直絕緣體160可具有通心粉形狀或頂端及底端敞開的管形狀。垂直絕緣體160具有與下半導體圖案LSP接觸的底表面。
垂直絕緣體160可包括由快閃記憶體裝置構成的記憶體元件。儘管圖中未示出，然而垂直絕緣體160可包括快閃記憶體裝置的電荷存儲層。垂直絕緣體160可包括依序堆疊的電荷存儲層與隧道絕緣層。隧道絕緣層可直接接觸上半導體圖案USP，且電荷存儲層可夾置在隧道絕緣層與閘極電極150及150U之間。在一些實施例中，垂直絕緣體160更可包括位於電荷存儲層與閘極 電極150及150U之間的阻擋絕緣層。電荷存儲層可包含至少一個氮化矽層及至少一個氮氧化矽層。隧道絕緣層可包含帶隙比電荷存儲層的帶隙大的材料。舉例來說，隧道絕緣層可包含氧化矽層。阻擋絕緣層可包含帶隙比電荷存儲層的帶隙大的材料。舉例來說，阻擋絕緣層可包含氧化矽層、氮化矽層或氮氧化矽層。
在下半導體圖案LSP與最下閘極電極150L之間設置有閘極介電圖案158。閘極介電圖案158可包含例如氧化矽層。
多個水平絕緣體155位於閘極電極150L、150及150U中的每一者的頂表面及底表面上。水平絕緣體155中的每一者在垂直絕緣體160與閘極電極150及150U中的每一者之間或者在閘極介電圖案158與最下閘極電極150L之間延伸。水平絕緣體155可包括由多個薄層構成的單個薄層。在一些實施例中，水平絕緣體155可各自包括電荷捕獲型快閃記憶體電晶體的阻擋絕緣層。
多個導電墊180對應地設置在垂直圖案VP上。導電墊180中的每一者可連接到溝道結構CH。導電墊180可包含摻雜有雜質的半導體材料或包含導電材料。
電極結構ES設置在多個共源極區184中的兩個相鄰的共源極區之間。共源極區184在下部結構101(例如，下部結構101的半導體層或基底100)中位元於電極結構ES的相對兩側上，且在第二方向D2上延伸。多個側絕緣間隔件SP對應地設置在電極結構ES的相對的兩個側表面上。側絕緣間隔件SP可包含例如氮化矽。多個共源極塞CSP對應地設置在電極結構ES的相對兩側 上且對應地耦合到共源極區184。共源極塞CSP在第二方向D2上延伸且跨越電極結構ES在第一方向D1上彼此間隔開。側絕緣間隔件SP中的每一者夾置在電極結構ES與共源極塞CSP中的一者之間。共源極塞CSP可包含導電材料。
上頂蓋絕緣層124設置在電極結構ES上並覆蓋電極結構ES的頂表面及導電墊180的頂表面。上頂蓋絕緣層124具有與共源極塞CSP的頂表面實質上共面的頂表面。第一層間介電層126設置在上頂蓋絕緣層124上並覆蓋共源極塞CSP的頂表面。上頂蓋絕緣層124可包含絕緣材料(例如，氧化矽)。第一層間介電層126可包含絕緣材料(例如，氧化矽)。
多個下接觸件190對應地設置在導電墊180上。下接觸件190中的每一者穿透第一層間介電層126及上頂蓋絕緣層124以連接到導電墊180中的對應一個導電墊180。下接觸件190可包含導電材料。
多條輔助導電線192設置在第一層間介電層126上。輔助導電線192可沿第一方向D1及第二方向D2排列在第一層間介電層126上。輔助導電線192可各自具有在第一方向D1上具有縱向軸線的條形狀。輔助導電線192包括多條第一輔助導電線192a及多條第二輔助導電線192b。在電極結構ES上，第一輔助導電線192a中的每一者跨越共源極塞CSP(或共源極區184)中的對應一者，且第二輔助導電線192b中的每一者跨越分隔絕緣圖案182。
輔助導電線192可通過下接觸件190連接到垂直圖案VP。第一輔助導電線192a中的每一者可將電極結構ES的垂直圖案VP中的對應一個垂直圖案VP電連接到相鄰電極結構的垂直圖案中的對應一個垂直圖案。儘管圖中未示出，然而相鄰電極結構可跨越共源極塞CSP中的一者而與電極結構ES間隔開。第二輔助導電線192b中的每一者可將垂直圖案VP中的兩個垂直圖案電連接到彼此。所述兩個垂直圖案跨越分隔絕緣圖案182而彼此間隔開，並分別穿透最上閘極電極150U中的兩個最上閘極電極。輔助導電線192可包含導電材料。第一層間介電層126上設置有第二層間介電層128，第二層間介電層128覆蓋輔助導電線192。第二層間介電層128可包含絕緣材料(例如，氧化矽)。
多條位線200設置在第二層間介電層128上。位線200在第一方向D1上延伸且可在第二方向D2上彼此間隔開。位線200可通過上接觸件196連接到輔助導電線192。舉例來說，上接觸件196對應地設置在輔助導電線192上。上接觸件196中的每一者穿透第二層間介電層128的至少一部分以連接到輔助導電線192中的對應一條輔助導電線192。上接觸件196中的每一者連接到位線200中的對應一條位線200。上接觸件196可包含導電材料。位線200可包含導電材料。第二層間介電層128上設置有第三層間介電層132，第三層間介電層132覆蓋位線200。第三層間介電層132可具有與位線200的頂表面實質上共面的頂表面。第三層間介電層132可包含絕緣材料(例如，氧化矽)。
第二記憶體區段20可包括可變電阻記憶體單元結構。舉例來說，第二記憶體區段20包括設置在第三層間介電層132上的多個可變電阻記憶體單元VMC。可變電阻記憶體單元VMC沿第一方向D1及第二方向D2以二維方式排列在電極結構ES上，但本發明概念並非僅限於此。當在平面圖中觀察時，可變電阻記憶體單元VMC可採用各種構型排列在電極結構ES上。可變電阻記憶體單元VMC中的每一者可連接到位線200中的對應一條位線200。第二記憶體區段20可與第一記憶體區段10共用位線200。第二記憶體區段20可包括設置在第三層間介電層132上並覆蓋可變電阻記憶體單元VMC的第四層間介電層134。第四層間介電層134可具有與可變電阻記憶體單元VMC的頂表面實質上共面的頂表面。第四層間介電層134可包含絕緣材料(例如，氧化矽)。可變電阻記憶體單元VMC將在以下參照圖13、圖14A及圖14B進一步詳細地論述。
第二記憶體區段20可包括設置在第四層間介電層134上的多條導電線250。導電線250在第二方向D2上延伸且在第一方向D1上彼此間隔開。導電線250跨越位線200。可變電阻記憶體單元VMC在平面圖中對應地設置在位線200與導電線250之間的交叉部位處。排列在第二方向D2上的可變電阻記憶體單元VMC對應地連接到位線200，且共同連接到導電線250中的對應一條導電線250。導電線250可包含導電材料。儘管圖中未示出，然而第二記憶體區段20更可包括位於導電線250上且跨越導電線250伸 展的其他導電線、以及在平面圖中可對應地設置在導電線250與所述其他導電線之間的交叉部位處的其他可變記憶體單元。在這種情形中，第二記憶體區段20可具有交叉點單元陣列結構，在交叉點單元陣列結構中可變電阻記憶體單元VMC及其他可變電阻記憶體單元沿第一方向D1到第三方向D3以三維方式排列。
圖11示出根據本發明概念示例性實施例的半導體裝置的平面圖。圖12示出沿圖11所示線III-III'及線IV-IV'截取的剖視圖。為使說明簡潔起見，可省略與參照圖9及圖10論述的半導體裝置的技術特徵相同的技術特徵。
參照圖11及圖12，第一記憶體區段10的電極結構ES在第二方向D2上延伸，且在其端部部分處具有階梯式結構。舉例來說，閘極電極150L、150、及150U中的每一者在第二方向D2上延伸，且具有不被閘極電極150L、150、及150U中罩覆在其上面的一者覆蓋的被暴露端部部分。
下頂蓋絕緣層122設置在下部結構101上。下頂蓋絕緣層122覆蓋電極結構ES的階梯狀端部部分。下頂蓋絕緣層122具有與電極結構ES的頂表面實質上共面的頂表面。舉例來說，下頂蓋絕緣層122的頂表面與電極結構ES中的多個絕緣層140中的最上絕緣層的頂表面實質上共面。上頂蓋絕緣層124以及第一層間介電層到第四層間介電層126、128、132及134沿下頂蓋絕緣層122的頂表面延伸。下頂蓋絕緣層122可包含絕緣材料(例如，氧化矽)。
第一記憶體區段10包括多個下墊接觸件PC及多條下墊線PCL。下墊接觸件PC對應地設置在閘極電極150L、150及150U的端部部分上。下墊接觸件PC可電連接到閘極電極150L、150及150U。下墊接觸件PC中的每一者穿透第一層間介電層126、上頂蓋絕緣層124及下頂蓋絕緣層122的至少一部分，且接觸閘極電極150L、150及150U的端部部分中的對應一個端部部分。下墊接觸件PC的頂表面及下接觸件190的頂表面與第一層間介電層126的頂表面實質上共面。下墊接觸件PC可包含導電材料。
下墊線PCL設置在第一層間介電層126上。下墊線PCL對應地連接到下墊接觸件PC。下墊線PCL可通過下墊接觸件PC連接到閘極電極150L、150及150U。下墊線PCL在第一方向D1上延伸，且在第二方向D2上彼此間隔開。下墊線PCL及輔助導電線192相對於下部結構101的底表面位於實質上相同的高度處。下墊線PCL可包含與輔助導電線192的材料相同的材料。第二層間介電層128覆蓋下墊線PCL及輔助導電線192。
第一記憶體區段10包括設置在第二層間介電層128上的多條上墊線210、以及對應地連接到上墊線210的多個上墊接觸件197。上墊線210在第二方向D2上延伸且在第一方向D1上彼此間隔開。上墊線210可分別連接到最上閘極電極150U中的兩個最上閘極電極。上墊線210中的每一者可通過上墊接觸件197中的對應一個上墊接觸件197連接到最上閘極電極150U的兩個最上閘極電極中的對應一個最上閘極電極。上墊接觸件197穿透第二層 間介電層128的至少一部分以連接到下墊線PCL中的對應一條下墊線PCL。上墊接觸件197中的每一者連接到上墊線210中的對應一條上墊線210。上墊接觸件197可相對於下部結構101的底表面位於與參照圖9及圖10論述的上接觸件196的高度實質上相同的高度處。舉例來說，上墊接觸件197中的每一者可具有與第二層間介電層128的頂表面實質上共面的頂表面，且上接觸件196中的每一者可具有與第二層間介電層128的頂表面實質上共面的頂表面。上墊接觸件197可包含與上接觸件196的材料相同的材料。上墊線210及位線200相對於下部結構101的底表面設置在實質上相同的水平高度處，且可包含彼此相同的材料。位線200及上墊線210穿透第三層間介電層132。第三層間介電層132的頂表面與位線200的頂表面及上墊線210的頂表面實質上共面。第四層間介電層134覆蓋位線200的頂表面及上墊線210的頂表面。
儘管圖中未示出，然而閘極電極150L、150及150U可通過下墊接觸件PC、下墊線PCL、上墊接觸件197及上墊線210連接到參照圖7A、圖7B、圖8A及圖8B論述的外圍電路區段30的列解碼器(row decoder)。位元線200可連接到外圍電路區段30的頁緩衝器。
掩埋接觸件BC設置在下部結構101上。掩埋接觸件BC設置在第一記憶體區段10的電極結構ES的一側上，並穿透下頂蓋絕緣層122、上頂蓋絕緣層124及第一層間介電層126。掩埋接觸件BC可連接到參照圖7A、圖7B、圖8A及圖8B論述的外圍 電路區段30。掩埋接觸件BC可為彼此連接的多個導電接觸件中的單個導電接觸件。掩埋接觸件BC的頂表面相對於下部結構101的底表面處於與下墊接觸件PC的頂表面的高度及下接觸件190的頂表面的高度實質上相同的高度處。第一層間介電層126的頂表面可與掩埋接觸件BC的頂表面、下墊接觸件PC的頂表面及下接觸件190的頂表面實質上共面。掩埋接觸件BC可包含導電材料。
第一層間介電層126上設置有連接到掩埋接觸件BC的第一外圍電線CL1。第一外圍電線CL1相對於下部結構101的底表面位於與下墊線PCL的高度及輔助導電線192的高度實質上相同的高度處。第一外圍電線CL1可包含與下墊線PCL的材料及輔助導電線192的材料相同的材料。第二層間介電層128覆蓋第一外圍電線CL1。第一外圍導電接觸件CT1穿透第二層間介電層128的至少一部分以連接到第一外圍電線CL1。第一外圍導電接觸件CT1相對於下部結構101的底表面位於與上墊接觸件197的高度及上接觸件196的高度實質上相同的高度處。第一外圍導電接觸件CT1可包含與上墊接觸件197的材料及上接觸件196的材料相同的材料(進一步參見圖10)。
第二層間介電層128上設置有連接到第一外圍導電接觸件CT1的第二外圍電線CL2。第二外圍電線CL2相對於下部結構101的底表面位於與位線200的高度及上墊線210的高度實質上相同的高度處。第二外圍電線CL2可包含與位線200的材料及上墊線210的材料相同的材料。第二外圍電線CL2穿透第三層間介電 層132以連接到第一外圍導電接觸件CT1。舉例來說，第三層間介電層132環繞第二外圍電線CL2。第二外圍電線CL2具有與位線200的頂表面、上墊線210的頂表面及第三層間介電層132的頂表面實質上共面的頂表面。第四層間介電層134覆蓋第二外圍電線CL2的頂表面。
第二外圍導電接觸件CT2穿透第四層間介電層134以連接到第二外圍電線CL2。第二外圍導電接觸件CT2相對於下部結構101的底表面位於與第二記憶體區段20的可變電阻記憶體單元VMC的高度實質上相同的高度處。第四層間介電層134上設置有連接到第二外圍導電接觸件CT2的第三外圍電線CL3。第三外圍電線CL3相對於下部結構101的底表面位於與第二記憶體區段20的導電線250的高度實質上相同的高度處。第三外圍電線CL3與第二外圍導電接觸件CT2可包含彼此相同的材料(例如，銅)。第三外圍電線CL3與第二外圍導電接觸件CT2彼此接觸而之間不存在中間層。
在下文中參照圖13、圖14A及圖14B詳細論述可變電阻記憶體單元VMC。圖13示出根據本發明概念示例性實施例的可變電阻記憶體單元的剖視圖。圖14A及圖14B示出各自示出根據本發明概念示例性實施例的可變電阻元件的實例的剖視圖。
如參照圖9及圖10論述，可變電阻記憶體單元VMC中的每一者設置在位線200中的一者與導電線250中的一者之間且連接到位線200中的所述一者與導電線250中的所述一者。
參照圖13，可變電阻記憶體單元VMC中的每一者包括可變電阻元件VR及選擇元件SE。可變電阻元件VR與選擇元件SE在位線200中的一者與導電線250中的一者之間彼此串聯連接。可變電阻記憶體單元VMC中的每一者包括與位線200中的所述一者相鄰的底部電極BE以及與導電線250中的所述一者相鄰的頂部電極TE。可變電阻記憶體單元VMC中的每一者更包括位於位線200中的所述一者與底部電極BE之間的底部電極接觸件BEC。選擇元件SE跨越可變電阻元件VR與頂部電極TE間隔開。可變電阻元件VR跨越選擇元件SE與底部電極BE間隔開。在其他實施例中，與圖13所示不同，選擇元件SE可跨越可變電阻元件VR與底部電極BE間隔開，且可變電阻元件VR可跨越選擇元件SE與頂部電極TE間隔開。頂部電極TE、底部電極BE及底部電極接觸件BEC可包含金屬或導電金屬氮化物。
舉例來說，選擇元件SE可包括表現出整流性質的二極體(例如，矽二極體或氧化物二極體)。在這種情形中，選擇元件SE可包括矽二極體或氧化物二極體，在矽二極體中，p型Si與n型Si結合在一起，在氧化物二極體中，p型NiOx與n型TiOx或p型CuOx與n型TiOx結合在一起。在其他實施例中，選擇元件SE可包含氧化物材料(例如，ZnOx、MgOx或AlOx)，所述氧化物材料在特定電壓或低於特定電壓時具有高電阻以防止電流流動且在所述特定電壓或高於所述特定電壓時具有低電阻以允許電流流動。在某些實施例中，選擇元件SE可為表現出雙向特性的雙向閥 值開關(OTS)裝置。在這種情形中，選擇元件SE可包含呈實質非晶狀態的硫屬化物材料。在本說明中，實質非晶狀態不需要排除局部晶體晶粒邊界(locally crystalline grain boundary)或局部晶體部分(locally crystalline portion)的存在。硫屬化物材料可包含具有以下元素的化合物：作為硫屬元素的Te及Se中的一者或多者以及Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、及P中的一者或多者。舉例來說，硫屬化物材料可包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、或GeAsBiSe。
參照圖14A及圖14B，可變電阻元件VR包括第一磁性結構MS1、第二磁性結構MS2及位元於第一磁性結構MS1與第二磁性結構MS2之間的隧道勢壘圖案TBR。第一磁性結構MS1可包括磁化方向Ma被固定在一個方向上的參考層，且第二磁性結構MS2可包括自由層，自由層的磁化方向Mb可切換成與參考層的磁化方向Ma平行或反平行。與圖14A及圖14B所示不同，第一磁性結構MS1可包括自由層，且第二磁性結構MS2可包括參考層。
參照圖14A，可變電阻元件VR是具有水平(或縱向)磁化的磁性隧道結圖案。在這種情形中，參考層及自由層的磁化方 向Ma及Mb實質上平行於隧道勢壘圖案TBR與第一磁性結構MS1之間的介面。舉例來說，參考層及自由層可各自包含鐵磁材料。參考層還可包含對鐵磁材料的磁化方向進行固定的反鐵磁材料。
參照圖14B，可變電阻元件VR是具有垂直磁化的磁性隧道結圖案。在這種情形中，參考層的磁化方向Ma及自由層的磁化方向Mb可實質上垂直於隧道勢壘圖案TBR與第一磁性結構MS1之間的介面。舉例來說，參考層及自由層可各自包含以下中的一者或多者：垂直磁性材料(例如，CoFeTb、CoFeGd、CoFeDy)、具有L10結構的垂直磁性材料、為密排六方(hexagonal close packed，HCP)晶格結構的CoPt、及垂直磁性結構。具有L10結構的垂直磁性材料可包括以下中的一者或多者：為L10結構的FePt、為L10--結構的FePd、為L10結構的CoPd及為L10結構的CoPt。垂直磁化結構可包括交替地及重複地堆疊的磁性層與非磁性層。舉例來說，垂直磁化結構可包含(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n或(CoCr/Pd)n(其中n是堆疊數目)。在本文中，參考層可具有比自由層的厚度大的厚度或者具有比自由層的矯頑力(coercive force)大的矯頑力。
圖15示出根據本發明概念示例性實施例的半導體裝置的單元陣列的剖視圖。相同的圖式編號用於指代與參考圖9及圖10論述的半導體裝置的單元陣列的元件相同的元件，且為使說明簡潔起見，將主要闡述其不同之處。
參照圖15，第一記憶體區段10包括設置在下部結構101 上的三維反及快閃記憶體單元結構。舉例來說，位元線200設置在下部結構101上，且電極結構ES設置在下部結構101與位元線200之間。共源極線CSL設置在電極結構ES的高度與位元線200的高度之間的高度處。垂直圖案VP穿透電極結構ES且將位元線200電連接到共源極線CSL。
電極結構ES包括依序堆疊在下部結構101上的多個上單元閘極電極150a及依序堆疊在下部結構101上的多個下單元閘極電極150b。電極結構ES更包括設置在上單元閘極電極150a及下單元閘極電極150b上的多個選擇閘極電極。選擇閘極電極可包括串選擇閘極電極150s及地選擇閘極電極150g，串選擇閘極電極150s位於位元線200與上單元閘極電極150a之間，地選擇閘極電極150g位於共源極線CSL與下單元閘極電極150b之間。串選擇閘極電極150s與地選擇閘極電極150g水平間隔開。上單元閘極電極150a位於下部結構101與串選擇閘極電極150s之間。下單元閘極電極150b位於下部結構101與地選擇閘極電極150g之間。上單元閘極電極150a可與下單元閘極電極150b水平間隔開。
垂直圖案VP包括第一垂直半導體圖案VSP1、第二垂直半導體圖案VSP2及水平半導體圖案HSP。第一垂直半導體圖案VSP1穿透電極結構ES的串選擇閘極電極150s及上單元閘極電極150a。第二垂直半導體圖案VSP2穿透電極結構ES的地選擇閘極電極150g及下單元閘極電極150b。水平半導體圖案HSP位於電極結構ES下方且將第一垂直半導體圖案VSP1連接到第二垂直半 導體圖案VSP2。第二垂直半導體圖案VSP2連接到共源極線CSL，且第一垂直半導體圖案VSP1連接到位線200。水平半導體圖案HSP設置在下部結構101與電極結構ES之間，將第一垂直半導體圖案VSP1與第二垂直半導體圖案VSP2連接到彼此。第二垂直半導體圖案VSP2穿透下單元閘極電極150b及地選擇閘極電極150g以連接到共源極線CSL，且第一垂直半導體圖案VSP1穿透上單元閘極電極150a及串選擇閘極電極150s以連接到位線200。水平半導體圖案HSP從上單元閘極電極150a下方延伸到下單元閘極電極150b下方，從而將第一垂直半導體圖案VSP1連接到第二垂直半導體圖案VSP2。
垂直絕緣體160夾置在電極結構ES與垂直圖案VP之間。垂直絕緣體160在垂直圖案VP與下部結構101之間延伸。垂直絕緣體160可包括依序覆蓋垂直圖案VP的外表面的隧道絕緣層、電荷存儲層及阻擋絕緣層。
導電墊180可對應地設置在第一垂直半導體圖案VSP1及第二垂直半導體圖案VSP2上。導電墊180可連接到垂直圖案VP。儘管圖中未示出，然而下部結構101中可設置有參照圖4論述的後閘極電晶體BGT，後閘極電晶體BGT選擇性地控制流過垂直圖案VP的水平半導體圖案HSP的電流。
下部結構101上設置有第一層間介電層126，第一層間介電層126覆蓋電極結構ES。第二層間介電層128設置在第一層間介電層126上。共源極線CSL設置在第二層間介電層128中且連 接到與第二垂直半導體圖案VSP2連接的導電墊180中的一者。共源極線CSL可通過導電墊180中的所述一者連接到第二垂直半導體圖案VSP2。
位線200設置在第二層間介電層128上。位線200通過上接觸件196連接到與第一垂直半導體圖案VSP1連接的導電墊180。上接觸件196穿透第二層間介電層128以連接到位線200。位線200通過上接觸件196及導電墊180連接到第一垂直半導體圖案VSP1。第二層間介電層128上設置有環繞位線200的第三層間介電層132。舉例來說，位線200穿透第三層間介電層132。
第二記憶體區段20包括可變電阻記憶體單元結構。舉例來說，第二記憶體區段20包括設置在第三層間介電層132上的可變電阻記憶體單元VMC。可變電阻記憶體單元VMC連接到位線200。第二記憶體區段20與第一記憶體區段10共用位線200。第二記憶體區段20包括第四層間介電層134，第四層間介電層134設置在第三層間介電層132上且環繞可變電阻記憶體單元VMC。舉例來說，可變電阻記憶體單元VMC穿透第三層間介電層132。第二記憶體區段20包括設置在第四層間介電層134上的導電線250。可變電阻記憶體單元VMC夾置在位線200與導電線250之間，且連接到位線200及導電線250。可變電阻記憶體單元VMC可包括與參照圖13、圖14A及圖14B論述的結構實質上相同的結構。
根據本發明概念，單個結構上可包括第一記憶體區段及 第二記憶體區段，第一記憶體區段與第二記憶體區段垂直堆疊且具有彼此不同的操作特性。第一記憶體區段與第二記憶體區段可共用位線。舉例來說，第一記憶體區段可包括對應地連接到位線的第一記憶體單元，且第二記憶體區段可包括對應地連接到位線的第二記憶體單元。因此，可易於提供具有高集成度且垂直輪廓減小的半導體裝置。
儘管已參照本發明概念示例性實施例示出並闡述了本發明概念，然而對所屬領域中的一般技術人員而言將顯而易見的是，在不背離由以上申請專利範圍界定的本發明概念的精神及範圍的條件下，在本文中可作出形式及細節上的各種改變。
10:第一記憶體區段
20:第二記憶體區段
100:基底
1000:半導體裝置

Claims (20)

  1. 一種半導體裝置，包括：第一記憶體區段，位於基底上；第二記憶體區段，垂直堆疊在所述第一記憶體區段上，其中所述第一記憶體區段設置在所述基底與所述第二記憶體區段之間，其中所述第一記憶體區段包括快閃記憶體單元結構，且所述第二記憶體區段包括可變電阻記憶體單元結構，其中所述快閃記憶體單元結構包括：至少一個單元串，包括串聯連接到彼此的多個第一記憶體單元；以及位線，位於所述基底上且連接到所述至少一個單元串，且其中所述位線在垂直方向上夾置在所述至少一個單元串與所述第二記憶體區段之間且連接到所述第二記憶體區段，其中所述第二記憶體區段的所述可變電阻記憶體單元結構包括連接到所述位線的至少一個第二記憶體單元，其中所述第二記憶體區段包括連接到所述第二記憶體單元的導電線，且其中所述第二記憶體單元相對於所述基底位於所述位線與所述導電線之間的高度處。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一記憶體區段用作主記憶體，且所述第二記憶體區段用作緩衝記憶體。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述位線在與所述基底的頂表面平行的第一方向上延伸，其中所述導電線在與所述基底的所述頂表面平行的第二方向上延伸，所述第二方向與所述第一方向交叉，且其中在平面圖中，所述第二記憶體單元位於所述位元線與所述導電線之間的交叉部位處。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第二記憶體單元包括可變電阻元件及選擇元件，所述可變電阻元件與所述選擇元件彼此串聯連接在所述位線與所述導電線之間，且其中所述選擇元件選擇性地控制流過所述可變電阻元件的電流。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述選擇元件包含呈非晶狀態的硫屬化物材料。
  6. 如申請專利範圍第4項所述的半導體裝置，其中所述可變電阻元件包括磁性隧道結圖案。
  7. 如申請專利範圍第1項所述的半導體裝置，更包括：外圍電路區段，位於所述基底上；外圍導電接觸件，在水平方向上與所述第二記憶體單元間隔開且相對於所述基底位於與所述第二記憶體單元的高度相同的高度處；以及外圍電線，在水平方向上與所述導電線間隔開且相對於所述基底位於與所述導電線的高度相同的高度處，其中所述外圍電線通過所述外圍導電接觸件連接到所述外圍電路區段。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述外圍電線與所述外圍導電接觸件包含相同的材料。
  9. 如申請專利範圍第7項所述的半導體裝置，其中所述外圍電路區段夾置在所述基底與所述第一記憶體區段之間。
  10. 如申請專利範圍第7項所述的半導體裝置，其中所述第一記憶體區段與所述外圍電路區段並排設置在所述基底上。
  11. 如申請專利範圍第1項所述的半導體裝置，其中所述第一記憶體區段的所述快閃記憶體單元結構包括二維反及快閃記憶體單元陣列或三維反及快閃記憶體單元陣列，且其中所述第二記憶體區段的所述可變電阻記憶體單元結構包括磁性隨機存取記憶體單元陣列、相變隨機存取記憶體單元陣列、或電阻式隨機存取記憶體單元陣列。
  12. 一種半導體裝置，包括：第一記憶體區段及第二記憶體區段，在垂直方向上依序堆疊在基底的頂表面上，其中所述第一記憶體區段包括：電極結構，包括沿所述垂直方向堆疊在所述基底的所述頂表面上的多個閘極電極；多個溝道結構，穿透所述電極結構；以及多條位元線，位於所述電極結構上且連接到所述多個溝道結構，其中所述多條位線夾置在所述第一記憶體區段的所述電極結構與所述第二記憶體區段之間，且 其中所述第二記憶體區段包括連接到所述多條位線的多個可變電阻記憶體單元，其中所述第二記憶體區段包括連接到所述多個可變電阻記憶體單元的多條導電線，且其中所述多個可變電阻記憶體單元相對於所述基底位於所述多條位線的高度與所述多條導電線的高度之間的高度處。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述多個可變電阻記憶體單元中的每一者包括可變電阻元件及選擇元件，所述可變電阻元件與所述選擇元件彼此串聯連接在所述多條位線中的一者與所述多條導電線中的一者之間。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述可變電阻元件包括至少一個磁性層及至少一個非磁性層。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述選擇元件包括呈非晶狀態的硫屬化物材料。
  16. 如申請專利範圍第12項所述的半導體裝置，其中所述多個溝道結構中的每一者穿透所述電極結構且連接到所述多條位線中的一者，且其中所述多個可變電阻記憶體單元對應地連接到所述多條位線。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第二記憶體區段包括多條導電線，所述多條導電線中的一者共同連接到所述多個可變電阻記憶體單元。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述多條位線在第一方向上延伸且在與所述第一方向交叉的第二方向 上彼此間隔開，所述第一方向與所述第二方向平行於所述基底的所述頂表面，其中所述多條導電線在所述第二方向上延伸且在所述第一方向上彼此間隔開，所述多條導電線與所述多條位線交叉，且其中在平面圖中，所述多個可變電阻記憶體單元中的每一者設置在所述多條導電線中的一者與所述多條位線中的一者之間的交叉部位處。
  19. 如申請專利範圍第17項所述的半導體裝置，更包括：外圍電路區段，位於所述基底上；外圍導電接觸件，位於所述基底上且在水平方向上與所述多個可變電阻記憶體單元間隔開；以及外圍電線，位於所述基底上且在水平方向上與所述多條導電線間隔開，其中所述外圍電線通過所述外圍導電接觸件連接到所述外圍電路區段。
  20. 如申請專利範圍第19項所述的半導體裝置，其中所述外圍導電接觸件與所述外圍電線彼此直接接觸。
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