CN109087994B - 半导体器件 - Google Patents

Abstract

公开了一种半导体器件，其包括第一导线、与第一导线交叉的第二导线以及在第一导线和第二导线之间的交叉点处的存储单元。每个存储单元包括磁隧道结图案、与磁隧道结图案串联连接的双向开关图案以及在磁隧道结图案和双向开关图案之间的导电图案。

Description

半导体器件

技术领域

本发明构思涉及半导体器件。

背景技术

半导体器件包括存储器件和逻辑器件。用于存储数据的存储器件可以被分类为易失性存储器件和非易失性存储器件。诸如DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)的易失性存储器件在其电源供应中断时会丢失储存的数据。诸如PROM(可编程ROM)、EPROM(可擦除PROM)、EEPROM(电EPROM)和快闪存储器件的非易失性存储器件即使在其电源供应被禁止时也不会丢失储存的数据。

最近已经开发了磁存储器件以满足半导体存储器件的高性能和低功耗的趋势。由于磁存储器件以高速运行且具有非易失性特性，因此作为下一代半导体存储器件已引起相当的关注。

发明内容

本发明构思的一些实施例提供了一种具有增强特性的磁隧道结图案和改进的集成度的半导体器件。本发明构思的目的不限于上述的一个。

根据本发明构思的示例性实施例，一种半导体器件可以包括：多个第一导线；与多个第一导线交叉的多个第二导线；以及在多个第一导线和多个第二导线之间的交叉点处的多个存储单元。多个存储单元中的每个可以包括：磁隧道结图案；与磁隧道结图案串联连接的双向开关图案；以及在磁隧道结图案和双向开关图案之间的导电图案。

根据本发明构思的示例性实施例，一种半导体器件可以包括：在衬底上的第一导线；在第一导线上并且与第一导线交叉的第二导线；磁隧道结图案和双向开关图案，其串联联接在第一导线和第二导线之间；以及在磁隧道结图案和双向开关图案之间的导电图案。双向开关图案包括硫属元素。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的这些和其他特征将变得更加明显，其中：

图1示出了显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列的示意图；

图2示出了显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列的简化透视图；

图3示出了显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列的平面图；

图4示出了沿着图3的线I-I'和II-II'截取的剖视图；

图5A和图5B示出了显示根据本发明构思的示例性实施例的磁隧道结图案的示例的剖视图；

图6示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图7示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图8示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图9示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图10示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图11示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图12示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列；

图13示出了显示根据本发明构思的示例性实施例的半导体器件的平面图；

图14示出了沿着图13的线I-I'截取的剖视图；

图15示出了显示在根据本发明构思的示例性实施例的半导体器件内的布置的简化剖视图；

图16至图18示出了显示图15的第一存储器部分上的存储单元阵列的电路图；

图19示出了显示图15的第二存储器部分上的存储单元阵列的电路图；

图20示出了显示图15的第二存储器部分上的单位存储单元的电路图；

图21A示出了显示在根据本发明构思的示例性实施例的半导体器件内的布置的简化剖视图；

图21B示出了显示在图21A的半导体器件内的布置的简化平面图；

图22A示出了显示在根据本发明构思的示例性实施例的半导体器件内的布置的简化剖视图；

图22B示出了显示在图22A的半导体装置内的布置的简化平面图；

图23示出了显示根据本发明构思的示例性实施例的半导体器件的单元阵列的平面图；

图24示出了沿着图23的线I-I'和II-II'截取的剖视图；

图25示出了显示根据本发明构思的示例性实施例的半导体器件的平面图；

图26示出了沿着图25的线III-III'和IV-IV'截取的剖视图；和

图27示出了显示根据本发明构思的示例性实施例的半导体器件的单元阵列的剖视图。

具体实施方式

以下将参考附图详细描述发明构思的示例性实施例。然而，本发明构思可以以不同形式来体现，并且不应该被解释为限于在此阐述的实施例。在附图中，为了清楚起见，层和区域的厚度可能被夸大。贯穿说明书和附图，相似的附图标记可以指代相似的元件。

图1示出了显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列的示意图。

参考图1，半导体器件可以包括顺序堆叠在衬底100上的多个存储单元叠层MCA。每个存储单元叠层MCA可以包括二维地布置的多个存储单元。半导体器件可以包括位于存储单元叠层MCA之间的多条导线，并可以配置存储单元以执行写入、读取和/或擦除操作。虽然图1显示了五个存储单元叠层MCA，但本发明构思的示范性实施例不限于此。

图2示出了显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列的简化透视图。图2显示包括彼此相邻的两个存储单元叠层MCA1和MCA2的示例，但是本发明构思不限于此。

参考图2，半导体器件可以包括在第一方向D1上延伸的第一导线CL1、在与第一方向D1交叉的第二方向D2上延伸的第二导线CL2以及在第一方向D1上延伸的第三导线CL3。例如，第一导线CL1、第二导线CL2和第三导线CL3可以沿着垂直于第一方向D1和第二方向D2的第三方向D3顺序地设置。

第一存储单元叠层MCA1可以设置在第一导线CL1和第二导线CL2之间，第二存储单元叠层MCA2可以设置在第二导线CL2和第三导线CL3之间。第一存储单元叠层MCA1可以包括第一存储单元MC1，第一存储单元MC1对应地设置在第一导线CL1和第二导线CL2之间的交叉点处。第一存储单元MC1可以以行列方式二维地排列。第二存储单元叠层MCA2可以包括对应地设置在第二导线CL2和第三导线CL3之间的交叉点处的第二存储单元MC2。第二存储单元MC2可以以行列方式二维地布置。

第一存储单元MC1和第二存储单元MC2中的每一个可以包括可变电阻元件VR和选择元件SE。可变电阻元件VR和选择元件SE可以串联联接在它们的对应导线CL1、CL2和CL3中的一对导线之间。例如，包含在每个第一存储单元MC1中的可变电阻元件VR和选择元件SE可以串联联接在一对对应的第一导线CL1和对应的第二导线CL2之间，并且包含在每个第二存储单元MC2中的可变电阻元件VR和选择元件SE可以串联联接在对应的第二导线CL2和对应的第三导线CL3之间。图2示出了选择元件SE设置在可变电阻元件VR上，但是本发明构思不限于此。例如，与图2所示的不同地，可变电阻元件VR可以放置在选择元件SE的上方。

图3示出了显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列的平面图。图4示出了沿着图3的线I-I'和II-II'截取的剖视图。图5A和图5B示出了显示根据本发明构思的示例性实施例的磁隧道结图案的示例的剖面图。为了简要描述，选择性地选择第一存储单元叠层MCA1以详细描述根据本发明构思的示例性实施例的半导体器件的存储单元阵列。

参考图3和图4，衬底100可以在其上设置有多个第一导线CL1和多个第二导线CL2。第一导线CL1可以在第一方向D1上延伸并且在第二方向D2上彼此间隔开。第二导线CL2可以沿着垂直于第一方向D1和第二方向D2的第三方向D3与第一导线CL1间隔开。第二导线CL2可以在第二方向D2上延伸并且在第一方向D1上彼此间隔开。第一导线CL1和第二导线CL2可以包括金属(例如，铜、钨或铝)或金属氮化物(例如，钽氮化物、钛氮化物或钨氮化物)。

多个第一存储单元MC1可以对应地设置在第一导线CL1和第二导线CL2之间的交叉点处。第一存储单元MC1可以沿着第一方向D1和第二方向D2二维地布置。第一存储单元MC1可以构成第一存储叠层MCA1。虽然为了便于描述仅示出了一个存储单元叠层MCA1，但是可以在衬底100上沿着第三方向D3堆叠多个存储单元叠层。因此，衬底100可以在其上设置有对应于第一存储单元叠层MCA1以及第一导线CL1和第二导线CL2的重复堆叠结构。

每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。磁隧道结图案MTJ和双向开关图案SW可以分别对应于参考图2讨论的可变电阻元件VR和选择元件SE。在一些实施方式中，磁隧道结图案MTJ可以设置在双向开关图案SW和对应的第二导线CL2之间，并且双向开关图案SW可以设置在磁隧道结图案MTJ和对应的第一导线CL1之间。磁隧道结图案MTJ可以成形为例如被限制在对应的第一导线CL1和对应的第二导线CL2之间的交叉点处的岛。双向开关图案SW可以成形为例如被限制在对应的第一导线CL1和对应的第二导线CL2之间的交叉点处的岛。或者，与所示的不同，双向开关图案SW可以成形为沿第一方向D1或第二方向D2伸长的线。在这种情况下，双向开关图案SW可以在沿着第一方向D1或沿着第二方向D2布置的多个第一存储单元MC1之间共享。

双向开关图案SW可以是基于呈现非线性I-V曲线(例如，S型I-V曲线)的阈值开关现象的器件。例如，双向开关图案SW可以是呈现双向特性的OTS(双向阈值开关)器件。双向开关图案SW的至少一部分可以处于非晶态。双向开关图案SW可以处于基本非晶态。在本说明书中，短语基本非晶态可以不排除在对象(例如，双向开关图案SW)中存在局部晶粒晶界或局部结晶部分。双向开关图案SW可以包括硫属化物材料。硫属化物材料可以包括其中Te和Se中的一种或多种(硫属元素)与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或多种组合的化合物。例如，硫属化物材料可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的一种或多种。双向开关图案SW可以包括其至少一部分为非晶的硫属化物材料。在一些实施方式中，双向开关图案SW可以进一步包括杂质，例如，C、N、B和O中的一个或多个。

参考图5A和5B，磁隧道结图案MTJ可以包括第一磁结构MS1、第二磁结构MS2以及在第一和第二磁结构MS1和MS2之间的隧道势垒图案TBR。第一磁结构MS1可以包括磁化方向Ma固定在一个方向上的参考层，并且第二磁结构MS2可以包括磁化方向Mb可变为平行或反平行于参考层的磁化方向Ma的自由层。与图5A和图5B所示的不同地，第一磁结构MS1可以包括自由层，并且第二磁结构MS2可以包括参考层。

参考图5A，磁隧道结图案MTJ可以具有水平(或纵向)磁化。在这种情况下，参考层和自由层的磁化方向Ma和Mb可以基本平行于在隧道势垒图案TBR和第一磁性结构MS1之间的界面。例如，参考层和自由层中的每一个可以包括铁磁材料。参考层可以进一步包括固定铁磁材料的磁化方向的反铁磁材料。

参考图5B，磁隧道结图案MTJ可以具有垂直磁化。在这种情况下，参考层和自由层的磁化方向Ma和Mb可以基本上垂直于在隧道势垒图案TBR和第一磁性结构MS1之间的界面。例如，参考层和自由层中的每一个可以包括以下中的一种或多种：垂直磁性材料(例如CoFeTb、CoFeGd、CoFeDy)、具有L₁₀结构的垂直磁性材料、六方密堆积(HCP)晶格结构的CoPt、以及垂直磁化结构。具有L₁₀结构的垂直磁性材料可以包括L₁₀结构的FePt、L₁₀结构的FePd、L₁₀结构的CoPd和L₁₀结构的CoPt中的一种或多种。垂直磁化结构可以包括交替重复堆叠的磁性层和非磁性层。例如，垂直磁化结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n(其中n是叠层数)。这里，参考层的厚度可以大于自由层的厚度或者具有比自由层的矫顽力大的矫顽力。

返回参考图3和图4，在一些实施方式中，每个第一存储单元MC1可以包括在对应的第一导线CL1和双向开关图案SW之间的第一导电图案310、在磁隧道结图案MTJ和双向开关图案SW之间的第二导电图案320、以及在对应的第二导线CL2和磁隧道结图案MTJ之间的第三导电图案330。

双向开关图案SW可以通过第一导电图案310连接或电联接到对应的第一导线CL1。第一导电图案310可以跨越双向开关图案SW与第二导电图案320间隔开。第一导电图案310可以成形为例如被限制在对应的第一导线CL1和对应的第二导线CL2之间的交叉点处的岛。或者，与所示出的不同，第一导电图案310可以成形为在对应的第一导电线CL1的延伸方向(例如，第一方向D1)上伸长的线。在这种情况下，第一导电图案310可以在布置在对应的第一导线CL1的延伸方向(例如，第一方向D1)上的多个第一存储单元MC1之间共享。磁隧道结图案MTJ可以通过第三导电图案330连接或电联接到对应的第二导线CL2。第三导电图案330可跨越磁隧道结图案MTJ与第二导电图案320间隔开。第三导电图案330可以成形为被限制在对应的第一导线CL1和对应的第二导线CL2之间的交叉点处的岛。第一导电图案310和第三导电图案330可以包括金属或金属氮化物。例如，第一导电图案310和第三导电图案330可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或多种。在此说明书中，第一导电图案310和第三导电图案330也可以分别被称为第一电极和第二电极。

第二导电图案320可以将磁隧道结图案MTJ和双向开关图案SW彼此电连接，并且可以防止磁隧道结图案MTJ和双向开关图案SW之间的直接接触。第二导电图案320可用于防止磁隧道结图案MTJ和双向开关图案SW的组成元素在磁隧道结图案MTJ和双向开关图案SW之间扩散。元素的扩散可能会劣化磁隧道结图案MTJ和双向开关图案SW的特性。第二导电图案320可以抑制元素的扩散，从而最小化或减少磁隧道结图案MTJ和双向开关图案SW的特性的劣化。第二导电图案320的至少一部分可以处于非晶态。第二导电图案320可以包括金属氮化物(例如，TaN)。第二导电图案320可以进一步包括杂质(例如碳)。

衬底100可以在其上提供有下层间电介质层340。下层间电介质层340可以覆盖第一导线CL1，并进一步覆盖包括在每个第一存储单元MC1中的第一导电图案310、双向开关图案SW和第二导电图案320。下层间电介质层340可以在其上提供有上层间电介质层350。上层间电介质层350可以覆盖包括在每个第一存储单元MC1中的磁隧道结图案MTJ和第三导电图案330。第二导线CL2可以设置在上层间电介质层350上。下层间电介质层340和上层间电介质层350可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种或多种。

在一些实施方式中，双向开关图案SW可以通过在衬底100上形成开关层然后图案化该开关层来形成。在这种情况下，在开关层被图案化之后，下层间电介质层340的至少一部分可以形成为覆盖双向开关图案SW。在其他实施方式中，凹陷区域可以形成在下层间电介质层340中，然后用双向开关图案SW填充该凹陷区域。磁隧道结图案MTJ可以通过在下层间电介质层340上形成磁隧道结层然后图案化磁隧道结层而形成。在这种情况下，在磁隧道结层被图案化之后，上层间电介质层350的至少一部分可以形成为覆盖磁隧道结图案MTJ。

当在相对高的温度下执行包括磁隧道结图案MTJ的半导体器件的制造工艺时，磁隧道结图案MTJ的组成元素可以扩散到相邻的层(或图案)中，并且因此磁隧道结图案MTJ的特性会劣化。因此，可能需要包括磁隧道结图案MTJ的半导体器件的制造工艺在相对较低的温度下进行。

双向开关图案SW可具有在晶态与非晶态之间的相变转变温度。相变转变温度可以落入从约350℃至约450℃的范围内。在用于半导体器件的制造工艺在比相变转变温度相对更低的温度下执行的时间期间，双向开关图案SW可以保持其基本非晶态，由此具有双向开关特性。

根据本发明构思，磁隧道结图案MTJ和双向开关图案SW可以串联联接在对应的第一导线CL1和对应的第二导线CL2之间，并且双向开关图案SW可以在相对较低的温度下呈现双向开关特性。因此，最小化或减小磁隧道结图案MTJ的特性的劣化并且提供具有增加的集成度的半导体器件是可能的。

图6示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图6，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。每个第一存储单元MC1可以包括在对应的第一导线CL1和双向开关图案SW之间的第一导电图案310、在磁隧道结图案MTJ和双向开关图案SW之间的第二导电图案320以及在对应的第二导线CL2与磁隧道结图案MTJ之间的第三导电图案330。根据本实施方式，每个第一存储单元MC1可以包括在磁隧道结图案MTJ的侧壁上的间隔物图案SPR。间隔物图案SPR可以包括绝缘材料。衬底100可以在其上设置有层间电介质层360。层间电介质层360可以覆盖第一导线CL1和第一存储单元MC1。第二导线CL2可以设置在层间电介质层360上。

磁隧道结图案MTJ可以通过在衬底100上形成磁隧道结层然后图案化该磁隧道结层来形成。在磁隧道结层被图案化之后，间隔物图案SPR可以被形成为覆盖磁隧道结图案MTJ的侧壁。间隔物图案SPR可用于防止在随后的图案化工艺(例如，用于形成双向开关图案SW的图案化工艺)期间磁隧道结图案MTJ的劣化。

图7示出沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图7，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。根据本实施例，磁隧道结图案MTJ可以设置在双向开关图案SW和对应的第一导线CL1之间，并且双向开关图案SW可以设置在磁隧道结图案MTJ和对应的第二导线CL2之间。每个第一存储单元MC1可以包括在对应的第一导线CL1和磁隧道结图案MTJ之间的第一导电图案310、在磁隧道结图案MTJ和双向开关图案SW之间的第二导电图案320、以及在对应的第二导线CL2和双向开关图案SW之间的第三导电图案330。衬底100可以在其上设置有下层间电介质层340，该下层间电介质层340覆盖第一导线CL1并且进一步覆盖包括在每个第一存储单元MC1中的第一导电图案310、磁隧道结图案MTJ和第二导电图案320。上层间电介质层350可以覆盖包括在每个第一存储单元MC1中的双向开关图案SW和第三导电图案330。根据本实施例，除了它们的相对位置布置之外，磁隧道结图案MTJ、双向开关图案SW以及第一、第二和第三导电图案310、320和330可以被配置为与参考图3、4、5A和5B讨论的磁隧道结图案MTJ、双向开关图案SW、以及第一、第二和第三导电图案310、320和330基本相同。

图8示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图8，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。根据本实施例，磁隧道结图案MTJ可以设置在双向开关图案SW和对应的第一导线CL1之间，并且双向开关图案SW可以设置在磁隧道结图案MTJ和对应的第二导线CL2之间。每个第一存储单元MC1可以包括在对应的第一导线CL1和磁隧道结图案MTJ之间的第一导电图案310、在磁隧道结图案MTJ和双向开关图案SW之间的第二导电图案320、以及在对应的第二导线CL2和双向开关图案SW之间的第三导电图案330。除了它们的相对位置布置之外，磁隧道结图案MTJ、双向开关图案SW以及第一、第二和第三导电图案310、320和330可以被配置为与参考图3、4、5A和5B讨论的磁隧道结图案MTJ、双向开关图案SW、以及第一、第二和第三导电图案310、320和330基本相同。根据本实施例，每个第一存储单元MC1可以在双向开关图案SW的侧壁上包括间隔物图案SPR。间隔物图案SPR可以包括绝缘材料。衬底100可以在其上设置有层间电介质层360。层间电介质层360可以覆盖第一导线CL1和第一存储单元MC1。第二导线CL2可以设置在层间电介质层360上。

双向开关图案SW可以通过在衬底100上形成开关层然后图案化该开关层来形成。在开关层被图案化之后，间隔物图案SPR可以被形成为覆盖双向开关图案SW的侧壁。间隔物图案SPR可用于防止在随后的图案化工艺(例如，用于形成磁隧道结图案MTJ的图案化工艺)期间双向开关图案SW的劣化。

当包括磁隧道结图案MTJ的半导体器件的制造工艺在相对高的温度下执行时，磁隧道结图案MTJ的组成元素可以扩散到相邻的层(或图案)中，并且因此磁隧道结图案MTJ的特性会劣化。因此，可能需要包括磁隧道结图案MTJ的半导体器件的制造工艺在相对较低的温度下进行。

双向开关图案SW可具有晶态与非晶态之间的相变转变温度。相变转变温度可以落入从约350℃至约450℃的范围内。在用于半导体器件的制造工艺在比相变转变温度相对更低的温度下执行的时间期间，双向开关图案SW可以保持其基本非晶态，由此具有双向开关特性。

图9示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图9，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。根据本实施例，双向开关图案SW可以与对应的第一导线CL1直接接触。每个第一存储单元MC1可以包括在双向开关图案SW和磁隧道结图案MTJ之间的第一导电图案310以及在磁隧道结图案MTJ和对应的第二导线CL2之间的第三导电图案330。第一导电图案310可以防止磁隧道结图案MTJ和双向开关图案SW之间的直接接触，并且可以将磁隧道结图案MTJ和双向开关图案SW彼此电连接。衬底100可以在其上设置有下层间电介质层340，该下层间电介质层340覆盖第一导线CL1并进一步覆盖包括在每个第一存储单元MC1中的双向开关图案SW和第一导电图案310。下层间电介质层340可以在其上设置有上层间电介质层350，该上层间电介质层350覆盖包括在每个第一存储单元MC1中的磁隧道结图案MTJ和第三导电图案330。

图10示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图10，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。根据本实施例，双向开关图案SW可以与对应的第一导线CL1直接接触。每个第一存储单元MC1可以包括在双向开关图案SW和磁隧道结图案MTJ之间的第一导电图案310以及在磁隧道结图案MTJ和对应的第二导线CL2之间的第三导电图案330。第一导电图案310可以防止磁隧道结图案MTJ和双向开关图案SW之间的直接接触，并且可以将磁隧道结图案MTJ和双向开关图案SW彼此电连接。每个第一存储单元MC1可以包括在磁隧道结图案MTJ的侧壁上的间隔物图案SPR。间隔物图案SPR可以包括绝缘材料。间隔物图案SPR也可以位于第三导电图案330的侧壁上。衬底100可以在其上设置有层间电介质层360。层间电介质层360可以覆盖第一导线CL1和第一存储单元MC1。第二导线CL2可以设置在层间电介质层360上。

图11示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图11，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。根据本实施例，双向开关图案SW可以与对应的第二导线CL2直接接触，并且磁隧道结图案MTJ可以设置在对应的第一导线CL1和双向开关图案SW之间。每个第一存储单元MC1可以包括在对应的第一导线CL1和磁隧道结图案MTJ之间的第一导电图案310、以及在磁隧道结图案MTJ和双向开关图案SW之间的第三导电图案330。第三导电图案330可以防止磁隧道结图案MTJ和双向开关图案SW之间的直接接触，并且可以将磁隧道结图案MTJ和双向开关图案SW彼此电连接。衬底100可以在其上设置有下层间电介质层340，该下层间电介质层340覆盖第一导线CL1并进一步覆盖包括在每个第一存储单元MC1中的第一导电图案310、磁隧道结图案MTJ和第三导电图案330。下层间电介质层340可以在其上设置有上层间电介质层350，该上层间电介质层350覆盖包括在每个第一存储单元MC1中的双向开关图案SW。

图12示出了沿着图3的线I-I'和II-II'截取的剖视图，显示根据本发明构思的示例性实施例的半导体器件的存储单元阵列。相同的附图标记用于指代与参考图3、4、5A和5B所讨论的半导体器件的那些部件相同的部件，并且为了简化说明，主要说明不同之处。

参考图3和图12，每个第一存储单元MC1可以包括串联联接在对应的第一导线CL1和对应的第二导线CL2之间的磁隧道结图案MTJ和双向开关图案SW。根据本实施例，双向开关图案SW可以与对应的第二导线CL2直接接触，并且磁隧道结图案MTJ可以设置在对应的第一导线CL1和双向开关图案SW之间。每个第一存储单元MC1可以包括在对应的第一导线CL1和磁隧道结图案MTJ之间的第一导电图案310、以及在磁隧道结图案MTJ和双向开关图案SW之间的第三导电图案330。第三导电图案330可以防止磁隧道结图案MTJ和双向开关图案SW之间的直接接触，并且可以将磁隧道结图案MTJ和双向开关图案SW彼此电连接。每个第一存储单元MC1可以包括在双向开关图案SW的侧壁上的间隔物图案SPR。间隔物图案SPR可以包括绝缘材料。衬底100可以在其上设置有层间电介质层360。层间电介质层360可以覆盖第一导线CL1和第一存储单元MC1。第二导线CL2可以设置在层间电介质层360上。

图13示出了显示根据本发明构思的示例性实施例的半导体器件的平面图。图14示出了沿着图13的线I-I'截取的剖视图。

参考图13和图14，半导体器件1100可以包括在衬底100上的外围电路部分40和在外围电路部分40上的存储器部分50。外围电路部分40可以设置在衬底100和存储器部分50之间。如在平面图中所示，存储器部分50可以与外围电路部分40重叠。衬底100可以在其上设置有限定有源区ACT的器件隔离层ST。器件隔离层ST可以包括例如硅氧化物层、硅氮化物层或硅氮氧化物层。

外围电路部分40可以包括有源区ACT和在有源区ACT上的外围晶体管PTR。外围晶体管PTR可以包括在有源区ACT上的栅电极GE、在衬底100和栅电极GE之间的栅极电介质图案GI、在栅电极GE的顶表面上的栅极盖图案CAP、在栅电极GE的侧壁上的栅极间隔物GSP、以及在栅电极GE的相对两侧的有源区ACT中的源极/漏极区SD。栅电极GE可以包括导电材料。栅极电介质图案GI、栅极盖图案CAP和栅极间隔物GSP可以包括氧化物层、氮化物层或氮氧化物层。源极/漏极区SD可以是设置在衬底100中的掺杂区域。外围电路部分40可以包括多个外围晶体管PTR。

外围电路部分40可以包括连接或电联接到外围晶体管PTR的多个外围接触302和多个外围线304。外围接触302和外围线304可以包括导电材料。外围晶体管PTR、外围接触302和外围线304可以构成驱动存储器部分50的存储单元MC1的外围电路。外围电路部分40可以包括设置在衬底100上并覆盖外围晶体管PTR的下绝缘层306。外围接触302和外围线304可以穿透下绝缘层306的至少一部分以与外围晶体管PTR连接或电接触。下绝缘层306可以包括硅氧化物层、硅氮化物层或硅氮氧化物层。

存储器部分50可以设置在下绝缘层306上。存储器部分50可以包括参考图1至12讨论的存储单元阵列。例如，存储器部分50可以包括在下绝缘层306上的多个第一导线CL1以及横过第一导线CL1的多个第二导线CL2。存储器部分50可以包括多个第一存储单元MC1，所述多个第一存储单元MC1对应地设置在第一导线CL1和第二导线CL2之间的交叉点处。例如，每个第一存储单元MC1可以包括磁隧道结图案MTJ、双向开关图案SW以及第一、第二和第三导电图案310、320和330，如参考图3、4、5A和5B所讨论的。存储器部分50可以包括如参考图3、4、5A和5B所讨论的下层间电介质层340和上层间电介质层350。下层间电介质层340和上层间电介质层350可以顺序地堆叠在下绝缘层306上。或者，与所示的不同，每个第一存储单元MC1可以包括与参考图6至12所讨论的第一存储单元MC1的部件对应的部件。

第一存储单元MC1可以构成第一存储器叠层MCA1。虽然为了便于描述仅示出了一个存储单元叠层MCA1，但是存储器部分50可以包括在垂直于衬底100的顶表面的方向(例如，第三方向D3)上堆叠的多个存储单元叠层。因此，衬底100可以在其上设置有与第一存储单元叠层MCA1以及第一导线CL1和第二导线CL2相对应的重复堆叠结构。尽管未示出，但是第一导线CL1和第二导线CL2中的每一个可以通过对应的一个外围接触302和对应的一个外围线304连接到对应的一个外围晶体管PTR。

图15示出了显示在根据本发明构思的示例性实施例的半导体器件内的布置的简化剖视图。

参考图15，半导体器件1000包括在衬底100上的第一存储器部分10和第二存储器部分20。第一存储器部分10在衬底100和第二存储器部分20之间。第一存储器部分10和第二存储器部分20在垂直于衬底100的顶表面的方向上顺序地堆叠在衬底100上。例如，第一存储器部分10和第二存储器部分20竖直地堆叠在衬底100的顶表面上。第一存储器部分10可以包括快闪存储单元结构，并且第二存储器部分20可以包括可变电阻存储单元结构。例如，第一存储器部分10可以用作主存储器，并且第二存储器部分20可以用作缓冲存储器。

图16至图18示出了显示在图15的第一存储器部分上的存储单元阵列的电路图。

参考图16，在一些实施例中，第一存储器部分10包括三维NAND快闪存储单元阵列。例如，第一存储器部分10包括多个单元串CSTR。多个单元串CSTR中的每一个包括连接到串选择线SSL的串选择晶体管SST、对应地连接到多个字线WL0至WLn(其中n是自然数)的多个存储单元晶体管MCT、以及连接到接地选择线GSL的接地选择晶体管GST。串选择晶体管SST连接到多个位线BL0至BLm(其中m是自然数)中的一个，并且接地选择晶体管GST连接到公共源极线CSL。位线BL0至BLm在第一方向D1上延伸。串选择线SSL、字线WL0至WLn和接地选择线GSL在与第一方向D1交叉的第二方向D2上延伸。第一方向D1和第二方向D2可以平行于图15的衬底100的顶表面。

图15的衬底100在其上提供有串选择线SSL、字线WL0至WLn和接地选择线GSL。串选择线SSL、字线WL0至WLn和接地选择线GSL可分别用作串选择晶体管SST、存储单元晶体管MCT和接地选择晶体管GST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。

参考图17，在一些实施例中，第一存储器部分10包括三维NAND快闪存储单元阵列。例如，第一存储器部分10包括公共源极线CSL、多个位线BL以及在公共源极线CLS和位线BL之间的多个单元串CSTR。

公共源极线CSL可以是设置在图15的衬底100上的导电薄层、或者是形成在图15的衬底100中的杂质区。位线BL可以是设置在图15的衬底100上的导电图案(例如，金属线)，其在垂直于衬底100的顶表面的第三方向D3上与衬底100间隔开。第三方向D3可以被称为“竖直方向”或“竖直地”。位线BL可以在第一方向D1上延伸并且在第二方向D2上彼此间隔开。单元串CSTR并联连接到位线BL中的一个。单元串CSTR共同连接到公共源极线CSL。在一些实施例中，公共源极线CSL可以提供为多个，其可以二维地布置在衬底100上。多个公共源极线CSL可以被供应有相同的电压或被彼此独立地电控制。

每个单元串CSTR包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。

公共源极线CSL可以共同连接到接地选择晶体管GST的源极。公共源极线CLS和位线BL可以在其之间提供有接地选择线GSL、多个字线WL1至WL3以及串选择线SSL，其分别可以用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。接地选择线GSL、多个字线WL0至WL3以及串选择线SSL可以在衬底100的顶表面上沿第三方向D3顺序地堆叠。每个存储单元晶体管MCT可以包括数据存储元件。

参考图18，在一些实施例中，第一存储器部分10包括三维NAND快闪存储单元阵列。例如，第一存储器部分10包括公共源极线CSL、位线BL和在公共源极线CLS与位线BL之间的单元串CSTR。公共源极线CSL可以是设置在图15的衬底100上的导电薄层(或导电图案)，并且位线BL可以是设置在图15的衬底100上的导电图案(例如，金属线)。公共源极线CSL和位线BL可以在垂直于图15的衬底100的顶表面的方向上与衬底100间隔开。

单元串CSTR在公共源极线CSL与图15的衬底100之间以及在位线BL与图15的衬底100之间。单元串CSTR包括连接到位线BL的上部串CSTR1和连接到公共源极线CSL的下部串CSTR2。上部串CSTR1通过背栅晶体管BGT连接到下部串CSTR2。背栅晶体管BGT由设置在图15的衬底100上的背栅极线BG控制。上部串CSTR1包括连接到位线BL的串选择晶体管SST和在串选择晶体管SST与背栅晶体管BGT之间的多个上存储单元晶体管MCT1。串选择晶体管SST和上存储单元晶体管MCT1彼此串联连接。下部串CSTR2包括连接到公共源极线CSL的接地选择晶体管GST和在接地选择晶体管GST与背栅晶体管BGT之间的多个下存储单元晶体管MCT2。接地选择晶体管GST和下存储单元晶体管MCT2彼此串联连接。上存储单元晶体管MCT1和下存储单元晶体管MCT2中的每一个可以包括数据存储元件。

图19示出了显示在图15的第二存储器部分上的存储单元阵列的电路图，图20示出了显示在图15的第二存储器部分上的单位存储单元的电路图。

参考图19，第二存储器部分20包括可变电阻存储单元阵列。可变电阻存储单元阵列可以包括磁阻随机存取存储器(MRAM)单元阵列、相变随机存取存储器(PRAM)单元阵列或电阻随机存取存储器(RRAM)单元阵列。例如，第二存储器部分20包括多个第一导线CL1、与第一导线CL1交叉的多个第二导线CL2以及在平面图中的第一导线CL1和第二导线CL2之间的交叉点处的多个可变电阻存储单元VMC。图15的衬底100在其上设置有第一导线CL1，该第一导线CL1在第一方向D1上延伸并且在第二方向D2上彼此间隔开。第一导线CL1在其上设置有第二导线CL2，该第二导线CL2在第二方向D2上延伸并且在第一方向D1上彼此间隔开。第二导线CL2可以位于从图15的衬底100起的比第一导线CL1更高的位置。每个可变电阻存储单元VMC可以在平面图中位于第一导线CL1中的一个和第二导线CL2中的一个之间的交叉点处，并且可以连接到第一导线CL1和第二导线CL2之一。

第一导线CL1可对应于参考图16至图18讨论的位线BL0至BLm和BL。例如，第一导线CL1可以是参考图16讨论的位线BL0至BLm。在这种情况下，可变电阻存储单元VMC可以在平面图中对应地设置在第二导线CL2与位线BL0至BLm之间的交叉点处，并且每个可变电阻存储单元VMC可以连接到位线BL0至BLm中的一个和第二导线CL2中的一个。或者，第一导线CL1可以是参考图17讨论的位线BL。在这种情况下，可变电阻存储单元VMC可以在平面图中对应地设置在第二导线CL2和位线BL之间的交叉点处，并且每个可变电阻存储单元VMC可以连接到位线BL中的一个和第二导线CL2中的一个。或者，第一导线CL1中的一个可以是参考图18讨论的位线BL。在这种情况下，可变电阻存储单元VMC可以在平面图中对应地设置在第二导线CL2和多个位线BL之间的交叉点处，并且每个可变电阻存储单元VMC可以连接到多个位线BL中的一个和第二导线CL2中的一个。这样，第一存储器部分10和第二存储器部分20可以共享位线BL0至BLm和BL。

参考图20，每个可变电阻存储单元VMC可以包括可变电阻元件VR和选择元件SE。可变电阻元件VR和选择元件SW在第一导线CL1中的一个与第二导线CL2中的一个之间彼此串联连接。例如，可变电阻元件VR连接在选择元件SE与第二导线CL2之一之间，并且选择元件SE连接在可变电阻元件VR与第一导线CL1之一之间，但是本发明构思不限于此。例如，与图20中所示的不同，可变电阻元件VR可以连接在选择元件SE与第一导线CL1之一之间，并且选择元件SE可以连接在可变电阻元件VR与第二导线CL2之一之间。

可变电阻元件VR可以包括数据存储元件。当被供应电脉冲时，可变电阻元件VR可以在两个电阻状态之间切换。可变电阻元件VR可以形成为具有薄膜结构，该薄膜结构的电阻通过流过可变电阻元件VR的电流的自旋转移现象而改变。可变电阻元件VR可以包括被配置为呈现磁阻特性的薄膜结构，并且可以包括至少一个铁磁材料或至少一个反铁磁材料。

选择元件SE可以被配置为选择性地控制穿过可变电阻元件VR的电荷流动。例如，选择元件SE可以被配置为呈现非线性I-V曲线或整流特性，并且因此流过每个可变电阻存储单元VMC的电流可以被控制为具有单向性能。或者，选择元件SE可以包括呈现根据施加的电压而变化的电阻性能的非线性电阻器。例如，当电阻器的电阻与所施加的电压成反比时，在高电压差下的选定单元可处于允许电流流过该选定单元的较低电阻状态，而在低电压差下的未选定单元可处于阻止电流通过该未选定单元的高电阻状态。例如，选择元件SE可以是基于呈现非线性I-V曲线(例如，S型I-V曲线)的阈值开关的器件。选择元件SE可以是呈现双向特性的OTS(双向阈值开关)器件。

返回参考图19，虽然未示出，但第二存储器部分20可以包括设置在第二导线CL2上的多条第三导线以及在平面图中对应地设置在第二导线CL2和第三导线之间的交叉点处的附加可变电阻存储单元VMC。在这种情况下，第二存储器部分20可以具有交叉点单元阵列结构，其中可变电阻存储单元VMC沿着第一方向D1至第三方向D3被三维地布置。

图21A示出了显示在根据本发明构思的示例性实施例的半导体器件内的布置的简化剖视图。图21B示出了显示在图21A的半导体器件内的布置的简化平面图。

参考图21A和21B，半导体器件1000包括第一存储器部分10和第二存储器部分20，并且还包括在衬底100和第一存储器部分10之间的外围电路部分30。外围电路部分30、第一存储器部分10和第二存储器部分20沿垂直于衬底100的顶表面的方向顺序地堆叠在衬底100的顶表面上。

第一存储器部分10可以包括二维或三维地布置在衬底100上的多个快闪存储单元。快闪存储单元可以对应于参考图16至18讨论的存储单元晶体管MCT、MCT1和MCT2。第二存储器部分20可以包括二维或三维地布置在衬底100上的多个可变电阻存储单元。可变电阻存储单元可以对应于参考图19讨论的可变电阻存储单元VMC。例如，可变电阻存储单元可以每个包括可变电阻元件VR和选择元件SE。

外围电路部分30可以包括操作第一存储器部分10的快闪存储单元的存储器电路功能块。例如，外围电路部分30可以包括行解码器、页面缓冲器、I/O缓冲器、控制逻辑、缓冲RAM等。缓冲RAM可以包括诸如动态随机存取存储器(DRAM)器件或静态随机存取存储器(SRAM)器件的易失性存储器件。外围电路部分30还可以包括用于操作第二存储器部分20的可变电阻存储单元的附加存储器电路功能块。

图22A示出了显示在根据本发明构思的示例性实施例的半导体器件内的布置的简化剖视图。图22B示出了显示在图22A的半导体器件内的布置的简化平面图。以下的半导体器件与参考图21A和图21B所讨论的类似，因此为了描述简洁起见，下面将描述半导体器件之间的主要差异。

参考图22A和22B，半导体器件1000包括第一存储器部分10、第二存储器部分20和在第一存储器部分10的至少一侧上的外围电路部分30。第一存储器部分10和外围电路部分30并排设置在衬底100上。外围电路部分30设置为与第一存储器部分10的仅一个侧面相邻(30A)、与第一存储器部分10的两个侧面相邻(30A和30B)、与第一存储器部分10的三个侧面相邻(30A，30B和30C)、或围绕第一存储器部分10的四个侧面(30A，30B，30C和30D)。根据本实施例，除了其相对布置之外，外围电路部分30可以被配置为与参考图21A和图21B讨论的外围电路部分30基本相同。

图23示出了显示根据本发明构思的示例性实施例的半导体器件的单元阵列的平面图。图24示出了沿着图23的线I-I'和II-II'截取的剖视图。

参考图23和图24，第一存储器部分10和第二存储器部分20被竖直地堆叠在下部结构101上。在一些实施例中，下部结构101可以包括参考图21A和21B讨论的衬底100和外围电路部分30。在这种情况下，下部结构101还可以包括在外围电路部分30和第一存储器部分10之间的半导体层，并且第一存储器部分10和第二存储器部分20可以设置在半导体层上。在其他实施例中，下部结构101可以包括参考图22A和22B讨论的衬底100和外围电路部分30。在这种情况下，第一存储器部分10和第二存储器部分20可以直接设置在衬底100上。

第一存储器部分10可以包括设置在下部结构101上的三维NAND快闪存储单元结构。例如，电极结构ES设置在下部结构101上。电极结构ES包括依次堆叠在下部结构101上的多个栅电极150L、150和150U以及在栅电极150L、150和150U之间的多个绝缘层140。栅电极150L、150和150U以及绝缘层140交替且重复地堆叠在下结构101上。绝缘层140可以使栅电极150L、150和150U彼此电绝缘。栅电极150L、150和150U中的最上面的栅电极150U包括彼此水平间隔开的两个最上面的栅电极。最上面的栅极电极150U的所述两个最上面的栅电极通过在其之间的在第二方向D2上延伸的分离绝缘图案182彼此分离。缓冲绝缘层130插置在下部结构101与栅电极150L、150和150U中的最下面的栅电极150L之间。

绝缘层140可以具有基本上相同的厚度，或者绝缘层140中的至少一个可以比其他层厚。缓冲绝缘层130可以比绝缘层140薄。绝缘层140可以包括硅氧化物层或低k电介质层，并且缓冲绝缘层130可以包括绝缘材料(例如，硅氧化物层)。栅电极150L、150和150U可以包括金属或金属氮化物。分离绝缘图案182可以包括绝缘材料(例如，硅氧化物层)。

下部结构101在其上设置有穿透电极结构ES的多个竖直图案VP。每个竖直图案VP穿透电极结构ES并与下部结构101接触。当下部结构101包括参考图21A和21B讨论的衬底100和外围电路部分30时，每个竖直图案VP穿透电极结构ES并与下部结构101的半导体层接触。当下部结构101包括参考图22A和22B讨论的衬底100和外围电路部分30时，每个竖直图案VP穿透电极结构ES并与衬底100接触。如平面图所示，竖直图案VP沿着第二方向D2以Z字形方式布置。

每个竖直图案VP包括从下部结构101向上突出的沟道结构CH。沟道结构CH可以包括多个沟道结构。例如，沟道结构CH包括穿透电极结构ES的下部并连接到下部结构101(例如，下部结构101的半导体层或衬底100)的下半导体图案LSP，以及穿透电极结构ES的上部并连接到下半导体图案LSP的上半导体图案USP。上半导体图案USP具有与下半导体图案LSP接触的封闭底端。上半导体图案USP可以具有中空管形状或通心粉形状。上半导体图案USP可以是杂质掺杂半导体或杂质未掺杂本征半导体。下半导体图案LSP可以包括其导电性与下部结构101的半导体层(或衬底100)的导电性相同的半导体材料。下半导体图案LSP可以具有从下部结构101突出的柱形状。最下面的栅电极150L与下半导体图案LSP相邻，并且其他栅电极150和150U与上半导体图案USP相邻。

每个竖直图案VP包括掩埋绝缘图案170和竖直绝缘体160。掩埋绝缘图案170填充上半导体图案USP的内部。竖直绝缘体160设置在上半导体图案USP和电极结构ES之间。掩埋绝缘图案170可以包括例如硅氧化物。竖直绝缘体160可以具有顶端和底端敞开的通心粉形状或管状。竖直绝缘体160具有与下半导体图案LSP接触的底表面。

竖直绝缘体160可以包括闪存器件的存储元件。尽管未示出，但是竖直绝缘体160可以包括闪存器件的电荷存储层。竖直绝缘体160可以包括顺序堆叠的电荷存储层和隧道绝缘层。隧道绝缘层可以与上半导体图案USP直接接触，并且电荷存储层可以插置在隧道绝缘层与栅电极150和150U之间。在一些实施例中，竖直绝缘体160还可以包括在电荷存储层与栅电极150和150U之间的阻挡绝缘层。电荷存储层可以包括至少一个硅氮化物层或至少一个硅氮氧化物层。隧道绝缘层可以包括具有比电荷存储层的带隙大的带隙的材料。例如，隧道绝缘层可以包括硅氧化物层。阻挡绝缘层可以包括具有比电荷存储层的带隙大的带隙的材料。例如，阻挡绝缘层可以包括硅氧化物层、硅氮化物层或硅氮氧化物层。

栅极电介质图案158设置在下半导体图案LSP和最下面的栅电极150L之间。栅极电介质图案158可以包括例如硅氧化物层。

多个水平绝缘体155在栅电极150L、150和150U中的每个的顶表面和底表面上。每个水平绝缘体155在竖直绝缘体160与栅电极150L、150和150U中的每个之间延伸或者在栅极电介质图案158与最下面的栅电极150L之间延伸。水平绝缘体155可以由单个薄层或多个薄层组成。在一些实施例中，水平绝缘体155可每个包括电荷俘获型快闪存储器晶体管的阻挡绝缘层。

多个导电焊盘180相应地位于竖直图案VP上。每个导电焊盘180可以连接到沟道结构CH。导电焊盘180可以包括掺杂杂质的半导体材料或导电材料。

电极结构ES设置在多个公共源极区域84中的两个相邻公共源极区域之间。公共源极区域184在电极结构ES的相对侧上的下部结构101中(例如，下部结构101的半导体层或衬底100中)并且在第二方向D2上延伸。多个侧面绝缘间隔物SP相应地设置在电极结构ES的相对侧表面上。侧面绝缘间隔物SP可以包括例如硅氮化物。多个公共源极插塞CSP相应地设置在电极结构ES的相对侧上并且联接到对应的公共源极区域184。公共源极插塞CSP在第二方向D2上延伸并且跨越电极结构ES在第一方向D1上彼此间隔开。每个侧面绝缘间隔物SP插置在电极结构ES和公共源极插塞CSP中的一个之间。公共源极插塞CSP可以包括导电材料。

上覆盖绝缘层124设置在电极结构ES上，覆盖电极结构ES的顶表面和导电焊盘180的顶表面。上覆盖绝缘层124具有与公共源极插塞CSP的顶表面基本共面的顶表面。第一层间电介质层126设置在上覆盖绝缘层124上，覆盖公共源极插塞CSP的顶表面。上覆盖绝缘层124可以包括绝缘材料(例如，硅氧化物)。第一层间电介质层126可以包括绝缘材料(例如，硅氧化物)。

多个下部接触190对应地设置在导电焊盘180上。每个下部接触190穿透第一层间电介质层126和上覆盖绝缘层124以连接到对应的一个导电焊盘180。下部接触190可以包括导电材料。

多个辅助导线192设置在第一层间电介质层126上。辅助导线192可以沿着第一方向D1和第二方向D2布置在第一层间电介质层126上。辅助导线192可以每个具有在第一方向D1上具有纵向轴的条形。辅助导线192包括多个第一辅助导线192a和多个第二辅助导线192b。在电极结构ES上，第一辅助导线192a中的每一个跨越公共源极插塞CSP(或公共源极区域184)中的相应一个，并且每个第二辅助导线192b跨越分离绝缘图案182。

辅助导线192可以通过下部接触190连接到竖直图案VP。每个第一辅助导线192a可以将电极结构ES的竖直图案VP中的对应一个竖直图案VP电连接到相邻电极结构ES的竖直图案VP中的对应一个竖直图案VP。虽然未示出，但是相邻电极结构可以跨越公共源极插塞CSP中的一个与电极结构ES间隔开。每个第二辅助导线192b可以将竖直图案VP中的两个竖直图案彼此电连接。两个竖直图案跨越分离绝缘图案182彼此间隔开，并且分别穿透最上面的栅电极150U的两个最上面的栅电极。辅助导线192可以包括导电材料。第一层间电介质层126在其上设置有覆盖辅助导线192的第二层间电介质层128。第二层间电介质层128可以包括绝缘材料(例如硅氧化物)。

多个位线200设置在第二层间电介质层128上。位线200在第一方向D1上延伸并且在第二方向D2上彼此间隔开。位线200可以通过上部接触196连接到辅助导线192。例如，上部接触196对应地设置在辅助导线192上。每个上部接触196穿透第二层间电介质层128的至少一部分以连接到对应的一个辅助导线192。每个上部接触196连接到对应的一个位线200。上部接触196可以包括导电材料。位线200可以包括导电材料。第二层间电介质层128在其上设置有覆盖位线200的第三层间电介质层132。第三层间电介质层132可具有与位线200的顶表面基本共面的顶表面。第三层间电介质层132可以包括绝缘材料(例如，硅氧化物)。

第二存储器部分20可以包括可变电阻存储单元结构。例如，第二存储器部分20包括设置在第三层间电介质层132上的多个可变电阻存储单元VMC。可变电阻存储单元VMC在电极结构ES上沿第一方向D1和第二方向D2二维地布置，但是本发明构思不限于此。如在平面图中所示，可变电阻存储单元VMC可以在电极结构ES上以各种构造来布置。每个可变电阻存储单元VMC可以连接到位线200中的对应一个。第二存储器部分20可以与第一存储器部分10共享位线200。第二存储器部分20可以包括第四层间电介质层134，其设置在第三层间电介质层132上并覆盖可变电阻存储单元VMC。第四层间电介质层134可以具有与可变电阻存储单元VMC的顶表面基本共面的顶表面。第四层间电介质层134可以包括绝缘材料(例如，硅氧化物)。每个可变电阻存储单元VMC可以包括与参考图1至12讨论的每个第一存储单元MC1的部件相对应的部件。例如，每个可变电阻存储单元VMC可以包括参考图3、4、5A和5B讨论的磁隧道结图案MTJ、双向开关图案SW、以及第一、第二和第三导电图案310、320和330。或者，每个可变电阻存储单元VMC可以包括与参考图6至12讨论的每个第一存储单元MC1的部件相对应的部件。

第二存储器部分20可以包括设置在第四层间电介质层134上的多个导线250。导线250在第二方向D2上延伸并且在第一方向D1上彼此间隔开。导线250交叉位线200。可变电阻存储单元VMC在平面图中对应地设置在位线200和导线250之间的交叉点处。布置在第二方向D2上的可变电阻存储单元VMC对应地连接到位线200并共同连接到对应的一个导线250。导线250可以包括导电材料。尽管未示出，但是第二存储器部分20可以进一步包括在导线250上并横过导线250的附加导线、和附加可变电阻存储单元VMC，所述附加可变电阻存储单元VMC可以在平面图中对应地设置在导线250和所述附加导线之间的交叉点处。在这种情况下，第二存储器部分20可以具有交叉点单元阵列结构，其中可变电阻存储单元VMC沿着第一方向D1至第三方向D3三维地布置。

图25示出了显示根据本发明构思的示例性实施例的半导体器件的平面图。图26示出了沿着图25的线III-III'和IV-IV'截取的剖视图。为了描述简洁起见，可以省略与参考图23和图24所讨论的半导体器件的技术特征相同的技术特征。

参考图25和26，第一存储器部分10的电极结构ES在第二方向D2上延伸并且在其端部处具有台阶结构。例如，栅电极150L、150和150U中的每一个在第二方向D2上延伸并具有暴露的端部，该暴露的端部未被其上的栅电极150L、150和150U覆盖。

在下部结构101上提供下覆盖绝缘层122。下覆盖绝缘层122覆盖电极结构ES的台阶结构的端部。下覆盖绝缘层122具有与电极结构ES的顶表面基本共面的顶表面。例如，下覆盖绝缘层122的顶表面与电极结构ES中的多个绝缘层140的最上层的顶表面基本共面。上覆盖绝缘层124和第一至第四层间电介质层126、128、132和134沿着下覆盖绝缘层122的顶表面延伸。下覆盖绝缘层122可以包括绝缘材料(例如硅氧化物)。

第一存储器部分10包括多个下部焊盘接触PC和多个下部焊盘线PCL。下部焊盘接触PC对应地设置在栅电极150L、150和150U的端部上。下部焊盘接触PC可以连接到栅电极150L、150和150U。每个下部焊盘接触PC穿透第一层间电介质层126、上覆盖绝缘层124和至少一部分的下覆盖绝缘层122，并且与栅电极150L、150和150U的端部中的对应的一个端部接触。下部焊盘接触PC和下部接触190具有与第一层间电介质层126的顶表面基本共面的顶表面。下部焊盘接触PC可以包括导电材料。

下部焊盘线PCL设置在第一层间电介质层126上。下部焊盘线PCL对应地连接到下部焊盘接触PC。下部焊盘线PCL可以通过焊盘接触PC连接到栅电极150L、150和150U。下部焊盘线PCL在第一方向D1上延伸并且在第二方向D2上彼此间隔开。下部焊盘线PCL和辅助导线192位于与下部结构101的底表面基本相同的高度处。下部焊盘线PCL可以包括与辅助导线192的材料相同的材料。第二层间电介质层128覆盖下部焊盘线PCL及辅助导线192。

第一存储器部分10包括设置在第二层间电介质层128上的多个上部焊盘线210以及对应地连接到上部焊盘线210的多个上部焊盘接触197。上部焊盘线210在第二方向D2上延伸并且在第一方向D1上彼此间隔开。上部焊盘线210可以分别连接到最上面的栅电极150U的两个最上面的栅电极。每个上部焊盘线210可以通过对应的一个上部焊盘接触197连接到最上面的栅电极150U的两个最上面的栅电极中对应的一个。上部焊盘接触197穿透第二层间电介质层128的至少一部分，以连接到对应的一个下部焊盘线PCL。每个上部焊盘接触197连接到对应的一个上部焊盘线210。上部焊盘接触197可以定位在从下部结构101的底表面起的与参考图23和24所讨论的上部接触196基本相同的高度处。例如，每个上部焊盘接触197可以具有与第二层间电介质层128的顶表面基本共面的顶表面，并且每个上部接触196可以具有与第二层间电介质层128的顶表面基本共面的顶表面。上部焊盘接触197可以包括与上部接触196的材料相同的材料。上部焊盘线210和位线200被设置在与下部结构101的底表面基本相同的水平并且可以包括彼此相同的材料。位线200和上部焊盘线210穿透第三层间电介质层132。第三层间电介质层132的顶表面与位线200的顶表面和上部焊盘线210的顶表面基本共面。第四层间电介质层134覆盖位线200的顶表面和上部焊盘线210的顶表面。

虽然未示出，但是栅电极150L、150和150U可以通过下部焊盘接触PC、下部焊盘线PCL、上部焊盘接触197和上部焊盘线210连接到参考图21A、21B、22A和22B讨论的外围电路部分30的行解码器。位线200可以连接到外围电路部分30的页面缓冲器。

掩埋接触BC设置在下部结构101上。掩埋接触BC设置在第一存储器部分10的电极结构ES的一侧上，并且穿过下覆盖绝缘层122、上覆盖绝缘层124和第一层间电介质层126。掩埋接触BC可以连接到参考图21A、21B、22A和22B讨论的外围电路部分30。掩埋接触BC可以是单个导电接触或彼此连接的多个导电接触。掩埋接触BC具有从下部结构101的底表面起的与下部焊盘接触PC的顶表面的高度和下部接触190的顶表面的高度基本相同的高度的顶表面。第一层间电介质层126的顶表面可以与掩埋接触BC的顶表面、下部焊盘接触PC的顶表面以及下部接触190的顶表面基本共面。掩埋接触BC可以包括导电材料。

第一层间电介质层126在其上设置有连接到掩埋接触BC的第一外围电线PL1。第一外围电线PL1位于从下部结构101的底表面起的与下部焊盘线PCL的高度和辅助导线192的高度基本相同的高度处。第一外围电线PL1可以包括与下部焊盘线PCL的材料和辅助导线192的材料相同的材料。第二层间电介质层128覆盖第一外围电线PL1。第一外围导电接触CT1穿透第二层间电介质层128的至少一部分以连接到第一外围电线PL1。第一外围导电接触CT1定位在从下部结构101的底表面起的与上部焊盘接触197的高度和上部接触196的高度基本相同的高度处。第一外围导电接触CT1可以包括与上部焊盘接触197的材料和上部接触196的材料相同的材料。

第二层间电介质层128在其上设置有连接到第一外围导电接触CT1的第二外围电线PL2。第二外围电线PL2位于从下部结构101的底表面起的与位线200的高度和上部焊盘线210的高度基本相同的高度处。第二外围电线PL2可包括与位线200和上部焊盘线210的材料相同的材料。第二外围电线PL2穿透第三层间电介质层132以连接到第一外围导电接触CT1。例如，第三层间电介质层132围绕第二外围电线PL2。第二外围电线PL2具有与位线200的上表面、上部焊盘线210的上表面以及第三层间电介质层132的上表面基本共面的上表面。第四层间电介质层134覆盖第二外围电线PL2的顶表面。

第二外围导电接触CT2穿透第四层间电介质层134以连接到第二外围电线PL2。第二外围导电接触CT2位于从下部结构101的底表面起的与第二存储器部分20的可变电阻存储单元VMC的高度基本相同的高度处。第四层间电介质层134在其上设置有连接到第二外围导电接触CT2的第三外围电线PL3。第三外围电线PL3定位在从下部结构101的底表面起的与第二存储器部分20的导线250的高度基本相同的高度处。第三外围电线PL3和第二外围导电接触CT2可以包括彼此相同的材料(例如铜)。第三外围电线PL3和第二外围导电接触CT2彼此接触而在它们之间没有中间层。

图27示出了显示根据本发明构思的示例性实施例的半导体器件的单元阵列的剖视图。相同的附图标记用于指代与参考图23和24讨论的半导体器件的单元阵列的部件相同的部件，并且为了描述简洁起见，主要描述了区别。

参考图27，第一存储器部分10包括设置在下部结构101上的三维NAND快闪存储单元结构。例如，位线200设置在下部结构101上，电极结构ES设置在下部结构101和位线200之间。公共源极线CSL设置在电极结构ES的高度与位线200的高度之间的高度处。竖直图案VP穿透电极结构ES并将位线200电连接到公共源极线CSL。

电极结构ES包括顺序堆叠在下部结构101上的多个上单元栅电极150a和顺序堆叠在下部结构101上的多个下单元栅电极150b。电极结构ES还包括设置在上单元栅电极150a和下单元栅电极150b上的多个选择栅电极。选择栅电极可以包括在位线200和上单元栅电极150a之间的串选择栅电极150s以及在公共源极线CSL和下单元栅电极150b之间的接地选择栅电极150g。串选择栅电极150s与接地选择栅电极150g水平地间隔开。上单元栅电极150a在下部结构101与串选择栅电极150s之间。下单元栅电极150b在下部结构101与接地选择栅电极150g之间。上单元栅电极150a可以与下单元栅电极150b水平地间隔开。

竖直图案VP包括第一竖直半导体图案VSP1、第二竖直半导体图案VSP2和水平半导体图案HSP。第一竖直半导体图案VSP1穿透电极结构ES的串选择栅电极150s和上单元栅电极150a。第二竖直半导体图案VSP2穿透电极结构ES的接地选择栅电极150g和下单元栅电极150b。水平半导体图案HSP位于电极结构ES下方并将第一竖直半导体图案VSP1连接至第二竖直半导体图案VSP2。第二竖直半导体图案VSP2连接到公共源极线CSL，并且第一竖直半导体图案VSP1连接到位线200。水平半导体图案HSP设置在下部结构101与电极结构ES之间，将第一竖直半导体图案VSP1和第二竖直半导体图案VSP2彼此连接。第二竖直半导体图案VSP2穿透下单元栅电极150b和接地选择栅电极150g以连接到公共源极线CSL，并且第一竖直半导体图案VSP1穿透上单元栅电极150a和串选择栅电极150s以连接到位线200。水平半导体图案HSP从上单元栅电极150a的下方延伸到下单元栅极电极150b的下方，从而连接第一竖直半导体图案VSP1和第二竖直半导体图案VSP2。

竖直绝缘体160插置在电极结构ES和竖直图案VP之间。竖直绝缘体160在竖直图案VP和下部结构101之间延伸。竖直绝缘体160可以包括顺序地覆盖竖直图案VP的外表面的隧道绝缘层、电荷存储层和阻挡绝缘层。

导电焊盘180可以对应地设置在第一竖直半导体图案VSP1和第二竖直半导体图案VSP2上。导电焊盘180可以连接到竖直图案VP。尽管未示出，但下部结构101可以在其中设置有参考图18讨论的背栅晶体管BGT，其选择性地控制穿过竖直图案VP的水平半导体图案HSP的电荷流动。

下部结构101在其上设置有覆盖电极结构ES的第一层间电介质层126。第二层间电介质层128设置在第一层间电介质层126上。公共源极线CSL设置在第二层间电介质层128中并连接到导电焊盘180中的与第二竖直半导体图案VSP2连接的一个导电焊盘180。公共源极线CSL可以通过所述一个导电焊盘180连接到第二竖直半导体图案VSP2中的一个。

位线200可以设置在第二层间电介质层128上。位线200通过上部接触196连接到与第一竖直半导体图案VSP1连接的导电焊盘180。上部接触196穿透第二层间电介质层128以连接到位线200。位线200通过对应的导电焊盘180和上部接触196连接到第一竖直半导体图案VSP1。第二层间电介质层128在其上设置有围绕位线200的第三层间电介质层132。

第二存储器部分20包括可变电阻存储单元结构。例如，第二存储器部分20包括设置在第三层间电介质层132上的可变电阻存储单元VMC。可变电阻存储单元VMC连接到位线200。第二存储器部分20与第一存储器部分10共享位线200。第二存储器部分20包括设置在第三层间电介质层132上并围绕可变电阻存储单元VMC的第四层间电介质层134。例如，可变电阻存储单元VMC穿透第三层间电介质层132。第二存储器部分20包括设置在第四层间电介质层134上的导线250。可变电阻存储单元VMC插置在位线200和导线250之间并且连接到位线200和导线250。可变电阻存储单元VMC可以包括与参考图1至12讨论的每个第一存储单元MC1的部件对应的部件。例如，可变电阻存储单元VMC可以包括参考图3、4、5A和5B讨论的磁隧道结图案MTJ、双向开关图案SW以及第一、第二和第三导电图案310、320和330。可选地，可变电阻存储单元VMC可以包括与参考图6至12讨论的每个第一存储单元MC1的部件对应的部件。

根据本发明构思，磁隧道结图案和双向开关图案可以串联联接在一对导线之间，并且双向开关图案可以在相对较低的温度下呈现出双向开关特性。因此，可以最小化或减小磁隧道结图案的特性的劣化并且提供具有增加的集成度的半导体器件。

此外，在一些实施例中，单个衬底可以在其上包括第一存储器部分和第二存储器部分，所述第一存储器部分和第二存储器部分被竖直堆叠并且具有彼此不同的操作特性。第一和第二存储器部分可以共享位线。例如，第一存储器部分包括对应地连接到位线的快闪存储单元，并且第二存储器部分包括对应地连接到位线的可变电阻存储单元。因此，第一存储器部分和第二存储器部分可以竖直地堆叠在单个衬底上。结果，半导体器件可以容易被提供为具有高集成度以及减小的竖直轮廓。

虽然已经参考本发明构思的示例性实施例示出和描述了本发明构思，但是对于本领域的普通技术人员显而易见的是，在不脱离由权利要求书限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

本申请要求于2017年6月13日向韩国专利局提交的韩国专利申请第10-2017-0074370号以及于2017年8月14日向韩国专利局提交的韩国专利申请第10-2017-0103249号的优先权，其全部内容通过引用结合在此。

Claims (15)

1.一种半导体器件，包括：

在衬底上的第一存储器部分，所述第一存储器部分包括快闪存储单元结构；以及

垂直堆叠在所述第一存储器部分上的第二存储器部分，所述第二存储器部分包括可变电阻存储单元结构，

其中所述快闪存储单元结构包括单元串以及连接到所述单元串的位线，

其中所述可变电阻存储单元结构包括：

所述位线；

与所述位线交叉的导线；和

在所述位线和所述导线之间的交叉点处的多个存储单元，

其中所述多个存储单元中的每个包括：

磁隧道结图案；

串联连接到所述磁隧道结图案的双向开关图案；和

在所述磁隧道结图案和所述双向开关图案之间的导电图案，

其中所述第一存储器部分和所述第二存储器部分共享所述位线。

2.根据权利要求1所述的半导体器件，其中所述双向开关图案包括硫属元素。

3.根据权利要求2所述的半导体器件，其中所述双向开关图案包括其至少一部分为非晶的硫属化物材料。

4.根据权利要求1所述的半导体器件，其中所述导电图案的至少一部分是非晶的。

5.根据权利要求4所述的半导体器件，其中所述导电图案包括金属氮化物。

6.根据权利要求5所述的半导体器件，其中所述导电图案还包括碳。

7.根据权利要求1所述的半导体器件，其中所述多个存储单元中的每个还包括跨越所述磁隧道结图案与所述导电图案间隔开的第一电极。

8.根据权利要求7所述的半导体器件，其中所述多个存储单元中的每个还包括跨越所述双向开关图案与所述导电图案间隔开的第二电极。

9.根据权利要求1所述的半导体器件，其中，

所述多个存储单元中的每个设置在所述位线与所述导线之间的交叉点处，

所述磁隧道结图案设置在所述导电图案与所述位线之间，

所述双向开关图案设置在所述导电图案与所述导线之间。

10.根据权利要求1所述的半导体器件，其中所述半导体器件还包括在所述衬底和所述第一存储器部分之间的外围电路部分。

11.根据权利要求10所述的半导体器件，其中所述外围电路部分包括：

在所述衬底上的多个外围晶体管；和

在所述衬底上并覆盖所述多个外围晶体管的下绝缘层，

其中所述第一存储器部分设置在所述下绝缘层上。

12.根据权利要求1所述的半导体器件，其中所述第一存储器部分包括三维快闪存储单元阵列。

13.根据权利要求12所述的半导体器件，其中所述第一存储器部分包括：

电极结构，包括沿垂直于所述衬底的顶表面的方向堆叠的多个栅电极；

穿透所述电极结构的多个沟道结构；和

在所述电极结构上并连接到所述多个沟道结构的多个所述位线。

14.根据权利要求1所述的半导体器件，还包括在所述磁隧道结图案和所述双向开关图案中的至少一个的侧壁上的间隔物图案。

15.根据权利要求14所述的半导体器件，其中所述间隔物图案包括绝缘材料。

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