CN1242606A - 具有磁隧道结单元和远程二极管的磁随机存取存储器阵列 - Google Patents
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Abstract
一种非易失性存储单元,它包含衬底、二极管、第一导线、磁隧道结器件、旁路导体和第二导线。二极管制作在衬底中,且包括n型区和p型区。第一导线制作在衬底上且电连接于二极管的n型区。磁隧道结器件制作在第一导线上。旁路导体将二极管的p型区电连接到磁隧道结器件。第二导线制作在磁隧道结器件上且电连接于磁隧道结器件。
Description
本发明涉及到数据存储领域。更确切地说，本发明涉及到磁隧道结(MTJ)器件存储单元的物理结构。
授予Gallagher等人的美国专利No.5640343公开了磁隧道结(MTJ)器件存储单元的二种结构。美国专利No.5640343的图1B和1C所示的第一种结构，代表一种采用薄膜二极管的理想的交叉点阵列结构。图10A-10C所示的第二种结构，包括采用单晶硅二极管的掩埋行线，但要求在存储单元顶部制作额外的全局行线。
薄膜二极管的质量使第一种结构限制于低读出电流，从而使工作性能较低。第二种结构在全局行线与磁元件之间的间距大，在对单元进行写入时，比通过第一种结构的行线来说，需要更大的电流。此外，第二种结构避免对邻近单元进行写入的安全裕度小，而且，由于材料的变化，第二种结构对于在高密度阵列中每次一个地操作单元的裕度不足。第一种结构同样在MTJ器件与行线之间具有因插入二极管而引起的大的间距，这减小了写入裕度。
因此，所需要的是一种比常规MTJ存储单元结构具有改进了的写入裕度和较低的写入电流，同时还提供较小的单元尺寸的MTJ存储单元结构。
本发明提供了一种比常规MTJ存储单元结构具有改进了的写入裕度和较低的写入电流的MTJ存储单元结构。此外，本发明提供了一种存储单元尺寸较小的MTJ存储单元结构。另外，本发明提供了一种高性能的存储单元。本发明的优点是由非易失性存储单元提供的，这种非易失性存储单元包括衬底、二极管、第一导线、磁隧道结器件、旁路导体和第二导线。二极管制作在衬底中，且包括n型区和p型区。第一导线制作在衬底上，且电连接于二极管的n型区。磁隧道结器件制作在第一导线上，而旁路导体将二极管的p型区电连接到磁隧道结器件。旁路导体最好被连接于第一导线下方的二极管的p型区，并可以用光刻工艺或侧壁淀积工艺来制作。第二导线制作在磁隧道结器件上，并电连接于磁隧道结器件。非易失性存储单元也可以包括制作在第一导线下方的二极管上的多晶硅栅材料区。
在第二实施例中，旁路导体被连接于晶体管的控制电极。在第三实施例中，旁路导体被连接于具有连接在行线(字线)上的控制电极的晶体管。在第四实施例中，旁路导体被连接于具有连接在控制线上的控制电极的晶体管。
参照附图用举例的方法来说明本发明，但本发明不局限于这些实例。在这些附图中，相同的参考号表示相似的元件，其中：
图1示出了具有多个磁隧道结存储单元的交叉点阵列；
图2A示出了通过列线看到的根据本发明的MTJ单元的垂直分布的剖面图；
图2B示出了通过行线看到的根据本发明的MTJ单元的垂直分布的剖面图；
图3示出了根据本发明的MTJ单元的平面图；
图4示出了根据本发明的MTJ存储单元的第一最佳结构的平面图；
图5示出了通过行线看到的根据本发明的MTJ单元的第一最佳结构的剖面图；
图6示出了根据本发明的MTJ单元的第二最佳结构的透视图；
图7是MTJ单元的剖面图，示出了用侧壁淀积方法制作的旁路连接；
图8A和8B分别示出了根据本发明的各具有晶体管作为隔离器件的MTJ单元组成的阵列的示意方框图；
图9A和9B分别示出了根据本发明的具有连接于MTJ单元的晶体管的MTJ单元的不同的平面图；
图10A和10B分别示出了通过图9A和9B的MTJ单元的读出线的局部剖面图；
图11示出了本发明的具有连接于地的旁路导体的实施例的示意方框图；
图12示出了图11所示的MTJ单元的平面图；
图13示出了通过图11所示的MTJ单元的字线的局部剖面图；以及
图14是根据本发明的连接于放大器的MTJ单元的示意方框图，此放大器直接从单元的MTJ的电阻值产生输出。
本发明提供了一种非易失性MTJ MRAM存储单元，衬底上单元元件的物理分布不同于通过单元电连接的顺序。此外，本发明的MTJ存储单元中行线与连接于MTJ存储单元的位线具有紧密的间距。本发明提供了与读出通路串联的低的寄生导体电阻。本发明还提供了具有低电阻的高质量单晶硅二极管。在第二实施例中，本发明提供了具有低电阻的高质量读出导体晶体管。而且，本发明的MTJ单元提供了较低的写入电流，使存储器阵列的尺寸能够做得较小，从而不受到IR下降或电迁移的限制。由于读出通路通过单个MTJ、二极管或晶体管的电阻低、寄生电阻低，故本发明的MTJ单元能够在20毫微秒内被读出。
图1示出了具有多个磁隧道结(MTJ)存储单元11的交叉点阵列10。交叉点阵列10包括多个行线12(也称为字线)和多个垂直通过行线12上方的列线13(也称为读出线)。MTJ存储单元11位于行线12与列线13的相交区。存储单元11由MTJ和诸如二极管或晶体管之类的串联连接于行线12与列线13之间的隔离器件组成。授予Gallagher等人的美国专利No.5640343以及授予Gallagher等人的1997年12月2日提出的申请系列No.08/982995二者公开了适用于MTJ存储单元11的MTJ器件，此处都列为参考。
图2A示出了通过列线看到的根据本发明的MTJ单元20的垂直分布的剖面图。图2B示出了通过行线看到的根据本发明的MTJ单元20的垂直分布的剖面图。图3示出了根据本发明的MTJ单元20的平面图。
参照图2A、2B和3，单元20在衬底21上从底部到顶部的物理排列是：首先是二极管22，接着是用来对单元20进行写入的第一导体23(行线)，然后是MTJ的下电极接触金属层24、MTJ磁性层25、MTJ的顶部电极接触金属层26，最后是也用来对单元20进行写入的第二导体(列线)27。
二极管22包括n+型区22a和p+型区22b。n+型区22a用离子注入工艺造成一个大约0.4微米深的结深而形成，且延伸于p+型区22b下方。p+型区22b用浅离子注入工艺造成一个大约0.1微米的结深而形成。不允许像通常在亚微米CMOS VLSI上那样在n+型区22a或p+型区22b上形成硅化物，否则将使二极管短路。用众所周知的方法，在衬底21中制作一个绝缘体21a，用来确定二极管22的边界。
n+型区22a通过诸如金属接触的通过绝缘层(未示出)制作在n+型区22a与行线导体23之间的导体28，连接于行线导体23。旁路导体29将下电极接触金属层24连接到p+型区22b。旁路导体29由通过二极管22和制作在与行线导体23同一层上的少量金属材料之间的薄的绝缘体(未示出)的通道以及制作在与行线导体23同一层上的少量金属材料和下电极接触金属层24之间的通道形成。用接触金属填充对p+扩散区22b的接触。
形成MTJ单元20的各个元件的电连接顺序不同于各个元件在衬底21上制作的物理顺序。电连接顺序一开始是行线导体23连接于二极管22的n+型区22a。二极管22的p+型区22b连接于下电极24，再连接于MTJ 25。MTJ 25连接于列线导体27。(与物理结构相比而言的)这一“紊乱的”电连接顺序，为MTJ单元20提供了较低的行线写入电流。此外，单元阵列中被选定的MTJ单元处的写入电流，产生了相对于相邻的MTJ单元较大的磁场差异。这一差异产生了大的写入裕度，以致能够对阵列中的单一单元进行写入。物理结构提供了一个制作在高质量低电阻硅衬底中的二极管的隔离器件。高质量低电阻使MTJ单元的总电阻低，从而获得高性能，否则会受到等于读出路径中的电阻与列读出线上的电容的时间常数的限制。
图4示出了根据本发明的MTJ存储单元40的第一最佳结构的平面图。MTJ单元40包括由n+型区22a确定p+型区22b的边界的CMOSVLSI中通常有的多晶硅栅材料区41。由于在多晶硅栅下面不形成硅化物，因而二极管22不被短路，故单元40的结构使普通的硅化物制作能够用于n+型区22a和p+型区22b的表面。多晶硅栅区41最好连接于地电位，以便控制p+型区22b边界处的电场。在n+型区和p+型区的表面上使用硅化物进一步降低了二极管的串联电阻，从而导致更高性能的读出。
图5示出了通过行线看到的MTJ单元40的第一最佳结构的剖面图。p+型区22b的峰值掺杂剂浓度最好约为1×1019掺杂原子/cm3，而n+型区22a的峰值掺杂剂浓度最好为1-4×1019掺杂原子/cm3。在最佳实施例中，n+型区22a厚约0.4微米，p+型区厚约0.1微米。行线导体23厚约0.4微米。行线导体与下电极导体层24之间的薄绝缘体(未示出)厚约0.2微米。列线导体27厚约0.4微米。用CMOS技术制造的MTJ存储单元约为4倍特征尺寸乘以5倍特征尺寸，是用同一基本尺度(约为25平方微米)制造的常规静态随机存取存储器(SRAM)单元的一小部分。
图6示出了根据本发明的MTJ单元60的第二最佳结构的透视图，提供了一个比图4和5所示的第一最佳结构更为紧凑的单元布局。MTJ单元60包括具有第一部分29a、第二部分29b和第三部分29c的旁路导体29。第二部分29b是位于行线导体23下方的金属附加布线层，用来将旁路导体28连接到p+型区22b，能够部分地处于行线下方以节省空间。旁路导体29的部分29b在行线导体23下方有效地延伸。为了进一步节省空间，行线导体23与二极管22的n+型区22a之间的连接，可以被相邻的MTJ单元共用。在图6中，只示出了导体28的一部分。
从MTJ下电极到附加金属层29a的旁路连接29，可以用各种各样的方法和材料来制作。由于只有对单元进行读出所需要的电流通过旁路连接29(微安数量级)，故可使用多晶硅材料、金属薄层或诸如TiSi之类的金属硅合金。可以用熟知的光刻技术将旁路连接29制成独立的形状。
也可以用诸如图7所示的熟知的侧壁淀积技术来制作旁路连接29。行线导体23由钨之类的与淀积硅时所用的温度相适应的金属制作。用绝缘体71覆盖钨行线的顶部和侧壁。在绝缘体71的顶部和至少一个侧壁上制作薄导体材料29d，以便从附加金属层29b连接到位于薄导体材料29d顶部上的MTJ层25。薄导体材料29d最好由在绝缘涂层的侧壁上形成可靠导体的钛、氮化钛、硅化钛或任何相似的金属层构成。在不需要连接到附加金属层29b的MTJ单元区之间的薄导体材料29d，用熟知的光刻工艺来清除。
图8A示出了具有串联连接于MTJ以形成存储单元50的NMOS晶体管52的本发明的实施例的示意方框图。借助于使字线上的电压成为接近于地而选定字线12。图8B示出了具有串联连接于MTJ的NMOS晶体管62的本发明最佳实施例的示意方框图。NMOS晶体管62的控制栅被连接于借助于使字线上的电压成为比未被选定的字线上的电压更正而被选定的字线12。由于只有晶体管62的漏连接于MTJ，故图8B的读出线13上的电容低于图8A中的读出线的电容，从而对读出线的电容有贡献。此外，借助于将NMOS晶体管52改变为PMOS晶体管，可以反转读出线相对于字线的电压极性。
图9A和9B分别示出了根据本发明的制作在衬底100中且各具有连接于MTJ单元和控制线的晶体管的MTJ单元50和60的不同的平面图。图10A和10B分别示出了通过图9A和9B的MTJ单元的读出线的局部剖面图。图9A和10A示出了被旁路导体29的附加部分在多晶硅接触区29d处连接于MTJ 25的多晶硅栅导体51。多晶硅栅导体是诸如图8B所示的NMOS晶体管62之类的NMOS晶体管的控制端子。NMOS晶体管由具有在扩散接触区29a处连接于旁路导体29的n+型漏52a的MOS器件有源区52、沟道区52b和被n+型接触区28连接于字线23的源区52c组成。接触区28可以与相邻单元共用。
图9B和10B示出了被多晶硅接触导体68连接于字线23的多晶硅栅61，栅61是晶体管62的控制电极，漏区62c被n+型接触区28连接于字线，而源区62a连接于旁路导体29。
图11示出了具有连接于地的旁路导体的本发明实施例的示意方框图。在图11中，MTJ单元阵列70由共用读出线13的各单元列和共用字线及晶体管控制线的单元行15形成。连接于读出线13的选择器件75分别控制将一个或更多个单元70连接到一个或更多个读出电路(未示出)。
借助于将电流通过读出线和字线，产生磁场在相交区相加以对相交区处的单元进行写入，可以实现对本发明的所有实施例的写入。在图11的实施例中，当控制线15可以用来关闭阵列中的所有晶体管，使得读出线13中的IR降不引起电流流过任何单元70时，最容易实现这一点。
由于晶体管72中的低电阻降低了读出线的时间常数，并由于比起晶体管电阻来，被读出的MTJ的电阻较大而增大了信号，故单元70也是优选的。由于控制线上的电压可以与存储器阵列的电源电压一样高而且不受对单元中的读出路径的任何连接的限制，故单元70中的NMOS晶体管72的电阻可以小于本发明其它实施例的隔离器件。NMOS晶体管72的电阻可以明显地小于1000欧姆，使存储单元70能够在20毫微米之内被读出。借助于将其电阻与已知电阻数值在单元中MTJ器件的电阻的最高值与最低值之间的参考电阻器的电阻进行比较，来读出单元中的MTJ器件的状态。参考电阻器最好是具有平行磁化方向且面积稍小于单元MTJ的MTJ器件。
图14是连接于放大器80的MTJ单元70的示意方框图。二个匹配的电流源81分别连接于单元70和连接于具有选择器件75、参考电阻器76和NMOS晶体管77的电路。放大器80直接从单元中的MTJ器件的电阻数值产生高电压或低电压输出，并具有由MTJ单元中的低电阻造成的短的读出时间常数。常规磁阻存储器由于不可能直接读出，故其读出时间比本发明的长得多。以前必须二步读出，包括修正单元磁性层中的磁化方向和使放大器参考单元磁阻元件中的早期电阻数值。
图12示出了图11所示的MTJ单元70的平面图。图13示出了通过图11的MTJ单元的字线的局部剖面图。字线23在MTJ器件下方通过单元70，但不通过单元70电连接到读出路径。到地电位的连接可以被同一区域中的四个单元共用。晶体管72的控制线是通常垂直于读出线通过单元的多晶硅线。漏区72a连接于旁路导体29，而源区72c在73处连接于地电位。晶体管72的栅区示于72b处。
虽然结合所示实施例已经描述了本发明，但能够理解，可以作出各种修正而不超越本发明的构思与范围。
Claims (26)
1.一种非易失性存储单元，它包含：
衬底；
制作在衬底中的隔离器件，此隔离器件至少包括衬底中的第一区和第二区；
制作在衬底上的第一导线；
制作在第一导线上方的磁隧道结器件；
将隔离器件的第一区电连接到磁隧道结器件的旁路导体；以及
制作在磁隧道结器件上且电连接于磁隧道结器件的第二导线。
2.根据权利要求1的非易失性存储单元，其中的隔离器件是二极管，且其中的第二区被电连接到第一导线。
3.根据权利要求2的非易失性存储单元，其中的第一区是p型区，而第二区是n型区。
4.根据权利要求2的非易失性存储单元，其中的第一区是n型区，而第二区是p型区。
5.根据权利要求2的非易失性存储单元，还包含制作在第一导线下方的二极管上的多晶硅栅材料区。
6.根据权利要求2的非易失性存储单元，其中的旁路导体连接于第一导线下方的二极管的第一区。
7.根据权利要求2的非易失性存储单元，其中的旁路导体用光刻技术来制作。
8.根据权利要求2的非易失性存储单元，其中的旁路导体用侧壁淀积技术来制作。
9.根据权利要求2的非易失性存储单元，其中的非易失性存储单元的尺寸约为1.6微米或更小乘以1.92微米或更小。
10.根据权利要求1的非易失性存储单元，其中的隔离器件是金属-氧化物半导体晶体管，第一区是漏区，第二区是电连接于第一导线的源区，而金属-氧化物半导体晶体管包括电连接于旁路导体的栅区。
11.根据权利要求1的非易失性存储单元，其中的隔离器件是金属-氧化物半导体晶体管，第一区是源区，第二区是电连接于第一导线的漏区，而金属-氧化物半导体晶体管包括电连接于第一导线的栅区。
12.根据权利要求1的非易失性存储单元，其中的隔离器件是金属-氧化物半导体晶体管，第一区是漏区，第二区是电连接于地电位的源区，金属-氧化物半导体晶体管还包括电连接于控制线的栅区。
13.根据权利要求12的非易失性存储单元，还包含：
对应于非易失性存储单元的参考电阻器；以及
具有第一输入和第二输入的放大器，第一输入电连接于第二导线，第二输入电连接于参考电阻器，放大器相对于参考电阻器的读出电阻输出与磁隧道结器件的读出电阻有关的信号。
14.一种非易失性存储单元阵列，它包含：
衬底；
多个第一导线，每个第一导线制作在衬底上；
在多个相交区处覆盖第一导线的多个第二导线；以及
多个非易失性存储单元，非易失性存储单元制作在相交区处，各个非易失性存储单元包括：
制作在衬底中的隔离器件，此隔离器件包括衬底中的第一区和第二区；
制作在第一导线上方的磁隧道结器件；
将隔离器件的第一区电连接到磁隧道结器件的旁路导体；以及
制作在磁隧道结器件上且电连接于磁隧道结器件的多个第二导线中的一个第二导线。
15.根据权利要求14的非易失性存储单元阵列，其中的隔离器件是二极管，且第二区电连接于多个第一导线中的一个第一导线。
16.根据权利要求15的非易失性存储单元阵列，其中的第一区是p型区，而第二区是n型区。
17.根据权利要求15的非易失性存储单元阵列，其中的第一区是n型区，而第二区是p型区。
18.根据权利要求15的非易失性存储单元阵列，其中的非易失性存储单元包括制作在第一导线下方的二极管上的多晶硅栅材料区。
19.根据权利要求15的非易失性存储单元阵列，其中的旁路导体连接于第一导线下方的二极管的第一区。
20.根据权利要求15的非易失性存储单元阵列，其中的旁路导体用光刻技术来制作。
21.根据权利要求15的非易失性存储单元阵列，其中的旁路导体用侧壁淀积技术来制作。
22.根据权利要求15的非易失性存储单元阵列，其中的非易失性存储单元的尺寸约为1.6微米或更小乘以1.92微米或更小。
23.根据权利要求14的非易失性存储单元阵列，其中的隔离器件是金属-氧化物半导体晶体管，第一区是漏区，第二区是电连接于多个第一导线中的一个第一导线的源区，而金属-氧化物半导体晶体管包括电连接于旁路导体的栅区。
24.根据权利要求14的非易失性存储单元阵列，其中的隔离器件是金属-氧化物半导体晶体管，第一区是源区，第二区是电连接于多个第一导线中的一个第一导线的漏区，而金属-氧化物半导体晶体管包括电连接于第一导线的栅区。
25.根据权利要求14的非易失性存储单元阵列，其中的隔离器件是金属-氧化物半导体晶体管，第一区是漏区，第二区是电连接于地电位的源区，金属-氧化物半导体晶体管还包括电连接于控制线的栅区。
26.根据权利要求25的非易失性存储单元阵列，还包含：
对应于非易失性存储单元的参考电阻器；以及
具有第一输入和第二输入的放大器，第一输入电连接于第二导线，第二输入电连接于参考电阻器，放大器相对于参考电阻器的读出电阻输出与磁隧道结器件的读出电阻有关的信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20031105 |