KR102538701B1 - 강유전성 메모리 장치 및 그 구동 방법 - Google Patents

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Abstract

일 실시예에 따르는 강유전성 메모리 장치는 기판, 상기 기판 상에 배치되는 베이스 전도층, 상기 베이스 전도층 상에서 수직 방향으로 배열되는 채널층, 상기 기판 상에서 수직 방향으로 적층되는 복수의 강유전성 메모리 셀 트랜지스터, 상기 복수의 강유전성 메모리 셀 트랜지스터의 상부에 배치되는 제어 트랜지스터, 및 상기 제어 트랜지스터의 상부에 배치되는 비트 라인 패턴을 포함한다. 상기 복수의 강유전성 메모리 셀 트랜지스터는 상기 채널층에 인접하는 강유전층 및 메모리 게이트 전극층을 포함한다. 상기 제어 트랜지스터는 상기 채널층에 인접하는 제어 유전층 및 제어 게이트 전극층을 포함한다. 상기 비트 라인 패턴은 상기 채널층과 전기적으로 연결된다..

Description

강유전성 메모리 장치 및 그 구동 방법{Ferroelectric Memory Device and Method of Operating Nonvolatile Memory Device}
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 장치 및 그 구동 방법에 관한 것이다.
최근에 강유전층의 분극을 제어하여 신호 정보를 비휘발적으로 저장하는 트랜지스터 형태의 강유전성 메모리 장치가 연구되고 있다. 상기 분극은, 상기 강유전층에 인가되는 전압의 극성 또는 전압의 크기에 따라 변화할 수 있으며, 상기 전압이 제거된 후에는 잔류 분극의 형태로 상기 강유전층 내에 비휘발적으로 저장될 수 있다. 한편, 소정의 잔류 분극은 상기 강유전층과 인접하는 기판의 채널 영역에 전하를 유도하여, 트랜지스터의 채널 저항을 변경시킬 수 있다. 따라서, 상기 채널 저항을 측정함으로써, 상기 강유전층 내에 저장된 신호 정보인 상기 잔류 분극을 판독할 수 있다.
한편, 최근에는 디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 동작 신뢰성을 모두 담보할 수 있는 고집적 메모리 장치의 구조에 대한 연구가 계속되고 있다. 또한, 전자 장치의 고성능화에 따라, 메모리 장치의 정보 저장 능력을 향상시키는 시도가 진행되고 있는데, 일 예로서, 단일 셀 내에 멀티 레벨의 정보를 기록할 수 있는 메모리 셀 구조가 출현하고 있다.
본 개시의 일 실시 예는, 구조적 집적도를 향상시키고 동작 신뢰성을 담보할 수 있는 강유전성 메모리 장치 및 그 구동 방법을 제공한다.
본 개시의 일 실시 예는, 단일 메모리 셀 내에 멀티 레벨 정보를 신뢰성 있게 기록할 수 있는 강유전성 메모리 장치 및 그 구동 방법을 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 기판, 상기 기판 상에 배치되는 베이스 전도층, 상기 베이스 전도층 상에서 수직 방향으로 배열되는 채널층, 상기 기판 상에서 수직 방향으로 적층되는 복수의 강유전성 메모리 셀 트랜지스터, 상기 복수의 강유전성 메모리 셀 트랜지스터의 상부에 배치되는 제어 트랜지스터, 및 상기 제어 트랜지스터의 상부에 배치되는 비트 라인 패턴을 포함한다. 상기 복수의 강유전성 메모리 셀 트랜지스터는 상기 채널층에 인접하는 강유전층 및 메모리 게이트 전극층을 포함한다. 상기 제어 트랜지스터는 상기 채널층에 인접하는 제어 유전층 및 제어 게이트 전극층을 포함한다. 상기 비트 라인 패턴은 상기 채널층과 전기적으로 연결된다.
본 개시의 다른 측면에 따르는 강유전성 메모리 장치의 구동 방법이 개시된다. 상기 구동 방법에 있어서, 기판 상의 베이스 전도층으로부터 수직으로 연장되는 채널층, 상기 채널층을 공유하는 복수의 강유전성 메모리 셀 트랜지스터 및 제어 트랜지스터, 및 상기 채널층과 전기적으로 연결되는 비트 라인 패턴을 구비하는 소자 구조물을 제공한다. 이때, 상기 복수의 강유전성 메모리 셀 트랜지스터는 강유전층 및 메모리 게이트 전극층을 포함하고 상기 제어 트랜지스터는 게이트 유전층 및 제어 게이트 전극층을 포함한다. 상기 제어 트랜지스터를 이용하여 상기 채널층을 따라 전도되는 분극 제어 전류를 결정한다. 상기 베이스 전도층과 상기 비트 라인 패턴 사이에서, 상기 채널층을 따라 상기 분극 제어 전류를 전도시킨다. 상기 복수의 강유전성 메모리 셀 트랜지스터 중 소정의 메모리 셀 트랜지스터의 메모리 게이트 전극층을 턴온시켜, 상기 분극 제어 전류가 상기 소정의 메모리 셀 트랜지스터의 강유전층 내에 분극을 기록하도록 한다.
본 개시의 또다른 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 기판, 상기 기판에 배치되는 베이스 전도층, 상기 베이스 전도층 상에서 수직 방향으로 연장되는 채널층, 상기 기판 상에서 수직 방향으로 적층되는 복수의 강유전성 메모리 셀 트랜지스터, 및 상기 복수의 강유전성 메모리 셀 트랜지스터의 상부에 배치되는 비트 라인 패턴을 포함한다. 상기 복수의 강유전성 메모리 셀 트랜지스터는 상기 채널층에 인접하는 강유전체 구조물 및 메모리 게이트 전극층을 각각 포함한다. 상기 비트 라인 패턴은 상기 채널층과 전기적으로 연결된다. 상기 강유전체 구조물은 서로 다른 항전계를 구비하는 복수의 강유전층을 구비한다.
본 개시의 일 실시 예에 따르는 강유전성 메모리 장치는, 수직 방향으로 연장되는 채널층을 공유하는 복수의 강유전성 메모리 셀 트랜지스터 및 제어 트랜지스터를 구비할 수 있다. 상기 강유전성 메모리 장치는, 상기 제어 트랜지스터에 의해 제어되는 채널 전류를 이용하여, 복수의 강유전성 메모리 셀 트랜지스터 중에서 선택되는 소정의 메모리 셀 내의 잔류 분극을 제어할 수 있다. 상기 채널 전류를 통해 강유전층 내부의 분극을 제어하는 방법을 채택함으로써, 분극 스위칭을 보다 정밀하게 제어할 수 있다. 이에 따라, 상기 분극 스위칭 정도(degree)에 따라, 상기 강유전층에 서로 다른 복수의 분극 상태를 구현할 수 있다. 그 결과, 본 개시의 실시 예에서, 단일 메모리 셀 내에 상기 복수의 분극 상태에 대응되는 멀티 레벨 신호 정보를 효과적으로 기록할 수 있다.
본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치는, 수직 방향으로 연장되는 채널층과 수평 방향으로 연장되는 메모리 게이트 전극층 사이에 배치되는 강유전체 구조물을 포함할 수 있다. 상기 강유전체 구조물은 서로 다른 항전계를 구비하는 복수의 강유전층을 포함할 수 있다. 상기 복수의 강유전층이 서로 다른 항전계를 가짐으로써, 상기 복수의 강유전층의 분극 스위칭은 상기 항전계에 각각 대응하는 서로 다른 인가 전압에서 발생할 수 있다. 이에 따라, 외부 인가 전압을 상기 항전계에 대응하도록 제어함으로써, 상기 강유전체 구조물 내에 복수의 분극 상태를 구현할 수 있다. 그 결과, 본 개시의 실시 예에서, 단일 메모리 셀 내에 상기 복수의 분극 상태에 대응되는 멀티 레벨 신호 정보를 효과적으로 기록할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 회로도이다.
도 2는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3a는 도 2의 A 영역의 확대도이며, 도 3b는 도 2의 B 영역의 확대도이다.
도 4는 본 개시의 일 실시 예에 따르는 강유전층의 히스테리시스 그래프이다.
도 5a 및 도 5b는 강유전성 메모리 장치의 동작 원리를 개략적으로 설명하는 도면이다.
도 6a 내지 도 6c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 동작 원리를 개략적으로 설명하는 도면이다.
도 7은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방법을 개략적으로 설명하는 순서도이다.
도 8 내지 도 10은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방법을 개략적으로 설명하는 모식도이다.
도 11은 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 12는 도 11의 C 영역의 확대도이다.
도 13은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방법을 개략적으로 설명하는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 실시 예는, 강유전성 메모리 셀 트랜지스터 및 제어 트랜지스터를 구비하는 강유전성 메모리 장치 및 그 구동 방법을 제공한다. 도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 회로도이다. 도 1을 참조하면, 강유전성 메모리 장치(1)는 복수의 스트링(100a, 100b)을 구비하는 셀의 어레이를 포함한다. 스트링(100a, 100b)의 일단은 공통 소스 라인(SL)에 연결되고, 스트링(100a, 100b)의 타단은 서로 다른 비트 라인(BL1, BL2)에 각각 연결된다. 도 1에서는, 설명의 편의상 스트링(100a, 100b)의 구성을 제1 스트링(100a) 및 제2 스트링(100b)로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 상기 셀 어레이를 구성하는 스트링의 개수는 제한되지 않는다.
제1 스트링(100a)은 서로 직렬로 연결되는 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 및 제1 제어 트랜지스터(TR1)를 구비할 수 있다. 제1 제어 트랜지스터(TR1)은 제6 메모리 셀 트랜지스터(MC6)와 제1 비트 라인(BL1) 사이에 배치될 수 있다. 제2 스트링(110b)은 서로 직결로 연결되는 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12) 및 제2 제어 트랜지스터(TR2)를 구비할 수 있다. 제2 제어 트랜지스터(TR2)은 제12 메모리 셀 트랜지스터(MC12)와 제2 비트 라인(BL2) 사이에 배치될 수 있다.
제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12)은 각각 강유전층을 게이트 유전층으로서 구비할 수 있다. 이때, 상기 강유전층은 내부 분극을 비휘발적으로 저장함으로써, 메모리 기능을 수행할 수 있다. 제1 및 제2 제어 트랜지스터(TR1, TR2)는 각각 상기 유전체층을 게이트 유전층으로 구비할 수 있다. 제1 및 제2 제어 트랜지스터(TR1, TR2)는 제1 및 제2 비트 라인(BL1, BL2)과 소스 라인(SL) 사이의 전류 흐름을 각각 온-오프하는 스위칭 기능과 채널층(ch-t1, ch-t2)을 각각 통과하는 채널 전류의 크기를 각각 제어하는 기능을 수행할 수 있다. 상기 제어된 채널 전류는 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, ??, MC10, MC11, MC12)의 제1 내지 제12 채널층(ch1, ch2, ch3,??, ch10, ch11, ch12)을 통과할 수 있다. 상기 채널 전류는, 제1 내지 제12 채널층(ch1, ch2, ch3, ?? ch9, ch10, ch11, ch12)을 통과하는 과정에서, 각각 대응하는 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, ?? MC10, MC11, MC12)의 강유전층에 대한 분극 제어 전류로서 기능할 수 있다.
도 1에서는 설명의 편의상 제1 및 제2 스트링(100a, 100b)이 각각 6개의 메모리 셀 트랜지스터를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 제1 및 제2 스트링(100a, 100b)을 구성하는 메모리 셀 트랜지스터의 개수는 제한되지 않는다. 또한, 몇몇 다른 실시예들에 있어서, 제1 제어 트랜지스터(TR1)는 도시된 것과 다르게, 소스 라인(SL)과 제1 메모리 셀 트랜지스터(MC1) 사이에 배치될 수 있다. 또한, 제2 제어 트랜지스터(TR2)는 도시된 것과 다르게, 소스 라인(SL)과 제7 메모리 셀 트랜지스터(MC7) 사이에 배치될 수 있다.
제1 스트링(100a) 내의 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 제1 제어 트랜지스터(TR1)는 제7 워드 라인(WL7)에 연결될 수 있다. 마찬가지로, 제2 스트링(100b) 내의 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12)는 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 제2 제어 트랜지스터(TR2)는 제7 워드 라인(WL7)에 연결될 수 있다.
제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)은 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, ??, MC10, MC11, MC12)의 메모리 게이트 전극층에 쓰기 전압을 제공할 수 있다. 상기 쓰기 전압은 일 예로서, 상기 강유전층의 항전계의 절대치에 대응되는 전압의 크기보다 작은 크기를 가지는 제1 쓰기 전압일 수 있다. 이때, 제1 쓰기 전압은 상기 강유전층에 대해 분극 스위칭을 발생시키지는 못하지만, 제1 및 제12 채널층(ch1, ch2, ch3, ?? ch10, ch11, ch12)에 캐리어가 이동할 수 있는 소정의 전도성을 부여할 수 있다. 다른 예로서, 상기 쓰기 전압은 상기 항전계의 절대치에 대응되는 전압의 크기보다 큰 크기를 가지는 제2 쓰기 전압일 수 있다. 이때, 상기 제2 쓰기 전압은 상기 강유전층의 분극 스위칭을 발생시키면서, 동시에 제1 및 제12 채널층(ch1, ch2, ch3, ?? ch10, ch11, ch12)에 캐리어가 이동할 수 있는 소정의 전도성을 부여할 수 있다.
제7 워드 라인(WL7)은 제1 및 제2 제어 트랜지스터(TR1, TR2)의 제어 게이트 전극층에 인가되는 제어 전압을 제공할 수 있다. 소스 라인(SL)과 제1 비트 라인(BL1) 또는 소스 라인(SL)과 제2 비트 라인(BL2) 사이에 소정의 전압이 인가된 상태에서, 상기 제어 전압의 크기를 변경함으로써, 제1 제어 채널층(ch-t1) 또는 제2 제어 채널층(ch-1)을 통과하는 전류의 크기를 조절할 수 있다. 일 예로서, 상기 제어 전압의 크기를 증가시키면, 제1 제어 채널층(ch-1) 또는 제2 제어 채널층(ch-t2)을 통과하는 전류가 소정의 포화 전류에 이르기까지 증가할 수 있다.
일 실시 예에 있어서, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 메모리 게이트 전극층에 상기 제1 쓰기 전압을 각각 인가하고, 상기 제어 게이트 전극층에 소정의 상기 제어 전압을 인가할 때, 분극 제어 전류로서 기능하는 채널 전류가 제1 및 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6) 및 제1 제어 채널층(ch-t1)을 통하여 흐를 수 있다. 이때, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 중 선택되는 적어도 하나의 메모리 셀 트랜지스터의 메모리 게이트 전극층에 상기 제2 쓰기 전압이 인가되면, 상기 분극 제어 전류는 상기 적어도 하나의 메모리 셀 트랜지스터의 강유전층에 전기적 쌍극자의 분극 스위칭을 발생시킬 수 있다. 상기 분극 스위칭을 통해, 상기 적어도 하나의 메모리 셀 트랜지스터에 대한 쓰기 동작이 진행될 수 있다.
동일한 방식대로, 제7 워드 라인(WL7)이 제공하는 제어 전압이 제2 제어 트랜지스터(TR2)의 채널 전류를 제어할 수 있다. 분극 제어 전류로서 기능하는 상기 채널 전류는 상기 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12)의 제7 내지 제12 채널층(ch7, ch8, ch9, ch10, ch11, ch12)을 통해 흐를 수 있다. 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12) 중 선택되는 적어도 하나의 메모리 셀 트랜지스터의 메모리 게이트 전극층에 상기 제2 쓰기 전압이 인가되면, 상기 분극 제어 전류에 의해 적어도 하나의 메모리 셀 트랜지스터에 대해 쓰기 동작이 진행될 수 있다.
한편, 상기 제2 쓰기 전압 및 상기 분극 제어 전류의 인가가 종료된 후에도, 상기 강유전층은 상기 스위칭된 분극 상태를 유지할 수 있다. 즉, 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, ?? MC12)의 상기 강유전층 내에서 상기 스위칭된 분극 상태가 비휘발적으로 저장됨으로써, 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, ?? MC12)의 메모리 동작이 수행될 수 있다.
본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방식에 따르면, 메모리 셀 트랜지스터(MC1, MC2, ?? MC12)의 상기 강유전층 내에 각각 저장되는 분극 상태는, 상기 분극 제어 전류의 크기에 따라 서로 다른 복수의 상태를 가질 수 있다. 이에 따라, 단일 메모리 셀 트랜지스터에 대해 멀티 레벨의 신호 정보가 저장될 수 있다.
한편, 강유전성 메모리 장치(1)의 읽기 동작 시에, 상기 강유전층 내에 비휘발적으로 기록된 분극 상태에 대응하여, 메모리 셀 트랜지스터(MC1, MC2, MC3,?? MC10, MC11, MC12)의 채널층(ch1, ch2, ch3, ?? ch10, ch11, ch12)이 서로 다른 전기적 저항을 가질 수 있다. 이때, 제1 스트링(100a)의 전체 채널 저항은 서로 직렬 연결된 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 채널 저항의 합으로 결정된다. 결과적으로, 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 강유전층에 기록된 분극 상태에 대응하여, 제1 스트링(100a)이 서로 다른 복수의 저항을 가질 수 있다. 따라서, 제1 스트링(100a)의 서로 다른 저항을 식별함으로써, 읽기 동작이 수행될 수 있다. 마찬가지의 방식에 따라, 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12)의 강유전층에 기록된 분극 상태에 대응하여, 제2 스트링(100b)이 서로 다른 복수의 저항을 가질 수 있다. 제2 스트링(100b)의 서로 다른 저항을 식별함으로써 읽기 동작이 수행될 수 있다.
일 실시 예에 따르면, 상기 강유전성 메모리 장치는 이하에서 설명되는 바와 같이, 소스 라인 및 비트 라인 패턴 사이에서 복수의 메모리 셀 트랜지스터 및 제어 트랜지스터가 수직으로 적층되는 3차원 구조로 구현될 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 3a는 도 2의 A 영역의 확대도이며, 도 3b는 도 2의 B 영역의 확대도이다.
도 2, 도 3a 및 도 3b를 참조하면, 강유전성 메모리 장치(2)는 기판(101), 베이스 전도층(105), 채널층(150), 복수의 메모리 셀 트랜지스터(2a), 제어 트랜지스터(2b) 및 비트 라인 패턴(160)을 포함한다. 제어 트랜지스터(2b)는 복수의 메모리 셀 트랜지스터(2a)의 상부에 배치되며, 비트 라인 패턴(160)과 연결된다. 채널층(150)은 베이스 전도층(105)으로부터 수직 방향으로 연장될 수 있다. 복수의 메모리 셀 트랜지스터(2a) 및 제어 트랜지스터(2b)는 채널층(150)을 공유할 수 있다.
기판(101)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 다른 실시 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다. 도시되지는 않았지만, 기판(101)은 n형 또는 p형 도펀트가 도핑되어 형성되는 웰(well)을 포함할 수 있다. 기판(101)과 베이스 전도층(105) 사이에는 다양한 형태의 집적 회로가 배치될 수 있다.
기판(101) 상에 베이스 전도층(105)이 배치된다. 일 실시 예에서, 베이스 전도층(105)은 일 예로서, 금속, 금속 질화물 또는 금속 실리사이드를 포함하는 도전성 박막일 수 있다. 다른 실시 예에서, 기판(101)이 반도체 기판일 때, 베이스 전도층(105)은 n형 또는 p형의 도펀트가 도핑된 기판(101)의 영역일 수 있다.
베이스 전도층(105) 상에 제1 내지 제8 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h) 및 제1 내지 제7 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f, 210g)이 교대로 적층될 수 있다. 이때, 제1 층간 절연층(110a)은 베이스 전도층(105)과 접할 수 있다. 상기 복수의 강유전성 메모리 셀 트랜지스터(2a)는, 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)을 메모리 게이트 전극층으로서 구비할 수 있다. 제어 트랜지스터(2b)는 제7 게이트 전극층(210g)을 제어 게이트 전극층으로서 구비할 수 있다. 비록, 도 2에서는 설명의 편의상 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)에 각각 대응되는 6개의 메모리 셀 트랜지스터를 개시하고 있지만, 메모리 셀 트랜지스터의 개수는 한정되지 않을 수 있다. 즉, 다른 실시 예들에 있어서, 복수의 강유전성 메모리 셀 트랜지스터(2a)는 다양한 다른 개수의 메모리 셀 트랜지스터 및 상기 메모리 셀 트랜지스터에 대응되는 다른 개수의 층간 절연층을 구비할 수 있다.
일 실시 예에 있어서, 제1 내지 제8 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h)은 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다. 제1 내지 제8 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h)은 일 예로서 실리콘 산화물, 실리콘 질화물, 실리콘산질화물을 포함할 수 있다. 제1 내지 제7 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 산화물, 전도성 금속카바이드 등을 포함할 수 있다. 제1 내지 제7 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2를 다시 참조하면, 제1 내지 제8 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h) 및 제1 내지 제7 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f, 210g)을 관통하여, 베이스 전도층(105)을 노출시키는 제1 트렌치(10)가 형성된다. 제1 트렌치(10)의 내부에는 베이스 전도층(105) 상에서 수직 방향으로 연장되는 채널층(150)이 배치될 수 있다. 채널층(150)은 도핑된 반도체 물질을 포함할 수 있다. 상기 도핑된 반도체 물질은 일 예로서, n형 또는 p형 도펀트를 구비하는 실리콘을 포함할 수 있다. 일 예로서, 채널층(150)은 n형의 도펀트가 약 1016/cm3 이상의 농도로 도핑된 실리콘층일 수 있다. 상기 n형 도펀트는 일 예로서, 인(P), 비소(As) 등을 포함할 수 있다.
채널층(150)과 제1 내지 제8 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h), 및 채널층(150)과 제1 내지 제7 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f, 210g) 사이에는 유전층이 배치될 수 있다. 도 2 및 도 3a를 참조하면, 일 실시 예에서, 채널층(150)와 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f) 사이에는 상기 유전층으로서, 계면 절연층(141) 및 강유전층(142)이 배치될 수 있다. 마찬가지로, 채널층(150)과 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g) 사이에는 상기 유전층으로서, 계면 절연층(141) 및 강유전층(142)이 배치될 수 있다. 이때, 강유전층(142)은 대응되는 강유전성 메모리 셀 트랜지스터의 신호 정보를 저장할 수 있다. 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)은 복수의 강유전성 메모리 셀 트랜지스터(2a)의 메모리 게이트 전극층으로 각각 기능할 수 있다.
계면 절연층(141)은 채널층(150)과 강유전층(142)이 직접 접하는 것을 방지하는 버퍼층의 역할을 수행할 수 있다. 채널층(150)과 강유전층(142)이 직접 접하는 경우, 접합 계면에서 결함 사이트가 생성되어 메모리 동작시 강유전층(142)의 전기적 보유 특성(retention)이 저하될 수 있기 때문이다. 계면 절연층(141)은 비정질 구조를 가질 수 있다. 계면 절연층(141)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 산질화물 등을 포함할 수 있다.
강유전층(142)은 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 강유전층(142)은 상기 강유전성 물질에 주입되는 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 지르코늄, 가돌리늄, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 채널층(150)와 제7 게이트 전극층(210g) 사이에는 상기 유전층으로서 제어 유전층(143)이 배치된다. 마찬가지로, 채널층(150)과 제8 층간 절연층(110h) 사이에는 상기 유전층으로서 제어 유전층(143)이 배치된다. 제어 유전층(143)은 상유전 특성을 가질 수 있다. 일 실시 예에서, 채널층(150)와 제7 게이트 전극층(210g) 사이에는 제어 유전층(143)을 제외한 다른 강유전층은 배치되지 않을 수 있다. 한편, 분극 스위칭이 완료된 후에, 스위칭된 분극 상태가 제어 유전층(143)의 내부에 저장되지 않음으로써, 제어 유전층(143)은 메모리 기능을 수행하지 않을 수 있다. 제어 유전층(143)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 산질화물, 하프늄 산화물, 및 지르코늄 산화물 등과 같은 상유전 물질을 포함할 수 있다. 한편, 상기 하프늄 산화물 및 지르코늄 산화물의 경우, 화학양론비의 조절, 주입되는 도펀트의 조절 등을 통해, 제어 유전층(143)이 상유전성을 가지도록 제어될 수 있다.
제어 트랜지스터(2b)의 상부에는 채널층(150)과 전기적으로 연결되는 비트 라인 패턴(160)이 배치될 수 있다. 비트 라인 패턴(160)은 비트 라인의 일부분이거나, 상기 비트 라인과 전기적으로 연결되는 접속 패턴일 수 있다. 비트 라인 패턴(160)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드 등을 포함할 수 있다.
도 3b를 참조하면, 채널층(150)은 베이스 전도층(105)과 접할 수 있다. 이에 따라, 채널층(150)은 베이스 전도층(105)과 비트 라인 패턴(160) 사이에서 전하 전도의 경로로 기능할 수 있다. 베이스 전도층(105)의 바로 상부에 제1 층간 절연층(110a)이 배치됨으로써, 베이스 전도층(105)과 제1 게이트 전극층(210a) 사이의 통전을 방지할 수 있다.
도 2를 다시 참조하면, 제1 내지 제8 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h) 및 제1 내지 제7 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f, 210g)을 관통하여, 베이스 전도층(105)을 노출시키는 제2 트렌치(20)가 형성될 수 있다. 제2 트렌치(20)의 측벽에는 라이너 절연층(170)이 배치될 수 있다. 라이너 절연층(170)은 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물을 포함할 수 있다.
제2 트렌치(20)의 내부는 제1 소스 라인 접속 패턴(250)이 배치될 수 있다. 제2 트렌치(20)의 외부에 제1 소스 라인 접속 패턴(250)과 연결되는 제2 소스 라인 접속 패턴(260)이 배치될 수 있다. 제1 및 제2 소스 라인 접속 패턴(250, 260)은 베이스 전도층(105)을 소스 라인(미도시)과 전기적으로 연결시킬 수 있다. 제1 및 제2 소스 라인 접속 패턴(250, 260)은 금속, 전도성 금속 질화물, 전도성 금속 산화물, 전도성 금속 카바이드, 전도성 금속 실리사이드를 포함할 수 있다. 제1 및 제2 소스 라인 접속 패턴(250, 260)은 일 예로서, 텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 강유전성 메모리 장치(2)는 베이스 전도층(105) 상에서 수직으로 연장되는 채널층(150)을 구비할 수 있다. 복수의 강유전성 메모리 셀 트랜지스터(2a)와 제어 트랜지스터(2b)는 채널층(150)을 공유할 수 있다. 제어 트랜지스터(2b)의 제어 게이트 전극층인 제7 게이트 전극층(210g)에 인가되는 전압을 통해, 채널층(150)을 따라 베이스 전도층(105)과 비트 라인 패턴(160) 사이에서 전도되는 채널 전류를 제어할 수 있다. 상기 채널 전류는 상기 강유전층에 대한 분극 제어 전류로 기능할 수 있다.
일 실시 예에 따르면, 복수의 강유전성 메모리 셀 트랜지스터(2a) 중 선택되는 적어도 하나의 메모리 셀 트랜지스터의 게이트 전극층에 상기 제2 쓰기 전압이 인가될 때, 상기 분극 제어 전류가 상기 적어도 하나의 메모리 셀 트랜지스터 내 강유전층의 분극을 스위칭시킬 수 있다. 상기 분극 스위칭 동작을 통해, 상기 적어도 하나의 메모리 셀 트랜지스터에 대한 쓰기 동작이 수행될 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 강유전층의 히스테리시스 그래프이다. 도 4의 그래프(400)를 참조하면, 본 개시의 일 실시 예에 따르는 강유전층은, 상기 강유전층의 양단에 인가되는 전계에 따라, 제1 및 제2 항전계(Ec, -Ec), 제1 및 제2 잔류 분극(Pr, -Pr)을 구비하는 히스테리시스 동작을 나타낼 수 있다. 먼저, 소정의 제2 잔류 분극(-Pr)을 구비하는 강유전층에 양의 방향의 전계를 인가하면, 전계가 증가할수록 음의 극성을 가지는 분극의 크기가 감소할 수 있다. 상기 인가 전계가 제1 항전계(Ec)보다 증가하면, 상기 강유전층 내부에서는 음의 값을 가지는 분극으로부터 양의 값을 가지는 분극으로, 분극 상태가 스위칭될 수 있다. 상기 전계가 제1 포화 전계(Es)에 도달하면, 상기 강유전층은 제1 포화 분극(Ps)을 가질 수 있다. 상기 인가 전계를 상기 제1 포화 전계(Es) 이하로 다시 감소시키면, 상기 분극의 크기가 감소할 수 있다. 상기 인가 전계를 제거하면, 상기 강유전층은 제1 잔류 분극(Pr)을 가질 수 있다.
이어서, 상기 제1 잔류 분극(Pr)을 구비하는 강유전체에 음의 방향의 전계를 인가할 때, 상기 전계의 절대치가 증가할수록 양의 값을 가지는 분극의 크기가 감소할 수 있다. 상기 인가 전계의 절대치가 제2 항전계(-Ec)의 절대치보다 증가하면, 상기 강유전층 내부에서는 양의 값을 가지는 분극으로부터 음의 값을 가지는 분극으로, 분극 상태가 스위칭될 수 있다. 상기 전계가 제2 포화 전계(-Es)에 도달하면, 상기 강유전층은 제2 포화 분극(-Ps)을 가질 수 있다. 상기 인가 전계의 절대치를 상기 제2 포화 전계(-Es)의 절대치 이하로 다시 감소시키면, 음의 값을 가지는 분극의 크기가 감소할 수 있다. 상기 인가 전계를 제거하면, 상기 강유전층은 상기 제2 잔류 분극(-Pr)을 가질 수 있다.
도 5a 및 도 5b는 강유전성 메모리 장치의 동작 원리를 개략적으로 설명하는 도면이다도 5a 및 도 5b를 참조하면, 강유전성 메모리 장치(500)는 기판(501), 강유전층(530), 및 게이트 전극층(540)을 구비한다. 게이트 전극층(540)의 양단의 기판(501) 영역에 소스 영역(510)과 드레인 영역(520)이 각각 배치될 수 있다. 기판(501)은 p형으로 도핑된 반도체 기판일 수 있으며, 소스 영역(510)과 드레인 영역(520)은 n형으로 도핑된 기판(501)의 영역일 수 있다.
도 5a를 참조하면, 강유전층(530)은 제1 분극 배향(Pdn)을 가지는 잔류 분극을 가질 수 있다. 일 예로서, 상기 잔류 분극은 도 4의 제1 잔류 분극(Pr)에 대응될 수 있다. 이때, 상기 제1 분극 배향(Pdn)은 게이트 전극층(540)으로부터 기판(501)으로의 방향일 수 있다. 즉, 기판(501)과 인접하는 강유전층(530)의 내부 영역에 양의 전하가 대전되며, 게이트 전극층(540)과 인접하는 강유전층(530)의 내부 영역에 음의 전하가 대전될 수 있다. 이때, 제1 분극 배향(Pdn)을 가지는 잔류 분극은 게이트 전극층(540) 하부에 위치하는 기판(501)의 채널 영역에 전자(501e)를 유도할 수 있다.
도 5b를 참조하면, 도 5a의 강유전성 메모리 장치(500)의 게이트 전극층(540)과 기판(501) 사이에 전압을 인가한다. 일 예로서, 소정의 음의 극성을 가지는 게이트 전압(VG)을 게이트 전극층(540)에 인가하고, 기판(501)을 접지시킬 수 있다. 상기 인가되는 게이트 전압(VG)의 절대치가 강유전층(530)의 항전계의 절대치에 대응되는 전압보다 증가할 때, 강유전층(530) 내부에서 분극 스위칭이 발생한다. 일 예로서, 상기 게이트 전압(VG)의 절대치가 도 4의 제2 항전계(-Ec)의 절대치에 대응되는 전압보다 증가하면, 강유전층(530) 내부의 분극 배향이 제2 분극 배향(Pup)으로 스위칭될 수 있다. 이때, 기판(501)의 채널 영역에는 홀(501h)이 유도될 수 있다. 상기 게이트 전압(VG)의 절대치를 도 4의 제2 포화 전계(-Es)에 대응되는 전압 보다 증가시킨 후에 다시 제거하면, 강유전층(530)은 도 4의 제2 잔류 분극(-Pr)에 대응되는 잔류 분극을 구비할 수 있다. 도시되지는 않았지만, 도 5b의 강유전성 메모리 장치(500)의 게이트 전극층(540)에 대하여, 제1 항전계(Ec)에 대응되는 전압보다 큰 게이트 전압(VG)을 인가하면, 강유전층(530) 내부의 분극 배향이 제1 분극 배향(Pdn)으로 스위칭될 수 있다. 이때, 기판(501)의 채널 영역에는 전자(501e)가 다시 유도될 수 있다.
도 6a 내지 도 6c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 동작 원리를 개략적으로 설명하는 도면이다. 도 6a 내지 도 6c를 참조하면, 강유전성 메모리 장치(600)는 기판(601), 강유전층(630) 및 게이트 전극층(640)을 구비한다. 게이트 전극층(640)의 양단의 기판(601) 영역에 소스 영역(610)과 드레인 영역(620)이 각각 배치될 수 있다. 기판(601)은 p형으로 도핑된 반도체 기판일 수 있으며, 소스 영역(610)과 드레인 영역(620)은 n형으로 도핑된 기판(601)의 영역일 수 있다.
도 6a를 참조하면, 초기 상태로서, 강유전층(630)은 제2 분극 배향(Pup)을 가지는 소정의 잔류 분극(P0)을 구비할 수 있다. 일 예로서, 상기 잔류 분극(P0)은 도 4의 제2 잔류 분극(-Pr)에 대응될 수 있다.
도 6b 및 도 6c를 참조하면, 드레인 영역(620)에 소정의 드레인 전압(VD)을 인가하고, 소스 영역(610)을 접지함으로써, 소스 영역(610)과 드레인 영역(620) 사이에 전위차를 발생시킬 수 있다. 일 예로서, 드레인 전압(VD)은 양의 극성을 가질 수 있다.
일 실시 예에서, 기판(601)을 접지한 상태에서, 게이트 전극층(640)에 0V 보다 크고 강유전층(630)의 항전계에 대응되는 전압보다 작은 게이트 전압(VG)을 인가할 수 있다. 이 경우, 상기 게이트 전압(VG)은 강유전층(630)의 분극 스위칭을 발생시키지 못하지만, 기판(601) 내 채널 영역의 저항을 감소시킬 수 있다. 그 결과, 소스 영역(610)과 드레인 영역(620) 사이에서 상기 채널 영역을 통과하는 제1 및 제2 전자 전도(Fe1, Fe2)를 발생시킬 수 있다. 이 때, 상기 제1 및 제2 전자 전도(Fe1, Fe2)가 진행되는 동안, 전자(601e)은 강유전층(630)과 인접하는 상기 채널 영역을 음의 전하로 대전시킬 수 있다.
한편, 도 6b 및 도 6c에서와 같이, 기판(601)을 접지한 상태에서, 게이트 전극층(640)에 강유전층(630)의 항전계에 대응되는 전압보다 큰 게이트 전압(VG)을 인가할 수 있다. 이 경우, 상기 게이트 전압(VG)은 강유전층(630)의 분극 스위칭을 발생시킬 수 있으며, 상기 분극 스위칭 결과 강유전층(630)은 제1 분극 배향(Pdn)을 가지는 소정의 잔류 분극(P1)을 구비할 수 있다. 이 때, 상기 분극 스위칭의 정도(degree)는 상기 채널 영역을 통과하는 전자(601e)의 밀도에 따라 변화할 수 있다. 일 예로서, 도 6b 및 도 6c의 실시 예를 서로 비교하면, 동일한 크기의 게이트 전압(VG)이 인가될 때, 도 6b의 실시 예에 도시되는 제1 전자 전도(Fe1)의 전하량이 도 6c의 실시 예에 도시되는 제2 전자 전도(Fe2)의 전하량보다 크도록 제어될 수 있다. 즉, 도 6b의 실시 예에서 소스 영역(610) 및 드레인 영역(620) 사이에 전도하는 전류가 도 6c의 실시 예에서 소스 영역(610) 및 드레인 영역(620) 사이에 전도하는 전류보다 클 수 있다. 이에 따라, 도 6b의 실시 예에서, 상기 채널층을 점유하는 전하량이 도 6c의 실시 예의 전하량보다 상대적으로 많으므로, 상기 채널층에 인접하는 강유전층(630)의 내부 영역을 양의 전하로 대전시키는 구동력이 도 6b의 실시 예에서 상대적으로 클 수 있다. 이에 따라, 도 6b의 실시예에서는, 강유전층(630) 내에서 발생하는 분극 스위칭의 정도가 상대적으로 클 수 있다. 그 결과, 상기 분극 스위칭 후에 강유전층(630)은 제2 분극 배향(Pdn)을 가지는 잔류 분극(P1)을 가질 수 있다. 일 예로서, 상기 잔류 분극(P1)은 도 4의 제1 잔류 분극(Pr)에 대응될 수 있다.
반대로, 도 6c의 실시 예에서는, 상기 채널 영역을 점유하는 전하량이 상대적으로 적으므로, 상기 분극 스위칭의 구동력이 상대적으로 작을 수 있다. 그 결과, 도 6b의 실시 예에서와 같이, 분극 스위칭이 충분히 일어나지 않아서, 도 6a에 도시되는 초기 상태의 제2 분극 배향(Pup)을 유지하는 잔류 분극(P2)을 가질 수 있다. 또는, 도시되지는 않았지만, 제1 분극 배향(Pdn)으로의 분극 스위칭이 발생하더라도, 도 6b의 실시예의 잔류 분극(P1)보다는 작은 잔류 분극값을 가질 수 있다.
상술한 바와 같이, 본 개시의 실시 예에서는, 강유전성 메모리 장치의 게이트 전극층에 강유전층의 항전계에 대응되는 전압 보다 큰 쓰기 전압을 인가한 상태에서, 채널층을 통과하는 전류를 제어하여 상기 강유전층에 서로 다른 정도의 분극 스위칭을 발생시킬 수 있다. 상기 서로 다른 정도의 분극 스위칭 결과, 상기 강유전층 내에는 서로 다른 잔류 분극이 저장될 수 있다. 상기의 동작 원리를 이용하여, 강유전층 내에 멀티 레벨의 신호 정보를 비휘발적으로 저장할 수 있다. 상기 채널 영역을 통과하는 전류의 크기는, 후술하는 바와 같이 제어 트랜지스터에 의해 제어될 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방법을 개략적으로 설명하는 순서도이다. 도 8 내지 도 10은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방법을 개략적으로 설명하는 모식도이다. 일 실시 예에서, 상기 강유전성 메모리 장치의 구동 방법은 도 1 및 도 2와 관련하여 상술한 강유전성 메모리 장치(1)를 이용하여 구현할 수 있다.
도 7의 S110을 참조하면, 기판(100) 상의 베이스 전도층(105)으로부터 수직으로 연장되는 채널층(150), 채널층(150)을 공유하는 복수의 강유전성 메모리 셀 트랜지스터(2a) 및 제어 트랜지스터(2b), 및 채널층(150)과 전기적으로 연결되는 비트 라인 패턴(160)을 구비하는 소자 구조물을 제공한다. 이때, 상기 복수의 강유전성 메모리 셀 트랜지스터(2a)는 강유전층(142) 및 메모리 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)을 포함하고 제어 트랜지스터(2b)는 제어 유전층(143) 및 제어 게이트 전극층(210g)을 포함한다. 복수의 강유전성 메모리 셀 트랜지스터(2a)가 강유전층(142) 및 채널층(150)을 서로 공유하므로, 복수의 강유전성 메모리 셀 트랜지스터(2a)가 각각 제어하는 채널층(150)의 길이는 대응되는 메모리 게이트 전극층(210a, 210b, 210c, 210d, 210e, 120f)의 두께에 의해 각각 결정될 수 있다. 또한, 제어 트랜지스터(2b)가 제어하는 채널층(150)의 길이는 제어 게이트 전극층(210g)의 두께에 의해 결정될 수 있다. 상기 소자 구조물은 일 실시 예로서, 도 8에 도시되는 스트링(100a)으로 구현될 수 있다. 도 8에 도시되는 스트링(100a)은 도 1과 관련하여 상술한 복수의 스트링(100a, 100b) 중의 어느 하나일 수 있다.
S120을 참조하면, 제어 트랜지스터(2b)를 이용하여 채널층(150)을 따라 전도되는 분극 제어 전류를 결정한다. 일 실시 예에 있어서, 상기 분극 제어 전류를 결정하는 단계는 다음과 같이 진행될 수 있다. 먼저, 소정의 메모리 셀의 강유전층(142)의 분극 스위칭에 요청되는 이동 전류(displacement current)를 결정한다. 상기 이동 전류는, 상기 소정의 메모리 셀의 강유전층(142)에 목적하는 분극을 기록하기 위해 채널층(150) 내에 분포하도록 요구되는 전하량에 의해 결정될 수 있다. 이어서, 상기 이동 전류에 대응되는 채널 전류가 채널층(150)을 통해 전도하도록, 제어 게이트 전극층(210g)에 인가되는 제어 전압의 크기를 결정할 수 있다. 일 실시 예에 있어서, 상기 채널 전류는 후술하는 바와 같이, 강유전층(150)에 기록되는 분극의 크기에 따라, 서로 다른 둘 이상의 값을 가질 수 있으며, 상기 채널 전류의 크기에 따라, 상기 제어 전압의 크기가 결정될 수 있다.
S130을 참조하면, 베이스 전도층(105)과 비트 라인 패턴(160) 사이에서, 채널층(150)을 따라 상기 분극 제어 전류를 전도시킨다. 일 실시 예에 있어서, 상기 분극 제어 전류를 전도시키는 단계는 복수의 강유전성 메모리 셀 트랜지스터(2a)의 메모리 게이트 전극(210a, 210b, 210c, 210d, 210e, 210f)에 제1 쓰기 전압을 인가하여, 채널층(150)의 전기적 저항을 감소시키는 단계를 포함할 수 있다. 이때, 상기 제1 쓰기 전압은 강유전층(142)의 항전계의 절대치에 대응되는 전압의 크기보다 작을 수 있다. 즉, 상기 제1 쓰기 전압이 메모리 게이트 전극(210a, 210b, 210c, 210d, 210e, 210f)에 인가될 때, 상기 분극 제어 전류는 복수의 강유전성 메모리 셀 트랜지스터(2a)에 속하는 강유전층(142)에 대해 분극 스위칭을 발생시키지 못한다. 한편, 도 9를 참조하면, 제어 트랜지스터(2b)에 의해 제어되는 분극 제어 전류(Ip)가 제1 내지 제6 채널 저항(Rch1, Rch2, Rch3, Rch4, Rch5, Rch6, Rch-t1) 및 제1 제어 저항(Rch-t1)이 직렬로 연결된 회로를 통과하여 소스 라인(SL)과 비트 라인(BL1) 사이를 전도하는 현상이 도시되고 있다.
S140을 참조하면, 복수의 강유전성 메모리 셀 트랜지스터(2a) 중 소정의 메모리 셀 트랜지스터의 메모리 게이트 전극(210a, 210b, 210c, 210d, 210e, 210f)을 턴온시켜, 상기 분극 제어 전류가 상기 소정의 메모리 셀의 강유전층(142) 내에 분극을 기록하도록 할 수 있다. 일 실시 예에 있어서, 메모리 게이트 전극(210a, 210b, 210c, 210d, 210e, 210f)을 턴온시키는 단계는 메모리 게이트 전극(210a, 210b, 210c, 210d, 210e, 210f)에 제2 쓰기 전압을 인가하는 단계를 포함할 수 있다. 이때, 상기 제2 쓰기 전압의 크기는 강유전층(142)의 항전계의 절대치에 대응되는 전압의 크기보다 클 수 있다. 즉, 상기 제2 쓰기 전압이 메모리 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)에 인가될 때, 상기 분극 제어 전류는 상기 소정의 메모리 셀 트랜지스터의 강유전층(142)에 대해 분극 스위칭을 발생시킬 수 있다. 한편, 도 10을 참조하면, 복수의 강유전성 메모리 셀 트랜지스터(2a) 중 제4 메모리 셀 트랜지스터(MC4)가 선택되는 경우, 분극 제어 전류(Ip)는 채널층(ch4)에 전하를 대전시킬 수 있다. 메모리 게이트 전극층(G4)에 상기 제2 쓰기 전압이 인가될 때, 상기 대전된 전하는 강유전층(F4) 내의 분극을 스위칭시킬 수 있다.
상술한 바와 같이, 상기 소정의 메모리 셀 트랜지스터의 강유전층 내에 분극을 기록하는 단계는, 상기 분극 제어 전류의 크기를 변화시켜, 상기 강유전층 의 분극 배향을 다양한 정도(degree)로 스위칭시키는 단계를 포함할 수 있다. 이로써, 단일의 메모리 셀 트랜지스터의 상기 강유전층 내에 멀티 레벨 신호 정보를 저장할 수 있다.
도 11은 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 12는 도 11의 C 영역의 확대도이다.
도 11 및 도 12를 참조하면, 강유전성 메모리 장치(3)는 기판(1101), 베이스 전도층(1105), 채널층(1500), 복수의 메모리 셀 트랜지스터(3a) 및 비트 라인 패턴(1600)을 포함한다. 채널층(1500)은 베이스 전도층(1105)으로부터 수직 방향으로 연장될 수 있다. 복수의 메모리 셀 트랜지스터(3a)는 채널층(1500)을 공유할 수 있다. 도 12에 도시되는 바와 같이, 복수의 메모리 셀 트랜지스터(3a)는 채널층(1500)에 인접하여 배치되는 강유전체 구조물(1400)을 포함할 수 있다.
기판(1101)은 반도체 기판일 수 있다. 기판(1101)의 구성은 도 2와 관련하여 상술한 기판(101)의 구성과 실질적으로 동일할 수 있다. 기판(1101) 상에 베이스 전도층(1105)이 배치된다. 베이스 전도층(1105)의 구성은 도 2와 관련하여 상술한 베이스 전도층(105)의 구성과 실질적으로 동일할 수 있다.
베이스 전도층(1105) 상에 제1 내지 제7 층간 절연층(1110a, 1110b, 1110c, 1110d, 1110e, 1110f, 1110g) 및 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f)이 교대로 적층될 수 있다. 이때, 제1 층간 절연층(1110a)은 베이스 전도층(1105)과 접할 수 있다. 상기 복수의 강유전성 메모리 셀 트랜지스터(3a)는, 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f)을 메모리 게이트 전극층으로서 구비할 수 있다. 비록, 도 11에서는 설명의 편의상 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f)에 각각 대응되는 6개의 메모리 셀 트랜지스터를 개시하고 있지만, 메모리 셀 트랜지스터의 개수는 한정되지 않을 수 있다. 즉, 다른 실시 예들에 있어서, 복수의 강유전성 메모리 셀 트랜지스터(3a)는 다양한 다른 개수의 메모리 셀 트랜지스터 및 상기 메모리 셀 트랜지스터에 대응되는 다른 개수의 층간 절연층을 구비할 수 있다.
제1 내지 제7 층간 절연층(1110a, 1110b, 1110c, 1110d, 1110e, 1110f, 1110g) 및 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f)의 구성은 도 2와 관련하여 상술한 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g) 및 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)의 구성과 실질적으로 동일할 수 있다.
도 11을 다시 참조하면, 제1 내지 제7 층간 절연층(1110a, 1110b, 1110c, 1110d, 1110e, 1110f, 1110g) 및 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f, 1210g)을 관통하여, 베이스 전도층(1105)을 노출시키는 제1 트렌치(1000)가 형성된다. 트렌치(1000)의 내부에는 베이스 전도층(1105) 상에서 수직 방향으로 연장되는 채널층(1500)이 배치될 수 있다. 트렌치(1000) 및 채널층(1500)의 구성은 도 2와 관련하여 상술한 트렌치(10) 및 채널층(150)의 구성과 실질적으로 동일할 수 있다.
채널층(1500)과 제1 내지 제7 층간 절연층(1110a, 1110b, 1110c, 1110d, 1110e, 1110f, 1110g) 및 채널층(1500)과 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f, 1210g) 사이에는 강유전체 구조물(1400)이 배치될 수 있다.
강유전체 구조물(1400)은 서로 다른 항전계를 구비하는 복수의 강유전층을 포함할 수 있다. 일 실시 예로서, 도 11 및 도 12에서는 서로 다른 항전계를 구비하는 제1 내지 제3 강유전층(1420, 1430, 1440)이 개시된다. 하지만, 강유전체 구조물(1400)을 구성하는 강유전층의 개수는 한정되지 않을 수 있다. 즉, 강유전체 구조물(1400)은 다른 다양한 개수의 강유전층을 가질 수 있다.
도 11 및 도 12를 참조하면, 강유전체 구조물(1400)은 채널층(1500)과 접합 하는 계면 절연층(1410)을 더 포함할 수 있다. 계면 절연층(1410)은 제1 강유전층(1420)과 채널층(1500)이 직접 접하는 것을 방지하는 버퍼층의 역할을 수행할 수 있다. 채널층(1500)과 제1 강유전층(1420)이 직접 접하는 경우, 접합 계면에서 결함 사이트가 생성되어 소자 동작시 강유전체 구조물(1400)의 전기적 보유 특성(retention)이 저하될 수 있기 때문이다.
일 실시 예에서, 제1 내지 제3 강유전층(1420, 1430, 1440)은 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 제1 내지 제3 강유전층(1420, 1430, 1440) 중 적어도 하나는 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 지르코늄, 가돌리늄 또는 이들의 조합을 포함할 수 있다.
제1 내지 제3 강유전층(1420, 1430, 1440)은 서로 다른 항전계를 가질 수 있다. 상기 항전계는 외부의 자극에 대항하여, 강유전층이 종래의 분극 배향을 유지하려는 저항력으로 해석될 수 있다. 일 실시 예에서, 상기 서로 다른 항전계는, 제1 내지 제3 강유전층(1420, 1430, 1440)에 대해 서로 다른 농도로 도펀트를 주입하여 강유전층 내부의 스트레인(strain)을 변경시킴으로써 구현될 수 있다. 다른 실시 예에서, 상기 서로 다른 항전계는, 제1 내지 제3 강유전층(1420, 1430, 1440)이 서로 다른 결정립 크기를 가지도록 제어하여 분극 도메인의 크기를 변경시킴으로써, 구현될 수 있다. 제1 내지 제3 강유전층(1420, 1430, 1440)가 서로 다른 항전계를 가짐으로써, 제1 내지 제3 강유전층(1420, 1430, 1440)의 분극 스위칭은 각각의 항전계 이상의 크기를 가지는 외부 전계가 인가될 때, 각각 발생할 수 있다.
채널층(1500)의 상부에는 채널층(1500)과 전기적으로 연결되는 비트 라인 패턴(1600)이 배치될 수 있다. 비트 라인 패턴(1600)은 비트 라인의 일부분이거나, 상기 비트 라인과 전기적으로 연결되는 접속 패턴일 수 있다. 비트 라인 패턴(1600)의 구성은 도 2와 관련하여 상술한 비트 라인 패턴(160)의 구성과 실질적으로 동일하다.
도 11을 다시 참조하면 제1 내지 제7 층간 절연층(1110a, 1110b, 1110c, 1110d, 1110e, 1110f, 1110g) 및 제1 내지 제6 게이트 전극층(1210a, 1210b, 1210c, 1210d, 1210e, 1210f, 1210g)을 관통하여, 베이스 전도층(1105)을 노출시키는 제2 트렌치(2000)가 형성될 수 있다. 제2 트렌치(2000)의 측벽에는 라이너 절연층(1700)이 배치될 수 있다. 제2 트렌치(2000)의 내부는 제1 소스 라인 접속 패턴(2500)이 배치될 수 있다. 제2 트렌치(2000)의 외부에는 제1 소스 라인 접속 패턴(2500)과 연결되는 제2 소스 라인 접속 패턴(2600)이 배치될 수 있다. 제1 및 제2 소스 라인 접속 패턴(2500, 2600)은 베이스 전도층(1105)을 소스 라인(미도시)과 전기적으로 연결시킬 수 있다. 제2 트렌치(2000), 라이너 절연층(1700), 제1 및 제2 소스 라인 접속 패턴(2500, 2600)의 구성은 도 2와 관련하여 상술한 제2 트렌치(20), 라이너 절연층(170), 제1 및 제2 소스 라인 접속 패턴(250, 260)의 구성과 실질적으로 동일하다.
상술한 바와 같이, 본 개시의 실시 예에 따르는 강유전성 메모리 장치는, 수직 방향으로 연장되는 채널층과 수평 방향으로 연장되는 메모리 게이트 전극층 사이에 배치되는 강유전체 구조물을 구비한다. 상기 강유전체 구조물은 서로 다른 항전계를 구비하는 복수의 강유전층을 포함할 수 있다. 상기 강유전체 구조물의 분극 상태가, 서로 다른 항전계를 가지는 복수의 강유전층에 의해 제어됨으로써, 소정의 강유전성 메모리 셀 트랜지스터 내에 복수의 신호 정보를 저장할 수 있다.
도 13은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 구동 방법을 개략적으로 설명하는 도면이다. 도 13의 구동 방법은 도 11 및 도 12와 관련하여 상술한 강유전성 메모리 장치(3)를 이용하여 구현할 수 있다. 구체적인 실시 예에서, 도 14와 관련하여 설명하는 강유전성 메모리 장치(3)의 쓰기 방법은 도 5a 및 도 5b와 관련하여 상술한 동작 원리를 적용할 수 있다. 즉, 강유전성 메모리 장치(3) 내 복수의 강유전성 메모리 셀 트랜지스터(3a) 중에서, 소정의 강유전성 메모리 셀 트랜지스터가 선택될 수 있다. 이어서, 선택된 강유전성 메모리 셀 트랜지스터의 메모리 게이트 전극층을 통하여, 복수의 강유전층(1420, 1430, 1440) 중 어느 하나의 항전계보다 큰 전계가 인가될 때, 강유전체 구조물(1400) 내부에서 분극 스위칭이 발생할 수 있다.
도 13의 그래프(3000)는 강유전체 구조물(1400)에 인가되는 전계에 따라 변화하는 잔류 분극(Pr)을 도시하고 있다. 일 예로서, 강유전체 구조물(1400)은 제1 내지 제3 강유전층(1420, 1430, 1440)을 구비하며, 제1 내지 제3 강유전층(1420, 1430, 1440)은 각각 대응되는 제1 내지 제3 항전계(Ec1, Ec2, Ec3)를 구비할 수 있다. 이때, 상기 항전계는, 제3 항전계(Ec3), 제2 항전계(Ec2), 및 제1 항전계(Ec1) 순으로 큰 값을 가질 수 있다.
일 실시 예에서, 강유전체 구조물(1400)에 제1 항전계(Ec1)의 절대치 보다 작은 크기의 외부 전계를 인가한다. 이 때, 강유전체 구조물(1400)에는 분극 스위칭이 발생하지 않는다. 상기 제1 항전계(Ec1)의 절대치 보다 작은 크기의 전계를 인가한 후에, 상기 전계를 제거하면, 강유전체 구조물(1400)은 종래의 분극 배향을 유지하면서, 제1 잔류 분극(Pr1)을 가질 수 있다.
다른 실시 예에서, 강유전체 구조물(1400)에 제1 항전계(Ec1)의 절대치 이상 제2 항전계(Ec2)의 절대치보다 작은 외부 전계를 인가한다. 이 때, 강유전체 구조물(1400) 내에서는, 상기 인가 전계에 대응하여 제1 강유전층(1420)에서 분극 스위칭이 발생할 수 있다. 다만, 제2 및 제3 강유전층(1430, 1440)에서는 분극 스위칭이 발생하지 않을 수 있다. 상기 제1 항전계(Ec1)의 절대치 이상 제2 항전계(Ec2)의 절대치보다 작은 전계를 인가한 후에, 상기 전계를 제거하면, 강유전체 구조물(1400)은 스위칭된 분극 배향을 유지하면서, 제2 잔류 분극(Pr2)을 가질 수 있다.
또다른 실시예에서, 강유전체 구조물(1400)에 제2 항전계(Ec2)의 절대치 이상 제3 항전계(Ec3)의 절대치보다 작은 외부 전계를 인가한다. 이 때, 강유전체 구조물(1400) 내에서는, 상기 인가 전계에 대응하여 제1 및 제2 강유전층(1420, 1430)에서 분극 스위칭이 발생할 수 있다. 다만, 제3 강유전층(1440)에서는 분극 스위칭이 발생하지 않을 수 있다. 상기 제2 항전계(Ec2)의 절대치 이상 제3 항전계(Ec3)의 절대치보다 작은 전계를 인가한 후에, 상기 전계를 제거하면, 강유전체 구조물(1400)은 스위칭된 분극 배향을 유지하면서, 제3 잔류 분극(Pr3)을 가질 수 있다. 이때, 제3 잔류 분극(Pr3)의 절대치는 제2 잔류 분극(Pr2)의 절대치 보다 클 수 있다.
또다른 실시예에서, 강유전체 구조물(1400)에 제3 항전계(Ec3)의 절대치 이상의 외부 전계를 인가한다. 이 때, 강유전체 구조물(1400) 내에서는, 상기 인가 전계에 대응하여 제1 내지 제3 강유전층(1420, 1430, 1440)에서 분극 스위칭이 각각 발생할 수 있다. 상기 제3 항전계(Ec3)의 절대치 이상의 전계를 인가한 후에, 상기 전계를 제거하면, 강유전체 구조물(1400)은 스위칭된 분극 배향을 유지하면서, 제4 잔류 분극(Pr4)을 가질 수 있다. 이때, 제4 잔류 분극(Pr4)의 절대치는 제3 잔류 분극(Pr2)의 절대치 보다 클 수 있다. 상술한 바와 같이, 인가되는 외부 전계에 반응하여, 서로 구분되도록 형성되는 복수의 잔류 분극(Pr1, Pr2, Pr3, Pr4)를 이용하여, 단일의 메모리 셀 트랜지스터 내에 멀티 레벨의 신호를 저장할 수 있다.
한편, 도 14의 그래프(3000)에서는, 인가 전류가 0 보다 크고 제1 항전계(Ec1)보다 작은 제1 전계 구간에서 동일한 제1 잔류 분극(Pr1)을 구비하고, 인가 전류가 제1 항전계(Ec1) 이상 제2 항전계(Ec2)보다 작은 제2 전계 구간에서 동일한 제2 잔류 분극(Pr2)을 구비하고, 인가 전류가 제2 항전계(Ec2) 이상 제3 항전계(Ec3)보다 작은 제3 전계 구간에서 동일한 제3 잔류 분극(Pr3)을 구비하고 인가 전류가 제3 항전계(Ec3) 이상 제4 항전계(Ec2)보다 작은 제4 전계 구간에서 동일한 제4 잔류 분극(Pr2)을 구비하는 것으로 도시되고 있지만, 이와는 다른 변형예가 존재할 수 있다. 즉, 동일한 전계 구간 내에서도, 상기 인가 전계의 크기에 따라 잔류 분극의 크기가 서로 다를 수 있다. 다만, 이러한 동일 전계 구간 내에서의 잔류 분극의 크기 차이는, 서로 다른 전계 구간 사이에서 잔류 분극 차이에 비해 극히 작을 수 있다. 이에 따라, 서로 다른 전계 구간 사이에서 발생하는 잔류 분극의 차이를 이용하여, 멀티 레벨의 신호를 효과적으로 구현할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시예들에 있어서, 강유전성 메모리 장치(3)의 구동 방법은 도 6a 내지 도 6c의 분극 제어 전류를 이용하는 방법을 적용할 수 있다. 이 경우, 복수의 메모리 셀 트랜지스터(3a) 및 비트 라인 패턴(1600) 사이 또는 복수의 메모리 셀 트랜지스터(3a) 및 베이스 전도층(1105) 사이에, 제어 트랜지스터를 추가로 포함할 수 있다. 상기 제어 트랜지스터에 의해 제어되는 분극 제어 전류가, 복수의 메모리 셀 트랜지스터(3a) 내부의 분극 스위칭을 제어할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 600 700: 강유전성 메모리 장치,
2a: 강유전성 메모리 셀 트랜지스터, 2b: 제어 트랜지스터,
10 20 1000 2000: 트렌치,
101 1101: 기판, 105 1105: 베이스 전도층,
110a 110b 110c 110d 110e 110f 110g 110h 1110a 1110b 1110c 1110d 1110e 1110f 1110g: 층간 절연층,
210a 210b 210c 210d 210e 210f 210g 1210a 1210b 1210c 1210d 1210e 1210f: 게이트 전극층,
141 1410: 계면 절연층, 142: 강유전층, 143: 제어 유전층,
150 1500: 채널층, 160 1600: 비트 라인 패턴, 170 1700: 라이너 절연층,
250 2500: 제1 소스 라인 접속 패턴, 260 2600: 제2 소스 라인 접속 패턴,
601 701: 기판, 601e 701e: 전자, 601h: 홀(양의 전하)
610 710: 소스 영역, 620 720: 드레인 영역,
630 730: 강유전체, 640 740: 게이트 전극층,
1400: 강유전체 구조물, 1420: 제1 강유전층, 1430: 제2 강유전층, 1440: 제3 강유전층.

Claims (21)

  1. 기판;
    상기 기판에 배치되는 베이스 전도층;
    상기 베이스 전도층 상에서 수직 방향으로 연장되는 채널층;
    상기 기판 상에서 수직 방향으로 적층되며, 상기 채널층에 인접하는 강유전층 및 메모리 게이트 전극층을 각각 포함하는 복수의 강유전성 메모리 셀 트랜지스터;
    상기 복수의 강유전성 메모리 셀 트랜지스터의 상부에 배치되며, 상기 채널층에 인접하는 제어 유전층 및 제어 게이트 전극층을 포함하는 제어 트랜지스터; 및
    상기 제어 트랜지스터의 상부에서, 상기 채널층과 전기적으로 연결되는 비트 라인 패턴을 포함하고,
    상기 복수의 강유전성 메모리 셀 트랜지스터 및 상기 제어 트랜지스터는 상기 채널층을 공유하고,
    상기 제어 트랜지스터는 상기 채널층을 따라 전도되는 분극 제어 전류를 제어하여, 상기 제어된 분극 제어 전류가 상기 복수의 강유전성 메모리 셀 트랜지스터의 상기 강유전층 내에 서로 다른 분극을 기록하도록 하는
    강유전성 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 복수의 강유전성 메모리 셀 트랜지스터 사이에 각각 배치되는 층간 절연층을 더 포함하되,
    상기 층간 절연층은 상기 기판 상에서 수직 방향으로 상기 메모리 게이트 전극층과 교대로 적층되는
    강유전성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널층은 n형 또는 p형으로 도핑된 반도체 물질을 포함하는
    강유전성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층은
    하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 강유전층은 도펀트로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 지르코늄 및 가돌리늄 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제어 유전층은 상유전 물질을 포함하되,
    상기 상유전 물질은
    실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 산질화물, 하프늄 산화물, 및 지르코늄 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 메모리 게이트 전극층 및 상기 제어 게이트 전극층은
    텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  9. 기판 상의 베이스 전도층으로부터 수직으로 연장되는 채널층, 상기 채널층을 공유하는 복수의 강유전성 메모리 셀 트랜지스터 및 제어 트랜지스터, 및 상기 채널층과 전기적으로 연결되는 비트 라인 패턴을 구비하는 소자 구조물을 제공하되, 상기 복수의 강유전성 메모리 셀 트랜지스터는 강유전층 및 메모리 게이트 전극층을 포함하고 상기 제어 트랜지스터는 제어 유전층 및 제어 게이트 전극층을 포함하는 단계;
    상기 제어 트랜지스터를 이용하여 상기 채널층을 따라 전도되는 분극 제어 전류를 결정하는 단계;
    상기 베이스 전도층과 상기 비트 라인 패턴 사이에서, 상기 채널층을 따라 상기 분극 제어 전류를 전도시키는 단계;
    상기 복수의 강유전성 메모리 셀 트랜지스터 중 소정의 메모리 셀 트랜지스터의 메모리 게이트 전극층을 턴온시켜, 상기 분극 제어 전류가 상기 소정의 메모리 셀 트랜지스터의 강유전층 내에 분극을 기록하도록 하는 단계를 포함하는
    강유전성 메모리 장치의 구동 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 제어 트랜지스터를 이용하여 상기 분극 제어 전류를 결정하는 단계는
    상기 소정의 메모리 셀의 상기 강유전층의 분극 스위칭에 요청되는 이동 전류(displacement current)를 결정하는 단계; 및
    상기 이동 전류에 대응되는 채널 전류가 상기 채널층을 통해 전도하도록, 상기 제어 게이트 전극층에 인가되는 제어 전압의 크기를 결정하는 단계를 포함하는
    강유전성 메모리 장치의 구동 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 채널 전류는 상기 강유전층에 기록되는 분극의 크기에 근거하여, 서로 다른 둘 이상의 값을 가지는
    강유전성 메모리 장치의 구동 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 채널층을 따라 상기 분극 제어 전류를 전도시키는 단계는
    상기 복수의 강유전성 메모리 셀 트랜지스터의 상기 메모리 게이트 전극층에 제1 쓰기 전압을 인가하여, 상기 채널층의 전기적 저항을 감소시키는 단계를 포함하되,
    상기 제1 쓰기 전압의 크기는 상기 강유전층의 항전계의 절대치에 대응되는 전압의 크기보다 작은
    강유전성 메모리 장치의 구동 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 소정의 메모리 셀 트랜지스터의 메모리 게이트 전극층을 턴온시키는 단계는
    제2 쓰기 전압을 상기 메모리 게이트 전극층에 인가하는 단계를 포함하되,
    상기 제2 쓰기 전압의 크기는 상기 강유전층의 항전계의 절대치에 대응되는 전압의 크기보다 큰
    강유전성 메모리 장치의 구동 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 소정의 메모리 셀의 강유전층 내에 분극을 기록하는 단계는
    상기 분극 제어 전류의 크기를 변화시켜, 상기 강유전층 내에 서로 다른 분극을 기록하는 단계를 포함하는
    강유전성 메모리 장치의 구동 방법.
  15. 기판;
    상기 기판에 배치되는 베이스 전도층;
    상기 베이스 전도층 상에서 수직 방향으로 연장되는 채널층;
    상기 기판 상에서 수직 방향으로 적층되며 상기 채널층에 인접하는 강유전체 구조물 및 메모리 게이트 전극층을 각각 포함하는 복수의 강유전성 메모리 셀 트랜지스터; 및
    상기 복수의 강유전성 메모리 셀 트랜지스터의 상부에서, 상기 채널층과 전기적으로 연결되는 비트 라인 패턴을 포함하고,
    상기 강유전체 구조물은 서로 다른 항전계를 구비하는 복수의 강유전층을 구비하는
    강유전성 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 강유전체 구조물은 상기 채널층과 계면을 이루는 계면 절연층을 더 포함하는
    강유전성 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 복수의 강유전층은 각각
    하프늄 산화물, 지르코늄 산화물 및 하프늄지르코늄 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 복수의 강유전층 중 적어도 하나는 도펀트를 구비하되,
    상기 도펀트는 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 지르코늄 및 가돌리늄 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 복수의 강유전층은 서로 다른 도펀트 농도를 가지는
    강유전성 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 복수의 강유전층은 서로 다른 결정립 크기를 가지는
    강유전성 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 강유전체 구조물은 상기 복수의 강유전층이 가지는 서로 다른 항전계에 근거하여, 복수의 잔류 분극을 가지는
    강유전성 메모리 장치.
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