KR20230085646A - 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 230000010287 polarization Effects 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910052688 Gadolinium Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 229910052746 lanthanum Inorganic materials 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052712 strontium Inorganic materials 0.000 claims description 6
- 229910052727 yttrium Inorganic materials 0.000 claims description 6
- 239000002096 quantum dot Substances 0.000 claims description 5
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 claims description 4
- 239000010436 fluorite Substances 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000003112 inhibitor Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치가 개시된다. 개시된 수직형 비휘발성 메모리 소자는 기판에 수직인 방향으로 교대로 적층된 복수의 절연층 및 복수의 도전층; 상기 기판에 수직인 방향으로 연장되어 상기 절연층들의 측면 및 상기 도전층들의 측면에 마련된 채널층; 및 상기 도전층들의 측면과 상기 채널층 사이에 마련되는 강유전층;을 포함한다.
Description
본 개시는 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치에 관한 것이다.
종래의 하드 디스크가 SSD(Solid State Drive)로 대체되면서 비휘발성 메모리 소자인 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다. 최근에는 소형화 및 고집적화에 따라 기판에 수직인 방향으로 다수의 단위 셀이 적층된 수직형 낸드 플래시 메모리 소자가 개발되고 있다.
예시적인 실시예는 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치를 제공한다.
일 측면에 있어서,
기판에 수직인 방향으로 교대로 적층된 복수의 절연층 및 복수의 도전층;
상기 기판에 수직인 방향으로 연장되어 상기 절연층들의 측면 및 상기 도전층들의 측면에 마련된 채널층; 및
상기 도전층들의 측면과 상기 채널층 사이에 마련되는 강유전층;을 포함하는 수직형 비휘발성 메모리 소자가 제공된다.
상기 각 절연층 및 상기 각 도전층은 상기 기판에 나란한 방향으로 연장되게 마련될 수 있다.
상기 채널층은 상기 복수의 도전층에 대응하여 마련될 수 있다.
상기 도전층들의 측면은 상기 절연층들의 측면과 평탄하게 마련될 수 있다.
상기 강유전층은 상기 도전층들의 측면에만 마련될 수 있다.
상기 강유전층은 상기 절연층들의 측면까지 연장되게 마련될 수도 있다.
상기 도전층들의 측면은 상기 절연층들의 측면으로부터 오목하게 마련될 수있다.
상기 강유전층은 상기 도전층들의 측면에 형성된 오목한 부분을 채우도록 마련될 수 있다.
상기 강유전층은 상기 절연층들의 측면까지 연장되게 마련될 수 있다.
상기 강유전층은 상기 도전층들의 측면에 형성된 오목한 부분의 내벽에서 상기 상기 절연층들의 측면까지 연장되게 마련될 수 있다.
상기 도전층에는 상기 강유전층에 강유전 분극 스위칭이 일어나는 coercive field 보다 높은 게이트 전압이 인가될 수 있다.
상기 각 도전층은 10nm 이하의 두께를 가질 수 있다.
상기 도전층은 금속, 금속 질화물, 폴리 실리콘 또는 이차원 도전성 물질을 포함할 수 있다.
상기 채널층은 Si, Ge, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물(oxynitride) 반도체, 이차원 반도체 물질, 양자점(quantum dot) 또는 유기 반도체를 포함할 수 있다.
상기 강유전층은 플로라이트(fluorite)계 물질 또는 페로브스카이트(perovskite)를 포함할 수 있다.
상기 강유전층은 Hf 및 Zr 중 적어도 하나의 산화물을 포함할 수 있다. 상기 강유전층은 Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수 있다.
상기 강유전층과 상기 채널층 사이에는 상유전층(paraelectric layer)이 더 마련될 수 있다.
상기 상유전층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 또는 실리콘 옥시나이트라이드를 포함할 수 있다.
다른 측면에 있어서,
전술한 수직형 비휘발성 메모리 소자를 포함하는 전자장치가 제공된다.
예시적인 실시예에 따른 수직형 비휘발성 메모리 소자에서는 기판에 수직으로 복수의 절연층 및 복수의 도전층이 교대로 적층되어 있으며, 절연층들의 측면 및 도전층들의 측면에 강유전층 및 채널층이 마련되어 있다. 여기서, 각 도전층은 매우 얇은 두께(예를 들어, 대략 10nm 이하의 두께)로 증착될 수 있으며, 채널층 내에는 도전층의 두께에 대응하는 매우 짧은 길이의 채널을 형성할 수 있다.이에 따라, 메모리 셀들(MC)의 높이를 줄일 수 있으며, 수직형 비휘발성 메모리 소자의 고집적화를 구현할 수 있다.
도 1은 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 2는 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 3은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 4는 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 5는 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 6은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 7은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 8은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 9는 예시적인 실시예들에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 2는 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 3은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 4는 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 5는 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 6은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 7은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 8은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 9는 예시적인 실시예들에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 수직형 비휘발성 메모리(NVM; non-volatile memory) 소자(100)를 개략적으로 도시한 단면도이다. 도 1에 도시된 수직형 비휘발성 메모리 소자(100)는 수직형 낸드 플래시 메모리 소자가 될 수 있다.
도 1을 참조하면, 수직형 비휘발성 메모리 소자(100)는 기판(110)과 이 기판(110)의 표면에 수직인 방향으로 복수의 메모리셀(memory cell, MC)이 적층된 수직 적층형 구조체를 포함한다. 복수의 메모리셀(MC)은 기판(110)의 표면에 수직인 방향으로 교대로 적층된 절연층(120) 및 도전층(130)을 포함한다. 도 1에는 기판(110)에 하나의 수직 적층형 구조체가 마련된 경우가 예시적으로 도시되어 있으나, 이에 한정되지 않고 기판(110)에 복수의 수직 적층형 구조체가 서로 이격되게 마련될 수도 있다.
기판(110)은 다양한 재질을 포함할 수 있다. 예를 들면, 기판(110)은 단결정 실리콘 기판, 화합물 반도체 기판 또는 SOI(Silicon on Insulator) 기판을 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 다양한 재질의 기판(110)이 사용될 수 있다. 또한 기판(110)에는 예를 들어 도핑에 의한 불순물 영역, 트랜지스터 등과 같은 전자 소자, 또는 데이터를 저장하는 메모리셀들을 선택하고 제어하는 주변 회로(periphery circuit) 등이 더 포함될 수 있다.
기판(110)에는 기판(110)의 표면에 수직인 방향으로 절연층(120) 및 도전층(130)이 교대로 적층되어 있다. 여기서, 절연층(120) 및 도전층(130) 각각은 기판의 표면에 나란한 방향으로 연장되도록 마련될 수 있다.
도전층(130)은 게이트에 해당하는 것으로, 이 도전층(130)에는 워드 라인(word line, 미도시)이 전기적으로 연결될 수 있다. 도전층(130)은 예를 들면, 금속, 금속 질화물, 폴리 실리콘, 2차원 도전성 물질 등과 같은 도전성 물질을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 도전층(130)은 다른 다양한 물질을 포함할 수 있다. 이러한 도전층은 예를 들면 대략 10nm 이하의 얇은 두께를 가지도록 마련될 수 있다. 하지만, 이에 한정되는 것은 아니다.
절연층(120)은 도전층들(130) 사이의 절연을 위한 층으로서, 예를 들면, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있지만 이는 단지 예시적인 것이다. 이러한 절연층(120)은 대략 10nm 이하의 두께를 가지도록 마련될 수 있다. 하지만, 이에 한정되는 것은 아니다.
도전층들(130)의 측면은 절연층들(120)의 측면과 평탄하게 마련될 수 있다. 여기서, 도전층들(130)의 측면 및 절연층들(120)의 측면은 기판(110)의 표면에 수직으로 배치될 수 있다.
도전층들(130) 각각의 측면에는 강유전층(ferroelectric layer,150)이 마련되어 있다. 강유전체는 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 dipole(electric dipole), 즉, 자발 분극(spontaneous polarization)을 갖는다. 또한, 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 그리고, 강유전체에서는 외부 전기장에 의해 분극의 방향이 도메인(domain) 단위로 바뀔(switching) 수 있다.
강유전층(150)은 예를 들면, 플로라이트(fluorite)계 물질 또는 페로브스카이트(perovskite) 등을포함할 수 있다. 여기서, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다.
구체적인 예로서, 강유전층(150)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전층(150)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전층(150)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다. 하지만, 이상에서 언급된 물질들은 단지 예시적인 것으로, 이외에도 다른 다양한 물질이 강유전층(150)으로 사용될 수 있다.
도전층들(130)의 측면 및 절연층들(120)의 측면에는 강유전층(150)을 덮도록 채널층(160)이 마련되어 있다. 채널층(160)은 복수의 도전층(130)에 대응하여 기판(110)의 표면에 대해 수직으로 마련될 수 있다. 이에 따라, 수직으로 적층된 복수의 메모리 셀(MC)은 하나의 채널층(160)을 공유할 수 있다. 채널층(160)은 절연층들(120)의 측면과 접촉하도록 마련되며, 도전층들(120)의 측면과 채널층(160) 사이에는 강유전층(150)이 마련되어 있다. 따라서, 채널층(160)은 도전층들(130)의 측면에서는 강유전층(150)에 대응하는 돌출된 형상으로 형성될 수 있다.
채널층(160)은 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(160)은 예를 들면, Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있다. 또한, 채널층(160)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수도 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 반도체 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(160)은 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 p형 도펀트 또는 n형 도펀트를 포함할 수 있다. p형 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함할 수 있으며, n형 도펀트는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함할 수 있다.
각 메모리 셀(MC)의 하부 및 상부에 위치하는 채널층(160)에는 소스 및 드레인이 마련될 수 있으며, 이 소스 및 드레인 사이에는 도전층(130)에 대응하는 채널이 형성될 수 있다. 메모리셀들(MC) 사이에 형성되는 소스 및 드레인은 인접한 메모리 셀들(MC)에 의해 공유될 수 있다. 전술한 바와 같이, 도전층(130)이 대략 10nm 이하의 매우 얇은 두께로 형성되는 경우에는 이 도전층(130)의 두께에 대응하는 매우 짧은 길이의 채널이 형성될 수 있다.
각 메모리 셀(MC)에서는 도전층(130)에 인가된 (+), (-) 게이트 전압에 따라 강유전 분극 방향이 결정됨으로써 메모리 동작이 수행될 수 있다. 여기서, 비휘발성 메모리 동작이 수행되기 위해서는 강유전 분극 스위칭이 일어나는 항전기장(coercive field) 보다 높은 크기의 게이트 전압이 도전층(130)에 인가될 수 있다.
본 실시예에 따른 비휘발성 메모리 소자(100)는 다음과 같은 방법으로 제작될 수있다. 먼저, 기판(110)에 수직인 방향으로 복수의 절연층(120) 및 복수의 도전층(130)을 교대로 적층한다. 그리고, 선택적 성장 공정 또는 inhibitor 등을 이용하여 도전층들(130)의 측면에만 강유전층(150)을 선택적으로 형성한 다음, 이 강유전층(150)을 덮도록 절연층들(120)의 측면 및 도전층들(130)의 측면에 채널층(160)을 형성한다.
비휘발성 메모리 소자(100)는 다음과 같은 방법으로도 제작될 수있다. 먼저, 기판(110)에 수직인 방향으로 복수의 제1 절연층(120) 및 복수의 제2 절연층(미도시)을 교대로 적층한다. 그리고, 제2 절연층의 측면에만 선택적으로 강유전층(150)을 형성한 다음, 이 강유전층(150)을 덮도록 제1 절연층들(120) 및 제2 절연층들의 측면에 채널층(160)을 형성한다. 이어서, 제2 절연층들을 식각으로 제거한 다음, 제2 절연층들이 제거된 부분에 도전층들(130)을 증착한다.
수직형 낸드 플래시 메모리 소자에서는 집적도가 증가함에 따라 메모리셀 사이의 간격이 좁아지면서 메모리셀 사이에 간섭 현상이 심화될 수 있으며, 전하 손실도 발생할 수 있다. CTF(Charge Trap Flash) 구조의 낸드 플래시 메모리 소자에서는 복수의 메모리셀이 하나의 전하 트랩층(charge trap layer)을 공유하고 있기 때문에 lateral charge migration 현상이 발생될 수 있고, 이는 메모리셀 사이의 간격이 좁아짐에 따라 메모리 동작의 신뢰성 문제를 악화시킬 수 있다. 또한, 현재 플래시 메모리 소자에서는 blocking oxide/nitride/tunneling oxide 와 같은 여러층의 절연막을 증착하고, 이 절연막들의 두께에 대응하는 높은 전압으로 쓰기/지우기 동작을 반복해야 한다. 그러나, 이러한 반복된 동작으로 인해 tunneling oxide 의 신뢰성이 떨어질 수 있으며, 또한 여러층의 절연막 사용으로 인해 메모리 소자의 높이가 증가할 수 있으며, 이는 수직 집적화에 단점에 될 수 있다.
본 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(100)에서는 기판(110)에 수직으로 복수의 절연층(120) 및 복수의 도전층(130)이 교대로 적층되어 있으며, 절연층들(120)의 측면 및 도전층들(130)의 측면에 강유전층(150) 및 채널층(160)이 마련되어 있다. 여기서, 각 도전층(130)은 매우 얇은 두께(예를 들어, 대략 10nm 이하의 두께)로 증착될 수 있으며, 채널층(160) 내에는 도전층(130)의 두께에 대응하는 매우 짧은 길이의 채널을 형성할 수 있다.이에 따라, 메모리 셀들(MC)의 높이를 줄일 수 있으며, 수직형 비휘발성 메모리 소자의 고집적화를 구현할 수 있다.
도 2는 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(200)를 개략적으로 도시한 단면도이다. 도 2에 도시된 수직형 비휘발성 메모리 소자(200)는 강유전층과 채널층 사이에 상유전층이 마련되어 있다는 점을 제외하면 도 1에 도시된 수직형 비휘발성 메모리 소자(200)와 동일하다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 2를 참조하면, 기판(110)에 수직으로 복수의 절연층(120) 및 복수의 도전층(130)이 교대로 적층되어 있으며, 도전층들(130)의 측면에 강유전층(150)이 선택적으로 마련되어 있다.
도전층들(130)의 측면 및 절연층들(120)의 측면에는 강유전층(150)을 덮도록 상유전층(270)이 마련되어 있으며, 상유전층(270)에는 채널층(160)이 마련되어 있다. 상유전층(270)은 절연층들(120)의 측면과 접촉하도록 마련되며, 도전층들(120)의 측면과 상유전층(270) 사이에는 강유전층(150)이 마련되어 있다. 이에 따라, 상유전층(270) 및 채널층(160)은 도전층들(130)의 측면에서 강유전층(150)에 대응하는 돌출된 형상으로 형성될 수 있다.
상유전층(270)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 구체적인 예로서, 채널층이 실리콘을 포함하는 경우에 상유전층은 실리콘 산화물을 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
도 3은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(300)를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 기판(110)에 수직으로 복수의 절연층(120) 및 복수의 도전층(130)이 교대로 적층되어 있다. 도전층들(130)의 측면은 절연층들(120)의 측면과 평탄하게 마련될 수 있다. 도전층들(130)의 측면에는 강유전층(150)이 선택적으로 마련되어 있다. 도전층들(130)의 측면 및 절연층들(120)의 측면에는 강유전층(150)을 덮도록 채널층(360)이 마련되어 있다.
도 1에 도시된 채널층(160)과는 달리 본 실시예에서는 채널층(360)의 표면이 평탄하게 형성될 수 있다. 이러한 채널층(360)은 도전층들(130)의 측면 및 절연층들(120)의 측면에 강유전층(150)을 덮도록 채널층(360)을 충분히 두꺼운 두께로 형성한 다음, LER(Line Edge Roughness) 감소를 위한 후속 공정을 진행함으로써 형성될 수 있다.
도 4는 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(400)를 개략적으로 도시한 단면도이다.
도 4를 참조하면, 기판(110)에 수직으로 복수의 절연층(120) 및 복수의 도전층(130)이 교대로 적층되어 있다. 도전층들(130)의 측면은 절연층들(120)의 측면과 평탄하게 마련될 수 있다. 절연층들(120)의 측면 및 도전층들(130)의 측면에는 강유전층(450)이 마련되어 있다. 여기서, 강유전층(450)은 도전층들(130) 및 절연층(120)들의 평탄한 측면을 덮도록 마련될 수 있다. 즉, 강유전층(450)은 도전층들(130)의 측면에서 절연층들(120)의 측면까지 연장되도록 마련될 수 있다.
채널층(460)은 강유전층(450)을 덮도록 마련되어 있다. 도면에는 도시되어 있지 않으나, 강유전층(450)과 채널층(460) 사이에는 상유전층이 더 마련될 수 있다. 이 상유전체층은 강유전층(450)을 덮도록 마련될 수 있다.
도 5는 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(500)를 개략적으로 도시한 단면도이다.
도 5를 참조하면, 수직형 비휘발성 메모리 소자(500)는 기판(110)과 이 기판(110)의 표면에 수직인 방향으로 복수의 메모리셀(MC)이 적층된 수직 적층형 구조체를 포함한다. 복수의 메모리셀(MC)은 기판(110)의 표면에 수직인 방향으로 교대로 적층된 절연층(520) 및 도전층(530)을 포함한다. 절연층(520) 및 도전층(530) 각각은 기판(110)의 표면에 나란한 방향으로 연장되도록 마련될 수 있다.
도전층(530)은 예를 들면, 금속, 금속 질화물, 폴리 실리콘, 2차원 도전성 물질 등과 같은 도전성 물질을 포함할 수 있지만, 이는 단지 예시적인 것이다. 도전층(530)은 예를 들면 대략 10nm 이하의 얇은 두께를 가지도록 마련될 수 있지만, 이에 한정되는 것은 아니다. 절연층(520)은 예를 들면, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있지만 이는 단지 예시적인 것이다. 절연층(520)은 대략 10nm 이하의 두께를 가지도록 마련될 수 있지만, 이에 한정되는 것은 아니다.
본 실시예에서, 도전층들(530)의 측면은 절연층들(520)의 측면으로부터 오목하게 마련될 수 있다. 도전층들(530)의 측면에 형성된 오목한 부분(recessed portion, 540)은 절연층들(520) 및 도전층들(530)을 교대로 적층한 다음, 도전층들(530)의 측면만 선택적으로 식각함으로써 형성딜 수 있다.
각 도전층(530)의 측면에 형성된 오목한 부분(540)에는 강유전층(550)으로 채워질 수 있다. 여기서, 강유전층(550)의 측면은 절연층들(520)의 측면과 평탄하도록 마련될 수 있다. 이와 같이, 강유전층(550)은 도전층(530)의 측면에만 선택적으로 마련될 수 있다. 이러한 강유전층(550)은 예를 들면, 선택적 성장 공정 또는 inhibitor 등을 이용하여 형성될 수 있다.
강유전층(550)은 예를 들면, 플로라이트계 물질 또는 페로브스카이트 등을 포함할 수 있다. 여기서, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다.
구체적인 예로서, 강유전층(550)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전층(550)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전층(550)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다.
절연층들(520)의 측면 및 강유전층들(550)의 측면에는 채널층(560)이 마련되어 있다. 채널층(560)은 절연층들(520) 및 강유전층들(530)의 평탄한 측면을 덮도록 마련되어 있다. 채널층(560)의 표면은 평탄하게 형성될 수 있다.
채널층(560)은 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(560)은 예를 들면, Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있다. 또한, 채널층(560)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질. 양자점, 또는 유기 반도체를 포함할 수도 있다. 채널층(560)은 p형 도펀트 또는 n형 도펀트를 더 포함할 수도 있다.
각 메모리 셀(MC)의 하부 및 상부에 위치하는 채널층(560)에는 소스 및 드레인이 형성될 수 있으며, 이 소스 및 드레인 사이에는 도전층(530)에 대응하는 채널이 형성될 수 있다. 따라서, 도전층(530)이 대략 10nm 이하의 매우 얇은 두께로 형성되는 경우에는 이 도전층(530)의 두께에 대응하는 매우 짧은 길이의 채널이 형성될 수 있다.
각 메모리 셀(MC)에서는 도전층(530)에 인가된 (+), (-) 게이트 전압에 따라 도전층(530)과 채널층(560) 사이에 마련된 강유전층(550) 내에서 강유전 분극 방향이 결정됨으로써 메모리 동작이 수행될 수 있다. 여기서, 비휘발성 메모리 동작이 수행되기 위해서는 강유전 분극 스위칭이 일어나는 항전기장(coercive field) 보다 높은 크기의 게이트 전압이 도전층(530)에 인가될 수 있다.
도 6은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(600)를 개략적으로 도시한 단면도이다. 도 6에 도시된 수직형 비휘발성 메모리 소자(600)는 강유전층(550)과 채널층(560) 사이에 상유전층(670)이 마련되어 있다는 점을 제외하면 도 5에 도시된 수직형 비휘발성 메모리 소자(500)와 동일하다.
도 6을 참조하면, 기판(110)에 수직으로 복수의 절연층(520) 및 복수의 도전층(530)이 교대로 적층되어 있다. 여기서, 도전층들(530)의 측면은 절연층들(520)의 측면으로부터 오목하게 마련되어 있으며, 이 오목한 부분(540)에는 강유전층(550)이 채워져 있다.
강유전층들(550) 및 절연층들(520)의 평탄한 측면에는 상유전층(670)이 마련되어 있다. 여기서, 상유전층(670)은 강유전층들(550)의 측면 및 절연층들(520)의 측면을 덮도록 마련될 수 있다. 한편, 상유전층(670)은 강유전층들(550)의 측면만 덮도록 마련될 수도 있다.
상유전층(670)에는 채널층(560)이 마련되어 있다. 상유전층(670)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 7은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(700)를 개략적으로 도시한 단면도이다.
도 7을 참조하면, 기판(110)에 수직으로 복수의 절연층(520) 및 복수의 도전층(530)이 교대로 적층되어 있으며, 도전층들(530)의 측면은 절연층들(520)의 측면으로부터 오목하게 마련되어 있다.
도전층들(530)의 측면에 형성된 오복한 부분(540)에는 강유전층(750)이 채워져 있으며, 이 강유전층(750)은 절연층들(520)의 측면까지 연장되도록 마련될 수 있다. 즉, 강유전층(750)은 도전층들(530)의 측면 및 절연층들(520)의 측면을 덮도록 마련될 수 있다. 여기서, 강유전층(750)의 표면은 평탄하게 형성될 수 있으며, 강유전층(550)에는 채널층(760)이 마련될 수 있다. 강유전층(750)과 채널층(760) 사이에는 상유전층(미도시)이 더 마련될 수도 있다.
도 8은 또 다른 예시적인 실시예에 따른 수직형 비휘발성 메모리 소자(800)를 개략적으로 도시한 단면도이다.
도 8을 참조하면, 기판(110)에 수직으로 복수의 절연층(520) 및 복수의 도전층(530)이 교대로 적층되어 있으며, 도전층들(530)의 측면은 절연층들(520)의 측면으로부터 오목하게 마련되어 있다.
도전층들(530)의 측면에 형성된 오목한 부분(540)의 내벽에는 도전층들(530)의 측면을 덮도록 강유전층(850)이 소정 두께로 마련되어 있으며, 이 강유전층(850)은 절연층들(520)의 측면까지 연장되도록 마련되어 있다. 그리고, 채널층(860)은 강유전층(850)을 덮도록 소정 두께로 마련되어 있다. 한편, 강유전층(850)과 채널층(660) 사이에는 상유전층(미도시)이 더 마련될 수도 있다.
이상에서 설명된 비휘발성 메모리 소자(100~800)는 다양한 전자 장치에서 데이터 저장을 위해 사용될 수 있다. 도 9는 예시적인 실시예들에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 9를 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 CPU(Central Processing Unit,1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM 소자를 포함할 수 있으며, 보조 스토리지(1700)은 전술한 수직형 비휘발성 메모리(NVM) 소자를 포함할 수 있다. 경우에 따라, 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이상에서 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600,700,800.. 수직형 비휘발성 메모리 소자
110.. 기판
120,520.. 절연층
130,530.. 도전층
150,450,550,750,850.. 강유전층
160,360,460,560,760,860.. 채널층
270,670.. 상유전층
540.. 도전층의 측면에 형성된 오목한 부분(recessed portion)
MC.. 메모리 셀
110.. 기판
120,520.. 절연층
130,530.. 도전층
150,450,550,750,850.. 강유전층
160,360,460,560,760,860.. 채널층
270,670.. 상유전층
540.. 도전층의 측면에 형성된 오목한 부분(recessed portion)
MC.. 메모리 셀
Claims (20)
- 기판에 수직인 방향으로 교대로 적층된 복수의 절연층 및 복수의 도전층;
상기 기판에 수직인 방향으로 연장되어 상기 절연층들의 측면 및 상기 도전층들의 측면에 마련된 채널층; 및
상기 도전층들의 측면과 상기 채널층 사이에 마련되는 강유전층;을 포함하는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 각 절연층 및 상기 각 도전층은 상기 기판에 나란한 방향으로 연장되게 마련되는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 채널층은 상기 복수의 도전층에 대응하여 마련되는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 도전층들의 측면은 상기 절연층들의 측면과 평탄하게 마련되는 수직형 비휘발성 메모리 소자. - 제 4 항에 있어서,
상기 강유전층은 상기 도전층들의 측면에만 마련되는 수직형 비휘발성 메모리 소자. - 제 4 항에 있어서,
상기 강유전층은 상기 절연층들의 측면까지 연장되게 마련되는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 도전층들의 측면은 상기 절연층들의 측면으로부터 오목하게 마련되는 수직형 비휘발성 메모리 소자. - 제 7 항에 있어서,
상기 강유전층은 상기 도전층들의 측면에 형성된 오목한 부분을 채우도록 마련되는 수직형 비휘발성 메모리 소자. - 제 8 항에 있어서,
상기 강유전층은 상기 절연층들의 측면까지 연장되게 마련되는 수직형 비휘발성 메모리 소자. - 제 7 항에 있어서,
상기 강유전층은 상기 도전층들의 측면에 형성된 오목한 부분의 내벽에서 상기 상기 절연층들의 측면까지 연장되게 마련되는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 도전층에는 상기 강유전층에 강유전 분극 스위칭이 일어나는 coercive field 보다 높은 게이트 전압이 인가되는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 각 도전층은 10nm 이하의 두께를 가지는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 도전층은 금속, 금속 질화물, 폴리 실리콘 또는 2차원 도전성 물질을 포함하는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 채널층은 Si, Ge, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material), 양자점(quantum dot) 또는 유기 반도체를 포함하는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 강유전층은 플로라이트(fluorite)계 물질 또는 페로브스카이트(perovskite)를 포함하는 수직형 비휘발성 메모리 소자. - 제 15 항에 있어서,
상기 강유전층은 Hf 및 Zr 중 적어도 하나의 산화물을 포함하는 수직형 비휘발성 메모리 소자. - 제 16 항에 있어서,
상기 강유전층은 Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함하는 수직형 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 강유전층과 상기 채널층 사이에는 상유전층(paraelectric layer)이 더 마련되는 수직형 비휘발성 메모리 소자. - 제 18 항에 있어서,
상기 상유전층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 또는 실리콘 옥시나이트라이드를 포함하는 수직형 비휘발성 메모리 소자. - 제1항 내지 제19항 중 어느 한 항에 기재된 수직형 비휘발성 메모리 소자를 포함하는 전자장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210174019A KR20230085646A (ko) | 2021-12-07 | 2021-12-07 | 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치 |
| CN202211550188.8A CN116249353A (zh) | 2021-12-07 | 2022-12-05 | 垂直非易失性存储器器件和包括其的电子装置 |
| EP22211438.1A EP4195294A1 (en) | 2021-12-07 | 2022-12-05 | Vertical non-volatile memory device and electronic apparatus including the same |
| US18/062,245 US20230180481A1 (en) | 2021-12-07 | 2022-12-06 | Vertical non-volatile memory device and electronic apparatus including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210174019A KR20230085646A (ko) | 2021-12-07 | 2021-12-07 | 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230085646A true KR20230085646A (ko) | 2023-06-14 |
Family
ID=84389348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210174019A KR20230085646A (ko) | 2021-12-07 | 2021-12-07 | 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230180481A1 (ko) |
| EP (1) | EP4195294A1 (ko) |
| KR (1) | KR20230085646A (ko) |
| CN (1) | CN116249353A (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102538701B1 (ko) * | 2018-02-22 | 2023-06-01 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 및 그 구동 방법 |
| KR20210017091A (ko) * | 2019-08-06 | 2021-02-17 | 에스케이하이닉스 주식회사 | 강유전 유도층을 포함하는 강유전 메모리 장치 |
| KR20210143076A (ko) * | 2020-05-19 | 2021-11-26 | 에스케이하이닉스 주식회사 | 강유전층을 구비하는 3차원 구조의 반도체 장치 |
-
2021
- 2021-12-07 KR KR1020210174019A patent/KR20230085646A/ko unknown
-
2022
- 2022-12-05 EP EP22211438.1A patent/EP4195294A1/en active Pending
- 2022-12-05 CN CN202211550188.8A patent/CN116249353A/zh active Pending
- 2022-12-06 US US18/062,245 patent/US20230180481A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230180481A1 (en) | 2023-06-08 |
| CN116249353A (zh) | 2023-06-09 |
| EP4195294A1 (en) | 2023-06-14 |
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