KR20230071631A - 반도체 소자 및 이를 포함하는 반도체 장치 - Google Patents

반도체 소자 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20230071631A
KR20230071631A KR1020210158042A KR20210158042A KR20230071631A KR 20230071631 A KR20230071631 A KR 20230071631A KR 1020210158042 A KR1020210158042 A KR 1020210158042A KR 20210158042 A KR20210158042 A KR 20210158042A KR 20230071631 A KR20230071631 A KR 20230071631A
Authority
KR
South Korea
Prior art keywords
channel layer
semiconductor device
layer
semiconductor
substrate
Prior art date
Application number
KR1020210158042A
Other languages
English (en)
Inventor
배학열
최덕현
허진성
이윤성
남승걸
이현재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210158042A priority Critical patent/KR20230071631A/ko
Priority to US17/986,237 priority patent/US20230155026A1/en
Priority to EP22207221.7A priority patent/EP4181210A1/en
Priority to CN202211433777.8A priority patent/CN116137287A/zh
Publication of KR20230071631A publication Critical patent/KR20230071631A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 소자 및 이를 포함하는 반도체 장치가 개시된다. 개시된 반도체 소자는, 도펀트를 포함하는 채널층이 마련된 기판과, 상기 채널층에 마련되는 강유전체층과, 상기 강유전체층에 마련되는 게이트;를 포함하고, 상기 채널층은 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가진다.

Description

반도체 소자 및 이를 포함하는 반도체 장치{Semiconductor device and semiconductor apparatus including the semiconductor device}
본 개시는 반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
강유전체(ferroelectrics)는 외부에서 전기장이 가해지지 않아도 내부의 전기 쌍극자 모멘트가 정렬하여 자발적인 분극(polarizatiion)을 유지하는 강유전성(ferroelectricity)을 갖는 물질이다. 이러한 강유전체를 반도체 소자에 적용하여 소자의 성능을 향상시키기 위한 연구가 이루어져 왔다.
예시적인 실시예는 반도체 소자 및 이를 포함하는 반도체 장치를 제공한다.
일 측면에 있어서,
도펀트(dopant)를 포함하는 채널층이 마련된 기판;
상기 채널층에 마련되는 강유전체층(ferroelectric layer); 및
상기 강유전체층에 마련되는 게이트;를 포함하고,
상기 채널층은 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가지는 반도체 소자가 제공된다.
상기 채널층은 상기 기판의 상부에 상기 기판과 일체로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련될 수 있다.
상기 채널층은 상기 기판의 상부에 상기 기판과 별도로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련될 수 있다.
상기 채널층은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함할 수 있다.
상기 채널층에 포함되는 도펀트는 Ⅲ족 원소 또는 Ⅴ족 원소를 포함할 수 있다.
상기 채널층은 1×1015 cm-3 ~ 1×1018 cm-3 의 도핑 농도를 가질 수 있다.
상기 강유전체층은 플로라이트(fluorite)계 물질 또는 페로브스카이트(perovskite)를 포함할 수 있다. 상기 강유전체층은 하프늄 산화물, 지르코늄 산화물 및 하프늄-지르코늄 산화물 중 적어도 하나를 포함할 수 있다. 상기 강유전체층은 Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수 있다.
상기 반도체 소자는 상기 채널층과 상기 강유전체층 사이에 마련되는 상유전체층(paralectric layer)을 더 포함할 수 있다. 상기 상유전체층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드, 란타늄 산화물 및 이트륨 산화물 중 적어도 하나를 포함할 수 있다.
상기 채널층은 시트 채널(sheet channel) 구조, Fin 채널 구조 또는 Gate-All-Around 채널 구조를 포함할 수 있다.
상기 게이트는 금속, 금속 질화물, 폴리 실리콘 또는 2차원 도전성 물질을 포함할 수 있다.
다른 측면에 있어서,
전계 효과 트랜지스터; 및
상기 전계 효과 트랜지스터에 전기적으로 연결되는 커패시터;를 포함하고,
상기 전계 효과 트랜지스터는,
도펀트(dopant)를 포함하는 채널층이 마련된 기판;
상기 채널층에 마련되는 강유전체층(ferroelectric layer); 및
상기 강유전체층에 마련되는 게이트;를 포함하고,
상기 채널층은 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가지는 반도체 장치가 제공된다.
상기 채널층은 상기 기판의 상부에 상기 기판과 일체로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련될 수 있다.
상기 채널층은 상기 기판의 상부에 상기 기판과 별도로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련될 수 있다.
상기 채널층은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질, 양자점 및 유기 반도체 중 적어도 하나를 포함할 수 있다.
상기 채널층은 1×1015 cm-3 ~ 1×1018 cm-3 의 도핑 농도를 가질 수 있다.
상기 강유전체층은 플로라이트계 물질 또는 페로브스카이트를 포함할 수 있다. 상기 강유전체층은 하프늄 산화물, 지르코늄 산화물 및 하프늄-지르코늄 산화물 중 적어도 하나를 포함할 수 있다. 상기 강유전체층은 Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수 있다.
상기 전계 효과 트랜지스터는 상기 채널층과 상기 강유전체층 사이에 마련되는 상유전체층을 더 포함할 수 있다. 상기 상유전체층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드, 란타늄 산화물 및 이트륨 산화물 중 적어도 하나를 포함할 수 있다.
상기 게이트는 금속, 금속 질화물, 폴리 실리콘 또는 2차원 도전성 물질을 포함할 수 있다.
또 다른 측면에 있어서,
전술한 반도체 장치를 포함하는 전자 장치가 제공된다.
예시적인 실시예에 따른 강유전체 반도체 소자에서 채널층의 도핑 농도를 기존 강유전체 반도체 소자의 도핑 농도에 비해 상대적으로 낮게 함으로써 잔류 분극값 및 coercive voltage를 낮게 유지할 수 있으며, 이에 따라 저전압 동작을 효과적으로 구현할 수 있고, 반복적인 쓰기(program) 및 지우기(erase)에 따른 소자의 신뢰성도 향상시킬 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 소자의 서브문턱 스윙(SS) 특성이 개선되는 효과를 설명하기 위한 그래프이다.
도 3은 MFM(Metal-Ferroelectric-Metal) 구조의 커패시터 및 MFIM(Metal-Ferroelectric-Insulator-Metal) 구조의 커패시터에 대한 분극(P)-전압(V) 특성을 도시한 것이다.
도 4는 도 1에 도시된 반도체 소자에서 채널층의 도핑 농도가 1×1020 cm-3 및 5×1017 cm-3 인 경우의 분극(P)-전압(V) 특성을 나타낸 시뮬레이션 결과이다.
도 5a 내지 도 5c는 도 1에 도시된 반도체 소자에서 채널층의 도핑 농도가 각각 1×1013 cm-3, 1×1014 cm-3 , 및 1×1015 cm-3 인 경우의 분극(P)-전압(V) 특성을 나타낸 실험 결과들이다.
도 6은 도 5a 내지 도 5c에 도시된 결과를 토대로 계산된 채널층의 도핑 농도에 따른 잔류 분극(2Pr) 및 coercive voltage(+Vc)를 도시한 것이다.
도 7은 다른 예시적인 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 것이다.
도 9는 도 8의 A-A'선을 따라 본 단면도이다.
도 10은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 것이다.
도 11은 도 10의 B-B'선을 따라 본 단면도이다.
도 12는 예시적인 실시예에 따른 반도체 장치를 도시한 것이다.
도 13 및 도 14는 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 반도체 소자(100)를 개략적으로 도시한 것이다. 도 1에 도시된 반도체 소자(100)는 전계효과 트랜지스터(FET; Field Effect Transistor)가 될 수 있다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 강유전체층(140) 및 게이트(150)를 포함한다. 기판(110)과 강유전체층(140) 사이에는 상유전체층(130)이 마련될 수 있다.
기판(110)의 상부에는 채널층(115)이 기판(110)에 일체로 형성되어 있다. 채널층(115)은 게이트(150)에 대응하는 기판(110)의 상부에 마련되어 있으며, 이 채널층(115)의 양측에는 소스(121) 및 드레인(122)이 마련될 수 있다.
소스(121)는 채널층(115)의 일측과 전기적으로 연결될 수 있고, 드레인(122)은 채널층(115)의 타측과 전기적으로 연결될 수 있다. 소스 및 드레인(121,122)은 기판(110)의 서로 다른 영역에 불순물을 주입함으로써 형성될 수 있으며, 소스(121)와 드레인(122) 사이의 기판(110) 영역이 채널층(115)으로 정의될 수 있다. 이에 따라, 채널층(115)은 기판(110)과 일체로 마련될 수 있다. 하지만, 후술하는 바와 같이, 채널층이 기판(110)의 일부가 아닌 기판(110)과 별개의 물질층으로 마련될 수도 있다.
채널층(115)을 포함하는 기판(110)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(110)은 예를 들면, Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있다. 또한, 기판(110)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수도 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 반도체 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(115)을 포함하는 기판(110)은 소정 농도의 도펀트를 포함할 수 있다. 여기서, 도펀트는 p형 도펀트 또는 n형 도펀트를 포함할 수 있다. p형 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함할 수 있으며, n형 도펀트는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함할 수 있다.
기판(110)으로 p형 도펀트를 포함하는 반도체 기판이 사용되고, 소스 및 드레인(121,122)이 n형 불순물을 포함하는 경우에는 NMOS 구조의 반도체 소자(100)가 구현될 수 있다. 그리고, 기판(110)으로 n형 도펀트를 포함하는 반도체 기판이 사용되고, 소스 및 드레인(121,122)이 p형 불순물을 포함하는 경우에는 PMOS 구조의 반도체 소자(100)가 구현될 수 있다.
본 실시예에 따른 반도체 소자(100)에서, 채널층(115)을 포함하는 기판(110)은 예를 들면, 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가질 수 있다. 구체적인 예로서, 채널층(115)을 포함하는 기판(110)은 1×1015 cm-3 ~ 1×1028 cm-3 의 도핑 농도를 가질 수 있다.
기판(110)의 채널층(115) 상에는 강유전체층(140)이 마련되어 있다. 강유전체는 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 dipole(electric dipole), 즉, 자발 분극(spontaneous polarization)을 갖는다. 또한, 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 그리고, 강유전체에서는 외부 전기장에 의해 분극의 방향이 도메인(domain) 단위로 바뀔(switching) 수 있다.
강유전체층(140)은 예를 들면, 플로라이트(fluorite)계 물질 또는 페로브스카이트(perovskite) 등을포함할 수 있다. 여기서, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다.
구체적인 예로서, 강유전체층(140)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전체층(140)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전체층(140)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다. 하지만, 이상에서 언급된 물질들은 단지 예시적인 것으로, 이외에도 다른 다양한 물질이 강유전체층(240)으로 사용될 수 있다.
기판(110)의 채널층(115)과 강유전체층(140) 사이에는 상유전체층(130)이 마련될 수 있다. 상유전체층(130)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드, 란타늄 산화물 및 이트륨 산화물 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
강유전체층(140)에는 게이트(150)가 마련되어 있다. 여기서, 게이트(150)는 기판(110)의 채널층(115)에 대향하여 배치될 수 있다. 이러한 게이트(150)는 예를 들면, 금속, 금속 질화물, 폴리 실리콘, 2차원 도전성 물질 등과 같은 도전성 물질을 포함할 수 있다.
본 실시예에 따른 반도체 소자(100)에서는 채널층과 게이트(150) 사이에 강유전체층(140)를 형성함으로써 네가티브 커패시턴스(negative capacitance) 효과에 따른 전압 증폭에 의해 반도체 소자(100)의 서브문턱 스윙(SS: subthreshold swing)을 낮출 수 있다.
도 2는 도 1에 도시된 반도체 소자(100)의 서브문턱 스윙(SS) 특성이 개선되는 효과를 설명하기 위한 그래프이다. 도 2에서 " C1"은 기존 실리콘 기반의 전계효과 트랜지스터의 동작 전압(Vg)과 전류(Id) 특성을 도시한 것이며, "C2"는 도 1에 도시된 반도체 소자(전계효과 트랜지스터,100)의 동작 전압(Vg)과 전류(Id) 특성을 도시한 것이다.
도 2를 참조하면, 기존 실리콘 기반의 트랜지스터의 경우에 서브문턱 스윙(SS)은 약 60 mV/dec가 한계인 것으로 알려져 있다. 그러나, 도 1에 도시된 예시적인 실시예에 따른 반도체소자(100)의 경우 강유전체층(140)을 사용함으로써 네가티브 커패시턴스 효과에 의해 전압 증폭이 발생하게 되고, 이에 따라 서브문턱 스윙(SS)을 60 mV/dec 이하로 낮출 수 있다. 따라서, 반도체 소자(100)에 인가되는 전압을 증폭함으로써 저전력 구동이 가능하며, 반도체 소자(100)의 스케일도 다운시킬 수 있다.
강유전체 반도체 소자에서 채널층의 도핑 농도가 증가하게 되면 잔류 분극(Pr, remnant polarization) 및 coercive voltage(Vc)이 커지게 되며, 이 경우 반복된 반복적인 쓰기(program) 및 지우기(erase)에 따라 강유전체의 열화가 가속화될 수 있다. 본 실시예에 따른 반도체 소자(100)에서는 채널층의 도핑 농도를 1×1015 cm-3 ~ 1×1021 cm-3 로 기존 강유전체 반도체 소자의 도핑 농도에 비해 낮게 함으로써 잔류 분극 및 coercive voltage를 낮게 유지할 수 있으며, 이에 따라 저전압 동작을 보다 효과적으로 구현할 수 있고, 반복적인 쓰기 및 지우기에 따른 소자의 신뢰성을 향상시킬 수 있다.
도 3은 MFM(Metal-Ferroelectric-Metal) 구조의 커패시터 및 MFIM(Metal-Ferroelectric-Insulator-Metal) 구조의 커패시터에 대한 분극(P)-전압(V) 특성을 개략적으로 도시한 것이다. 여기서, 강유전체로는 하프늄-지르코늄 산화물(HfZrO)을 사용하였으며, 절연체로는 실리콘 산화물을 사용하였다. 도 3에서 “H1”은 MFM 구조의 분극-전압 특성 곡선을 나타내며, “H2”는 MFIM 구조의 분극-전압 특성 곡선을 나타낸다.
도 3을 참조하면, MFIM 구조의 커패시터에서의 잔류 분극(Pr2) 및 coercive voltage(Vc2)은 절연체(실리콘 산화물)의 삽입으로 인해 강유전체(하프늄-지르코늄 산화물) 내에 인가되는 전계(electric-field)의 세기가 줄어들게 됨으로써 MFM 구조의 커패시터에서의 잔류 분극(Pr1) 및 coercive voltage(Vc1)에 비해 감소하였음을 알 수 있다.
본 실시예에서와 같은 MFIS(Metal-Ferroelectric-Insulator-Semiconductor) 구조의 반도체 소자(100)에서는 채널층(115)을 포함하는 반도체 기판(100)의 도핑 농도를 감소시킴으로써 강유전체층(140) 내에 인가되는 전계의 세기를 줄일 수 있고, 이에 따라 잔류 분극 및 coercive voltage를 낮출 수 있다.
도 4는 도 1에 도시된 반도체 소자(100)에서 채널층(115)의 도핑 농도가 1×1020 cm-3 및 5×1017 cm-3 인 경우의 분극(P)-전압(V) 특성을 나타낸 시뮬레이션 결과이다. 여기서, 강유전체층(140)으로는 7nm 두께의 하프늄-지르코늄 산화물(HfZrO)을 사용하였으며, 상유전체층(130)으로는 1nm 두께의 실리콘 산화물을 사용하였다. 도 4를 참조하면, 채널층(115)의 도핑 농도를 감소시킴으로써 잔류 분극 및 coercive voltage이 줄어들게 됨을 알 수 있다.
도 5a 내지 도 5c는 도 1에 도시된 반도체 소자(100)에서 채널층(115)의 도핑 농도가 각각 1×1013 cm-3, 1×1014 cm-3 , 및 1×1015 cm-3 인 경우의 분극(P)-전압(V) 특성을 나타낸 실험 결과들이다. 여기서, 강유전체층(140)으로는 7nm 두께의 하프늄-지르코늄 산화물(HfZrO)을 사용하였으며, 상유전체층(130)으로는 1nm 두께의 실리콘 산화물을 사용하였다.
도 6은 도 5a 내지 도 5c에 도시된 결과를 토대로 계산된 채널층(115)의 도핑 농도에 따른 잔류 분극(2Pr) 및 coercive voltage(+Vc)를 도시한 것이다. 도 6에서 도핑 농도(Nd)는 단위 면적당 도펀트의 수로 나타내었다. 도 6을 참조하면, 채널층(115)의 도핑 농도(Nd)가 감소할수록 잔류 분극(2Pr) 및 coercive voltage(+Vc)이 줄어들게 됨을 알 수 있다.
본 실시예에 따른 반도체 소자(100)에서, 채널층(115)의 도핑 농도를 1×1015 cm-3 ~ 1×1021 cm-3 로 함으로써 잔류 분극(2Pr)은 대략 20 [μC/cm2] 이하가 될 수 있고, coercive voltage(+Vc)는 대략 3[V] 이하가 될 수 있다.
이상과 같이, 본 실시예에 따른 반도체 소자(100)에서는 채널층(115)의 도핑 농도를 기존 강유전체 반도체 소자에 비해 상대적으로 낮게 함으로써 잔류 분극 및 coercive voltage를 낮게 유지할 수 있으며, 이에 따라 저전압 동작을 보다 효과적으로 구현할 수 있고, 반복적인 쓰기 및 지우기에 따른 소자의 신뢰성을 향상시킬 수 있다.
도 7은 다른 예시적인 실시예에 따른 반도체 소자(200)를 도시한 것이다. 도 7에 도시된 반도체 소자(200)는 채널층(215)이 기판(210)과 별도로 마련된다는 점을 제외하면 도 1에 도시된 반도체 소자(100)와 동일하다.
도 7을 참조하면, 반도체 소자(200)는 기판(210), 채널층(215), 상유전체층(230), 강유전체층(240) 및 게이트(250)를 포함한다. 채널층(215)은 게이트(250)에 대응하는 기판(210)의 상부에 마련되어 있으며, 이 채널층(215)의 양측에는 소스(221) 및 드레인(222)이 마련될 수 있다.
기판(210)은 다양한 재질을 포함할 수 있다. 기판(210)의 상면에는 채널층(215)이 마련되어 있다. 채널층(215)은 기판(210)과 별개의 물질층으로 마련될 수 있다. 채널층(215)은, 예를 들어, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함할 수 있다.
채널층(215)은 소정 농도의 도펀트를 포함할 수 있다. 여기서, 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함하는 p형 도펀트 또는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함하는 n형 도펀트가 될 수 있다. 채널층(215)은 예를 들면, 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가질 수 있다. 구체적인 예로서, 채널층(215)은 1×1015 cm-3 ~ 1×1028 cm-3 의 도핑 농도를 가질 수 있다.
채널층(215)의 양측에는 소스(221) 및 드레인(222)이 마련될 수 있다. 소스(221)는 채널층(215)의 일측과 연결되도록 마련되며, 드레인(222)은 채널층(215)의 타측과 연결되도록 마련될 수 있다. 소스 및 드레인(221,222)은 도전성 물질을 포함할 수 있다. 채널층(215)에는 상유전체층(230), 강유전체층(240) 및 게이트(250)가 순차적으로 적층되어 있으며, 이에 대해서는 전술하였으므로 상세한 설명은 생략한다.
전술한 실시예들에서는 채널층(115,215)이 시트 채널(sheet channel) 구조를 가지는 반도체 소자(100,200)가 예시적으로 설명되었다. 그러나, 이에 한정되지 않고, 채널층이 Fin 채널 구조를 가지는 반도체 소자(구체적으로, Fin-FET) 또는 채널층이 Gate-All-Around 채널 구조를 가지는 반도체 소자(구체적으로, Gate-All-Around-FET)가 제공될 수도 있다.
도 8은 또 다른 실시예에 따른 반도체 소자(300, 구체적으로, Fin-FET)를 도시한 것이며, 도 9는 도 8의 A-A'선을 따라 본 단면도이다.
도 8 및 도 9를 참조하면, 기판(310) 상부의 양측에는 각각 소스 및 드레인(321,322)이 마련되어 있으며, 소스와 드레인(321,322) 사이의 기판(310) 영역이 채널층(315)으로 정의될 수 있다. 여기서, 채널층(315)은 fin 형상을 가질 수 있다. 채널층(315)은 전술한 실시예에서의 채널층(115)을 포함하는 기판(110)과 같이, 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가질 수 있다. 게이트(350)는 fin 형상을 가지는 채널층(315)과 교차되도록 배치될 수 있다. 채널층(315)과 게이트(350) 사이에는 상유전체층(330) 및 강유전체층(340)이 채널층(315)을 순차적으로 둘러싸도록 마련될 수 있다.
도 10은 또 다른 실시예에 따른 반도체 소자(400, 구체적으로, Gate-all-around-FET)를 도시한 것이며, 도 11은 도 10의 B-B'선을 따라 본 단면도이다.
도 10 및 도 11을 참조하면, 소스(421)와 드레인(422) 사이에는 채널층(415)이 마련되어 있으며, 채널층(415)은 예를 들면, 시트, 와이어 등의 형상을 가질 수 있다. 채널층(415)은 전술한 바와 같이 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가질 수 있다. 여기서, 소스(421), 드레인(422) 및 채널층(415)은 기판(410)과 이격되어 배치될 수 있다. 게이트(450)은 소스(421), 드레인(422), 및 채널층(415)과 교차하면서 채널층(415)을 둘러싸도록 배치될 수 있다. 채널층(415)과 게이트(450) 사이에는 상유전체층(430) 및 강유전체층(440)이 채널층(415)을 순차적으로 둘러싸도록 마련될 수 있다.
또 다른 측면에 따르면, 전술한 반도체 소자(100,200,300,400)를 포함하는 반도체 장치가 제공될 수 있다. 반도체 장치는 복수 개의 반도체 소자를 포함할 수 있으며, 전계 효과 트랜지스터와 커패시터가 전기적으로 연결된 형태일 수 있다. 반도체 장치는 예를 들면, DRAM 소자 등과 같은 메모리 특성을 가질 수 있다.
도 12는 예시적인 실시예에 따른 반도체 장치(D10)를 도시한 것이다.
도 12를 참조하면, 반도체 장치(D10)는 전계 효과 트랜지스터(100)와 커패시터(500)가 컨택(62)에 의해 전기적으로 연결된 구조를 가질 수 있다. 도 12에는 전계 효과 트랜지스터(100)로 도 1에 도시된 반도체 소자(100)가 사용된 경우가 예시적으로 도시되어 있다. 하지만, 이는 단지 예시적인 것으로, 도 7에 도시된 반도체 소자(200), 도 8에 도시된 반도체 소자(300, Fin-FET) 또는 도 10에 도시된 반도체 소자(400, Gate-all-around-FET)가 사용될 수도 있다.
커패시터(500)는 제1 및 제2 전극(510,520)과, 제1 및 제2 전극(510,520) 사이에 마련되는 유전체층(530)을 포함할 수 있다. 여기서, 커패시터(500)의 제1 및 제2 전극(510,520) 중 하나와 전계 효과 트랜지스터(100)의 소스 및 드레인 (121,122)중 하나가 컨택(62)에 의해 전기적으로 연결될 수 있다. 컨택(62)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.
전계 효과 트랜지스터(100)와 커패시터(500)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(500)는 기판(110) 위에 배치될 수도 있고, 기판(110) 내에 매립되는 구조일 수도 있다.
전술한 반도체 장치(D10)는 다양한 전자 장치에 적용될 수 있다. 예를 들어, 전술한 반도체 장치(D10)는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다.
도 13 및 도 14는 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 전자 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 13을 참조하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다. 구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다.
메모리 유닛 (1010), ALU (1020) 및 제어 유닛 (1030)은 각각 독립적으로 앞서 설명한 반도체 소자(전계 효과 트랜지스터, 또는 커패시터 등)를 포함할 수 있다. 예를 들어, ALU(1020) 및 제어 유닛(1030)은 각각 독립적으로 앞서 설명한 전계 효과 트랜지스터를 포함할 수 있고, 메모리 유닛(memory unit)(1010)은 앞서 설명한 커패시터, 전계 효과 트랜지스터 또는 이들의 조합을 포함할 수 있다. 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다.
도 14를 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있다. 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있으며, 앞서 설명한 전계 효과 트랜지스터를 포함할 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)으로 이루어질 있으며 앞서 설명한 커패시터를 포함할 수 있다.
경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다. 이상에서 실시예들이 설명되었으나, 이는 단지 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400.. 반도체 소자
110,210,310,410.. 기판
115.,215,315,415.. 채널층
121,221,321,421.. 소스
122,222,322,422.. 드레인
130,230,330,430.. 상유전체층
140,240,340,440.. 강유전체층
150,250,350,450.. 게이트
500.. 커패시터
510.. 제1 전극
520.. 제2 전극
530.. 유전체층
D10.. 반도체 장치

Claims (25)

  1. 도펀트(dopant)를 포함하는 채널층이 마련된 기판;
    상기 채널층에 마련되는 강유전체층(ferroelectric layer); 및
    상기 강유전체층에 마련되는 게이트;를 포함하고,
    상기 채널층은 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가지는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 채널층은 상기 기판의 상부에 상기 기판과 일체로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 채널층은 상기 기판의 상부에 상기 기판과 별도로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 채널층은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 채널층에 포함되는 도펀트는 Ⅲ족 원소 또는 Ⅴ족 원소를 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 채널층은 1×1015 cm-3 ~ 1×1018 cm-3 의 도핑 농도를 가지는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 강유전체층은 플로라이트(fluorite)계 물질 또는 페로브스카이트(perovskite)를 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 강유전체층은 하프늄 산화물, 지르코늄 산화물 및 하프늄-지르코늄 산화물 중 적어도 하나를 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 강유전체층은 Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 반도체 소자는 상기 채널층과 상기 강유전체층 사이에 마련되는 상유전체층(paralectric layer)을 더 포함하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 상유전체층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드, 란타늄 산화물 및 이트륨 산화물 중 적어도 하나를 포함하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 채널층은 시트 채널(sheet channel) 구조, Fin 채널 구조 또는 Gate-All-Around 채널 구조를 포함하는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 게이트는 금속, 금속 질화물, 폴리 실리콘 또는 2차원 도전성 물질을 포함하는 반도체 소자.
  14. 전계 효과 트랜지스터; 및
    상기 전계 효과 트랜지스터에 전기적으로 연결되는 커패시터;를 포함하고,
    상기 전계 효과 트랜지스터는,
    도펀트(dopant)를 포함하는 채널층이 마련된 기판;
    상기 채널층에 마련되는 강유전체층(ferroelectric layer); 및
    상기 강유전체층에 마련되는 게이트;를 포함하고,
    상기 채널층은 1×1015 cm-3 ~ 1×1021 cm-3 의 도핑 농도를 가지는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 채널층은 상기 기판의 상부에 상기 기판과 일체로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련되는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 채널층은 상기 기판의 상부에 상기 기판과 별도로 마련되며, 상기 채널층의 양측에는 소스 및 드레인이 마련되는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 채널층은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질, 양자점 및 유기 반도체 중 적어도 하나를 포함하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 채널층은 1×1015 cm-3 ~ 1×1018 cm-3 의 도핑 농도를 가지는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 강유전체층은 플로라이트계 물질 또는 페로브스카이트를 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 강유전체층은 하프늄 산화물, 지르코늄 산화물 및 하프늄-지르코늄 산화물 중 적어도 하나를 포함하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 강유전체층은 Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함하는 반도체 장치.
  22. 제 14 항에 있어서,
    상기 전계 효과 트랜지스터는 상기 채널층과 상기 강유전체층 사이에 마련되는 상유전체층을 더 포함하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 상유전체층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 옥시나이트라이드, 란타늄 산화물 및 이트륨 산화물 중 적어도 하나를 포함하는 반도체 장치.
  24. 제 14 항에 있어서,
    상기 게이트는 금속, 금속 질화물, 폴리 실리콘 또는 2차원 도전성 물질을 포함하는 반도체 장치.
  25. 제14항 내지 제24항 중 어느 한 항에 기재된 반도체 장치를 포함하는 전자 장치.

KR1020210158042A 2021-11-16 2021-11-16 반도체 소자 및 이를 포함하는 반도체 장치 KR20230071631A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210158042A KR20230071631A (ko) 2021-11-16 2021-11-16 반도체 소자 및 이를 포함하는 반도체 장치
US17/986,237 US20230155026A1 (en) 2021-11-16 2022-11-14 Semiconductor device and semiconductor apparatus including the semiconductor device
EP22207221.7A EP4181210A1 (en) 2021-11-16 2022-11-14 Semiconductor device and semiconductor apparatus including the semiconductor device
CN202211433777.8A CN116137287A (zh) 2021-11-16 2022-11-16 半导体器件、其制造方法、半导体装置及电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210158042A KR20230071631A (ko) 2021-11-16 2021-11-16 반도체 소자 및 이를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230071631A true KR20230071631A (ko) 2023-05-23

Family

ID=84332317

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210158042A KR20230071631A (ko) 2021-11-16 2021-11-16 반도체 소자 및 이를 포함하는 반도체 장치

Country Status (4)

Country Link
US (1) US20230155026A1 (ko)
EP (1) EP4181210A1 (ko)
KR (1) KR20230071631A (ko)
CN (1) CN116137287A (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3038141B1 (en) * 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US11114564B2 (en) * 2018-08-21 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric MFM inductor and related circuits
US11227933B2 (en) * 2020-03-31 2022-01-18 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric field effect transistor using charge trapping band misalignment and methods of forming the same

Also Published As

Publication number Publication date
CN116137287A (zh) 2023-05-19
US20230155026A1 (en) 2023-05-18
EP4181210A1 (en) 2023-05-17

Similar Documents

Publication Publication Date Title
US11305365B2 (en) Logic switching device and method of manufacturing the same
US12089416B2 (en) Electronic device and method of manufacturing the same
EP1759415B1 (en) Gated field effect devices and methods of forming a gated field effect device
US20080237694A1 (en) Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell, memory module
US20070228491A1 (en) Tunneling transistor with sublithographic channel
US20040245564A1 (en) Semiconductor storage device, semiconductor device and their manufacturing methods, and portable electronic equipment, and IC card
CN100433333C (zh) 鳍式场效应晶体管存储单元及其配置及其制造方法
US11594542B2 (en) Remanent polarizable capacitive structure, memory cell, and methods thereof
US11978798B2 (en) Semiconductor device
US20080116530A1 (en) Semiconductor Devices Having Transistors with Different Gate Structures and Related Methods
KR20200024067A (ko) 로직 스위칭 소자 및 그 제조방법
KR20230071631A (ko) 반도체 소자 및 이를 포함하는 반도체 장치
US20240194761A1 (en) Electronic device and electronic apparatus including the same
US20230180481A1 (en) Vertical non-volatile memory device and electronic apparatus including the same
US9425297B2 (en) Semiconductor devices
KR20230072404A (ko) 하이브리드 메모리 소자 및 이를 포함하는 전자 장치
US20240244848A1 (en) Semiconductor device including ferroelectric layer
US20240172447A1 (en) Three-dimensional ferroelectric memory device
US20230157037A1 (en) Hybrid Memory Device And Electronic Device Including Same
US20230062878A1 (en) Electronic device including ferroelectric thin film structure
US20240213349A1 (en) Electronic device including ferroelectric material and electronic apparatus including the electronic device
US20230068904A1 (en) Electronic device including ferroelectric thin film structure
KR100866125B1 (ko) 스위치드 스토리지 노드 콘택 구조를 이용한 디램
KR20240068207A (ko) 도메인 조절된 강유전체 재료를 포함하는 전계 효과 트랜지스터, 커패시터, 및 전자 장치
CN118574420A (zh) 存储器及其制造方法、读写方法