KR100866125B1 - 스위치드 스토리지 노드 콘택 구조를 이용한 디램 - Google Patents

스위치드 스토리지 노드 콘택 구조를 이용한 디램 Download PDF

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Abstract

본 발명은 스위치드 스토리지 노드 콘택(switched storage node contact) 구조를 이용한 디램을 개시한다. 개시된 본 발명의 디램은, 필드 영역 및 액티브 영역을 갖는 반도체 기판과, 상기 반도체 기판의 필드 영역에 형성된 소자분리막과, 상기 소자분리막에 의해 한정된 기판 액티브 영역 및 상기 소자분리막 상에 각각 형성된 워드라인과, 상기 워드라인 상에 절연막의 개재하에 형성된 공핍 게이트와, 상기 워드라인 양측의 기판 표면 내에 형성된 소오스/드레인 영역과, 상기 적층된 공핍 게이트 및 워드라인을 덮도록 기판의 전 영역 상에 형성된 층간절연막과, 상기 층간절연막 내에 상기 소오스 및 드레인 영역과 각각 콘택되도록 형성된 비트라인 콘택 및 스토리지 노드 콘택과, 상기 비트라인 콘택과 연결되도록 형성된 비트라인과, 상기 비트라인과 연결됨이 없이 상기 스토리지 노드 콘택과 연결되도록 형성된 캐패시터를 포함한다. 본 발명에 따르면, 고밀도화를 그대로 유지하면서도 셀 누설 전류 증가에 의한 데이터 기억능력 특성 열화를 방지할 수 있으며, 그래서, 고성능 및 저전력의 디램을 제공할 수 있다.

Description

스위치드 스토리지 노드 콘택 구조를 이용한 디램{DRAM using switched storage node contact structure}
도 1은 디램 세대별 충전용량 값에 따른 누설 전류 한계를 보여주는 그래프.
도 2는 종래의 디램을 도시한 단면도.
도 3은 본 발명의 실시예에 따른 디램을 도시한 단면도.
도 4는 본 발명에 따른 디램의 동작 원리를 도시한 도면.
도 5a 및 도 5b는 N-채널 접합 필드 이펙트 트랜지스터의 모식도 및 전압-전류 특성 그래프.
도 6은 본 발명에 따른 디램의 실제 동작 특성을 시뮬레이션한 결과 그래프.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 디램 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31,71 : 반도체 기판 32,72 : 소자분리막
33,73 : 워드라인 34,75 : 공핍 게이트
35 : 소오스/드레인 영역 36 : 비트라인 콘택
37 : 스토리지 노드 콘택 38,78 : 층간절연막
74 : 절연막 76 : 하드마스크막
본 발명은 디램에 관한 것으로, 보다 상세하게는, 셀 누설 전류를 감소시킬 수 있는 스위치드 스토리지 노드 콘택(switched storage node contact) 구조를 이용한 디램에 관한 것이다.
최근들어 노트북 컴퓨터와 PDA(Persnal Digital Assistant)가 발전되면서 저전력, 저전압, 고속의 메모리에 대한 요구가 더욱 커지고 있다. 이에 소자의 최소 피치 크기(minimum pitch size)는 점차 감소하여 디램 셀 트랜지스터의 경우 채널 길이가 0.1㎛ 이하로의 감소가 불가피하다.
여기서, 모스펫(MOSFET)의 채널 길이가 작아지면서 가장 우려되는 것은 누설 전류(Leakage current)이다. 즉, 채널 길이가 짧아짐에 따라 드레인에서의 강한 전계의 영향으로 소오스와 채널간의 전위 장벽(potential barrier)이 감소되어 게이트가 턴-온(turn-on)이 되지 않은 상태에서도 소오스와 드레인간에 전류가 흐르게 된다. 이를 소위 DIBL(Drain Induced Barrier Lowering) 현상이라 칭한다.
한편, DIBL을 억제하기 위해 기판의 도핑 농도를 높일 경우, 이번에는 접합 누설 전류가 증가하게 된다. 누설 전류의 증가는 소비전력의 증가를 야기시키는 문제를 안고 있지만, 보다 중요한 것은 디램의 경우에 기억능력(Retention) 특성을 열화시키는 주요인이 될 수 있다는 것이다.
도 1은 디램 세대별 캐패시터 충전용량 값에 따른 누설 전류의 한계를 보여 주는 그래프이다. 보여지는 바와 같이, 1G급 디램에서는 2fA/cell, 16G급 디램에서는 2.5fA/cell이 요구될 것으로 예측된다.
도 2는 종래의 디램을 도시한 단면도이다. 이와 같은 디램 구조에 있어서, 고밀도화와 함께 가장 문제가 되는 것은 셀 누설 전류로 인해 디램 기억능력 특성이 열화되는 것이다.
여기서, 셀 누설 전류에는 플레이트 전극과 스토리지 전극간의 전위차에 의한 캐패시터 누설 전류와, 스토리지 전극과 기판간의 전위차에 의한 스위칭 트랜지스터에서의 접합 누설 전류, 그리고, 스토리지 전극과 비트라인간의 전위차에 의한 드레인,소오스간의 전류(IDS) 등이 있다.
도 2에서, 도면부호 1은 반도체 기판, 2는 소자분리막, 3은 워드라인, 4는 제1층간절연막, 5는 비트라인, 6은 제2층간절연막, 7은 스토리지 전극과 콘택되는 폴리플러그(이하, "스토리지 노드 콘택"이라 칭함), 8은 산화막, 9는 스토리지 전극, 10은 유전체막, 11은 플레이트 전극, 그리고, 20은 캐패시터를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 누설 전류에 의한 기억능력 특성 열화를 방지할 수 있는 새로운 구조의 디램 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 필드 영역 및 액티브 영역을 갖는 반도체 기판; 상기 반도체 기판의 필드 영역에 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 액티브 영역 및 상기 소자분리막 상에 형성된 워드라인; 상기 워드라인 상에 절연막의 개재하에 형성된 공핍 게이트; 상기 워드라인 양측의 기판 액티브 영역의 표면 내에 형성된 소오스/드레인 영역; 상기 적층된 공핍 게이트 및 워드라인을 덮도록 기판의 전 영역 상에 형성된 층간절연막; 상기 층간절연막 내에 상기 소오스 영역 및 드레인 영역과 각각 콘택되도록 형성된 스토리지 노드 콘택 및 비트라인 콘택; 상기 비트라인 콘택과 연결되도록 형성된 비트라인; 및 상기 비트라인과 연결됨이 없이 상기 스토리지 노드 콘택과 연결되도록 형성된 캐패시터;를 포함하는 디램을 제공한다.
또한, 본 발명의 디램은 상기 적층된 공핍 게이트 및 워드라인의 양측벽에 형성된 스페이서를 더 포함한다.
본 발명의 디램에 있어서, 상기 공핍 게이트는 데이터 기억 동작시 0V 또는 네가티브 바이어스가 인가된다. 또한, 상기 비트라인 콘택 및 스토리지 노드 콘택은 도핑된 비정질실리콘, 도핑된 폴리실리콘, 도핑된 단결정실리콘, 또는, 도핑된 실리콘게르마늄(SiXGe1-X)으로 이루어진다.
본 발명에 따르면, 스토리지 노드 콘택 둘레에 공핍 게이트를 추가 형성하고, 그리고, 데이터 기억시에 상기 공핍 게이트에 네가티브 바이어스를 인가해 줌으로써, 셀 누설 전류 증가에 의한 데이터 기억능력 특성 열화를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 디램을 도시한 단면도이다. 도시된 바와 같이, 본 발명의 디램은 스토리지 노드 콘택(37)이 플로팅된 공핍 게이트(34)에 둘러쌓인 구조를 갖도록 함이 그 특징이다.
여기서, 비트라인 콘택(36)을 포함한 상기 스토리지 노드 콘택(37)은 도핑된 비정질실리콘, 도핑된 폴리실리콘, 도핑된 단결정실리콘, 또는, 도핑된 실리콘게르마늄(SiXGe1-X)으로 이루어진다. 이때, 상기 스토리지 노드 콘택(37)은 그 도핑 정도를 조절하여 저항 특성이 제어될 수 있다.
한편, 도시하지는 않았으나, 상기 스토리지 노드 콘택(37) 위의 스택(stack) 구조는 종래의 그것과 동일하다.
도 3에서, 도면부호 31은 반도체 기판, 32는 소자분리막, 33은 워드라인, 34는 공핍 게이트, 그리고, 35는 소오스/드레인 영역을 각각 나타낸다.
이와 같은 본 발명의 디램 구조에 있어서, 예컨데, N형 도프트 폴리실리콘으로 이루어진 스토리지 노드 콘택(37)을 형성한 경우, 그 둘레에 공핍 게이트(34)를 형성하고, 이러한 공핍 게이트(34)에 네가티브 바이어스(Negative Bias)를 인가함에 따라 상기 스토리지 노드 콘택(37)은 공핍 모드(depletion mode)가 된다.
이에 따라, 스토리지 전극(도시안됨)과 스위칭 트랜지스터는 오픈되어 셀 누설 전류가 흐를 수 없게 된다.
자세하게, 도 4는 이와 같은 본 발명에 따른 디램의 동작 원리를 도시한 도면으로서, 공핍 게이트(34)에 소정 전압을 가함으로써 스토리지 노드 콘택이 공핍됨을 볼 수 있다.
이때, 종래 디램에서의 스토리지 노드 콘택을 트랜지스터의 채널로 생각하고, 그리고, 본 발명에 따른 디램에서의 공핍 게이트를 게이트로 생각하면, 본 발명의 디램 셀은 종래의 N-채널 접합 필드 이펙트 트랜지스터(JFET)와 동일하게 동작한다고 생각할 수 있다.
즉, 도 5a에 도시된 바와 같이, 게이트(Vg)에 네가티브 바이어스를 가해줄 경우, 게이트 아래의 채널은 공핍되며, 도 5b에 도시된 바와 같은 전압-전류 특성에서 보이듯이 드레인(Vd)에서 소오스(Vs=0V)로의 전류(Id)는 차단되게 된다.
도 6은 본 발명에 따른 디램의 실제 동작 특성을 시뮬레이션한 결과의 그래프이다. 여기서, 시뮬레이션시, 바이어스 조건은 기억 모드(retention mode)로 워드라인(Vg)은 0V, 몸체 바이어스(Vb)는 -0.8V, 스토리지 전극과 비트라인간의 전위차(Vd)는 3V로 가정하였다. V(dgate)는 스토리지 노드 콘택 스위치에 가해진 전압으로 미소 도프트 N-형 폴리실리콘을 스토리지 노드 콘택으로 사용했을 경우, -1V 정도에서 공핍으로 인해 누설 전류가 60% 정도 감소함을 볼 수 있다.
결국, 본 발명의 디램은 고밀도 셀 구조를 유지하면서도 데이터 기억 모드에서 공핍 게이트에 네가티브 바이어스를 인가하여 스토리지 노드 콘택을 공핍시킴으로써 셀 누설 전류를 억제하여 데이트 기억능력 특성을 개선시킬 수 있다.
또한, 본 발명의 디램은 데이트 읽기/쓰기(Read/Write) 모드에서 스토리지 노드 콘택의 스위치(switch)를 통해 전류를 축적(accumulation)시킴으로써 스토리지 노드 콘택 저항 또한 감소시킬 수 있다.
이하에서는 전술한 본 발명에 따른 디램의 제조방법을 설명하도록 한다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 디램 제조방법을 설명하기 위한 공정별 단면도이다.
도 7a를 참조하면, 반도체 기판(71)의 필드 영역에 STI(Shallow Trench Isolation) 공정에 따라 트렌치형의 소자분리막(72)을 형성한다. 그런다음, 소정 도전형, 예컨데, P-헝의 불순물을 이온주입하여 소자분리막(72)에 의해 한정된 기판 액티브 영역 내에 P-웰(도시안됨)을 형성한다.
도 7b를 참조하면, 기판(71)의 전 영역 상에 게이트 산화막(73a)과 폴리실리콘막과 텅스텐 또는 텅스텐실리사이드막의 적층으로 이루어진 게이트 도전막(73b)을 차례로 증착한다. 그런다음, 상기 게이트 도전막(73b) 상에 산화막과 같은 절연막(74)을 증착하고, 그 위에 공핍 게이트용 물질막 및 하드마스크막(76)을 차례로 증착한다. 이어서, 상기 하드마스크막(76)을 패터닝한 후, 이를 이용하여 그 아래의 공핍 게이트용 물질막, 절연막(74), 게이트 도전막(73b) 및 게이트 산화막(73a)을 식각하여 워드라인(73)을 형성함과 동시에 그 위에 공핍 게이트(75)을 형성한다. 이때, 상기 공핍 게이트(75)는 액티브 영역은 물론 소자분리막(72) 상에도 형성한다.
도 7c를 참조하면, 워드라인 및 공핍 게이트의 양측벽에 스페이서(77)를 형성하고, 그런다음, 이온주입 공정을 통해 워드라인(73) 양측의 기판 표면 내에 소 오스/드레인 영역(도시안됨)을 형성한다. 이어서, 상기 단계까지의 기판 결과물 상에 층간절연막(78)을 증착한다.
이후, 도시하지는 않았으나, 종래와 동일하게 층간절연막의 식각 및 폴리실리콘막의 매립을 통해 비트라인 콘택 및 스토리지 노드 콘택을 형성하고, 그런다음, 비트라인 및 캐패시터 형성 공정을 포함한 일련이 후속 공정을 진행하여 본 발명의 디램을 완성한다.
한편, 전술한 본 발명의 실시예는 워드라인 상에 공핍 게이트를 형성하였으나, 본 발명의 다른 실시예로서 별도의 공핍 게이트를 형성함이 없이 기존의 워드라인을 공핍 게이트로 병용해서 사용할 수도 있다. 즉, 데이터 기억 모드에서 워드라인에 현재의 0V 대신 네가티브 바이어스를 인가해 줌으로써 스토리지 노드를 공핍시켜 주는 것이다.
이 경우, 스토리지 노드 콘택에서 스위치가 형성될 일부 부분의 도핑 농도가 낮은데, 이는 데이트 읽시/쓰기 모드에서 스토리지 노드 콘택 저항 증가라는 문제를 야기할 수 있지만, 이때, 워드라인은 턴-온의 포지티브 바이어스가 걸리게 되므로, 스토리지 노드 콘택은 축적되어 스토리지 노드 콘택 저항 감소가 가능하다.
이상에서와 같이, 본 발명은 스토리지 노드 콘택 둘레에 공핍 게이트를 설치하면서 데이터 기억시 상기 공핍 게이트에 네가티브 바이어스를 인가해 줌으로써, 셀 누설 전류 증가에 의한 데이터 기억능력 특성 열화를 방지할 수 있으며, 그래서, 고밀도화를 그대로 유지하면서도 고성능 및 저전력의 디램을 제공할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 필드 영역 및 액티브 영역을 갖는 반도체 기판;
    상기 반도체 기판의 필드 영역에 형성된 소자분리막;
    상기 소자분리막에 의해 한정된 기판 액티브 영역 및 상기 소자분리막 상에 형성된 워드라인;
    상기 워드라인 상에 절연막의 개재하에 형성된 공핍 게이트;
    상기 워드라인 양측의 기판 액티브 영역의 표면 내에 형성된 소오스/드레인 영역;
    상기 적층된 공핍 게이트 및 워드라인을 덮도록 기판의 전 영역 상에 형성된 층간절연막;
    상기 층간절연막 내에 상기 소오스 영역 및 드레인 영역과 각각 콘택되도록 형성된 스토리지 노드 콘택 및 비트라인 콘택;
    상기 비트라인 콘택과 연결되도록 형성된 비트라인; 및
    상기 비트라인과 연결됨이 없이 상기 스토리지 노드 콘택과 연결되도록 형성된 캐패시터;
    를 포함하는 것을 특징으로 하는 디램.
  2. 제 1 항에 있어서, 상기 적층된 공핍 게이트 및 워드라인의 양측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 디램.
  3. 제 1 항에 있어서, 상기 공핍 게이트는 데이터 기억 동작시 네가티브 바이어 스가 인가되는 것을 특징으로 하는 디램.
  4. 제 1 항에 있어서, 상기 비트라인 콘택 및 스토리지 노드 콘택은
    도핑된 비정질실리콘, 도핑된 폴리실리콘, 도핑된 단결정실리콘 및 도핑된 실리콘게르마늄(SiXGe1-X)으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 디램.
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