KR20000045346A - 반도체소자의 디커플링 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 디커플링 캐패시터 ( decoupling capacitor ) 형성방법에 관한 것으로, 반도체기판에 소자분리막, 워드라인 및 비트라인을 형성하고 평탄화된 층간절연막을 형성하고 상기 워드라인에 셀영역의 최외각에 형성되는 더미 캐패시터를 접속시켜 디커플링 캐패시터를 형성함으로써 누설전류를 감소시키고 워드라인의 잡음을 최소화할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 디커플링 캐패시터 형성방법

본 발명은 반도체소자의 디커플링 캐패시터 형성방법에 관한 것으로, 특히 디커플링에 의한 셀영역의 최외각 더미 캐패시터를 워드라인에 접속시켜 워드라인의 잡음을 최소화시키는 기술에 관한 것이다.

모든 반도체소자는 외부에서 공급되는 전압외에도 내부에서 전압을 발생시키는 많은 회로들이 있으며 여기서 나오는 전압으로 내부 회로들이 동작하게 된다. 이러한, 현상은 반도체소자가 고집적화되어 도전배선 간의 간격이 가까워 질수록 많이 발생되는 현상이다.

일반적으로 반도체소자는 소자분리막, 워드라인을 형성하고 평탄화절연막을 형성한 다음, 비트라인을 형성하고 후속공정을 실시하여 반도체소자를 형성하는 경우에 있어서, 절연막으로 사용되는 상기 평탄화절연막을 유전체로 하는 워드라인과 비트라인을 캐패시터로 생각할 수 있다.

실제 메모리 셀에 데이터를 읽거나 쓰는 동작을 함에 따라 선택된 셀의 워드라인에는 승압전압인 Vpp 가 인가되고 셀 트랜지스터가 온 ( on ) 됨에 따라 비트라인은 센스앰프의 작동에 의해 비트라인 프리챠지전압인 Vblp 에서 그라운드 ( 0 V ) 또는 외부인가전압 ( 3.3 V ) 로 변하게 된다. 이때, 선택죄지않은 셀의 워드라인은 그라운드 전압으로 셀 트랜지스터를 오프 ( off ) 시키고 있어야 하나 비트라인의 전압 변화에 따라 워드라인이 디커플링 되어 셀 트랜지스터를 통한 누설전류, 즉 워드라인 잡음이 발생한다.

그리고, 이에 따른 셀 캐패시터의 데이터 손실로 불량이 발생하게 되어 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화가 어렵게 되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,

반도체기판의 바깥쪽에 형성되는 더미 캐패시터를 워드라인과 접속시켜 워드라인의 디커플링 현상을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 디커플링 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 등가회로도.

도 2 은 본 발명에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 레이아웃도.

도 3a 내지 도 3d 는 본 발명의 실시예에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

1,21 : 반도체기판(엔형,피형) 2,23 : 피웰 ( p-well )

3,22 : 엔웰 ( n-well ) 4 : 제2피웰

5 : 제2피웰 6 : 소자분리막

7,24 : 게이트산화막 10,25 : 게이트전극

11,26 : 엔형 소오스/드레인 접합영역

12 : 피형 소오스/드레인 접합영역

13,28 : 엔웰 픽업 14,27 : 피웰 픽업

15 : 피웰 제2픽업 16 : 엔웰 제2픽업

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 디커플링 캐패시터 형성방법은,

반도체기판에 소자분리막, 워드라인 및 비트라인을 형성하고 평탄화된 층간절연막을 형성하는 공정과,

상기 워드라인에 셀영역의 최외각에 형성되는 더미 캐패시터를 접속시켜 디커플링 캐패시터를 형성하는 공정을 포함하는 것과,

상기 디커플링 캐패시터는 상기 소자분리막 상부의 워드라인에 접속시키는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 3 은 본 발명의 실시예에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 관계도로서, 도 1 와 도 2 는 등가회로도와 레이아웃도를 도시하고 도 3 은 디커플링 캐패시터의 형성공정을 도시한 단면도이다.

도 1 를 참조하면, 다수의 워드라인(3)과 비트라인(5)이 교차되고 상기 워드라인(3)과 비트라인(5)에 접속되는 다수의 단위 셀이 구비된다. 이때, 상기 다수의 단위 셀은 하나의 캐패시터(7)와 트랜지스터(15)로 형성된다.

그리고, 최외각부분에는 상기 워드라인(3)에 연결되는 더미 캐패시터, 본 발명에 따른 디커플링 캐패시터(9)가 구비된다.

이때, 상기 디커플링 캐패시터(9)는 상기 워드라인(3)의 디커플링을 최소화시키는 역할을 한다.

도 2 를 참조하면, 상기 도 2 는 상기 도 1 에 따른 최외각 부분의 레이아웃도로서, 활성영역(18)이 다수의 워드라인(3)에 걸쳐 디자인되고 상기 활성영역(18)의 외측에 형성된 더미 캐패시터(9)가 디자인된 것이다.

도 3a 내지 도 3d 는 본 발명의 실시예에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 단면도로서, 상기 도 2 의 최외각 더미 캐패시터 형성부분의 ⓐ-ⓐ 절단면을 따라 형성된 것이다.

먼저, 반도체기판(1) 상측에 활성영역(도 2의 18)을 정의하는 소자분리막(2)을 형성한다.

그리고, 상기 반도체기판(1) 상부에 워드라인(3)을 형성한다.

그리고, 상기 워드라인(3)을 포함한 전체표면상부에 제1층간절연막(4)을 형성한다. 그리고, 상기 반도체기판(1)의 셀영역에 접속되는 비트라인(도 1 의 5)을 형성한다.

그 다음, 전체표면상부를 평탄화시키는 제2층간절연막(6)을 형성한다. (도 3a )

그리고, 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 워드라인(3)을 노출시키는 콘택홀(8)을 형성하고 이를 매립하는 더미 캐패시터용 다결정실리콘막(10)을 형성한다. 이때, 상기 워드라인(3)을 노출시키는 콘택홀(8)은 상기 반도체기판(1)의 소자분리막 상부의 워드라인(3)을 노출시키며 형성된다.

그리고, 상기 다결정실리콘막(10) 상부에 희생산화막(11)을 형성한다. (도 3b)

그 다음에, 상기 희생산화막(11) 및 다결정실리콘막(10)을 저장전극마스크(도시안됨)를 이용한 식각공정으로 식각하고, 상기 상기 희생산화막(11) 및 다결정실리콘막(10)의 식각 측벽에 다결정실리콘막 스페이서(12)를 형성한다. (도 3c)

그리고, 상기 희생산화막(11)을 제거하고 유전체막(13)과 플레이트전극(14)을 을 순차적으로 형성하여 워드라인(3)에 접속되는 더미 캐패시터, 즉 디커플링 캐패시터( 도 1 및 도 2 의 9 )를 형성한다. (도 3d)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 디커플링 캐패시터 형성방법은, 셀의 최외각에 형성되는 더미 캐패시터를 워드라인에 접속시켜 워드라인의 잡음, 즉 워드라인의 디커플링을 최소화함으로써 반도체소자의 누설전류를 감소시키고 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (2)

1. 반도체기판에 소자분리막, 워드라인 및 비트라인을 형성하고 평탄화된 층간절연막을 형성하는 공정과,

   상기 워드라인에 셀영역의 최외각에 형성되는 더미 캐패시터를 접속시켜 디커플링 캐패시터를 형성하는 공정을 포함하는 반도체소자의 디커플링 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 디커플링 캐패시터는 상기 소자분리막 상부의 워드라인에 접속시키는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.